DE102018108163A1 - Auf high-k-dielektrikumsschichten mit verschiedenen materialien ausgebildete selbstschützende schicht - Google Patents

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Abstract

Es werden Halbleitervorrichtungsstrukturen bereitgestellt, welche Metall-Gate-Strukturen mit einstellbaren Austrittsarbeitswerten aufweisen. In einem Beispiel umfasst eine Halbleitervorrichtung eine erste Gate-Struktur und eine zweite Gate-Struktur auf einem Substrat; wobei die erste Gate-Struktur eine erste Gate-Dielektrikumsschicht umfasst, welche ein erstes Material aufweist, und die zweite Gate-Struktur eine zweite Gate-Dielektrikumsschicht umfasst, welche ein zweites Material aufweist, wobei sich das erste Material von dem zweiten Material unterscheidet, wobei die erste und die zweite Gate-Struktur ferner eine erste und eine zweite selbstschützende Schicht, die auf der ersten bzw. zweiten Gate-Dielektrikumsschicht angeordnet sind, wobei die erste selbstschützende Schicht Metallphosphat umfasst und die zweite selbstschützende Schicht Bor umfassende Komplexbildner umfasst; und eine erste Austrittsarbeits-Einstellungsschicht auf der ersten selbstschützenden Schicht in der ersten Gate-Struktur umfassen.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität der Vorläufigen US-Patentanmeldung Nr. 62/537,806 , eingereicht am 30. Juni 2017 (Aktenzeichen TSMC/P20170372US01), welche durch Verweis in ihrer Gesamtheit hierin einbezogen wird.
  • HINTERGRUND
  • Da die Halbleitertechnik im Streben nach einer höheren Bauelementdichte, einer höheren Leistungsfähigkeit und niedrigeren Kosten zu Nanometertechnologie-Prozessknoten vorangeschritten ist, haben sowohl Produktions- als auch Design-Anforderungen zu der Entwicklung von dreidimensionalen Designs geführt, z.B. Finnen-Feldeffekttransistoren (FinFETs). Ein typischer FinFET wird mit einer Finnenstruktur, welche sich von einem Substrat erstreckt, beispielsweise durch Ätzen in eine Siliziumschicht des Substrats hergestellt. Der Kanal des FinFET ist in der vertikalen Finne ausgebildet. Eine Gate-Struktur ist über der Finnenstruktur (z.B. diese überlagernd, um sie einzuwickeln) vorgesehen. Es ist von Vorteil, eine Gate-Struktur auf dem Kanal zu haben, welche eine Gate-Steuerung des Kanals um die Gate-Struktur herum ermöglicht. FinFET-Bauelemente bieten zahlreiche Vorteile, z.B. verringerte Kurzkanaleffekte und ein erhöhter Stromfluss.
  • Da die Abmessungen der Bauelemente immer kleiner werden, können die FinFET-Leistungseigenschaften verbessert werden, indem statt einer typischen Polysilizium-Gate-Elektrode eine Metall-Gate-Elektrode verwendet wird. Ein Verfahren zur Herstellung eines Metall-Gate-Stapels ist Durchführen eines Ersatz-Gate-Verfahrens (auch als „Gate-zuletzt“-Verfahren bezeichnet), wobei der endgültige Gate-Stapel „zuletzt“ hergestellt wird. Es gibt jedoch Probleme, solche IC-Herstellungsverfahren in hochentwickelten Prozessknoten mit komplexer Oberflächentopologie und verschiedenen Oberflächenmaterialien zu realisieren. Eine ungenaue und fehlerhafte Steuerung des Abscheidungs- und Strukturierungsverfahrens während der Gate-Herstellung kann die elektrischen Leistungseigenschaften der Bauelementstrukturen verschlechtern.
  • Figurenliste
  • Erscheinungsformen der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufplan eines beispielhaften Verfahrens zur Herstellung einer Bauelementstruktur auf einem Substrat gemäß einigen Ausführungsformen;
    • 2A, 2B und 2C1 zeigen perspektivische Ansichten einer Halbleiter-Bauelementstruktur in verschiedenen Herstellungsstufen der 1 gemäß einigen Ausführungsformen;
    • 2C2 bis 2C4 zeigen Querschnittsansichten der Halbleiter-Bauelementstruktur in verschiedenen Herstellungsstufen der 1 gemäß einigen Ausführungsformen;
    • 2D1 bis 2D3, 2E1 bis 2E3, 2F1 bis 2F3, 2G1 bis 2G3, 2H1 bis 2H3, 2I1 bis 2I3, 2J1 bis 2J3, 2K1 bis 2K3, 2L1 bis 2L3, 2M1 bis 2M3 und 2N1 bis 2N3 zeigen Querschnittsansichten der Halbleiter-Bauelementstruktur in verschiedenen Herstellungsstufen der 1 gemäß einigen Ausführungsformen und
    • 3A bis 3B zeigen verschiedene Beispiele für Oberflächenstrukturreaktionen während der in 1 dargestellten Metallstrukturierungsverfahren gemäß einigen Ausführungsformen.
    • 4A bis 4B zeigen ein Beispiel für eine Halbleiter-Bauelementstruktur nach dem Herstellungsverfahren der 1.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale der Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Verdeutlichung und bestimmt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Die vorliegende Offenbarung betrifft allgemein Halbleiterbauelemente und insbesondere Ersatz-Gates, die in Halbleiterbauelementen gebildet werden. Die vorliegende Offenbarung stellt Verfahren für und Strukturen von Schutzschicht(en) bereit, welche in einem Ersatz-Gate-Herstellungsverfahren eine Gate-Dielektrikumsschicht schützen, die in den Gate-Strukturen gebildet wird. Einige hierin beschriebene Beispiele stehen im Zusammenhang mit FinFETs. In anderen Realisierungen können Ersatz-Gates und Verfahren gemäß einigen Ausführungsformen in Vertikalen Gate-all-around(VGAA)-Bauelementen, Horizontalen Gateall-around(HGAA)-Bauelementen oder anderen Bauelementen realisiert werden. Ferner können Ausführungsformen in beliebigen hochentwickelten Technologieknoten realisiert werden.
  • In einem Ersatz-Gate-Verfahren zum Bilden eines Metall-Gate für einen Transistor wird über einem Substrat ein Dummy-Gate-Stapel als Platzhalter für einen später darauf gebildeten tatsächlichen Gate-Stapel gebildet. Es wird eine Abstandhalterstruktur gebildet, welche den Dummy-Gate-Stapel umgibt. Nachdem in Nachbarschaft zu der Abstandhalterstruktur Source/Drain-Elemente und ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) gebildet sind, wird der Dummy-Gate-Stapel entfernt, wobei eine Öffnung zurückbleibt, die von der Abstandhalterstruktur und dem ILD umgeben ist. Anschließend wird in der Öffnung, die durch die Abstandhalterstruktur und das ILD definiert wird, ein Metall-Gate gebildet.
  • Die Metall-Gate-Struktur umfasst eine Gate-Dielektrikumsschicht, z.B. eine High-k-Dielektrikumsschicht, eine optionale Barriereschicht, eine Schicht und eine Gate-Metallelektrode. Es können mehrere Abscheidungs- und Strukturierungsverfahren angewendet werden, um die Schicht zu bilden, beispielsweise um die Schwellenspannung (Vt) des Transistors fein einzustellen. In einigen Ausführungsformen können für die Schicht für verschiedene Arten von Transistoren, z.B. einen FinFET des p-Typs oder einen FinFET des n-Typs, verschiedene Materialien verwendet werden, um die elektrischen Leistungseigenschaften des Bauelements nach Bedarf zu verbessern. Die Barriereschicht wird wahlweise verwendet, um die Gate-Dielektrikumsschicht während der Strukturierungsverfahren zu schützen. Die Gate-Dielektrikumsschicht und die optionale Barriereschicht können jedoch durch gewisse Reinigungs- und/oder Ätzverfahren unbeabsichtigt geätzt werden. Als ein Ergebnis können die Gate-Dielektrikumsschicht und die optionale Barriereschicht ihre Wirksamkeit und ihre Funktionen in der Metall-Gate-Struktur verlieren. Ausführungsformen der vorliegenden Offenbarung können dieses Problem bekämpfen.
  • 1 zeigt einen beispielhaften Ablaufplan eines Verfahrens 100, welches durchgeführt wird, um eine Halbleiter-Bauelementstruktur zu bilden, wie z.B. die Bauelementstruktur 201, die in 2A bis 2L3 dargestellt ist. 2A bis 2C1 sind perspektivische Ansichten und 2C2 bis 2O sind schematische Querschnittsansichten eines Abschnitts des Substrats entsprechend verschiedenen Stufen des Verfahrens 100 gemäß einigen Ausführungsformen. Es sei angemerkt, dass das Verfahren 100 angewendet werden kann, um beliebige geeignete Strukturen zu bilden, z.B. die Halbleiter-Bauelementstruktur 201, die in 2A bis 2L3 dargestellt ist, oder andere Halbleiterstrukturen, die hierin nicht vorgestellt werden.
  • Das Verfahren 100 beginnt mit der Operation 102 durch Bereitstellen des Substrats 200, welches ein Dummy-Gate aufweist, das über mehreren Finnenstrukturen 202 ausgebildet ist, die auf dem Substrat 200 ausgebildet sind, wie in 2A dargestellt.
  • Das Substrat 200 kann ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator(Semiconductor-On-Insulator, SOI)-Substrat oder ein anderes Substrat sein oder umfassen. Das Halbleitermaterial des Substrats 200 kann mindestens ein ein Material umfassen oder sein, welches aus Silizium (z.B. kristallinem Silizium wie Si<100> oder Si<111>), Siliziumgermanium, Germanium, Galliumarsenid oder einem anderen Halbleitermaterial ausgewählt ist. Das Halbleitermaterial kann dotiert oder undotiert sein, z.B. mit einem Dotierstoff des p-Typs oder n-Typs. In einigen Ausführungsformen, wobei eine SOI-Struktur für das Substrat 200 verwendet wird, kann das Substrat 200 Halbleitermaterial umfassen, das auf einer Isolatorschicht angeordnet ist, was ein vergrabener Isolator sein kann, der in einem Halbleitersubstrat angeordnet ist, oder was ein Glas- oder Saphirsubstrat sein kann. In den hierin dargestellten Ausführungsformen ist das Substrat 200 ein siliziumhaltiges Material, z.B. ein kristallines Siliziumsubstrat. Außerdem ist das Substrat 200 nicht auf eine bestimmte Größe, eine bestimmte Form oder bestimmte Materialien beschränkt. Das Substrat 200 kann ein rundes/kreisförmiges Substrat sein, welches einen Durchmesser von 200 mm, einen Durchmesser von 300 mm oder andere Durchmesser aufweist, unter anderem z.B. 450 mm. Das Substrat 200 kann auch ein beliebiges polygonales, quadratisches, rechteckiges, gekrümmtes oder in anderer Weise nicht kreisförmiges Werkstück sein, z.B. ein polygonales Werkstück, falls erforderlich.
  • Jede Finnenstruktur 202 stellt eine aktive Zone bereit, wo ein oder mehrere Bauelemente ausgebildet sind. Die Finnenstrukturen 202 werden durch geeignete Verfahren hergestellt, umfassend Maskierungs-, Photolithographie- und/oder Ätzverfahren. In einem Beispiel wird eine Maskenschicht gebildet, welche das Substrat 200 überlagert. Das Photolithographieverfahren umfasst Bilden einer Photoresistschicht (Resist), welche die Maskenschicht überlagert, Bestrahlen der Photoresistschicht mit einem Muster, Durchführen eines Glühverfahrens nach dem Bestrahlen und Entwickeln der Photoresistschicht, um die Photoresistschicht zu strukturieren. Die Struktur der Photoresistschicht wird durch ein geeignetes Ätzverfahren auf die Maskenschicht transferiert, um ein Maskierungselement zu bilden. Das Maskierungselement kann dann benutzt werden, um Zonen des Substrats 200 zu schützen, während durch ein Ätzverfahren Aussparungen 214 in dem Substrat gebildet werden, wobei eine sich erstreckende Finne zurückbleibt, wie z.B. die Finnenstrukturen 202. Die Aussparungen 214 können durch Reaktivionenätzen (Reactive Ion Etch, RIE) und/oder andere geeignete Verfahren geätzt werden. Es können zahlreiche andere Ausführungsformen von Verfahren zum Bilden einer Finnenstruktur auf einem Substrat angewendet werden.
  • In einer Ausführungsform sind die Finnenstrukturen 202 ungefähr 10 Nanometer (nm) breit und weisen eine Höhe in einem Bereich von ungefähr 10 nm bis 60 nm auf, sind z.B. etwa 50 nm hoch. Es versteht sich jedoch, dass für die Finnenstrukturen 202 andere Abmessungen verwendet werden können. In einem Beispiel umfassen die Finnenstrukturen 202 Siliziummaterialien oder einen anderen elementaren Halbleiter, wie z.B. Germanium, oder einen Verbindungshalbleiter, z.B. Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid. Bei den Finnenstrukturen 202 kann es sich auch um einen Legierungshalbleiter handeln, z.B. SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder eine Kombination davon. Ferner können die Finnenstrukturen 202 nach Bedarf mit Dotierstoffen des n-Typs oder p-Typs dotiert sein.
  • Wie beschrieben, können die mehreren Finnenstrukturen 202 in einem Beispiel gebildet werden durch Wegätzen eines Abschnitts des Substrats 200, um Aussparungen 214 in dem Substrat 200 zu bilden. Die Aussparungen 214 können dann mit isolierendem Material gefüllt werden, welches ausgespart oder zurückgeätzt wird, um Isolationsstrukturen 216 zu bilden. Es sind auch andere Herstellungstechniken für die Isolationsstrukturen 216 und/oder die Finnenstruktur 202 möglich. Die Isolationsstrukturen 216 können einige Zonen des Substrats 200 isolieren, z.B. aktive Bereiche in den Finnenstrukturen 202. In einem Beispiel können die Isolationsstrukturen 216 Strukturen flacher Grabenisolierungen (STI) und/oder andere geeignete Isolationsstrukturen sein. Die STI-Strukturen können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertem Silikatglas (FSG), einem Low-k-Dielektrikumsmaterial und/oder einem anderen geeigneten isolierenden Material gebildet werden. Die STI-Strukturen können eine mehrschichtige Struktur umfassen, welche zum Beispiel eine oder mehrere Auskleidungsschichten aufweist.
  • Über den Finnenstrukturen 202 ist eine Dummy-Gate-Struktur 212 ausgebildet. In dem Beispiel, das in 2A dargestellt ist, umfasst die Dummy-Gate-Struktur 212 eine Gate-Dielektrikumsschicht 206, eine Dummy-Gate-Schicht 208 und eine Hartmaskenschicht 210. Es sei angemerkt, dass die Dummy-Gate-Struktur 212 ferner eine Abdeckungsschicht und/oder andere geeignete Schichten umfassen kann. Die verschiedenen Schichten in der Dummy-Gate-Struktur 212 können durch geeignete Abscheidungstechniken gebildet und durch geeignete Photolithographie- und Ätztechniken strukturiert werden. Die Dummy-Gate-Struktur 212 greift auf zwei oder drei Seiten der Finnenstruktur 202 an die Finnenstrukturen 202. Der Begriff „Dummy“, wie hierin beschrieben, bezieht sich auf eine Opferstruktur, welche in einer späteren Stufe entfernt und in einem Ersatz-Gate-Verfahren durch eine andere Struktur, z.B. ein High-k-Dielektrikum und eine Metall-Gate-Struktur, ersetzt wird. Das Ersatz-Gate-Verfahren bezieht sich auf die Herstellung einer Gate-Struktur in einer späteren Stufe des gesamten Gateherstellungsverfahrens. Die Gate-Dielektrikumsschicht 206 kann eine dielektrische Oxidschicht sein. Beispielsweise kann die dielektrische Oxidschicht durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (Atomic Layer Deposition, ALD), chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) und/oder andere geeignete Verfahren gebildet werden. Bei der Dummy-Gate-Schicht 208 kann es sich um eine Polysiliziumschicht oder andere geeignete Schichten handeln. Beispielsweise kann die Dummy-Gate-Schicht 208 durch geeignete Abscheidungsverfahren wie chemische Abscheidung aus der Gasphase bei Niederdruck (Low Pressure CVD, LPCVD) und plasmaunterstützte CVD (Plasma-Enhanced CVD, PECVD) gebildet werden. Bei der Hartmaskenschicht 210 kann es sich um ein beliebiges Material handeln, welches dafür geeignet ist, die Dummy-Gate-Struktur 212 mit gewünschten Elementen/Abmessungen auf dem Substrat zu strukturieren.
  • In einer Ausführungsform werden die verschiedenen Schichten der Dummy-Gate-Struktur 212 zunächst als überdeckende Schichten abgeschieden. Dann werden die überdeckenden Schichten durch ein Verfahren strukturiert, umfassend Photolithographie- und Ätzverfahren, wobei Abschnitten der überdeckenden Schichten entfernt und zurückbleibende Abschnitte über den Isolationsstrukturen 216 und den Finnenstrukturen 202 behalten werden, um die Dummy-Gate-Struktur 212 zu bilden.
  • In einem Beispiel umfasst die Halbleiterstruktur 201 eine p-Typ-Bauelementzone 250a und eine n-Typ-Bauelementzone 250b. In der p-Typ-Bauelementzone 250a können ein oder mehrere Bauelemente des p-Typs, z.B. FinFETs des p-Typs, ausgebildet sein und in der n-Typ-Bauelementzone 250b können ein oder mehrere Bauelemente des n-Typs, z.B. FinFETs des n-Typs, ausgebildet sein. Die Halbleiter-Bauelementstruktur 201 kann in einer IC enthalten sein, z.B. einem Mikroprozessor, einem Speicherbauelement und/oder einer anderen IC.
  • Bei der Operation 104 wird an Seitenwänden der Dummy-Gate-Struktur 212 ein Abstandhalterelement 220 gebildet und anschließend wird auf dem Abstandhalterelement 220 ein Zwischenschichtdielektrikum (ILD) 218 gebildet, wie in 2B dargestellt. Das Abstandhalterelement 220 umfasst ein Material, welches sich von dem (den) Material(ien) für die Dummy-Gate-Struktur 212 unterscheidet. In einer Ausführungsform umfasst das Abstandhalterelement 220 ein Dielektrikumsmaterial, wie z.B. Siliziumnitrid oder Siliziumoxynitrid. In einem Beispiel kann es sich bei dem Abstandhalterelement 220 um eine Einzelschicht oder mehrere Schichten handeln. In einer Ausführungsform werden, nachdem die Dummy-Gate-Struktur 212 gebildet ist, eine oder mehrere Abstandhalterschichten gebildet, indem formangepasst Abstandhaltermaterialien über der Bauelementstruktur 201 abgeschieden werden. Anschließend wird ein anisotropes Ätzverfahren durchgeführt, um Abschnitte der Abstandhalterschichten zu entfernen, um das Abstandhalterelement 220 zu bilden, wie in 2B dargestellt.
  • Nachdem das Abstandhalterelement 220 gebildet ist, können ein oder mehrere Verfahren des epitaxialen Anwachsens durchgeführt werden, um (nicht dargestellte) Source/Drain-Epitaxiezonen anwachsen zu lassen. Durch die Verfahren des epitaxialen Anwachsens können die Source/Drain-Epitaxiezonen in situ mit einem Dotierstoff des p-Typs dotiert werden, um eine p-Typ-Bauelementzone 250a zu bilden, oder mit einem Dotierstoff des n-Typs dotiert werden, um eine n-Typ-Bauelementzone 250b zu bilden.
  • Anschließend wird das ILD 218 über dem Substrat 200 und auf dem Abstandhalterelement 220 gebildet. In einigen Ausführungsformen kann die Bauelementstruktur 201 ferner eine (nicht dargestellte) Kontaktätzstoppschicht unterhalb des ILD 218 und oberhalb des Substrats 200 und des Abstandhalterelements 220 umfassen. Das ILD 218 kann Materialien wie Tetraethylorthosilikat(TEOS)-Oxid, undotiertes Silikatglas, dotiertes Siliziumoxid, wie z.B. Borphosphorsilikatglas (BPSG), Quarzglas (Fused Silica Glass, FSG), Phosphorsilikatglas (PSG), Bor-dotiertes Siliziumgals (BSG) und/oder andere geeignete Dielektrikumsmaterialien umfassen. Das ILD 218 kann durch ein PECVD-Verfahren, ein HDP-CVD-Verfahren oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einer Ausführungsform wird das ILD 218 durch ein CVD-Verfahren gebildet, um die Aussparungen 214 zu füllen und um zwischen benachbarten Dummy-Gate-Strukturen 212 zu füllen. Nach verschiedenen Abscheidungsverfahren wird ein Verfahren des chemisch-mechanischen Polierens (CMP) durchgeführt, um das ILD 218 zu planarisieren, wobei eine obere Fläche 224 definiert wird, welche mit einer oberen Fläche 222 der Dummy-Gate-Struktur 212 im Wesentlichen coplanar ist, die auf dem Substrat 200 für anschließende Herstellungsschritte frei liegt, wie in 2B dargestellt.
  • Bei der Operation 106 wird die Dummy-Gate-Struktur 212 von dem Substrat 200 entfernt, um eine Öffnung 230 in dem ILD 218 zu definieren, wie in 2C1 dargestellt. In der Ausführungsform, die in 2C1 dargestellt ist, legt die Öffnung 230 eine Fläche 232 der Isolationsstrukturen 216 frei. 2C2 zeigt eine Querschnittsansicht, welche entlang der Linie A-A' schneidet, umfassend die in dem ILD 218 definierten Öffnungen 230, zur Vereinfachung der Beschreibung des Bauelement-Herstellungsverfahrens. 2C3 zeigt eine Querschnittsansicht, welche entlang der Linie B-B' schneidet, umfassend die Öffnung 230, welche die Finnenstrukturen 202 und die Isolationsstrukturen 216 in der n-Typ-Bauelementzone 250b freilegt. 2C4 zeigt eine Querschnittsansicht, welche entlang der Linie C-C' schneidet, umfassend die Öffnung 230, welche die Finnenstrukturen 202 und die Isolationsstrukturen 216 in der p-Typ-Bauelementzone 250a freilegt. Die Öffnung 230 ermöglicht, dass darin eine Gate-Struktur, z.B. eine Metall-Gate-Struktur, gebildet wird.
  • Die Dummy-Gate-Struktur 212 kann durch Ätzverfahren entfernt werden. Die Ätzverfahren können ein geeignetes Nassätzen, Trockenätzen (Plasmaätzen) und/oder andere Verfahren umfassen. Beispielsweise können bei einem Trockenätzverfahren chlorhaltige Gase, fluorhaltige Gase, andere Ätzgase oder eine Kombination davon verwendet werden. Die Nassätzlösungen können NH4OH, HF (Fluorwasserstoffsäure) oder verdünnte HF, entionisiertes Wasser, TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon umfassen.
  • Bei der Operation 108 werden in den Öffnungen 230, die durch das Abstandhalterelement 220 in der p-Typ- bzw. n-Typ-Bauelementzone 250a, 250b definiert werden, nacheinander eine Grenzflächenschicht 240, eine Gate-Dielektrikumsschicht 242, 243 und eine erste Austrittsarbeits-Einstellungsschicht 244 gebildet, wie in 2D1 bis 2D3 dargestellt. In ähnlicher Weise zeigt 2D1 eine Querschnittsansicht, welche entlang der Linie A-A' schneidet, umfassend die in dem ILD 218 definierten Öffnungen 230, zur Vereinfachung der Beschreibung des Bauelement-Herstellungsverfahrens. 2D2 zeigt eine Querschnittsansicht, welche entlang der Linie B-B' schneidet, umfassend die Öffnung 230, welche die Finnenstrukturen 202 und die Isolationsstrukturen 216 in der n-Typ-Bauelementzone 250b freilegt. 2D3 zeigt eine Querschnittsansicht, welche entlang der Linie C-C' schneidet, umfassend die Öffnung 230, welche die Finnenstrukturen 202 und die Isolationsstrukturen 216 in der p-Typ-Bauelementzone 250a freilegt.
  • In einem Beispiel kann die Grenzflächenschicht 240 ein Dielektrikumsmaterial, wie z.B. eine Siliziumoxidschicht (SiO2) oder Siliziumoxynitrid (SiON) und dergleichen. Die Grenzflächenschicht 240 kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), CVD und/oder ein anderes geeignetes Dielektrikum gebildet werden. Obwohl die Grenzflächenschicht 240, wie in 2D1 bis 2D3 dargestellt, zwischen den Finnenstrukturen 202 und der Gate-Dielektrikumsschicht 242, 243 gebildet wird, sei angemerkt, dass die Grenzflächenschicht 240 entlang einer Seitenwand der Öffnungen 230 in Kontakt mit dem Abstandhalterelement 220 und der Gate-Dielektrikumsschicht 242, 243 und zwischen diesen gebildet werden kann.
  • In diesem speziellen Beispiel, das in 2D1 bis 2D3 dargestellt ist, kann die Gate-Dielektrikumsschicht 242 in der p-Typ-Bauelementzone 250a aus anderen Materialien hergestellt werden als die Gate-Dielektrikumsschicht 243 in der n-Typ-Bauelementzone 250b. Die Gate-Dielektrikumsschichten 242, 243 können ein Material mit hoher Dielektrizitätskonstante k umfassen, wie z.B. Hafniumoxid (HfO2), Al2O3, Lanthanoxid (LaO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder ein anderes geeignetes Material. Die Gate-Dielektrikumsschichten 242, 243 können durch ALD und/oder andere geeignete Verfahren gebildet werden. Beispielsweise kann die Gate-Dielektrikumsschicht 242 formangepasst in den Bauelementzonen 250a und 250b abgeschieden werden und durch Photolithographie, Maskiern und Ätzen kann die Gate-Dielektrikumsschicht 242 aus der n-Typ-Bauelementzone 250b entfernt werden. Anschließend kann die Gate-Dielektrikumsschicht 243 formangepasst in den Bauelementzonen 250a und 250b abgeschieden werden und durch Photolithographie, Maskiern und Ätzen kann die Gate-Dielektrikumsschicht 243 aus der p-Typ-Bauelementzone 250a entfernt werden. Es sei angemerkt, dass die Gate-Dielektrikumsschicht 242 direkt auf dem Substrat 200 (z.B. auf der Finnenstruktur 202) gebildet werden kann, wenn die Grenzflächenschicht 240 nicht vorhanden ist.
  • In einem Beispiel kann es sich bei der Gate-Dielektrikumsschicht 242, die in der p-Typ-Bauelementzone 250a angeordnet ist, wie in 2D3 dargestellt, um ein Ta-haltiges Material handeln, wie z.B. TaN, TaON, TaO, HfN, ZrN und Ähnliches. Bei der Gate-Dielektrikumsschicht 243, die in der n-Typ-Bauelementzone 250b angeordnet ist, wie in 2D2 dargestellt, kann es sich um ein Si-haltiges Material handeln, wie z.B. TaSiN, TiSiN, WSiN, HfSiN, ZrSiN und Ähnliches. Es sei angemerkt, dass unterschiedliche Gate-Dielektrikumsmaterialien, die an unterschiedlichen Stellen gebildet werden, z.B. der p-Typ-Bauelementzone 250a oder der n-Typ-Bauelementzone 250b, nach Bedarf verschiedene Materialeigenschaften bereitstellen können, welche zu unterschiedlichen elektrischen Leistungseigenschaften des Bauelements führen können. In einem speziellen Beispiel sind die Gate-Dielektrikumsschichten 242, 243 eine TaN-Schicht bzw. eine TiSiN-Schicht oder umgekehrt.
  • Nachdem die Gate-Dielektrikumsschichten 242, 243 gebildet sind, wird auf den Gate-Dielektrikumsschichten 242, 243 die erste Austrittsarbeits-Einstellungsschicht 244 gebildet. Die erste Austrittsarbeits-Einstellungsschicht 244 wird gebildet, um die Austrittsarbeit des Bauelements einzustellen. Bei der ersten Austrittsarbeits-Einstellungsschicht 244 kann es sich für FinFET-Bauelemente des p-Typs in der p-Typ-Bauelementzone 250a um ein Austrittsarbeitsmaterial des p-Typs oder für FinFET-Bauelemente des n-Typs in der n-Typ-Bauelementzone 250b um ein Austrittsarbeitsmaterial des n-Typs handeln. Geeignete Beispiele für das Austrittsarbeitsmaterial des p-Typs, welches eine Austrittsarbeit im Bereich von 4,8 eV bis 5,2 eV aufweisen kann, sind TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Typ-Schichtmaterialien oder Kombinationen davon, und geeignete Beispiele für das Austrittsarbeitsmaterial des n-Typs, welches eine Austrittsarbeit im Bereich von 3,9 eV bis 4,3 eV aufweisen kann, sind Ti, Ag, TaAl, TaAlC, HfAl, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Typ-Schichtmaterialien oder Kombinationen davon.
  • Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der ersten Austrittsarbeits-Einstellungsschicht 244 verbunden. Das Material der ersten Austrittsarbeits-Einstellungsschicht 244 wird so gewählt, dass ihr Austrittsarbeitswert so eingestellt wird, dass eine gewünschte Schwellenspannung (Vt) in dem Bauelement erreicht wird, welches in der entsprechenden Zone zu bilden ist. Die erste Austrittsarbeits-Einstellungsschicht 244 kann für eine einheitliche Schwellenspannung (Vt) sorgen. Die erste Austrittsarbeits-Einstellungsschicht 244 kann durch CVD, ALD und/oder ein anderes geeignetes Verfahren abgeschieden werden. In einem Beispiel, das hierin dargestellt ist, wird die erste Austrittsarbeits-Einstellungsschicht 244 durch ein ALD-Verfahren gebildet.
  • Die Dicke der ersten Austrittsarbeits-Einstellungsschicht 244 kann geändert und eingestellt werden, indem Verfahrensparameter während des ALD-Abscheidungsverfahrens geändert werden, z.B. die Anzahl der Zyklen, die Anzahl der Vorstufenimpulse, die Impulsfrequenz, die Substrattemperatur, der Druck und Ähnliches. In einem Beispiel wird die Dicke der ersten Austrittsarbeits-Einstellungsschicht 244 durch Ändern der Anzahlen der Abscheidungszyklen des ALD-Verfahrens zum Abscheiden der ersten Austrittsarbeits-Einstellungsschicht 244 eingestellt.
  • Bei der Operation 110 wird eine erste strukturierte Maskenstruktur 248 auf der n-Typ-Bauelementzone 250b der Bauelementstruktur 201 des Substrats 200 abgeschieden, wie in 2E1 bis 2E3 dargestellt. Die erste strukturierte Maskenstruktur 248 bedeckt einen ersten Abschnitt 265 der n-Typ-Bauelementzone 250b der Bauelementstruktur 201, wie in 2E2 dargestellt, und lässt die p-Typ-Bauelementzone 250a und einen zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b der Bauelementstruktur 201 zum weiteren Ätzen frei, wie in 2E2 und 2E3 dargestellt. Dieses Beispiel kann auch auf die Situation angewendet werden, wenn gewünscht wird, unterschiedliche Typen der Schichten an unterschiedlichen Stellen der Gate-Dielektrikumsschichten zu bilden, welche unterschiedliche Materialien umfassen. Daher können, wenn ein Abschnitt der Schichten von dem Substrat entfernt wird, unterschiedliche Gate-Dielektrikumsschichten freigelegt werden, welche unterschiedliche Materialien umfassen, was den Ätzstopppunkt während des Schichtentfernungsverfahrens beeinflussen kann. Somit wird ein gut gewähltes Ätz-/Strukturierungsverfahren durchgeführt, um für eine gute Grenzflächensteuerung zu sorgen, wenn die Schichten an bestimmten Stellen des Substrats von dem Substrat entfernt werden.
  • Die erste strukturierte Maskenstruktur 248 dient als eine Maske während eines Ätz-/Strukturierungsverfahrens, um die von der ersten strukturierten Maskenstruktur 248 bedeckte Struktur vor einer Beschädigung während des Ätz-/Strukturierungsverfahrens zu schützen. Die erste strukturierte Maskenstruktur 248 kann einen Photoresist 254 umfassen, der auf einer unteren Antireflexbeschichtung (Bottom Anti-Reflective Coating, BARC) 252 angeordnet ist. Der Photoresist 254 kann durch ein Photolithographieverfahrren so strukturiert werden, dass er eine gewünschte Abmessung aufweist, welche als eine Maske zum Übertragen von Elementen auf das Substrat 200 verwendet werden kann. Die BARC 252 kann ein auf das Substrat 200 geschichtetes organisches Material sein, welches die Öffnungen 230 in den Bauelementzonen 250a und 250b füllt, und ein Abschnitt der BARC 252 kann entfernt werden, z.B. durch ein Ätzverfahren, nachdem der Photoresist 254 strukturiert ist, so dass die BARC 252 in der n-Typ-Bauelementzone 250b zurückbleibt, wie in 2E1 und 2E2 dargestellt. Obwohl das in 2E1 und 2E2 dargestellte Beispiel zeigt, dass die erste strukturierte Maskenstruktur 248 in der Öffnung 230 gebildet wird, die auf der n-Typ-Bauelementzone 250b definiert ist, sei angemerkt, dass die erste strukturierte Maskenstruktur 248 nach Bedarf in einem anderen Abschnitt des Substrats gebildet werden kann, z.B. der p-Typ-Bauelementzone 250a.
  • Bei der Operation 112 wird ein Ätzverfahren durchgeführt, um die erste Austrittsarbeits-Einstellungsschicht 244 von den Öffnungen 230 in der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b, wie in 2F1 bis 2F3 dargestellt, des Substrats 200 zu entfernen, definiert durch die erste strukturierte Maskenstruktur 248. Das Ätzverfahren kann ein Nassätzverfahren sein, durchgeführt durch Tauchen des Substrats 200 in eine Ätzlösung oder Tränken desselben damit. In einem anderen Beispiel wird ein Trockenverfahren, z.B. ein Gas- oder Plasmaverfahren, angewendet, um die erste Austrittsarbeits-Einstellungsschicht 244 in der p-Typ-Bauelementzone 250a und an einigen Stellen der n-Typ-Bauelementzone 250b zu entfernen. In noch einem anderen Beispiel wird eine Kombination aus Nass- und Trockenverfahren angewendet, um die erste Austrittsarbeits-Einstellungsschicht 244 von den gewünschten Stellen zu entfernen. In einem speziellen Beispiel ist das Entfernen der ersten Austrittsarbeits-Einstellungsschicht 244 von den Öffnungen 230 bei der Operation 112 ein Nassverfahren, das durch Eintauchen oder Tränken des Substrats mit einer oder in eine Ätzlösung in einem Nassbehälter durchgeführt wird. Die Ätzlösung kann eine alkalische, neutrale oder saure Lösung mit einem pH-Wert in einem vorgegebenen Bereich sein. Die Auswahl der Ätzlösung basiert auf den Materialtypen der ersten Austrittsarbeits-Einstellungsschicht 244, die von dem Substrat 200 zu entfernen ist.
  • In einer Ausführungsform umfasst die Ätzlösung Phosphorsäure (H3PO4 oder Orthophosphorsäure) und Borsäure (H3BO3) in einer wässrigen Lösung (z.B. H2O). Um diese Ausführungsform weiterzuführen, kann die Ätzlösung eine Mischung aus Phosphorsäure und Borsäure mit anderen Komponenten wie z.B. Wasserstoffperoxid (H2O2) umfassen. In einem Beispiel liegt der Anteil der Phosphorsäure in dem entionisierten Wasser der Ätzlösung in einem Bereich von etwa 1 Volumen-% bis etwa 10 Volumen-%. Der Anteil der Borsäure in dem entionisierten Wasser der Ätzlösung beträgt weniger als 10 Volumen-%, liegt z.B. in einem Bereich von etwa 1 Volumen-% bis etwa 5 Volumen-%. Der Anteil des Wasserstoffperoxids (H2O2) in dem entionisierten Wasser der Ätzlösung beträgt weniger als 20 Volumen-%, liegt z.B. in einem Bereich von etwa 1 Volumen-% bis etwa 5 Volumen-%. Alternativ kann das Verhältnis zwischen der Phosphorsäure und der Borsäure in der Ätzlösung auf einen Bereich von etwa 1:5 bis etwa 5:1, z.B. 2:1, bezogen auf das Volumen, geregelt werden. In einem speziellen Beispiel umfasst die Ätzlösung Phosphorsäure, Borsäure und Wasserstoffperoxid (H2O2).
  • In einem Beispiel ist die Ätzlösung eine saure Lösung, welche mit den Materialien aus der ersten Austrittsarbeits-Einstellungsschicht 244 reagiert. Die saure Lösung ätzt die erste Austrittsarbeits-Einstellungsschicht 244, z.B. ein metallhaltiges Material. Andere saure Ätzmittel, z.B. Fluorwasserstoffsäure (HF), Chlorwasserstoffsäure (HCL) und/oder Schwefelsäure (H2SO4), können zugegeben werden, um verschiedene pH-Niveaus für eine gegebene Konzentration bereitzustellen.
  • In einem anderen Beispiel ist die Ätzlösung eine alkalische Lösung, welche mit den Materialien aus der ersten Austrittsarbeits-Einstellungsschicht 244 reagiert. Die alkalische Lösung ätzt die erste Austrittsarbeits-Einstellungsschicht 244, z.B. ein metallhaltiges Material. Andere alkalische Ätzmittel, z.B. NH4OH, können zugegeben werden, um verschiedene pH-Niveaus für eine gegebene Konzentration bereitzustellen. Diese Ätzmittel können verwendet werden, um ein gewünschtes Niveau eines pH-Werts aufrechtzuerhalten und/oder die Dissoziation der chemischen Verbindungen zu unterstützen, die in der Ätzlösung gelöst sind. Der pH-Wert der Ätzlösung kann nach Bedarf auf einen Bereich von etwa 2 bis etwa 12 geregelt werden. In einem Beispiel kann das Ätzverfahren auf einer Temperatur in einem Bereich von etwa 20 °C bis etwa 80 °C gehalten werden.
  • Bei der Operation 114 wird nach der Entfernung der ersten Austrittsarbeits-Einstellungsschicht 244 in der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b eine selbstschützende Schicht 257a, 257b auf der Gate-Dielektrikumsschicht 242, 243 gebildet, wenn die Ätzlösung auf eine Fläche der Gate-Dielektrikumsschicht 242, 243 trifft, wie in 2G1 bis 2G3 dargestellt. Die selbstschützenden Schichten 257a, 257b werden als ein Ergebnis der Chelatisierung der Phosphorsäure und der Borsäure auf den Flächen 255, 256 (umfassend Flächen von unteren Abschnitten und Seitenwandabschnitten) der Gate-Dielektrikumsschichten 242, 243 gebildet. Die Ätzlösung wird speziell so gewählt, dass sie mit den bestimmten Elementen aus den Gate-Dielektrikumsschichten 242, 243 reagiert, um die gewünschten selbstschützenden Schichten 257a, 257b auf den entsprechenden Flächen 255, 256 zu bilden. Das Phosphor(P)-Element aus der Phosphorsäure neigt dazu, mit den Metallelementen, z.B. Ta, Hf, Zr und dergleichen, aus dem Material hoher Dielektrizitätskonstante zu reagieren, das für die Gate-Dielektrikumsschicht 242 ausgewählt wurde, wobei Metallphosphat, z.B. metallhaltige Phosphorsäure-Chelatisierungsmittel oder metallhaltige komplexbildende Mittel, auf einer ersten Zone 236 (z.B. einer Zone, wo die Ätzlösung auf die Fläche 255 der Gate-Dielektrikumsschicht 242 trifft) der selbstschützenden Schicht 257a gebildet wird, um die Fläche 255 der Gate-Dielektrikumsschicht 242 davor zu schützen, weiter geätzt zu werden.
  • Währenddessen neigt das Bor(B)-Element aus der Borsäure dazu, mit den Silizium-Elementen, z.B. TaSiN, TiSiN, WSiN, HfSiN, ZrSiN und Ähnlichem, aus dem Material hoher Dielektrizitätskonstante zu reagieren, das für die Gate-Dielektrikumsschicht 243 ausgewählt wurde, wobei auf einer zweiten Zone 238 (z.B. einer Zone, wo die Ätzlösung auf die Fläche 256 der Gate-Dielektrikumsschicht 243 trifft) der selbstschützenden Schicht 257b Silizium- und/oder Bor umfassende Komplexbildner, z.B. Silizium-Boronat-Komplexbildner, gebildet werden, um die Fläche 256 der Gate-Dielektrikumsschicht 243 davor zu schützen, weiter geätzt zu werden.
  • Die selbstschützenden Schichten 257b, 257a umfassen die Silizium-Boronat-Komplexbildner und das Metallphosphat, z.B. metallhaltige Phosphorsäure-Chelatisierungsmittel oder metallhaltige Komplexbildner, um die Flächen 256, 255 der Gate-Dielektrikumsschichten 242, 243 davor zu schützen, weiter geätzt zu werden, in Abhängigkeit davon, woraus die selbstschützenden Schichten 257b, 257a gebildet ist. Wenn die Flächen 255, 256 der Gate-Dielektrikumsschichten 242, 243 frei liegen, liegen gleichzeitig auch die in die Gate-Dielektrikumsschichten 242, 243 eingebetteten Metall- und Siliziumelemente frei, wodurch die chemische Reaktion zwischen den in die Gate-Dielektrikumsschichten 242, 243 eingebetteten Metall- und Siliziumelementen und der Ätzlösung ausgelöst wird. Die Phosphorelemente aus der Phosphorsäure und die Borelemente aus der Borsäure aus der Ätzlösung reagieren mit den Gate-Dielektrikumsschichten 242, bzw. 243, um das Metallphosphat überwiegend auf der ersten Zone 236 der selbstschützenden Schicht 257a und die Silizium-Boronat-Komplexbildner überwiegend auf der zweiten Zone 238 der selbstschützenden Schicht 257b zu bilden. Einige der Metallelemente aus dem Metallphosphat und der Siliziumelemente aus dem Silizium-Boronat-Komplex stammen aus den Flächen 255, 256 der Gate-Dielektrikumsschichten 242 bzw. 243, während einige der Metall- und Siliziumelemente als die selbstschützende Schicht 257a, 257b gebildet werden. Daher bilden die Metallphosphat- und die Silizium-Boronat-Komplexbildner Brücken zwischen den Gate-Dielektrikumsschichten 242, 243 und den selbstschützende Schichten 257a, 257b. Obwohl das Metallphosphat aufgrund der aus der Fläche 255 der Gate-Dielektrikumsschicht 242 stammenden Metallelemente überwiegend in der ersten Zone 236 der selbstschützenden Schicht 257a gebildet werden kann, sei angemerkt, dass das Metallphosphat überall in der selbstschützenden Schicht 257a zu finden und erfassbar sein kann, falls vorhanden. Im Gegensatz dazu sei angemerkt, dass, obwohl die Silizium-Boronat-Komplexbildner überwiegend aufgrund der aus der Fläche 256 der Gate-Dielektrikumsschicht 243 stammenden Siliziumelemente überwiegend in der zweiten Zone 238 der selbstschützenden Schicht 257b gebildet werden können, die Silizium-Boronat-Komplexbildner überall in der selbstschützenden Schicht 257b zu finden und erfassbar sein können, falls vorhanden.
  • In einem Beispiel umfasst die Gate-Dielektrikumsschicht 243 ein Siliziumelement, z.B. TaSiN, TiSiN, WSiN, HfSiN, ZrSiN und siliziumhaltige Dielektrika. Das Si-Element reagiert mit der Borsäure aus der Ätzlösung, um Si-B-Silizium-Boronat-Komplexbildner zu bilden, wie in 3A dargestellt.
  • In ähnlicher Weise umfasst die Gate-Dielektrikumsschicht 242 ein Ta-Element, wie z.B. TaN, TaON, TaO oder Ähnliches. Die Phosphat-Kopfgruppe kann auf die das Ta-Element enthaltende Fläche aus der Gate-Dielektrikumsschicht 242 koordiniert werden, wobei Monodentat- und Bidentat-Komplexe gebildet werden, um die Gate-Dielektrikumsschicht 242 zu schützen, wie in 3B dargestellt. Die Phosphat-Metall-Bindung, die in dem Material mit hoher Dielektrizitätskonstante aus der Gate-Dielektrikumsschicht 242 gebildet wird, sorgt für eine gute Bindung an der Grenzfläche, wobei die selbstschützende Schicht 257a auf die Gate-Dielektrikumsschicht 242 gebunden wird. Es ist anzunehmen, dass die Phosphat-Metall-Bindung auch aus Zr oder Hf gebildet werden kann, so dass ein High-k-Material, welches diese Metallelemente umfasst, wie z.B. HfN, ZrN und HfO2, ebenfalls verwendet werden kann, um die selbstschützende Schicht 257a an der Grenzfläche zu bilden.
  • Wie in 2G1 bis 2G3 dargestellt, werden als ein Ergebnis der Verbindung der Gate-Dielektrikumsschichten 242, 243 mit Komponenten aus der Ätzlösung die selbstschützenden Schichten 257a, 257b auf den Gate-Dielektrikumsschichten 242, 243 gebildet, wenn die Flächen 255, 256 (umfassend Flächen von unteren Abschnitten und Seitenwandabschnitten) der Gate-Dielektrikumsschichten 242, 243 frei liegen. Im Gegenzug bewirkt die Bildung der selbstschützenden Schichten 257a, 257b, dass das Ätzen der ersten Austrittsarbeits-Einstellungsschicht 244 in den Öffnungen 230 automatisch an den Gate-Dielektrikumsschichten 242, 243 stoppt. Da die Metall- und Siliziumelemente aus den selbstschützenden Schichten 257a, 257b aus dem Silizium- und Metallelement aus den Gate-Dielektrikumsschichten 242 bzw. 243 stammen, ist in den Gate-Dielektrikumsschichten 242, 243 und den selbstschützenden Schichten 257a, 257b ein gemeinsames Metall- und/oder Siliziumelement ausgebildet. Das gemeinsame Siliziumelement stammt aus beliebigen siliziumhaltigen Materialien, die ausgewählt werden, um die Gate-Dielektrikumsschicht 243 herzustellen. Bei dem gemeinsamen Metallelement kann es sich um Ta, Ti, Hf, Zr oder eine Kombination davon oder beliebige geeignete Materialien handeln, die asugewählt werden, um das Metall-Dielektrikumsmaterial für die Gate-Dielektrikumsschicht 242 herzustellen.
  • Nachdem die selbstschützenden Schichten 257a, 257b gebildet sind, kann das Substrat 200 aus der Ätzlösung entfernt werden. Es kann ein Spülverfahren durchgeführt werden, um Ätzreste aus der Öffnung 230 zu entfernen. Beispielsweise kann bei dem Spülverfahren eine Lösung verwendet werden, die entionisiertes Wasser, karbonisiertes Wasser, z.B. Wasser mit Kohlendioxid, oder entionisiertes Wasser mit NH4OH enthält. Das Spülverfahren kann bei einer Temperatur in einem Bereich von etwa 20 °C bis etwa 80 °C durchgeführt werden. Außerdem kann auch ein trocknungsverfahren durchgeführt werden, um die Fläche des Substrats 200 zu trocknen. Beispielsweise kann das Trocknungsverfahren ein Schleudertrocknen des Substrats 200 in Gegenwart eines Stickstoffstroms umfassen. Beispielsweise kann das Trocknungsverfahren ein Isopropylakohol(IPA)-Trocknungsverfahren umfassen.
  • In einem Beispiel weisen die selbstschützenden Schichten 257a, 257b eine Dicke in einem Bereich von 10 Å bis 20 Å auf.
  • Bei der Operation 116 wird, nachdem die selbstschützenden Schichten 257a, 257b in der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b gebildet sind, die erste strukturierte Maskenstruktur 248 entfernt, wie in 2H1 bis 2H3 dargestellt. Nachdem die erste strukturierte Maskenstruktur 248 entfernt ist, liegt die erste Austrittsarbeits-Einstellungsschicht 244 in dem ersten Abschnitt 265 der n-Typ-Bauelementzone 250b frei, ebenso wie die selbstschützenden Schichten 257a, 257b, die in der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b ausgebildet sind.
  • Bei der Operation 118 wird, nachdem die erste strukturierte Maskenstruktur 248 entfernt ist, eine zweite Austrittsarbeits-Einstellungsschicht 266 formangepasst auf den selbstschützenden Schichten 257a, 257b und der ersten Austrittsarbeits-Einstellungsschicht 244 gebildet, wie in 2I1 bis 2I3 dargestellt. Das Material, das ausgewählt wird, um die zweite Austrittsarbeits-Einstellungsschicht 266 herzustellen, welche nach mehreren Strukturierungsverfahren in der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b zurückbleibt, kann ein anderes sein als das der ersten Austrittsarbeits-Einstellungsschicht 244, welche auf dem ersten Abschnitt 265 der n-Typ-Bauelementzone 250b des Substrats 200 vorliegt.
  • Obwohl das hier beschriebene Beispiel für ein Bilden verschiedener Typen der Schicht in der n-Typ-Bauelementzone 250b sorgt, sei angemerkt, dass verschiedene Typen der Schicht innerhalb der p-Typ-Bauelementzone 250a oder zwischen den n-Typ- und p-Typ-Bauelementzonen 250b, 250a oder an beliebigen geeigneten Stellen in der Halbleiter-Bauelementstruktur 201 gebildet werden können.
  • Wie oben beschrieben, ist ein Austrittsarbeitswert mit der Materialzusammensetzung der ersten Austrittsarbeits-Einstellungsschicht 244 und der zweiten Austrittsarbeits-Einstellungsschicht 266 verbunden. Durch Verwenden unterschiedlicher Materialien zur Herstellung der ersten und der zweiten Austrittsarbeits-Einstellungsschicht 244, 266 in unterschiedlichen Bauelementzonen des Substrats 200 (z.B. innerhalb oder zwischen p-Typ- und n-Typ-Bauelementzonen 250a und 250b) kann der Austrittsarbeitswert der Metall-Gate-Strukturen nach Bedarf flexibler angepasst und eingestellt werden. Beispiele für geeignete Schichtmaterialien des p-Typs, welche eine Austrittsarbeit im Bereich von 4,8 eV bis 5,2 eV aufweisen können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete Materialien des p-Typs oder Kombinationen davon, und Beispiele für geeignete Materialien des n-Typs, welche eine Austrittsarbeit im Bereich von 3,9 eV bis 4,3 eV aufweisen können, sind Ti, Ag, TaAl, TaAlC, HfAl, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete Materialien des n-Typs oder Kombinationen davon.
  • Die zweite Austrittsarbeits-Einstellungsschicht 266 kann durch CVD, ALD und/oder ein anderes geeignetes Verfahren abgeschieden werden.
  • In einem hierin dargestellten Beispiel wird die zweite Austrittsarbeits-Einstellungsschicht 266 durch ein ALD-Verfahren gebildet. Die Dicke der zweiten Austrittsarbeits-Einstellungsschicht 266 kann geändert und eingestellt werden, indem Verfahrensparameter während des ALD-Abscheidungsverfahrens geändert werden, z.B. die Anzahl der Abscheidungszyklen, die Anzahl der Vorstufenimpulse, die Impulsfrequenz, die Substrattemperatur, der Druck und Ähnliches. In einem Beispiel wird die Dicke der zweiten Austrittsarbeits-Einstellungsschicht 266 durch Ändern der Anzahlen der Abscheidungszyklen des ALD-Verfahrens zum Abscheiden der zweiten Austrittsarbeits-Einstellungsschicht 266 eingestellt.
  • Bei der Operation 120 wird, nachdem die zweite Austrittsarbeits-Einstellungsschicht 266 gebildet ist, eine zweite strukturierte Maskenstruktur 291 auf der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b abgeschieden und diese füllt die Öffnung 230 in der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b der Bauelementstruktur 201 des Substrats 200, wie in 2J1 bis 2J3 dargestellt. Die zweite strukturierte Maskenstruktur 291 bedeckt die p-Typ-Bauelementzone 250a und den zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b und lässt den ersten Abschnitt 265 der n-Typ-Bauelementzone 250b der Bauelementstruktur 201 zum weiteren Ätzen frei. Die zweite strukturierte Maskenstruktur 291 dient als eine Maske während eines Ätz-/Strukturierungsverfahrens, um die von der zweiten strukturierten Maskenstruktur 291 bedeckte Struktur vor einer Beschädigung während des Ätz-/Strukturierungsverfahrens zu schützen.
  • Ähnlich wie bei der oben beschriebenen ersten strukturierten Maskenstruktur 248 kann die zweite strukturierte Maskenstruktur 291 einen Photoresist 292 umfassen, der auf einer unteren Antireflexbeschichtung (BARC) 293 angeordnet ist. Der Photoresist 292 kann durch ein Photolithographieverfahrren so strukturiert werden, dass er eine gewünschte Abmessung aufweist, welche als eine Maske zum Übertragen von Elementen auf das Substrat 200 verwendet werden kann. Die BARC 293 kann ein auf das Substrat 200 geschichtetes organisches Material sein, welches die Öffnungen 230 in den Bauelementzonen 250a und 250b füllt, und ein Abschnitt der BARC 293 kann entfernt werden, z.B. durch ein Ätzverfahren, nachdem der Photoresist 292 strukturiert ist, so dass die BARC 293 in der p-Typ-Bauelementzone 250a zurückbleibt, wie in 2J1 bis 2J3 dargestellt. Es sei angemerkt, dass die erste strukturierte Maskenstruktur 248 und die zweite strukturierte Maskenstruktur 293 in unterschiedlichen Stufen des Verfahrens gebildet werden, um Schichten in unterschiedlichen Zonen des Substrats zu ätzen, um für unterschiedliche Anforderungen hinsichtlich der Leistungseigenschaften der Bauelemente und zur Einstellung unterschiedliche Filmschemen in unterschiedlichen Zonen des Substrats zu bilden.
  • Bei der Operation 122 wird ein Ätzverfahren durchgeführt, um die zweite Austrittsarbeits-Einstellungsschicht 266 aus dem ersten Abschnitt 265 der n-Typ-Bauelementzone 250b, abgebildet in 2K1 bis 2K3, des Substrats 200 zu entfernen. Das Ätzverfahren kann ein Nassätzverfahren sein, durchgeführt durch Tauchen des Substrats 200 in eine Ätzlösung oder Tränken desselben damit. In einem anderen Beispiel wird ein Trockenverfahren, z.B. ein Gas- oder Plasmaverfahren, angewendet, um die zweite Austrittsarbeits-Einstellungsschicht 266 in dem ersten Abschnitt 265 der n-Typ-Bauelementzone 250b zu entfernen. In noch einem anderen Beispiel wird eine Kombination aus Nass- und Trockenverfahren angewendet, um nach Bedarf die zweite Austrittsarbeits-Einstellungsschicht 266 in der n-Typ-Bauelementzone 250b zu entfernen. In einem speziellen Beispiel ist das Entfernen der zweiten Austrittsarbeits-Einstellungsschicht 266 bei der Operation 122 ein Nassverfahren, das durch Eintauchen oder Tränken des Substrats mit einer oder in eine Ätzlösung in einem Nassbehälter durchgeführt wird. Die Ätzlösung kann eine alkalische, neutrale oder saure Lösung mit einem pH-Wert in einem vorgegebenen Bereich sein. Die Auswahl der Ätzlösung basiert auf den Materialtypen der zweiten Austrittsarbeits-Einstellungsschicht 266, die von dem Substrat 200 zu entfernen ist.
  • Bei der Operation 124, wird dann, nachdem die zweite Austrittsarbeits-Einstellungsschicht 266 entfernt ist, die zweite strukturierte Maskenstruktur 291 aus der p-Typ-Bauelementzone 250a und dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b der Bauelementstruktur 201 entfernt, wie in 2L1 bis 2L3 dargestellt. Nachdem die zweite strukturierte Maskenstruktur 291 entfernt ist, liegt die zweite Austrittsarbeits-Einstellungsschicht 266 in der p-Typ-Bauelementzone 250a frei, ebenso wie in dem zweiten Abschnitt 267 der n-Typ-Bauelementzone 250b, während die in dem ersten Abschnitt 265 der n-Typ-Bauelementzone 250b ausgebildete erste Austrittsarbeits-Einstellungsschicht 244 zurückbleibt.
  • Somit ist das Filmschema (z.B. die Gate-Dielektrikumsschicht 242, die selbstschützende Schicht 257a, 257b und die zweite Austrittsarbeits-Einstellungsschicht 266), das in den p-Typ-Bauelementzonen 250a gebildet wird, so konfiguriert, dass es sich von dem Filmschema (z.B. der Gate-Dielektrikumsschicht 243, der selbstschützenden Schicht 257 und der zweiten oder ersten Austrittsarbeits-Einstellungsschicht 266, 244) unterscheidet, das an anderen Stellen der n-Typ-Bauelementzone 250b des Substrats 200 gebildet wird. An einigen Stellen kann nach Bedarf eine dritte Schicht verwendet werden. Durch die Verwendung unterschiedlicher Filmschemen, unterschiedlicher Materialien für unterschiedliche Strukturen in unterschiedlichen Zonen, z.B. der p-Typ-Bauelementzone 250a oder unterschiedlichen Stellen der n-Typ-Bauelementzone 250b oder umgekehrt, der Bauelementstruktur 201, kann der Austrittsarbeitswert oder die anderen zugehörigen elektrischen Leistungseigenschaften der Metall-Gate-Struktur, die in der Bauelementstruktur 201 gebildet wird, flexibel und wirksam eingestellt und verbessert werden.
  • Ferner kann durch Bilden der selbstschützenden Schichten 257a, 257b an der Grenzfläche zwischen der Gate-Dielektrikumsschicht 242, 243 und der ersten und der zweiten Austrittsarbeits-Einstellungsschicht 244, 266 (oder nach Bedarf sogar einer dritten Schicht) eine gute Grenzflächensteuerung sowie eine Verbesserung und Einstellung der elektrischen Leistungseigenschaften erhalten und erreicht werden.
  • Bei der Operation 126 wird, nachdem die zweite strukturierte Maskenstruktur 291 von dem Substrat 200 entfernt ist, ein Gate-Elektroden-Metall 276 in die Öffnungen gefüllt, die in dem ILD 218 definiert sind, um die Metall-Gate-Struktur 280 fertigzustellen, wie in 2M1 bis 2M3 dargestellt. Das Gate-Elektroden-Metall 276 kann auch als eine Metallfüllschicht bezeichnet werden, welche durch CVD, PVD, Plattieren und/oder andere geeignete Verfahren gebildet wird. Das Gate-Elektroden-Metall 276 kann Al, W oder Cu und/oder andere geeignete Materialien umfassen. In einem Beispiel kann vor dem Bilden des gate-Elektroden-Metalls 276 eine (nicht dargestellte) Auskleidungsschicht, z.B. TiN, TaN, TiON, TaON und Ähnliches, auf dem Substrat gebildet werden.
  • Bei der Operation 128 kann ein CMP-Verfahren durchgeführt werden, um überschüssige Materialien von der Metall-Gate-Struktur 280 zu entfernen, um eine obere Fläche der Bauelementstruktur 201 zu planarisieren, wie in 2N1 bis 2N3 dargestellt.
  • 4A bis 4B zeigen noch weitere Ausführungsformen des Filmschemas, das in der p-Typ-Bauelementzone 250a und der n-Typ-Bauelementzone 250b gebildet werden kann. Zusätzlich zu der Grenzflächenschicht 240, den Gate-Dielektrikumsschichten 242, 243, den selbstschützenden Schichten 257a, 257b, der Austrittsarbeits-Einstellungsschicht 266 und dem Gate-Elektroden-Metall 276 können in dem Filmschema weitere Schichten verwendet oder Schichten durch andere ersetzt werden. Beispielsweise wird in dem Beispiel, das in 4A dargestellt ist, für das Filmschema in der p-Typ-Bauelementzone 250a eine Deckschicht 302 auf der selbstschützenden Schicht 257 gebildet und anschließend wird eine Barriereschicht 304 auf der Deckschicht 302 gebildet. Nachdem die Barriereschicht 304 gebildet ist, kann die zweite Austrittsarbeits-Einstellungsschicht 266, wie oben beschrieben, auf der Barriereschicht 304 gebildet werden. Vor dem Bilden des Gate-Elektroden-Metalls 276 kann eine Haftschicht 306 auf der zweiten Austrittsarbeits-Einstellungsschicht 266 gebildet werden. Die Barriere- und/oder die Deckschicht 304, 302 können/kann ein Nitrid, Siliziumnitrid, Kohlenstoffnitrid und/oder Aluminiumnitrid des Tantals und/oder Titans; ein Nitrid, Kohlenstoffnitrid und/oder Carbid des Wolframs; Ähnliches oder eine Kombination davon umfassen. Bei der zweiten Austrittsarbeits-Einstellungsschicht 266, die hierin verwendet wird, handelt es sich um Ti-, Al-, W-haltige Legierungen. Die Haftschicht 306 kann optional sein und kann aus einem ähnlichen Material wie das der Deckschicht 302 hergestellt werden.
  • In einem speziellen Beispiel ist die Deckschicht 302 eine TiN-Schicht und die Barriereschicht ist eine TaN-Schicht. Bei der hier verwendeten zweiten Austrittsarbeits-Einstellungsschicht 266 handelt es sich um AlTiN oder TiN. Die optionale Haftschicht 306 kann eine TiN-Schicht sein.
  • In einem anderen Beispiel, das in 4B dargestellt ist, werden für das Filmschema in der n-Typ-Bauelementzone 250b in ähnlicher Weise die Deckschicht 302 und die Barriereschicht 304 auf der selbstschützenden Schicht 257b gebildet. In der Struktur, die in 4B dargestellt ist, kann auf der Barrierschicht 304 eine dritte Austrittsarbeits-Einstellungsschicht 282 gebildet werden, die eine andere ist als die erste und zweite Austrittsarbeits-Einstellungsschicht 244, 266. Anschließend kann die Haftschicht 306 auf der dritten Austrittsarbeits-Einstellungsschicht 282 gebildet werden, gefolgt von dem Gate-Elektroden-Metall 276.
  • In einem speziellen Beispiel ist die Deckschicht 302 eine TiN-Schicht und die Barriereschicht ist eine TaN-Schicht. Bei der hier verwendeten zweiten Austrittsarbeits-Einstellungsschicht 266 handelt es sich um AlTiN oder TiN.
  • Ohne darauf beschränkt sein zu wollen, bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für ein Halbleiterbauelement und die Herstellung eines solchen. Beispielsweise stellen Ausführungsformen der vorliegenden Offenbarung Verfahren zum Strukturieren einer Schicht (von Schichten) in einem Ersatz-Gate-Verfahren bereit. Gemäß der vorliegenden Offenbarung kann eine Ätzlösung, welche Phosphorsäure (oder Orthophosphorsäure) und Borsäure zusammen mit Wasserstoffperoxid in einer Ätzlösung umfasst, verwendet werden, um die Schicht mit verschiedenen Arten von Materialien der Gate-Dielektrikumsmaterialien zu strukturieren, die unterhalb der Schicht angeordnet sind. Nach dem Entfernen der Schicht von dem Substrat und sobald die darunter liegenden Gate-Dielektrikumsschichten frei liegen, kann eine selbstschützende Schicht gleichzeitig mit unterschiedlichen Materialien über den Gate-Dielektrikumsschichten gebildet werden, um das Strukturierungsverfahren zu beenden. Als ein Ergebnis kann die selbstschützende Schicht ihre Blockier- und Überbrückungsfähigkeiten behalten, um Filmstrukturen mit verschiedenen Variationen an verschiedenen Stellen der Bauelemente zu bilden, um die elektrischen Leistungseigenschaften zu verbessern. Das Strukturierungsverfahren unter Verwendung des Ätzmittels, welches sowohl Phosphorsäure als auch Borsäure umfasst, um Gate-Dielektrikumsschichten zu ätzen, welche unterschiedliche Materialien an unterschiedlichen Stellen umfassen, kann in jedem existierenden Nassätzwerkzeug durchgeführt werden.
  • In einer Ausführungsform umfasst eine Halbleitervorrichtung eine erste Gate-Struktur und eine zweite Gate-Struktur auf einem Substrat; wobei die erste Gate-Struktur eine erste Gate-Dielektrikumsschicht umfasst, welche ein erstes Material aufweist, und die zweite Gate-Struktur eine zweite Gate-Dielektrikumsschicht umfasst, welche ein zweites Material aufweist, wobei sich das erste Material von dem zweiten Material unterscheidet, wobei die erste und die zweite Gate-Struktur ferner eine erste und zweite selbstschützende Schicht umfassen, die auf der ersten bzw. zweiten Gate-Dielektrikumsschicht angeordnet sind, wobei die erste selbstschützende Schicht Metallphosphat umfasst und die zweite selbstschützende Schicht Bor umfassende Komplexbildner umfasst; und eine erste Austrittsarbeits-Einstellungsschicht auf der ersten selbstschützenden Schicht in der ersten Gate-Struktur. In einer Ausführungsform umfasst die zweite Gate-Struktur ferner eine zweite Austrittsarbeits-Einstellungsschicht auf der zweiten selbstschützenden Schicht in der zweiten Gate-Struktur. In einer Ausführungsform wird auf der ersten oder zweiten Austrittsarbeits-Einstellungsschicht ein Gate-Elektroden-Metall gebildet. In einer Ausführungsform ist in die erste Gate-Dielektrikumsschicht ein Metallelement aus dem Metallphosphat eingebettet. In einer Ausführungsform weisen die erste Gate-Dielektrikumsschicht und die erste selbstschützende Schicht ein gemeinsames Metallelement auf. In einer Ausführungsform handelt es sich bei dem gemeinsamen Metallelement um mindestens eines aus Ta, Ti, Hf, Zr oder eine Kombination davon. In einer Ausführungsform weisen die zweite Gate-Dielektrikumsschicht und die zweite selbstschützende Schicht gemeinsame Siliziumelemente auf. In einer Ausführungsform bilden die Siliziumelemente aus der zweiten Gate-Dielektrikumsschicht und der zweiten selbstschützenden Schicht die Bor umfassenden Komplexbildner in der zweiten selbstschützenden Schicht. In einer Ausführungsform sind die Bor umfassenden Komplexbildner Silizium-Boronat-Komplexbildner. In einer Ausführungsform ist das erste Material der ersten Gate-Dielektrikumsschicht ein Ta-haltiges Material. In einer Ausführungsform ist das zweite Material der zweiten Gate-Dielektrikumsschicht ein siliziumhaltiges Material. In einer Ausführungsform handelt es sich bei dem ersten Material der ersten Gate-Dielektrikumsschicht um mindestens eines aus TaN, TaON, TaO, HfN, ZrN oder eine Kombination davon und bei dem zweiten Material der zweiten Gate-Dielektrikumsschicht um mindestens eines aus TaSiN, TiSiN, WSiN, HfSiN, ZrSiN oder eine Kombination davon. In einer Ausführungsform weisen die erste und die zweite selbstschützende Schicht eine Dicke in einem Bereich von 10 Å bis 20 Å auf.
  • In einer anderen Ausführungsform umfasst eine Halbleitervorrichtungsstruktur eine Gate-Struktur, die auf einem Substrat ausgebildet ist, wobei die Gate-Struktur eine Gate-Dielektrikumsschicht, eine selbstschützende Schicht auf der Gate-Dielektrikumsschicht, wobei die selbstschützende Schicht Metallphosphat oder Bor umfassende Komplexbildner umfasst, wobei das Metallphosphat ein gemeinsames Metallelement mit der Gate-Dielektrikumsschicht aufweist oder die Bor umfassenden Komplexbildner ein gemeinsames Siliziumelement mit der Gate-Dielektrikumsschicht aufweisen, und eine auf der selbstschützenden Schicht ausgebildete Austrittsarbeits-Einstellungsschicht umfasst. In einer Ausführungsform umfassen die Bor umfassenden Komplexbildner Silizium-Boronat-Komplexbildner. In einer Ausführungsform weisen die selbstschützenden Schichten eine Dicke in einem Bereich von 10 Å bis 20 Å auf. In einer Ausführungsform umfasst die Gate-Dielektrikumsschicht ferner einen ersten Abschnitt, welcher die Metallelemente umfasst, und einen zweiten Abschnitt, welcher die Siliziumelemente umfasst.
  • In noch einer anderen Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung Strukturieren einer Austrittsarbeits-Einstellungsschicht auf einer ersten und zweiten Gate-Dielektrikumsschicht, die auf einem Substrat angeordnet sind, unter Verwendung einer Ätzlösung, wobei die Ätzlösung Phosphorsäure, Borsäure und Wasserstoffperoxid in einer sauren Lösung umfasst, wobei die erste und zweite Gate-Dielektrikumsschicht jeweils unterschiedliche Arten von Materialien umfassen, und nach dem Entfernen der Austrittsarbeits-Einstellungsschicht von der ersten und zweiten Gate-Dielektrikumsschicht Bilden einer ersten und einer zweiten selbstschützenden Schicht auf der ersten bzw. zweiten Gate-Dielektrikumsschicht, indem die erste und die zweite Gate-Dielektrikumsschicht der Ätzlösung ausgesetzt werden. In einer Ausführungsform umfasst die erste selbstschützende Schicht Metallphosphat und die zweite selbstschützende Schicht umfasst Bor umfassende Komplexbildner, wobei bei dem Metallphosphat und dem Bor umfassenden Komplexbildner die Metall- und Siliziumelemente aus der ersten bzw. zweiten Gate-Dielektrikumsschicht stammen. In einer Ausführungsform, dem Verfahren nach Anspruch 18, liegt ein Konzentrationsverhältnis von Phosphorsäure zu Borsäure in der Ätzlösung in einem Bereich von 1:5 bis 5:1, bezogen auf das Volumen.
  • Im Vorstehenden werden Merkmale verschiedener Ausführungsformen so umrissen, dass der Fachmann die Erscheinungsformen der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62537806 [0001]

Claims (20)

  1. Halbleitervorrichtung, umfassend: eine erste Gate-Struktur und eine zweite Gate-Struktur auf einem Substrat; wobei die erste Gate-Struktur eine erste Gate-Dielektrikumsschicht umfasst, welche ein erstes Material aufweist, und die zweite Gate-Struktur eine zweite Gate-Dielektrikumsschicht umfasst, welche ein zweites Material aufweist, wobei sich das erste Material von dem zweiten Material unterscheidet, wobei die erste und die zweite Gate-Struktur ferner umfassen: eine erste und eine zweite selbstschützende Schicht, die auf der ersten bzw. zweiten Gate-Dielektrikumsschicht angeordnet sind, wobei die erste selbstschützende Schicht Metallphosphat umfasst und die zweite selbstschützende Schicht Bor umfassende Komplexbildner umfasst; und eine erste Austrittsarbeits-Einstellungsschicht auf der ersten selbstschützenden Schicht in der ersten Gate-Struktur.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Gate-Struktur ferner umfasst: eine zweite Austrittsarbeits-Einstellungsschicht auf der zweiten selbstschützenden Schicht in der zweiten Gate-Struktur.
  3. Halbleitervorrichtung nach Anspruch 2, ferner umfassend: ein Gate-Elektroden-Metall auf der ersten oder zweiten Austrittsarbeits-Einstellungsschicht.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei in die erste Gate-Dielektrikumsschicht ein Metallelement aus dem Metallphosphat eingebettet ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Gate-Dielektrikumsschicht und die erste selbstschützende Schicht ein gemeinsames Metallelement aufweisen.
  6. Halbleitervorrichtung nach Anspruch 5, wobei es sich bei dem gemeinsamen Metallelement um mindestens eines aus Ta, Ti, Hf, Zr oder eine Kombination davon handelt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die zweite Gate-Dielektrikumsschicht und die zweite selbstschützende Schicht gemeinsame Siliziumelemente aufweisen.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die Siliziumelemente aus der zweiten Gate-Dielektrikumsschicht und der zweiten selbstschützenden Schicht die Bor umfassenden Komplexbildner in der zweiten selbstschützenden Schicht bilden.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Bor umfassenden Komplexbildner Silizium-Boronat-Komplexbildner sind.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste Material der ersten Gate-Dielektrikumsschicht ein Ta-haltiges Material ist.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das zweite Material der zweiten Gate-Dielektrikumsschicht ein siliziumhaltiges Material ist.
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei es sich bei dem ersten Material der ersten Gate-Dielektrikumsschicht um mindestens eines aus TaN, TaON, TaO, HfN, ZrN oder eine Kombination davon und bei dem zweiten Material der zweiten Gate-Dielektrikumsschicht um mindestens eines aus TaSiN, TiSiN, WSiN, HfSiN, ZrSiN oder eine Kombination davon handelt.
  13. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite selbstschützende Schicht eine Dicke in einem Bereich von 10 Å bis 20 Å aufweisen.
  14. Halbleitervorrichtungsstruktur, umfassend: eine Gate-Struktur, die auf einem Substrat ausgebildet ist, wobei die Gate-Struktur umfasst: eine Gate-Dielektrikumsschicht; eine selbstschützende Schicht auf der Gate-Dielektrikumsschicht, wobei die selbstschützende Schicht Metallphosphat oder Bor umfassende Komplexbildner umfasst, wobei das Metallphosphat ein gemeinsames Metallelement mit der Gate-Dielektrikumsschicht aufweist oder die Bor umfassenden Komplexbildner ein gemeinsames Siliziumelement mit der Gate-Dielektrikumsschicht aufweisen; und eine Austrittsarbeits-Einstellungsschicht, die auf der selbstschützenden Schicht ausgebildet ist.
  15. Halbleitervorrichtungsstruktur nach Anspruch 14, wobei die Bor umfassenden Komplexbildner Silizium-Boronat-Komplexbildner umfassen.
  16. Halbleitervorrichtungsstruktur nach Anspruch 15, wobei die selbstschützenden Schichten eine Dicke in einem Bereich von 10 Å bis 20 Å aufweisen.
  17. Halbleitervorrichtungsstruktur nach Anspruch 15 oder 16, wobei die Gate-Dielektrikumsschicht ferner einen ersten Abschnitt, welcher die Metallelemente umfasst, und einen zweiten Abschnitt umfasst, welcher die Siliziumelemente umfasst.
  18. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Strukturieren einer Austrittsarbeits-Einstellungsschicht auf einer ersten und zweiten Gate-Dielektrikumsschicht, die auf einem Substrat angeordnet sind, unter Verwendung einer Ätzlösung, wobei die Ätzlösung Phosphorsäure, Borsäure und Wasserstoffperoxid in einer sauren Lösung umfasst, wobei die erste und zweite Gate-Dielektrikumsschicht jeweils unterschiedliche Arten von Materialien umfassen; und nach dem Entfernen der Austrittsarbeits-Einstellungsschicht von der ersten und zweiten Gate-Dielektrikumsschicht Bilden einer ersten und einer zweiten selbstschützenden Schicht auf der ersten bzw. zweiten Gate-Dielektrikumsschicht, indem die erste und die zweite Gate-Dielektrikumsschicht der Ätzlösung ausgesetzt werden.
  19. Verfahren nach Anspruch 17, wobei die erste selbstschützende Schicht Metallphosphat umfasst und die zweite selbstschützende Schicht Bor umfassende Komplexbildner umfasst, wobei bei dem Metallphosphat und dem Bor umfassenden Komplexbildner die Metall- und Siliziumelemente aus der ersten bzw. zweiten Gate-Dielektrikumsschicht stammen.
  20. Verfahren nach Anspruch 18 oder 19, wobei ein Konzentrationsverhältnis von Phosphorsäure zu Borsäure in der Ätzlösung in einem Bereich von 1:5 bis 5:1 liegt, bezogen auf das Volumen.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113314530A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10522410B2 (en) * 2018-04-20 2019-12-31 Globalfoundries Inc. Performing concurrent diffusion break, gate and source/drain contact cut etch processes
US11784187B2 (en) * 2020-02-27 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11538805B2 (en) * 2020-06-29 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of tuning threshold voltages of transistors
KR102547027B1 (ko) * 2021-01-13 2023-06-23 (주)에이치아이티에스 다이 본딩 방법

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5290488B2 (ja) 2000-09-28 2013-09-18 プレジデント アンド フェロウズ オブ ハーバード カレッジ 酸化物、ケイ酸塩及びリン酸塩の気相成長
US7947588B2 (en) * 2008-08-26 2011-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a CMOS device with doped conducting metal oxide as the gate electrode
US8304840B2 (en) * 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
CN102386217B (zh) * 2010-09-01 2014-02-05 中芯国际集成电路制造(上海)有限公司 栅极堆叠结构及其制作方法
US9082789B2 (en) * 2011-05-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication methods of integrated semiconductor structure
US8551876B2 (en) * 2011-08-18 2013-10-08 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US8846513B2 (en) * 2011-09-23 2014-09-30 Globalfoundries Inc. Semiconductor device comprising replacement gate electrode structures and self-aligned contact elements formed by a late contact fill
US9147678B2 (en) * 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
US20130175619A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Silicon-on-insulator transistor with self-aligned borderless source/drain contacts
US8836049B2 (en) * 2012-06-13 2014-09-16 United Microelectronics Corp. Semiconductor structure and process thereof
US8896030B2 (en) * 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9306023B2 (en) 2014-02-06 2016-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate stacks and method of manufacturing the same
US9812366B2 (en) * 2014-08-15 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of tuning work function for a semiconductor device
CN105448918B (zh) * 2014-09-30 2020-05-12 联华电子股份有限公司 互补金属氧化物半导体与其制作方法
US20160104673A1 (en) * 2014-10-09 2016-04-14 United Microelectronics Corp. Fin-shaped field-effect transistor with a germanium epitaxial cap and a method for fabricating the same
US9431304B2 (en) 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
US10164050B2 (en) 2014-12-24 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
CN106033745B (zh) * 2015-03-19 2020-07-07 联华电子股份有限公司 半导体元件及其形成方法
US9941376B2 (en) * 2015-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
US9356027B1 (en) * 2015-05-11 2016-05-31 International Business Machines Corporation Dual work function integration for stacked FinFET
US9553092B2 (en) * 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US10090396B2 (en) 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US9859279B2 (en) * 2015-08-17 2018-01-02 International Business Machines Corporation High-k gate dielectric and metal gate conductor stack for fin-type field effect transistors formed on type III-V semiconductor material and silicon germanium semiconductor material
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
CN107305866A (zh) * 2016-04-25 2017-10-31 联华电子股份有限公司 半导体元件及其制作方法
US10128237B2 (en) * 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
US10276574B2 (en) * 2016-07-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9799566B1 (en) * 2016-09-22 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269917B2 (en) * 2016-10-19 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET with work function tuning layers having stair-step increment sidewalls
CN108010884B (zh) * 2016-11-01 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9911736B1 (en) * 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure
US10170317B1 (en) * 2017-09-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113314530A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

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KR20190003342A (ko) 2019-01-09
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CN109216356B (zh) 2021-04-20
US10283417B1 (en) 2019-05-07
TW201906162A (zh) 2019-02-01
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