KR102058222B1 - 상이한 물질을 가진 하이 k 유전체 층 상에 형성된 자기 보호 층 - Google Patents

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Abstract

튜닝 가능한 워크 펑션 값을 가진 금속 게이트 구조체를 갖는 반도체 디바이스 구조체가 제공된다. 일 실시예에서, 반도체 디바이스는, 기판 상에 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고, 상기 제1 게이트 구조체는 제1 물질을 가진 제1 게이트 유전체 층을 포함하고, 상기 제2 게이트 구조체는 제2 물질을 가진 제2 게이트 유전체 층을 포함하고, 상기 제1 물질은 상기 제2 물질과 상이하고, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는, 상기 제1 및 제2 게이트 유전체 층 상에 각각 배치된 제1 및 제2 자기 보호 층(self-protective layer)으로서, 상기 제1 자기 보호 층은 금속 인산염을 포함하고, 상기 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하는 것인, 상기 제1 및 제2 자기 보호층; 및 상기 제1 게이트 구조체 내의 상기 제1 자기 보호 층 상의 제1 워크 펑션 튜닝 층(work function tuning layer)을 더 포함한다.

Description

상이한 물질을 가진 하이 k 유전체 층 상에 형성된 자기 보호 층{SELF-PROTECTIVE LAYER FORMED ON HIGH-K DIELECTRIC LAYERS WITH DIFFERENT MATERIALS}
본 출원은 그 전체가 여기에 참조로 포함된 미국 가출원 No. 62/527,806(출원일: 2017년 6월 30일)(Attorney Docket No. TSMC/P20170372US01)의 이익을 주장한다.
더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하는 나노미터 기술 프로세스 노드로 반도체 산업이 진전함에 따라, 제조 및 디자인 양자로부터의 도전이 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)와 같은 3차원 디자인의 개발을 야기하였다. 통상적인 FinFET은 예컨대 기판의 실리콘 층에 에칭함으로써 기판으로부터 연장되는 핀 구조체로 제조된다. FinFET의 채널은 수직 핀 내에 형성된다. 핀 구조체 위에 게이트 구조체가 제공된다(예컨대, 위에 놓여 감싼다). 게이트 구조체 주위에 채널의 게이트 제어를 허용하는 채널 상에 게이트 구조체를 갖는 것이 유익하다. FinFET 디바이스는 감소된 단 채널 효과(short channel effect) 및 증가된 전류 흐름을 포함하는 많은 이점을 제공한다.
디바이스 치수가 계속 축소됨에 따라, FinFET 디바이스의 성능은 일반적인 폴리실리콘 게이트 전극 대신 메탈 게이트 전극을 사용하여 향상시킬 수 있다. 금속 게이트 스택을 형성하는 일 프로세스는 최종 게이트 스택이 "마지막으로" 제조되는 대체 게이트 프로세스("게이트 라스트(gate-last)" 프로세스라고도 함)를 형성한다. 그러나, 복잡한 표면 토폴로지(topology) 및 상이한 표면 물질을 갖는 진보된 프로세스 노드에서 이러한 IC 제조 프로세스를 구현하는 데는 많은 어려움이 있다. 게이트 제조 중에 성막 및 패터닝 프로세스의 부정확하고 부적절한 제어는 디바이스 구조의 전기적 성능을 악화시킬 수 있다.
튜닝 가능한 워크 펑션 값을 가진 금속 게이트 구조체를 갖는 반도체 디바이스 구조체가 제공된다. 일 실시예에서, 반도체 디바이스는, 기판 상에 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고, 상기 제1 게이트 구조체는 제1 물질을 가진 제1 게이트 유전체 층을 포함하고, 상기 제2 게이트 구조체는 제2 물질을 가진 제2 게이트 유전체 층을 포함하고, 상기 제1 물질은 상기 제2 물질과 상이하고, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는, 상기 제1 및 제2 게이트 유전체 층 상에 각각 배치된 제1 및 제2 자기 보호 층(self-protective layer)으로서, 상기 제1 자기 보호 층은 금속 인산염을 포함하고, 상기 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하는 것인, 상기 제1 및 제2 자기 보호층; 및 상기 제1 게이트 구조체 내의 상기 제1 자기 보호 층 상의 제1 워크 펑션 튜닝 층(work function tuning layer)을 더 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태들에 따른 기판 상의 디바이스 구조를 제조하기 위한 예시적 프로세스의 플로우 차트이다.
도 2a, 2b, 및 2ca는 일부 실시형태에 따른 도 1의 상이한 제조 스테이지에서의 반도체 디바이스 구조체의 사시도를 도시한다.
도 2cb, 2cd는 일부 실시형태에 따른 도 1의 상이한 제조 스테이지에서의 반도체 디바이스 구조체의 단면도를 도시한다.
도 2da-2dc, 2ea-2ec, 2fa-2fc, 2ga-2gc, 2ha-2hc, 2ia-2ic, 2ja-2jc, 2ka-2kc, 2la-2lc, 2ma-2mc, 및 2na-2nc는 일부 실시형태에 따른 도 1의 상이한 제조 스테이지에서의 반도체 디바이스 구조체의 단면도를 도시한다.
도 3a-3b는 일부 실시형태에 따른 도 1에 도시된 금속 패터닝 프로세스 중의 표면 구조체 반응의 상이한 실시예를 도시한다.
도 4a-4b는 도 1의 제조 프로세스 후에 반도체 디바이스 구조체의 실시예를 도시한다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스에 관련되고, 특히 반도체 디바이스 내에 형성되는 대체 게이트에 관련된다. 본 개시는 대체 게이트 제조 프로세스에서 게이트 구조체 내에 형성되는 게이트 유전체 층을 보호하는 보호 층(들)의 구조체를 위한 방법을 제공한다. 여기에 설명된 일부 실시예는 FinFET의 콘텍스트(context)에 있다. 다른 구현예에서, 일부 실시형태에 따른 대체 게이트 및 프로세스는 VGAA(vertical, gate all around) 디바이스, HGAA(horizontal, gate all around) 디바이스, 또는 다른 디바이스로 구현될 수 있다. 또한, 실시형태는 임의의 진보된 기술 노드로 구현될 수 있다.
트랜지스터 용 금속 게이트를 형성하기 위한 대체 게이트 프로세스에서, 나중에 형성되는 실제 게이트 스택을 위한 플레이스 홀더로서 기판 위에 더미 게이트 스택이 형성된다. 더미 게이트 스택을 둘러싸는 스페이서 구조체가 형성된다. 소스/드레인 피쳐 및 ILD(interlayer dielectric)가 스페이서 구조체에 인접하여 형성된 후에, 더미 게이트 스택이 제거되고 스페이서 구조체 및 ILD에 의해 둘러싸인 개구가 남는다. 이어서, 스페이서 구조체, 및 ILD에 의해 규정된 개구 내에 금속 게이트가 형성된다.
금속 게이트 구조체는 하이 k 유전체 층, 선택 장벽 층(optional barrier layer), 층(layer), 및 게이트 금속 전극과 같은 게이트 유전체 층을 포함한다. 예를 들어, 트랜지스터의 임계 전압(Vt)을 미세하게 조정하기 위해, 다중-성막 및 패터닝 프로세스가 층을 형성하는데 사용될 수 있다. 일부 실시형태에서, 층은, p 타입 FinFET 또는 n 타입 FinFET과 같은 상이한 타입의 트랜지스터에 대해 상이한 물질을 사용하여, 필요에 따라 디바이스 전기 성능을 향상시킬 수 있다. 장벽 층은 선택적으로 패터닝 프로세스 동안 게이트 유전체 층을 보호하는데 사용된다. 그러나, 게이트 유전체 층 및 선택적 장벽 층은 일부 세정 및/또는 에칭 프로세스에 의해 부주의하게 에칭될 수 있다. 따라서, 게이트 유전체 층 및 선택적 장벽 층은 금속 게이트 구조체에서 그 효과 및 기능을 잃을 수 있다. 본 개시의 실시형태는 이러한 이슈를 해결할 수 있다.
도 1은 도 2a-2lc에 도시된 디바이스 구조체(201)와 같은 반도체 디바이스 구조체를 형성하기 위해 수행되는 프로세스(100)의 예시적인 플로우 다이어그램을 도시한다. 도 2a-2ca는 일부 실시형태에 따른 프로세스(100)의 다양한 스테이지에 대응하는 기판의 일부의 사시도이고, 도 2cb-2cd는 그 개략적 단면도이다. 프로세스(100)는 도 2a-2lc에 도시된 반도체 디바이스 구조체(201) 또는 여기에 제시되지 않은 다른 반도체 구조체를 포함하는 임의의 적합한 구조체를 형성하는데 사용될 수 있음을 주목한다.
도 2a에 도시된 바와 같이, 동작(102)에서, 기판(200) 상에 형성된 복수의 핀 구조체(202) 위에 형성된 더미 게이트를 가진 기판(200)을 제공함으로써 프로세스(100)가 시작된다.
기판(200)은 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 또는 다른 기판이 될 수 있거나 이들을 포함할 수 있다. 기판(200)의 반도체 물질은 실리콘(예를 들어, Si<100> 또는 Si<111>과 같은 결정질 실리콘), 실리콘 게르마늄, 게르마늄, 갈륨 비소, 또는 다른 반도체 물질 중 적어도 하나로부터 선택되는 물질이거나 이 물질들을 포함할 수 있다. 반도체 물질은 p 타입 또는 n 타입 도펀트 등으로 도핑되거나 도핑되지 않을 수 있다. SOI 구조체 기판(200)에 사용되는 일부 실시형태에서, 기판(200)은 반도체 기판에 배치된 매립된 절연체가 될 수 있거나 유리 또는 사파이어 기판이 될 수 있는 절연체 층 상에 배치된 반도체 물질을 포함할 수 있다. 여기에 도시된 실시형태에서, 기판(200)은 결정질 실리콘 기판과 같은 실리콘 함유 물질이다. 또한, 기판(200)은 임의의 특정 사이즈, 형상 또는 물질에 한정되지 않는다. 기판(200)은 직경 200 mm, 직경 300 mm, 또는 다른 직경, 예컨대 450 mm를 갖는 라운드/원형 기판(round/circular substrate)이 될 수 있다. 기판(200)은 또한 필요에 따라 다각형 기판과 같은 임의의 다각형, 정사각형, 직사각형, 만곡형 또는 다른 비원형 워크피스(workpiece)가 될 수 있다.
각각의 핀 구조체(202)는 하나 이상의 디바이스가 형성되는 활성 영역을 제공한다. 핀 구조체(202)는 포토리소그래피 및/또는 에칭 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 실시예에서, 마스크 층은 기판(200) 위에 놓여서 형성된다. 포토리소그래피 프로세스는 마스크 층 위에 놓인 포토레지스트 층(레지스트)을 형성하는 단계; 패턴에 포토레지스트를 노출시키는 단계; 노출후 베이크 프로세스(post-exposure bake process)를 수행하는 단계; 및 포토레지스트 층을 패터닝하기 위해 포토레지스트 층을 현상하는(developing) 단계를 포함한다. 포토레지스트 층의 패턴은 마스킹 엘리먼트를 형성하기 위한 적합한 에칭 프로세스를 사용하여 마스크 층에 전사된다. 마스킹 엘리먼트는 기판(200)의 영역을 보호하기 위해 사용될 수 있으며, 에칭 프로세스는 핀 구조체(202)와 같은 연장 핀을 남기고 기판 내로 리세스(214)를 형성한다. 리세스(214)는 반응성 이온 에칭(RIE) 및/또는 다른 적합한 프로세스를 사용하여 에칭될 수 있다. 기판 상에 핀 구조체를 형성하기 위한 방법의 다수의 다른 실시형태가 사용될 수 있다.
실시형태에서, 핀 구조체(202)는 대략 10 나노미터(nm) 폭이고, 높이가 대략 10 nm 내지 60 nm의 범위 내, 예컨대 약 50 nm 높이이다. 그러나, 다른 치수가 핀 구조체(202)에 대해 사용될 수 있다는 것을 이해해야 한다. 일 실시예에서, 핀 구조체(202)는, 실리콘 물질 또는 게르마늄과 같은 다른 기본 반도체, 또는 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체를 포함한다. 핀 구조체(202)는 또한 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 이들의 조합을 포함하는 합금 반도체가 될 수 있다. 또한, 핀 구조체(202)는 필요에 따라 n 타입 및/또는 p 타입 도펀트를 사용하여 도핑될 수 있다.
개시된 바와 같이, 실시예에서, 기판(200) 내에 리세스(214)를 형성하기 위해 기판(200)의 일부를 에칭함으로써 복수의 핀 구조체(202)가 형성될 수 있다. 이어서, 격리 구조체(216)를 형성하기 위해, 리세스(214)는 리세싱되거나 에칭 백되는 격리 물질로 충전될 수 있다. 격리 구조체(216) 및/또는 핀 구조체(202)를 위한 다른 제조 기술이 가능하다. 격리 구조체(216)는 기판(200)의 일부 영역, 예를 들어 핀 구조체(202) 내의 활성 영역을 격리시킬 수 있다. 실시예에서, 격리 구조체(216)는 STI(shallow trench isolation) 구조체 및/또는 다른 적합한 격리 구조체가 될 수 있다. STI 구조체는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드(silicon oxynitride), FSG(fluoride-doped silicate glass), 로우-k 유전체 물질, 및/또는 다른 적합한 절연 물질로 형성될 수 있다. STI 구조체(106)는 예컨대 하나 이상의 라이너 층(liner layer)을 갖는 다중 층 구조체를 포함할 수 있다.
더미 게이트 구조체(212)는 핀 구조체(202) 위에 형성된다. 도 2a에 도시된 실시예에서, 더미 게이트 구조체(212)는 게이트 유전체 층(206), 더미 게이트 층(208), 및 하드마스크 층(210)을 포함한다. 더미 게이트 구조체(212)는 캡핑 층 및/또는 다른 적합한 층들을 더 포함할 수 있다는 것이 주목된다. 더미 게이트 구조체(212)의 다수의 층이 적합한 성막 기술에 의해 형성되고 적합한 포토 리소그래피 및 에칭 기술에 의해 패터닝될 수 있다. 더미 게이트 구조체(212)는 핀 구조체(202)의 2 개 또는 3개의 측 상에서 핀 구조체(202)와 맞물린다(engage). 여기에 설명된 "더미(dummy)"라는 용어는 후기 스테이지에서 제거될 희생 구조체를 지칭하며 대체 게이트 프로세스에서 하이 k 유전체 및 금속 게이트 구조체와 같은 다른 구조체로 대체될 것이다. 대체 게이트 프로세스는 전체 게이트 제조 프로세스의 후기 스테이지에서 게이트 구조체를 제조하는 것을 의미한다. 게이트 유전체 층(206)은 유전체 산화물 층이 될 수 있다. 예를 들어, 유전체 산화물 층은 화학적 산화, 열 산화, 원자 층 증착(ALD: atomic layer deposition), 화학 기상 증착(CVD: chemical vapor deposition), 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 더미 게이트 층(208)은 폴리 실리콘 층 또는 다른 적합한 층이 될 수 있다. 예를 들어, 더미 게이트 층(208)은 LPCVD(low-pressure chemical vapor deposition) 및 PECVD(plasma-enhanced CVD)와 같은 적합한 성막 프로세스에 의해 형성될 수 있다. 하드마스크 층(210)은 더미 게이트 구조체(212)를 원하는 특성/치수로 기판 상에 패터닝하기 위해 임의의 적합한 물질이 될 수 있다.
실시형태에서, 첫번재로 더미 게이트 구조체(212)의 다수의 층이 블랭킷 층(blanket layer)으로서 성막된다. 이어서, 더미 게이트 구조체(212)를 형성하기 위해 블랭킷 층의 부분을 제거하고 격리 구조체(216) 및 핀 구조체(202) 위의 나머지 부분을 유지하는 포토리소그래피 및 에칭 프로세스를 포함하는 프로세스를 통해 블랭킷 층이 패터닝된다.
실시예에서, 반도체 디바이스 구조체(201)는 p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)을 포함한다. p 타입 FinFET과 같은 하나 이상의 p 타입 디바이스는 p 타입 디바이스 영역(250a)에 형성될 수 있고, n 타입 FinFET과 같은 하나 이상의 n 타입 디바이스는 n 타입 디바이스 영역(250b)에 형성될 수 있다. 반도체 디바이스 구조체(201)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적회로(IC)와 같은 IC 내에 포함될 수 있다.
동작(104)에서, 도 2b에 도시된 바와 같이, 더미 게이트 구조체(212)의 측벽 상에 스페이서 피쳐(220)가 형성되고, 이어서 스페이서 피쳐(220) 상에 층간 유전체(interlayer dielectric; ILD)(218)가 형성된다. 스페이서 피쳐(220)는 더미 게이트 구조체(212)를 위한 물질(들)과 상이한 물질을 포함한다. 실시형태에서, 스페이서 피쳐(220)는 실리콘 질화물 또는 실리콘 산질화물과 같은 유전체 물질을 포함한다. 실시예에서, 스페이서 피쳐(220)는 단일 층 또는 다중 층이 될 수 있다. 실시형태에서, 더미 게이트 구조체(212)가 형성된 후에, 디바이스 구조체(201) 위에 스페이서 물질을 등각으로 성막함으로써 하나 이상의 스페이서 층이 형성된다. 후속하여, 도 2b에 도시된 바와 같이, 스페이서 피쳐(220)를 형성하기 위해 스페이서 층의 일부를 제거하도록 이방성 에칭 프로세스가 수행된다.
스페이서 피쳐(220)가 형성된 후에, 에피택시 소스/드레인 영역(미도시)을 성장시키기 위해 하나 이상의 에피택시 성장 프로세스가 수행될 수 있다. 에피택시 성장 프로세스는, p 타입 디바이스 영역(250a)을 형성하기 위한 p 타입 도펀트 또는 n 타입 디바이스 영역(250b)을 형성하기 위한 n 타입 도펀트로 에피택시 소스/드레인 영역을 인시투(in-situ) 도핑할 수 있다.
후속하여, 기판(200) 위에 그리고 스페이서 피쳐(220) 상에 ILD(218)가 형성된다. 일부 실시형태에서, 디바이스 구조체(201)는, ILD(218) 아래에 그리고 기판(200) 및 스페이서 피쳐(220) 위에 있는 콘택트 에치 스탑 층(미도시)을 더 포함할 수 있다. ILD(218)는 TEOS(tetraethylorthosilicate) 산화물 등의 유전체 물질들, 비도핑 규산염 유리, BPSG(borophosphosilicate glass) 등의 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 다른 적합한 유전체 물질들을 포함할 수 있다. ILD(218)는 PECVD 프로세스, HDP-CVD 프로세스, 또는 다른 적합한 성막 기술에 의해 성막될 수 있다. 실시형태에서, 리세스(214)를 충전하고 이웃하는 더미 게이트 구조체(212) 사이를 충전하기 위해, CVD 프로세스에 의해 ILD(218)가 형성된다. 다수의 성막 프로세스 이후에, 도 2b에 도시된 바와 같이, 후속 제조 스텝을 위해 기판(200) 상에 노출된 더미 게이트 구조체(212)의 상부 표면(222)과 실질적으로 동일 평면인 상부 표면(224)을 규정하는 ILD(218)를 평탄화도록 CMP(chemical mechanical planarization) 프로세스가 수행된다.
도 2ca에 도시된 바와 같이, 동작(106)에서, ILD(218) 내의 개구(230)를 규정하기 위해, 더미 게이트 구조체(212)가 기판(200)으로부터 제거된다. 도 2ca에 도시된 실시형태에서, 개구(230)는 격리 구조체(216)의 표면(232)을 노출시킨다. 도 2cb는, 디바이스 제조 프로세스의 설명의 용이함을 위해, ILD(218) 내에 규정된 개구(230)를 포함하는 라인 A-A'를 따라 커팅된 단면도를 도시한다. 도 2cc는 n 타입 디바이스 영역(250b) 내의 핀 구조체(202) 및 격리 구조체(216)를 노출시키는 개구(230)를 포함하는 라인 B-B'를 따라 커팅된 단면도를 도시한다. 도 2cd는 p 타입 디바이스 영역(250a) 내의 핀 구조체(202) 및 격리 구조체(216)를 노출시키는 개구(230)를 포함하는 라인 C-C'를 따라 커팅된 단면도를 도시한다. 개구(230)는 금속 게이트 구조체와 같은 게이트 구조체가 형성되게 한다.
더미 게이트 구조체(212)는 에칭 프로세스를 사용하여 제거될 수 있다. 에칭 프로세스는 적합한 습식 에칭, 건식(플라즈마) 에칭, 및/또는 다른 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 염소 함유 가스, 불소 함유 가스, 다른 에칭 가스, 또는 이들의 조합을 사용할 수 있다. 습식 에칭 용액은 NH4OH, HF(플루오르화수소산) 또는 희석된 HF, 탈 이온수, TMAH(tetramethylammonium hydroxide), 다른 적합한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다.
도 2da-2dc에 도시된 바와 같이, 동작(108)에서, 각각 p 타입 및 n 타입 디바이스 영역(250a, 250b) 내의 스페이서 피쳐(220)에 의해 규정되는 개구(230)에, 계면 층(240), 게이트 유전체 층(242, 243), 및 제1 워크 펑션 튜닝 층(244)이 순차적으로 형성된다. 마찬가지로, 도 2da는, 디바이스 제조 프로세스의 설명의 용이함을 위해, ILD(218) 내에 규정된 개구(230)를 포함하는 라인 A-A'를 따라 커팅된 단면도를 도시한다. 도 2db는 n 타입 디바이스 영역(250b) 내의 핀 구조체(202) 및 격리 구조체(216)를 노출시키는 개구(230)를 포함하는 라인 B-B'를 따라 커팅된 단면도를 도시한다. 도 2dc는 p 타입 디바이스 영역(250a) 내의 핀 구조체(202) 및 격리 구조체(216)를 노출시키는 개구(230)를 포함하는 라인 C-C'를 따라 커팅된 단면도를 도시한다.
실시예에서, 계면 층(240)은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON) 등의 유전체 물질을 포함할 수 있다. 계면 층 (240)은 화학적 산화, 열 산화, 원자 층 증착(ALD), CVD, 및/또는 다른 적합한 유전체에 의해 형성될 수 있다. 도 2da-2dc에 도시된 바와 같은 계면 층(240)은 핀 구조체(202)와 게이트 유전체 층(242, 243) 사이에 형성되지만, 스페이서 피쳐(220) 및 게이트 유전체 층(242, 243)과 그 사이에서 접촉하는 개구(230)의 측벽을 따라 계면 층(240)이 형성될 수 있다는 것이 주목된다.
도 2da-2dc에 도시된 특정 실시예에서, p 타입 디바이스 영역(250a) 내의 게이트 유전체 층(242)은 n 타입 디바이스 영역(250b) 내의 게이트 유전체 층(243)의 물질과 상이한 물질로 제조될 수 있다. 게이트 유전체 층(242, 243)은 하프늄 산화물(HfO2), Al2O3, 란탄족 산화물(LaO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합물, 또는 다른 적합한 물질 등의 하이 k 유전 상수 물질을 포함할 수 있다. 게이트 유전체 층(242, 243)은 ALD 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 예컨대, 게이트 유전체 층(242)은 포토리소그래피, 마스킹, 및 에칭을 사용하여 디바이스 영역(250a 및 250b) 내에 등각으로 성막될 수 있고, 게이트 유전체 층(242)은 n 타입 디바이스 영역(250b)으로부터 제거될 수 있다. 이어서, 게이트 유전체 층(243)은 포토리소그래피, 마스킹, 및 에칭을 사용하여 디바이스 영역(250a 및 250b) 내에 등각으로 성막될 수 있고, 게이트 유전체 층(243)은 p 타입 디바이스 영역(250a)으로부터 제거될 수 있다. 계면 층(240)이 존재하지 않으면, 게이트 유전체 층(242)은 기판(200) 상에(예컨대, 핀 구조체(202) 상에) 직접 형성될 수 있다는 것이 주목된다.
일 실시에에서, 도 2dc에 도시된 바와 같은 p 타입 디바이스 영역(250a) 내에 위치된 게이트 유전체 층(242)은 TaN, TaON, TaO, HfN, ZrN 등의 Ta 함유 물질이 될 수 있다. 도 2db에 도시된 바와 같은 n 타입 디바이스 영역(250b) 내에 위치된 게이트 유전체 층(243)은 TaSiN, TiSiN, WSiN, HfSiN, ZrSiN 등의 Si 함유 물질이 될 수 있다. p 타입 디바이스 영역(250a) 또는 n 타입 디바이스 영역(250b)와 같은 상이한 위치에 형성된 상이한 게이트 유전체 층은 필요에 따라 상이한 디바이스 전기적 성능을 달성할 수 있는 상이한 물질 특성을 제공할 수 있다. 일 특정 실시예에서, 게이트 유전체 층(242, 243)은 각각 TaN 층 및 TiSiN 층이거나 그 반대이다.
게이트 유전체 층(242, 243)이 형성된 후에, 제1 워크 펑션 튜닝 층(244)이 게이트 유전체 층(242, 243) 상에 형성된다. 제1 워크 펑션 튜닝 층(244)은 디바이스의 워크 펑션을 튜닝하기 위해 형성된다. 제1 워크 펑션 튜닝 층(244)은 p 타입 디바이스 영역(250a) 내의 p 타입 FinFET 디바이스를 위한 p 타입 워크 펑션 물질 또는 n 타입 디바이스 영역(250b) 내의 n 타입 FinFET 디바이스를 위한 n 타입 워크 펑션 물질이 될 수 있다. 4.8 eV와 5.2 eV 사이의 범위의 워크 펑션을 가질 수 있는 p 타입 워크 펑션 물질의 적합한 예는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p 타입 층 물질, 또는 이들의 조합을 포함하고, 3.9 eV와 4.3 eV 사이의 범위의 워크 펑션을 가질 수 있는 n 타입 워크 펑션 물질의 적합한 예는 Ti, Ag, TaAl, TaAlC, HfAl, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n 타입 층 물질, 또는 이들의 조합을 포함한다.
워크 펑션 값은 제1 워크 펑션 튜닝 층(244)의 물질 조성과 연관된다. 제1 워크 펑션 튜닝 층(244)의 물질은 원하는 임계 전압(Vt)이 각각의 영역에서 형성될 디바이스에서 달성되게 하기 위해 워크 펑션 값을 튜닝하도록 선택된다. 제1 워크 펑션 튜닝 층(244)은 균일한 임계 전압(Vt)을 제공할 수 있다. 제1 워크 펑션 튜닝 층(244)은 CVD, ALD, 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다. 여기에 도시된 실시예에서, 제1 워크 펑션 튜닝 층(244)은 ALD 프로세스를 사용하여 형성된다.
제1 워크 펑션 튜닝 층(244)의 두께는 사이클 수, 전구체의 펄스 수, 펄스 주파수, 기판 온도, 압력 등과 같은 ALD 성막 프로세스 동안의 프로세스 파라미터를 변경함으로써 변경 및 조정될 수 있다. 일 실시예에서, 제1 워크 펑션 튜닝 층(244)의 두께는 제1 워크 펑션 튜닝 층(244)을 성막하기 위한 ALD 프로세스의 성막 사이클의 수를 변경함으로써 조정된다.
동작(110)에서, 도 2ea-2ec에 도시된 바와 같이, 제1 패터닝된 마스크 구조체(248)가 기판(200)의 디바이스 구조체(201)의 n 타입 디바이스 영역(250b) 상에 성막된다. 제1 패터닝된 마스크 구조체(248)는, 도 2eb에 도시된 바와 같이, 디바이스 구조체(201)의 n 타입 디바이스 영역(250b)의 제1 부분(265)을 커버하고, 도 2eb 및 2ec에 도시 된 바와 같이, 추가 에칭을 위해 디바이스 구조체(201)의 p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267)을 노출시킨다. 본 실시예는, 상이한 타입의 층들이 상이한 물질을 포함하는 게이트 유전체 층의 상이한 위치에 형성되길 원하는 상황에 적용될 수 있다. 따라서, 기판으로부터 층의 일부를 제거할 때, 상이한 물질을 포함하는 상이한 게이트 유전체 층이 노출될 수 있으며, 이는 층 제거 프로세스 동안 에칭 스탑 포인트에 챌린지(challenge)할 수 있다. 따라서, 기판의 특정 위치에서 기판으로부터 층을 제거할 때 양호한 인터페이스 제어를 제공하기 위해 잘 선택된 에칭/패터닝 프로세스가 수행된다.
제1 패터닝된 마스크 구조체(248)에 의해 커버된 구조체를 에칭/패터닝 프로세스 동안의 손상으로부터 보호하기 위해, 제1 패터닝된 마스크 구조체(248)는 에칭/패터닝 프로세스 동안 마스크로서의 역할을 한다. 제1 패터닝된 마스크 구조체(248)는 하부 반사 방지 코팅(bottom anti-reflective coating; BARC)(252) 상에 배치된 포토레지스트(254)를 포함할 수 있다. 포토레지스트(254)는 피쳐를 기판(200) 상으로 전달하기 위한 마스크로서 사용될 수 있는 원하는 치수를 갖도록 포토리소그래피 프로세스에 의해 패터닝될 수 있다. BARC(252)가 도 2ea 및 도 2eb에 도시된 바와 같이 n 타입 디바이스 영역(250b)에 남아 있도록, BARC(252)는 디바이스 영역(250a 및 250b)의 개구(230)를 충전하는 기판(200) 상에 코팅된 유기 물질일 수 있고, BARC(252)의 일부는 포토레지스트(254)가 패터닝된 후 에칭 프로세스 등에 의해 제거될 수 있다. 도 2ea 및 2eb에 도시된 실시예는 제1 패터닝된 마스크 구조체(248)가 n 타입 디바이스 영역(250b) 상에 규정된 개구(230) 내에 형성되는 것을 도시하지만, 제1 패터닝된 마스크 구조체(248)는 필요에 따라 p 타입 디바이스 영역(250a)과 같은 기판의 다른 부분에 형성될 수 있다.
동작(112)에서, 도 2fa-2fc에 도시된 바와 같이, 제1 워크 펑션 튜닝 층(244)을 제1 패터닝된 마스크 구조체(248)에 의해 규정된 기판(200)의 p 타입 디바이스 영역(250a)의 개구(230) 및 n 타입 디바이스 영역(250b)의 제2 부분(267)으로부터 제거하기 위해 에칭 프로세스가 수행된다. 에칭 프로세스는 기판(200)을 에칭 용액에 침지하거나(immersing) 담그는(soaking) 것에 의해 수행되는 습식 에칭 프로세스가 될 수 있다. 다른 실시예에서, p 타입 디바이스 영역(250a)의 제1 워크 펑션 튜닝 층(244) 및 n 타입 디바이스 영역(250b)의 일부 위치를 제거하기 위해 증기 또는 플라즈마 프로세스와 같은 건식 프로세스가 사용된다. 또 다른 실시예에서, 습식 및 건식 프로세스의 조합을 이용하여 제1 워크 펑션 튜닝 층(244)을 원하는 위치로부터 제거한다. 특정 실시예에서, 동작(112)에서 개구(230)로부터 제1 워크 펑션 튜닝 층(244)을 제거하는 것은 습식 탱크 내의 에칭 용액으로 또는 에칭 용액 내에 기판을 디핑(dipping), 침지(immersing), 또는 담금(soaking)으로써 수행되는 습식 프로세스이다. 에칭 용액은 미리 결정된 범위의 pH 값을 갖는 알칼리성, 중성 또는 산성 용액일 수 있다. 에칭 용액의 선택은 기판(200)으로부터 제거될 제1 워크 펑션 튜닝 층(244)의 물질 타입에 기초한다.
실시형태에서, 에칭 용액은 수용액(예컨대, H2O) 내에 인산(H3PO4 또는 오르토인산(orthophosphoric acid)), 및 붕산(H3BO3)을 포함한다. 또한 본 실시형태를 위해, 에칭 용액은 인산 및 붕산과 과산화수소(H2O2)와 같은 다른 성분과의 혼합물을 포함할 수 있다. 실시예에서, 에칭 용액의 탈 이온수(deionized water; DI water) 중의 인산의 비율은, 볼륨(volume)으로, 약 1 % 내지 약 10 % 범위 내에 있다. 에칭 용액의 탈 이온수 중의 붕산의 비율은, 볼륨으로, 10 % 미만, 예컨대 약 1 % 내지 약 10 % 범위 내에 있다. 에칭 용액의 탈 이온수 중의 과산화수소(H2O2)의 비율은, 볼륨으로, 20 % 미만, 예컨대 약 1 % 내지 약 5 % 범위 내에 있다. 대안적으로, 에칭 용액 내의 인산과 붕산 사이의 비율은, 볼륨(volume)으로, 약 1 : 5 내지 약 5 : 1의 범위, 예컨대 약 2 : 1로 제어될 수 있다. 일 특정 실시예에서, 에칭 용액은 인산, 붕산, 및 과산화수소(H2O2)를 포함한다.
실시예에서, 에칭 용액은 제1 워크 펑션 튜닝 층(244)으로부터의 물질과 반응하는 산성 용액이다. 산성 용액은 제1 워크 펑션 튜닝 층(244), 예컨대 금속 함유 물질을 에칭한다. 주어진 농도에 대해 상이한 pH 레벨을 제공하기 위해, 플루오르화수소산(HF), 염산(HCl) 및/또는 황산(H2SO4)과 같은 다른 산성 에칭제가 첨가될 수 있다.
다른 실시예에서, 에칭 용액은 제1 워크 펑션 튜닝 층(244)으로부터의 물질과 반응하는 알칼리 용액이다. 알칼리 용액은 제1 워크 펑션 튜닝 층(244), 예컨대 금속 함유 물질을 에칭한다. 주어진 농도에 대해 상이한 pH 레벨을 제공하기 위해 NH4OH와 같은 다른 알칼리 에칭제가 첨가될 수 있다. 이러한 에칭제는 원하는 레벨의 pH 값을 유지하고 그리고/또는 에칭 용액에 용해된 화학적 화합물의 해리를 돕기 위해 사용될 수 있다. 에칭 용액의 pH 값은 필요에 따라 약 2 내지 약 12의 범위로 제어될 수 있다. 실시예에서, 에칭 프로세스는 약 20 ℃ 내지 약 80 ℃ 범위의 온도로 유지될 수 있다.
동작(114)에서, 도 2ga-2gc에 도시된 바와 같이, p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267)에서 제1 워크 펑션 튜닝 층(244)을 제거하면, 에칭 용액이 게이트 유전체 층(242, 243)의 표면에 부딪힐 때, 자기 보호 층(257a, 257b)이 게이트 유전체 층(242, 243) 상에 형성된다. 자기 보호 층(257a, 257b)은, 인 및 붕산 킬레이팅(phosphoric and boric acid chelating)의 결과로서 게이트 유전체 층(242, 243)의 표면(255, 256)(바닥 부분 및 측벽 부분의 표면을 포함함) 상에 형성된다. 대응하는 표면(255, 256) 상에 원하는 자기 보호 층(257a, 257b)을 형성하기 위해 에칭 용액은 특히 게이트 유전체 층(242, 243)으로부터의 소정의 원소와 반응하도록 선택된다. 게이트 유전체 층(242)의 표면(255)이 더 에칭되는 것으로부터 보호하기 위해, 인산으로부터의 인(P) 원소는 게이트 유전체 층(242)을 위해 선택된 고 유전 상수 물질로부터 Ta, Hf, Zr 등과 같은 금속 원소와 반응하여, 자기 보호 층(257a)의 제1 영역(236)(예컨대, 에칭 용액이 게이트트 유전체 층(242)의 표면(255)에 부딪히는 영역) 상의, 금속 함유 인산 킬레이팅 또는 금속 함유 착화제 등의 금속 인산염을 형성하는 경향이 있다.
한편, 게이트 유전체 층(243)의 표면(256)이 더 에칭되는 것으로부터 보호하기 위해, 붕산으로부터의 붕소(B) 원소는, 게이트 유전체 층(243)을 위해 선택된 고유전상수 물질로부터의 TaSiN, TiSiN, WSiN, HfSiN, ZrSiN 등의 실리콘 원소와 반응하여, 자기 보호 층(257b)의 제2 영역(238)(예컨대, 에칭용액이 게이트 유전체 층(243)의 표면(256)에 부딪히는 영역) 상의 실리콘 보로네이트 착화제와 같은 착화제를 포함하는 실리콘 및/또는 붕소를 형성하는 경향이 있다.
자기 보호 층(257b, 257a)은, 자기 보호 층(257b, 257a)의 형성 위치에 따라 게이트 유전체 층(243, 242)의 표면(256, 255)을 더 에칭되는 것으로부터 보호하기 위해, 실리콘 보로네이트 착화제 및 금속 함유 인산 킬레이트 또는 금속 함유 착화제와 같은 금속 인산염을 포함한다. 게이트 유전체 층(242, 243)의 표면(255, 256)이 노출될 때, 게이트 유전체 층(242, 243) 내에 매립된 금속 및 실리콘 원소도 동시에 노출되고, 게이트 유전체 층(242, 243) 내에 매립된 금속 및 실리콘 원소와 에칭 용액 사이의 화학 반응을 트리거한다(triggering). 인산으로부터의 인 원소 및 에칭 용액으로부터의 붕산으로부터의 붕소 원소는 게이트 유전체 층(242, 243)과 각각 반응하여 자기 보호 층(257a)의 제1 영역(236) 상에 지배적으로 금속 인산염을 형성하고, 자기 보호 층(257b)의 제2 영역 (238) 상에 지배적으로 규소 보로네이트 착화제를 형성한다. 금속 인산염으로부터의 금속 원소의 일부 및 실리콘 보로네이트 착화제로부터의 실리콘 원소는 각각 게이트 유전체 층(242, 243)의 표면(255, 256)으로부터 소싱되는(sourced) 반면, 일부 금속 및 실리콘 원소는 자기 보호 층(257a, 257b)으로서 형성된다. 따라서, 게이트 유전체 층(242, 243)과 자기 보호 층(257a, 257b) 사이에서 금속 인산염 및 실리콘 보로네이트 착화제가 브릿지(bridge)된다. 금속 인산염이 게이트 유전체 층(242)의 표면(255)으로부터 소싱되는 금속 원소로 인해 자기 보호 층(257a)의 제1 영역 (236)에 지배적으로 형성될 수 있지만, 금속 인산염은 존재한다면 자기 보호 층(257a)에 걸쳐 모두 발견되고 검출될 수 있다는 것이 주목된다. 대조적으로, 실리콘 보로네이트 착화제는 게이트 유전체 층(243)의 표면(256)으로부터 소싱되는 실리콘 원소로 인해 자기 보호 층(257b)의 제2 영역(238)에 지배적으로 형성될 수 있지만, 실리콘 보로네이트 착화제는 존재한다면 자기 보호 층(257b)에 걸쳐 발견되고 검출될 수 있다는 것이 주목된다.
일 실시예에서, 게이트 유전체 층(243)은 TaSiN, TiSiN, WSiN, HfSiN, ZrSiN, 및 실리콘 함유 유전체 등의 실리콘 원소를 포함한다. Si 원소는, 도 3a에 도시된 바와 같이, Si-B 실리콘 보로네이트 착화제를 형성하기 위해 에칭 용액으로부터의 붕소와 반응한다.
마찬가지로, 게이트 유전체 층(242)은 TaN, TaON, TaO 등의 Ta 원소를 포함한다. 인산염 헤드 그룹은, 도 3b에 도시된 바와 같이, 게이트 유전체 층(242)으로부터 Ta 원소 함유 표면 상으로 배위되어(coordinated), 게이트 유전체 층(242)을 보호하기 위해 단일 덴테이트(mono-dentate) 및 이중 덴테이트(bi-dentate) 복합체(complex)를 형성할 수 있다. 게이트 유전체 층(242)으로부터의 고 유전상수 물질로 형성되는 인삼염 금속 링키지(linkage)는 계면에 양호한 결합(bonding)을 제공하여 게이트 유전체 층(242) 상에 자기 보호 층(257a)을 연결한다(joining). 계면에서 자기 보호 층(257a)을 형성하기 위해 HfN, ZrN, 및 HfO2 등의 금속 원소를 포함하는 하이 k 물질이 또한 사용될 수 있도록, 인산염 금속 링키지는 또한 Zr 또는 Hf로 형성될 수 있는 것으로 믿어진다.
도 2ga-2gc에 도시된 바와 같이, 에칭 용액으로부터의 콤포넌트와 게이트 유전체 층(242, 243)의 본딩의 결과로서, 게이트 유전체 층(242, 243)의 표면(255, 256)(바닥 부분과 측벽 부분의 표면을 포함함)이 노출될 때, 게이트 유전체 층(242, 243) 상에 자기 보호 층(257a, 257b)이 형성된다. 이어서, 자기 보호 층(257a, 257b)의 형성은 개구(230) 내의 제1 워크 펑션 튜닝 층(244)의 에칭을 게이트 유전체 층(242, 243)에서 자동으로 정지시킨다. 자기 보호 층(257a, 257b)로부터의 금속 및 실리콘 원소가 각각 게이트 유전체 층(242, 243)으로부터의 실리콘 및 금속 원소로부터 소싱되기 때문에, 게이트 유전체 층(242, 243) 및 자기 보호 층(257a, 257b)은 그 내부에 형성된 공통 금속 및/또는 실리콘 원소를 갖는다. 공통 실리콘 원소는 게이트 유전체 층(243)을 제조하기 위해 선택된 임의의 적합한 실리콘 함유 물질로부터 나온다. 공통 금속 원소는, Ta, Ti, Hf, Zr, 또는 이들의 조합, 또는 게이트 유전체 층(242)을 위한 금속 유전체 물질을 제조하기 위해 선택된 임의의 적합한 물질이 될 수 있다.
자기 보호 층(257a, 257b)이 형성된 후에, 기판(200)은 에칭 용액으로부터 제거될 수 있다. 개구(230)로부터 에칭 잔류물을 제거하기 위해 린스 프로세스(rinse process)가 수행될 수 있다. 예컨대, 린스 프로세스는, 이산화탄소가 함유된 탈이온수(DI water) 또는 NH4OH가 함유된 탈이온수 등의 용액 함유 탈이온수, 탄화된 탈이온수를 사용할 수 있다. 린스 프로세스는 약 20 ℃ 내지 약 80 ℃ 범위의 온도에서 수행될 수 있다. 또한, 기판(200)의 표면을 건조시키기 위해 건조 프로세스가 수행될 수도 있다. 예컨대, 건조 프로세스는 질소 흐름의 존재 하에 기판(200)의 스핀 건조(spin drying)를 포함할 수 있다. 예컨대, 건조 프로세스는 이소프로필 알콜(isoprophyl alcohol; IPA) 건조 프로세스를 포함할 수 있다.
일 실시에에서, 자기 보호 층(257a, 257b)은 10 Å 내지 20 Å 범위의 두께를 갖는다.
동작(116)에서, 도 2ha-2hc에 도시된 바와 같이, 자기 보호 층(257a, 257b)이 p 타입 디바이스 영역(250a)과 n 타입 디바이스 영역(250b)의 제2 부분(267)에 형성된 후에, 제1 패터닝된 마스크 구조체(248)가 제거된다. 제1 패터닝된 마스크 구조체(248)가 제거된 후에, n 타입 디바이스 영역(250b)의 제1 부분(265)뿐만 아니라 n 타입 디바이스 영역(250b)의 제2 부분 및 p 타입 디바이스 영역(250a)에 형성된 자기 보호 층(257a, 257b)에서 제1 워크 펑션 튜닝 층(244)이 노출된다.
동작(118)에서, 도 2ia-2ic에 도시된 바와 같이, 제1 패터닝된 마스크 구조체(248)가 제거된 후에, 자기 보호층(257a, 257b) 및 제1 워크 펑션 튜닝 층(244) 상에 제2 워크 펑션 튜닝 층(266)이 등각으로 형성된다. 다수의 패터닝 프로세스 후에 p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267)에 남아 있는 제2 워크 펑션 튜닝 층(266)을 제조하기 위해 선택된 물질은 기판(200)의 n 타입 디바이스 영역(250b)의 제1 부분(265) 상에 존재하는 제1 워크 펑션 튜닝 층(244)과 상이할 수 있다.
여기에 기술된 실시예가 n 타입 디바이스 영역(250b)에 상이한 타입의 층을 형성하는 것을 제공하지만, 상이한 타입의 층은 p 타입 디바이스 영역(250a) 내에 또는 n 타입 및 p 타입 디바이스 영역(250b, 250a) 사이에, 또는 반도체 디바이스 구조체(201) 내의 임의의 적합한 위치에 형성될 수 있다.
위에서 논의된 바와 같이, 워크 펑션 값은 제1 워크 펑션 튜닝 층(244)과 제2 워크 펑션 튜닝 층(266)의 물질 조성과 연관된다. 기판 (200)의 상이한 디바이스 영역(예컨대, p 타입 및 n 타입 디바이스 영역(250a, 250b) 내 또는 사이)에 제1 및 제2 워크 펑션 튜닝 층(244, 266)을 제조하기 위해 상이한 재료를 이용함으로써, 금속 게이트 구조체의 워크 펑션 값은 필요에 따라 더 유연하게 조절되고 조정될 수 있다. 4.8 eV와 5.2 eV 사이의 범위의 워크 펑션을 가질 수 있는 p 타입 층 물질의 적합한 예는, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p 타입 물질, 또는 이들의 조합을 포함하고, 3.9 eV와 4.3 eV 사이의 범위의 워크 펑션을 가질 수 있는 n 타입 물질의 적합한 예는 Ti, Ag, TaAl, TaAlC, HfAl, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n 타입 물질, 또는 이들의 조합을 포함한다.
제2 워크 펑션 튜닝 층(266)은 CVD, ALD, 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다.
여기에 도시된 실시예에서, 제2 워크 펑션 튜닝 층(266)은 ALD 프로세스를 사용하여 형성된다. 제2 워크 펑션 튜닝 층(266)의 두께는 성막 사이클 수, 전구체의 펄스 수, 펄스 주파수, 기판 온도, 압력 등과 같은 ALD 성막 프로세스 동안의 프로세스 파라미터를 변경함으로써 변경 및 조정될 수 있다. 일 실시예에서, 제2 워크 펑션 튜닝 층(266)의 두께는 제2 워크 펑션 튜닝 층(266)을 성막하기 위한 ALD 프로세스의 성막 사이클의 수를 변경함으로써 조정된다.
동작(120)에서, 도 2ja-2jc에 도시된 바와 같이, 제2 워크 펑션 튜닝 층(266)이 형성된 후에, 제2 패터닝된 마스크 구조체(291)는, p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267) 상에 배치되고, 기판(200)의 디바이스 구조체(201)의 p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267) 내의 개구(230)를 충전시킨다. 제2 패터닝된 마스크 구조체(291)는, p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267)을 커버하고, 추가 에칭을 위해 디바이스 구조체(201)의 n 타입 디바이스 영역(250b)의 제1 부분(265)을 노출시킨다. 제2 패터닝된 마스크 구조체(291)에 의해 커버된 구조체를 에칭/패터닝 프로세스 동안의 손상으로부터 보호하기 위해, 제2 패터닝된 마스크 구조체(291)는 에칭/패터닝 프로세스 동안 마스크로서의 역할을 한다.
위에서 설명한 제1 패터닝된 마스크 구조체(248)와 마찬가지로, 제2 패터닝된 마스크 구조체(291)는 하부 반사 방지 코팅(bottom anti-reflective coating; BARC)(293) 상에 배치된 포토레지스트(292)를 포함할 수 있다. 포토레지스트(292)는 피쳐를 기판(200) 상으로 전달하기 위한 마스크로서 사용될 수 있는 원하는 치수를 갖도록 포토리소그래피 프로세스에 의해 패터닝될 수 있다. BARC(293)가 도 2ja 및 도 2jc에 도시된 바와 같이, p 타입 디바이스 영역(250a)에 남아 있도록, BARC(293)는 디바이스 영역(250a 및 250b)의 개구(230)를 충전하는 기판(200) 상에 코팅된 유기 물질일 수 있고, BARC(293)의 일부는 포토레지스트(292)가 패터닝된 후 에칭 프로세스 등에 의해 제거될 수 있다. 제1 패터닝된 마스크 체(248) 및 제2 패터닝된 마스크 구조체(291)는 상이한 디바이스 성능 요구사항 및 조정을 위한 기판의 상이한 영역들에서 상이한 막 구성을 형성하기 위해 기판의 상이한 영역들에서 층들을 에칭하는 프로세스의 상이한 스테이지들에서 형성된다는 것이 주목된다.
동작(122)에서, 기판(200)의 도 2ka-2kb에 도시된 n 타입 디바이스 영역(250b)의 제1 부분(265)으로부터 제2 워크 펑션 튜닝 층(266)을 제거하기 위해 에칭 프로세스가 수행된다. 에칭 프로세스는 기판(200)을 에칭 용액에 침지하거나(immersing) 담그는(soaking) 것에 의해 수행되는 습식 에칭 프로세스가 될 수 있다. 다른 실시예에서, n 타입 디바이스 영역(250b)의 제1 부분(265) 내의 제2 워크 펑션 튜닝 층(266)을 제거하기 위해 증기 또는 플라즈마 프로세스와 같은 건식 프로세스가 사용된다. 또 다른 실시예에서, 필요에 따라 n 타입 디바이스 영역(250b) 내의 제2 워크 펑션 튜닝 층(266)을 제거하기 위해 습식 및 건식 프로세스의 조합이 사용된다. 특정 실시예에서, 동작(122)에서 제2 워크 펑션 튜닝 층(266)을 제거하는 것은 습식 탱크 내의 에칭 용액으로 또는 에칭 용액 내에 기판을 디핑(dipping), 침지(immersing), 또는 담금(soaking)으로써 수행되는 습식 프로세스이다. 에칭 용액은 미리 결정된 범위의 pH 값을 갖는 알칼리성, 중성 또는 산성 용액일 수 있다. 에칭 용액의 선택은 기판(200)으로부터 제거될 제2 워크 펑션 튜닝 층(266)의 물질 타입에 기초한다.
동작(124)에서, 도 2la-2lb에 도시된 바와 같이, 제2 워크 펑션 튜닝 층(266)이 제거된 후에, 이어서, 디바이스 구조체(201)로부터 p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)의 제2 부분(267)으로부터 제2 패터닝된 마스크 구조체(291)가 제거된다. 제2 패터닝된 마스크 구조체(291)가 제거된 후에, n 타입 디바이스 영역(250b)의 제1 부분(265) 내에 형성된 제1 워크 펑션 튜닝 층(244)을 유지하면서, p 타입 디바이스 영역(250a)뿐만 아니라 n 타입 디바이스 영역(250b)의 제2 부분(267) 내에서 제2 워크 펑션 튜닝 층(266)이 노출된다.
따라서, p 타입 디바이스 영역(250a)에 형성된 필름 스킴(film scheme) (예컨대, 게이트 유전체 층(242), 자기 보호 층(257a, 257b), 및 제2 워크 펑션 튜닝 층(266))은, 기판(200)의 n 타입 디바이스 영역(250b)의 상이한 위치에 형성된 필름 스킴(예컨대, 게이트 유전체 층(243), 자기 보호 층(257), 및 제2 또는 제1 워크 펑션 튜닝 층(266, 244))과 상이하도록 구성된다. 일부 위치에서, 제3 층이 필요에 다라 사용될 수 있다. 상이한 필름 스킴을 이용함으로써, 디바이스 구조체(201)의 상이한 영역, 예컨대 p 타입 또는 n 타입 디바이스 영역(250a, 250b)의 상이한 위치 또는 그 반대에 상이한 구조체를 위한 상이한 물질, 디바이스 구조체(201)에 형성된 금속 게이트 구조체의 워크 펑션 값 또는 다른 연관된 전기 성능은, 유연하게 그리고 효과적으로 조정되고 향상될 수 있다.
또한, 게이트 유전체 층(242, 243)과 제1 및 제2 워크 펑션 튜닝 층(244, 266)(또는 필요에 따라 제3 층) 사이의 계면에 자기 보호 층(257a, 257b)을 형성함으로써, 양호한 계면 제어뿐만 아니라 전기적 성능 향상과 조정이 얻어지고 달성될 수 있다.
동작(126)에서, 도 2ma-2mc에 도시된 바와 같이, 제2 패터닝된 마스크 구조체(291)가 기판(200)으로부터 제거된 후에, 금속 게이트 구조체(280)를 완성시키기 위해 ILD(218) 내에 규정되는 개구(230) 내에 게이트 전극 금속(276)이 충전된다. 게이트 전극 금속(276)은 CVD, PVD, 도금, 및/또는 다른 적합한 프로세스에 의해 형성되는 금속 충전 층이라고도 불릴 수 있다. 게이트 전극 금속(276)은 Al, W, 또는 Cu, 및/또는 다른 적합한 물질을 포함할 수 있다. 일 실시예에서, 게이트 전극 금속(276)을 형성하기 전에, TiN, TaN, TiON, TaON 등의 라이너 층(liner layer)(미도시)이 기판 상에 형성될 수 있다.
동작(128)에서, 도 2na-2nc에 도시된 바와 같이, 디바이스 구조체(201)의 상부 표면을 평탄화하기 위해, 금속 게이트 구조체(280)로부터 초과 물질을 제거하기 위한 CMP 프로세스가 수행될 수 있다.
도 4a-4b는 p 타입 디바이스 영역(250a) 및 n 타입 디바이스 영역(250b)에 형성될 수 있는 필름 스킴의 또 다른 실시형태를 도시한다. 계면 층(240), 게이트 유전체 층(242, 243), 자기 보호 층(257a, 257b), 워크 펑션 튜닝 층(266), 및 게이트 전극 금속(276)에 더하여, 추가적인 층 또는 상이한 층들이 필름 스킴에서 사용되거나 대체될 수 있다. 예컨대, p 타입 디바이스 영역(250a) 내의 필름 스킴을 위한 도 4a에 도시된 실시예에서, 자기 보호 층(257a) 상에 캡핑 층(302)이 형성되고, 캡핑 층(3020 상에 형성될 장벽 층(304)이 후속된다. 장벽 층(304)이 형성된 후에, 위에서 논의된 바와 같은 제2 워크 펑션 튜닝 층(266)이 장벽 층(304) 상에 형성될 수 있다. 게이트 전극 금속(276)을 형성하기 전에, 제2 워크 펑션 튜닝 층(2660 상에 접착 층(306)이 형성될 수 있다. 장벽 층 및/또는 캡핑 층(304, 302)은 탄탈륨 및/또는 티타늄의 질화물, 실리콘 질화물, 탄소 질화물 및/또는 알루미늄 질화물; 텅스텐의 질화물, 탄소 질화물 및/또는 탄화물; 등; 또는 이들의 조합을 포함할 수 있다. 여기서 사용되는 제2 워크 펑션 튜닝 층(266)은 Ti, Al, W 함유 합금이다. 접착 층(306)은, 선택적일 수 있고, 캡핑 층(302)과 유사한 물질로 제조될 수 있다.
일 특정 실시에에서, 캡핑 층(302)은 TiN 층이고, 장벽 층은 TaN 층이다. 여기서 사용되는 제2 워크 펑션 튜닝 층(266)은 AlTiN 또는 TiN이다. 선택적 접착 층(306)은 TiN 층일 수 있다.
n 타입 디바이스 영역(250b) 내의 필름 스킴을 위한 도 4b에 도시된 다른 실시예에서, 마찬가지로, 캡핑 층(302) 및 장벽 층(304)은 자기 보호 층(257b) 상에 형성된다. 도 4b에 도시된 구조에서, 제1 및 제2 워크 펑션 튜닝 층(244, 2660과 상이한 제3 워크 펑션 튜닝 층(282)이 장벽 층(304) 상에 형성될 수 있다. 후속하여, 게이트 전극 금속(276)이 후속되는 제3 워크 펑션 튜닝 층(2820 상에 접착 층(306)이 형성될 수 있다.
일 특정 실시에에서, 캡핑 층(302)은 TiN 층이고, 장벽 층은 TaN 층이다. 여기서 사용되는 제2 워크 펑션 튜닝 층(266)은 AlTiN 또는 TiN이다.
한정을 의도하지 않지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 반도체 디바이스의 형성에 다수의 장점을 제공한다. 예컨대, 본 개시의 실시형태는, 대체 게이트 프로세스에서 층, 층(들)을 패터닝하기 위한 방법을 제공한다. 본 개시에 따르면, 에칭 용액 내에서 인산(또는 오르토인산) 및 붕산을 과산화수소와 함께 포함하는 에칭 용액을 사용하여, 층 아래에 배치된 게이트 유전체 물질의 상이한 타입의 물질로 층을 패터닝할 수 있다. 기판으로부터의 층의 제거시에 그리고 아래 놓인 게이트 유전체 층이 노출되면, 패터닝 프로세스를 종료하기 위해 상이한 물질로 게이트 유전체 층 위에 동시에 자기 보호 층이 형성될 수 있다. 따라서, 전기적 성능을 향상시키기도록 디바이스의 상이한 위치에서 상이한 변경을 갖는 필름 구조체를 형성하기 위해, 자기 보호 층은 차단 및 브리징 능력을 유지할 수 있다. 상이한 위치에서 상이한 물질을 포함하는 게이트 유전체 층을 에칭하기 위해 인산 및 붕산을 포함하는 애칭제를 사용하는 패터닝 프로세스가 임의의 기존의 습식 에칭 툴에서 사용될 수 있다.
실시형태에서, 반도체 디바이스는, 기판 상에 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 물질을 가진 제1 게이트 유전체 층을 포함하고, 제2 게이트 구조체는 제2 물질을 가진 제2 게이트 유전체 층을 포함하고, 제1 물질은 제2 물질과 상이하고, 제1 게이트 구조체 및 제2 게이트 구조체는, 제1 및 제2 게이트 유전체 층 상에 각각 배치된 제1 및 제2 자기 보호 층(self-protective layer)으로서, 제1 자기 보호 층은 금속 인산염을 포함하고, 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하는 것인, 제1 및 제2 자기 보호층; 및 제1 게이트 구조체 내의 제1 자기 보호 층 상의 제1 워크 펑션 튜닝 층(work function tuning layer)을 더 포함한다. 실시형태에서, 제2 게이트 구조체는, 제2 게이트 구조체 내의 제2 자기 보호 층 상의 제2 워크 펑션 튜닝 층을 더 포함한다. 실시형태에서, 제1 워크 펑션 튜닝 층 또는 제2 워크 펑션 튜닝 층 상의 게이트 전극 금속을 더 포함한다. 실시형태에서, 금속 인산염으로부터의 금속 원소는 제1 게이트 유전체 층에 매립된다. 실시형태에서, 제1 게이트 유전체 층 및 제1 자기 보호 층은 공통 금속 원소를 공유한다. 실시형태에서, 공통 금속 원소는 Ta, Ti, Hf, Zr, 또는 이들의 조합 중 적어도 하나이다. 실시형태에서, 제2 게이트 유전체 층 및 제2 자기 보호 층은 공통 실리콘 원소를 공유한다. 실시형태에서, 제2 게이트 유전체 층 및 제2 자기 보호 층으로부터의 실리콘 원소는 제2 자기 보호 층 내에 착화제를 포함하는 붕소를 형성한다. 실시형태에서, 착화제를 포함하는 붕소는 실리콘 보로네이트(silicon-boronate) 착화제이다. 실시형태에서, 제1 게이트 유전체 층의 제1 물질은 Ta 함유 물질이다. 실시형태에서, 제2 게이트 유전체 층의 제2 물질은 실리콘 함유 물질이다. 실시형태에서, 제1 게이트 유전체 층의 제1 물질은 TaN, TaON, TaO, HfN, ZrN, 또는 이들의 조합 중 적어도 하나이고, 제2 게이트 유전체 층의 제2 물질은 TaSiN, TiSiN, WSiN, HfSiN, ZrSiN, 또는 이들의 조합 중 적어도 하나이다. 실시형태에서, 제1 및 제2 자기 보호 층은 10 Å 내지 20 Å 범위의 두께를 갖는다.
다른 실시형태에서, 반도체 디바이스 구조체는, 기판 상에 형성된 게이트 구조체를 포함하고, 게이트 구조체는, 게이트 유전체 층; 게이트 유전체 층 상의 자기 보호 층; 및 자기 보호 층 상에 형성된 워크 펑션 튜닝 층을 포함하고, 자기 보호 층은 금속 인산염 - 금속 인산염은 게이트 유전체 층과의 공통 금속 원소를 가짐 - 을 포함하거나, 또는 자기 보호 층은 착화제를 포함하는 붕소 - 착화제를 포함하는 붕소는 게이트 유전체 층과의 공통 실리콘 원소를 가짐 - 를 포함한다. 다른 실시형태에서, 착화제를 포함하는 붕소는 실리콘 보로네이트 착화제를 포함한다. 다른 실시형태에서, 자기 보호 층은 10 Å 내지 20 Å 범위의 두께를 갖는다. 다른 실시형태에서, 게이트 유전체 층은 금속 원소를 포함하는 제1 부분 및 실리콘 원소를 포함하는 제2 부분을 더 포함한다.
또 다른 실시형태에서, 반도체 디바이스를 형성하는 방법은, 에칭 용액을 사용하여 기판 상에 배치된 제1 및 제2 게이트 유전체 층 상에 워크 펑션 튜닝 층을 패터닝하는 단계로서, 에칭 용액은 산 용액에서 인산, 붕산, 및 과산화수소를 포함하며, 제1 및 제2 게이트 유전체 층은 각각 상이한 타입의 물질을 포함하는 것인, 워크 펑션 튜닝 층을 패터닝하는 단계; 및 제1 및 제2 게이트 유전체 층으로부터 워크 펑션 튜닝 층의 제거시에, 제1 및 제2 게이트 유전체 층을 에칭 용액에 노출시킴으로써, 제1 및 제2 게이트 유전체 층 상에 각각 제1 및 제2 자기 보호 층을 형성하는 단계를 포함한다. 또 다른 실시형태에서, 제1 자기 보호 층은 금속 인산염을 포함하고, 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하고, 금속 인산염 및 착화제를 포함하는 붕소는 각각 제1 및 제2 게이트 유전체 층으로부터 소싱되는(sourced) 금속 원소 및 실리콘 원소를 갖는다. 또 다른 실시형태에서, 에칭 용액 내의 붕산에 대한 인산의 농도 비는 볼륨(volume)으로, 1 : 5 내지 5 : 1의 범위 내에 있다.
1) 본 발명의 제1 실시형태에 따른 반도체 디바이스는, 기판 상에 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고, 상기 제1 게이트 구조체는 제1 물질을 가진 제1 게이트 유전체 층을 포함하고, 상기 제2 게이트 구조체는 제2 물질을 가진 제2 게이트 유전체 층을 포함하고, 상기 제1 물질은 상기 제2 물질과 상이하고, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는, 상기 제1 및 제2 게이트 유전체 층 상에 각각 배치된 제1 및 제2 자기 보호 층(self-protective layer)으로서, 상기 제1 자기 보호 층은 금속 인산염을 포함하고, 상기 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하는 것인, 상기 제1 및 제2 자기 보호층; 및 상기 제1 게이트 구조체 내의 상기 제1 자기 보호 층 상의 제1 워크 펑션 튜닝 층(work function tuning layer)을 더 포함한다.
2) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제2 게이트 구조체는, 상기 제2 게이트 구조체 내의 상기 제2 자기 보호 층 상의 제2 워크 펑션 튜닝 층을 더 포함한다.
3) 본 발명의 제1 실시형태에 따른 반도체 디바이스는, 상기 제1 워크 펑션 튜닝 층 또는 상기 제2 워크 펑션 튜닝 층 상의 게이트 전극 금속을 더 포함한다.
4) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 금속 인산염으로부터의 금속 원소는 상기 제1 게이트 유전체 층에 매립된다.
5) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 게이트 유전체 층 및 상기 제1 자기 보호 층은 공통 금속 원소를 공유한다.
6) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 공통 금속 원소는 Ta, Ti, Hf, Zr, 또는 이들의 조합 중 적어도 하나이다.
7) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제2 게이트 유전체 층 및 상기 제2 자기 보호 층은 공통 실리콘 원소를 공유한다.
8) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제2 게이트 유전체 층 및 상기 제2 자기 보호 층으로부터의 실리콘 원소는 상기 제2 자기 보호 층 내에 착화제를 포함하는 붕소를 형성한다.
9) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 착화제를 포함하는 상기 붕소는 실리콘 보로네이트(silicon-boronate) 착화제이다.
10) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 게이트 유전체 층의 제1 물질은 Ta 함유 물질이다.
11) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제2 게이트 유전체 층의 제2 물질은 실리콘 함유 물질이다.
12) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 게이트 유전체 층의 제1 물질은 TaN, TaON, TaO, HfN, ZrN, 또는 이들의 조합 중 적어도 하나이고, 상기 제2 게이트 유전체 층의 제2 물질은 TaSiN, TiSiN, WSiN, HfSiN, ZrSiN, 또는 이들의 조합 중 적어도 하나이다.
13) 본 발명의 제1 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 및 제2 자기 보호 층은 10 Å 내지 20 Å 범위의 두께를 갖는다.
14) 본 발명의 제2 실시형태에 따른 반도체 디바이스 구조체는, 기판 상에 형성된 게이트 구조체를 포함하고, 상기 게이트 구조체는, 게이트 유전체 층; 상기 게이트 유전체 층 상의 자기 보호 층; 및 상기 자기 보호 층 상에 형성된 워크 펑션 튜닝 층을 포함하고, 상기 자기 보호 층은 금속 인산염 - 상기 금속 인산염은 상기 게이트 유전체 층과의 공통 금속 원소를 가짐 - 을 포함하거나, 또는 상기 자기 보호 층은 착화제를 포함하는 붕소 - 착화제를 포함하는 상기 붕소는 상기 게이트 유전체 층과의 공통 실리콘 원소를 가짐 - 를 포함한다.
15) 본 발명의 제2 실시형태에 따른 반도체 디바이스 구조체에 있어서, 착화제를 포함하는 상기 붕소는 실리콘 보로네이트 착화제를 포함한다.
16) 본 발명의 제2 실시형태에 따른 반도체 디바이스 구조체에 있어서, 상기 자기 보호 층은 10 Å 내지 20 Å 범위의 두께를 갖는다.
17) 본 발명의 제2 실시형태에 따른 반도체 디바이스 구조체에 있어서, 상기 게이트 유전체 층은 상기 금속 원소를 포함하는 제1 부분 및 상기 실리콘 원소를 포함하는 제2 부분을 더 포함한다.
18) 본 발명의 제3 실시형태에 따른 반도체 디바이스를 형성하는 방법은, 에칭 용액을 사용하여 기판 상에 배치된 제1 및 제2 게이트 유전체 층 상에 워크 펑션 튜닝 층을 패터닝하는 단계로서, 상기 에칭 용액은 산 용액에서 인산, 붕산, 및 과산화수소를 포함하며, 상기 제1 및 제2 게이트 유전체 층은 각각 상이한 타입의 물질을 포함하는 것인, 상기 워크 펑션 튜닝 층을 패터닝하는 단계; 및 상기 제1 및 제2 게이트 유전체 층으로부터 상기 워크 펑션 튜닝 층의 제거시에, 상기 제1 및 제2 게이트 유전체 층을 상기 에칭 용액에 노출시킴으로써, 상기 제1 및 제2 게이트 유전체 층 상에 각각 제1 및 제2 자기 보호 층을 형성하는 단계를 포함한다.
19) 본 발명의 제3 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 제1 자기 보호 층은 금속 인산염을 포함하고, 상기 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하고, 상기 금속 인산염 및 착화제를 포함하는 상기 붕소는 각각 상기 제1 및 제2 게이트 유전체 층으로부터 소싱되는(sourced) 상기 금속 원소 및 실리콘 원소를 갖는다.
20) 본 발명의 제3 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 에칭 용액 내의 붕산에 대한 인산의 농도 비는 볼륨(volume)으로, 1 : 5 내지 5 : 1의 범위 내에 있다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 상에 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 제1 물질을 가진 제1 게이트 유전체 층을 포함하고, 상기 제2 게이트 구조체는 제2 물질을 가진 제2 게이트 유전체 층을 포함하고, 상기 제1 물질은 상기 제2 물질과 상이하고,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는,
    상기 제1 및 제2 게이트 유전체 층 상에 각각 배치된 제1 및 제2 자기 보호 층(self-protective layer)으로서, 상기 제1 자기 보호 층은 금속 인산염을 포함하고, 상기 제2 자기 보호 층은 착화제를 포함하는 붕소를 포함하는 것인, 상기 제1 및 제2 자기 보호층; 및
    상기 제1 게이트 구조체 내의 상기 제1 자기 보호 층 상의 제1 워크 펑션 튜닝 층(work function tuning layer)
    을 더 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 게이트 구조체는,
    상기 제2 게이트 구조체 내의 상기 제2 자기 보호 층 상의 제2 워크 펑션 튜닝 층을 더 포함하는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 워크 펑션 튜닝 층 또는 상기 제2 워크 펑션 튜닝 층 상의 게이트 전극 금속을 더 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 금속 인산염으로부터의 금속 원소는 상기 제1 게이트 유전체 층에 매립되는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 게이트 유전체 층 및 상기 제1 자기 보호 층은 공통 금속 원소를 공유하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제2 게이트 유전체 층 및 상기 제2 자기 보호 층은 공통 실리콘 원소를 공유하는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제2 게이트 유전체 층 및 상기 제2 자기 보호 층으로부터의 실리콘 원소는 상기 제2 자기 보호 층 내에 착화제를 포함하는 붕소를 형성하는 것인, 반도체 디바이스.
  8. 제7항에 있어서,
    착화제를 포함하는 상기 붕소는 실리콘 보로네이트(silicon-boronate) 착화제인 것인, 반도체 디바이스.
  9. 반도체 디바이스 구조체에 있어서,
    기판 상에 형성된 게이트 구조체를 포함하고,
    상기 게이트 구조체는,
    게이트 유전체 층;
    상기 게이트 유전체 층 상의 자기 보호 층; 및
    상기 자기 보호 층 상에 형성된 워크 펑션 튜닝 층
    을 포함하고,
    상기 자기 보호 층은 금속 인산염 - 상기 금속 인산염은 상기 게이트 유전체 층과의 공통 금속 원소를 가짐 - 을 포함하거나, 또는
    상기 자기 보호 층은 착화제를 포함하는 붕소 - 착화제를 포함하는 상기 붕소는 상기 게이트 유전체 층과의 공통 실리콘 원소를 가짐 - 를 포함하는 것인, 반도체 디바이스 구조체.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    에칭 용액을 사용하여 기판 상에 배치된 제1 및 제2 게이트 유전체 층 상에 워크 펑션 튜닝 층을 패터닝하는 단계로서, 상기 에칭 용액은 산 용액에서 인산, 붕산, 및 과산화수소를 포함하며, 상기 제1 및 제2 게이트 유전체 층은 각각 상이한 타입의 물질을 포함하는 것인, 상기 워크 펑션 튜닝 층을 패터닝하는 단계; 및
    상기 제1 및 제2 게이트 유전체 층으로부터 상기 워크 펑션 튜닝 층의 제거시에, 상기 제1 및 제2 게이트 유전체 층을 상기 에칭 용액에 노출시킴으로써, 상기 제1 및 제2 게이트 유전체 층 상에 각각 제1 및 제2 자기 보호 층을 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
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