CN115377217B - 一致阈值电压的非平面晶体管 - Google Patents

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Abstract

本公开涉及一致阈值电压的非平面晶体管。在沟道宽度平面中具有非平面电子沟道的晶体管具有致使所述非平面电子沟道的不同部分在基本上相同的阈值电压下接通的一或多个特征。有利地，此类晶体管跨所述非平面电子沟道具有基本上一致的阈值电压。还提供并入有此类晶体管的装置、图像传感器及像素，以及其制造方法。

Description

一致阈值电压的非平面晶体管
技术领域
本公开大体上涉及图像传感器，且特定来说但不排他地，涉及用于图像传感器的源极跟随器，及制造用于图像传感器的源极跟随器晶体管的方法。
背景技术
图像传感器已变得无处不在。它们广泛用于数字静物相机、手机、监控相机以及医疗、汽车及其它应用中。用以制造图像传感器的技术持续高速发展。例如，对更高分辨率及更低功率消耗的需求促进这些装置的进一步小型化及集成化。这些趋势也有助于增加像素计数。
在图像传感器中，随着像素计数增加，位线设置时间也由于更高的位线负载而增加。为了维持高帧率操作，可通过缩短源极跟随器沟道的长度及/或通过增加源极跟随器沟道的宽度来增加图像传感器源极跟随器晶体管的跨导(Gm)。类似地，可通过缩短行选择沟道的长度及/或通过增加行选择沟道的宽度来增加图像传感器行选择晶体管的跨导(Gm)。然而，缩短源极跟随器沟道长度及/或行选择沟道长度可能导致有害效应，例如短沟道效应及不合意的噪声，例如随机电报信号(RTS)。加宽源极跟随器沟道宽度及/或行选择沟道宽度可能导致像素大小的不合意增加。
当晶体管(例如，源极跟随器晶体管)在形成非平面电子沟道的沟道宽度平面中具有非平面结构时，电子沟道在不同深度处的不同部分可具有不同阈值电压。这致使电子沟道的不同部分在不同时间接通。
发明内容
一方面，本公开提供一种形成在半导体衬底中的晶体管，其包括：多个沟槽，其形成在所述半导体衬底中，所述多个沟槽在沟道宽度平面中界定所述半导体衬底的多个非平面结构及多个基底部分，其中所述非平面结构中的每一者包括多个侧壁部分；隔离层，其安置在所述多个非平面结构及所述多个基底部分上；及多材料栅极，其安置在所述隔离层上且具有延伸到所述多个沟槽中的多个指，其中所述多材料栅极包括多个低功函数栅极部分(低WF栅极部分)及高功函数栅极部分(高WF栅极部分)，其中每一低WF栅极部分包括低WF栅极材料并安置在所述指中的一者的一端处，且所述高WF栅极部分包括具有比所述低WF栅极材料更高的功函数的高WF栅极材料。
另一方面，本公开进一步提供一种图像传感器，其包括：光电二极管，其形成在半导体衬底中；转移晶体管，其耦合到所述光电二极管及浮动扩散区，所述转移晶体管可操作以将图像电荷从所述光电二极管转移到所述浮动扩散区；及如前一段落中所提及的晶体管，其中所述晶体管是源极跟随器晶体管，且其中所述源极跟随器晶体管的栅极耦合到所述浮动扩散区。
附图说明
参考下图描述本公开的非限制性及非穷举性实施例，其中贯穿各个视图类似参考数字是指类似部件，除非另有指定。
图1是说明根据本公开的教示的图像传感器的实施例的框图。
图2A展示根据本公开的教示的像素的布局的实施例。
图2B展示根据本公开的教示的另一像素的布局的实施例。
图2C展示根据本公开的教示的又一像素的布局的实施例。
图3A展示根据本公开的教示的像素的一个实施例的横截面。
图3B展示根据本公开的教示的源极跟随器晶体管的一个实施例的横截面。
图3C展示根据本公开的教示的源极跟随器晶体管的另一实施例的横截面。
图4A展示根据本公开的教示的制造晶体管的方法的第一部分。
图4B展示根据本公开的教示的制造晶体管的方法的第二部分。
图4C展示根据本公开的教示的制造晶体管的方法的第三部分。
图4D展示根据本公开的教示的制造晶体管的另一方法的第一部分。
图4E展示根据本公开的教示的制造晶体管的另一方法的第二部分。
图4F展示根据本公开的教示的制造晶体管的另一方法的第三部分。
图5A展示根据本公开的教示的源极跟随器晶体管的另一实施例的横截面。
图5B展示根据本公开的教示的源极跟随器晶体管的又一实施例的横截面。
图6A展示根据本公开的教示的制造晶体管的方法的第一部分。
图6B展示根据本公开的教示的制造晶体管的方法的第二部分。
图6C展示根据本公开的教示的制造晶体管的方法的第三部分。
图6D展示根据本公开的教示的制造晶体管的方法的第四部分。
图6E展示根据本公开的教示的制造晶体管的方法的第五部分。
贯穿附图的若干视图，对应参考字符指示对应组件。所属领域的技术人员将明白，图中的元件是为简单及清楚起见而说明且不一定按比例绘制。例如，图中的一些元件的尺寸可能相对于其它元件被夸大以帮助改善对本发明的各个实施例的理解。另外，通常未描绘在商业上可行的实施例中有用或必需的常见但易于理解的元件以便促进对本发明的这些各个实施例的更清楚观察。
具体实施方式
本公开提供图像传感器、装置及用于制造图像传感器的方法。在以下描述中，阐述众多特定细节以提供对所述实例的透彻理解。然而，相关领域的技术人员将认识到，本文中所描述的技术可在没有所述特定细节中的一或多者的情况下或利用其它方法、组件、材料等实践。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免混淆某些方面。
贯穿本说明书对“一实施例”或“一些实施例”的引用表示结合所述实例所描述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，本说明书通篇出现的短语“在一些实施例中”或“在一实施例中”不一定全部指同一实例。此外，在一或多个实例中可以任何合适方式组合任何实施例的任何特定特征、结构及/或特性。
为便于描述，在本文中可使用空间相对术语，例如“在...下面”、“在...下方”、“下”、“在...下”、“在...上方”、“上”等以描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。将理解，除图中所描绘的定向以外，空间相对术语还意在涵盖装置在使用或操作中的不同定向。例如，如果图中的装置被翻转，那么被描述为“在其它元件或特征下方”、“在其它元件或特征下面”或“在其它元件或特征下”的元件将被定向为“在其它元件或特征上方”。因此，实例性术语“在...下方”及“在...下”可涵盖在...上方及在...下方两个定向。装置可以其它方式定向(旋转九十度或按其它定向)且可相应地解释本文中所使用的空间相对描述词。另外，还将理解，当一层被称为“在两个层之间”时，其可为所述两个层之间的唯一层，或也可存在一或多个中介层。
本公开还提供用于图像传感器的晶体管，例如源极跟随器晶体管、复位晶体管及行选择晶体管。为了促进理解，本公开在互补金属氧化物半导体(“CMOS”)图像传感器的背景下描述此类晶体管。然而，应明白，本公开不应限于用于CMOS图像传感器的晶体管，而是可应用于非CMOS图像传感器。在以下描述中，阐述众多特定细节以提供对所述实例的透彻理解。然而，相关领域的技术人员将认识到，本文中所描述的技术可在没有所述特定细节中的一或多者的情况下或利用其它方法、组件、材料等实践。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免混淆某些方面。
在本公开中，术语“半导体衬底”或“衬底”是指用于在其上形成半导体装置的任何类型的衬底，包含单晶衬底、绝缘体上半导体(SOI)衬底、掺杂硅体衬底及半导体上外延膜(EPI)衬底等。此外，尽管将主要关于与基于硅的半导体材料(例如，硅及硅与锗及/或碳的合金)兼容的材料及工艺来描述各个实施例，但本技术就这一点来说不受限制。相反，可使用任何类型的半导体材料来实施各个实施例。
本公开涉及关于不同实施例(包含设备及方法)的数个术语。具有类似名称的术语关于不同实施例具有类似含义，除非另有明确地指出。类似地，本公开利用数个技术术语。这些术语应具有它们所属领域的普通含义，除非本文中明确地定义或它们的使用上下文另有明确地表明。应注意，贯穿本文献，元素名称与符号可互换地使用(例如，Si与硅)；然而，两者具有相同含义。
本公开提供在沟道宽度平面中具有非平面电子沟道的晶体管，所述晶体管具有致使所述非平面电子沟道的不同部分在基本上相同的阈值电压下接通的一或多个特征。换句话说，所述晶体管跨所述非平面电子沟道具有基本上一致的阈值电压。尽管本发明晶体管结构通常在源极跟随器的背景下进行描述，但本发明结构同样适用于行选择晶体管、复位晶体管及其它图像传感器晶体管。本公开还提供配备有此类晶体管的图像传感器及电子装置。
图1是说明具有像素104的像素阵列102的代表性图像传感器100的一个实例的图。如所展示，像素阵列102耦合到控制电路系统106及读出电路系统108，所述读出电路系统耦合到功能逻辑110。
像素阵列102是像素104(例如，像素P1、P2...、Pn)的二维(“2D”)阵列。在一个实施例中，每一像素104是互补金属氧化物半导体(“CMOS”)成像像素。像素阵列102可被实施为前照式图像传感器阵列或后照式图像传感器阵列。在一些实施例中，像素104包含如下文所描述的一或多个晶体管，包含源极跟随器晶体管、行选择晶体管及复位晶体管。如所说明，像素104经布置成行(例如，行R1到Ry)及列(例如，列C1到Cx)以获取人、地点或物体的图像数据，接着可使用所述图像数据来呈现人、地点或物体的2D图像。
在像素104已获取其图像数据或图像电荷之后，由读出电路系统108读出图像数据并将其传送到功能逻辑110。读出电路系统108可包含放大电路系统，例如，差分放大器电路系统、模/数(“ADC”)转换电路系统或其它电路系统。在一些实施例中，读出电路系统108可沿着读出列线(所说明)一次读出一行图像数据或可使用多种其它技术(未说明)来读出所述图像数据，例如同时串行读出或完全并行读出所有像素。
控制电路系统106耦合到像素104且包含用于控制像素104的操作特性的逻辑及存储器。例如，控制电路系统106可产生用于控制图像获取的快门信号。在一些实施例中，快门信号是用于同时使所有像素104能够在单个获取窗口期间同时捕获它们相应的图像数据的全局快门信号。在一些实施例中，快门信号是滚动快门信号，借此在连续获取窗口期间循序地启用像素104的每一行、每一列或每一群组。
功能逻辑110包含用于存储图像数据或甚至通过应用图像后效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它方式)来操纵图像数据的逻辑及存储器。
图2A-2C提供代表性像素，其并入有本文中所描述的本发明晶体管中的一或多者。为清楚起见，本发明晶体管可用于许多额外像素配置中且不限于任何特定像素配置。
图2A展示简化像素200A的布局的一个代表性实例，其可用于例如图1的图像传感器100的图像传感器中，所述图像传感器自身可经集成到例如智能电话的电子装置中。图2A中所展示的像素布局是代表性的，且本公开的教示可体现在许多其它像素布局中，例如图2B及2C的布局中。
像素200A具有：至少一个光电二极管202；至少一个转移晶体管204，其具有竖直转移栅极212，竖直转移栅极212将电荷从光电二极管202转移到浮动扩散区214，且又转移到源极跟随器晶体管208，其耦合到浮动扩散区214；复位晶体管206；及行选择晶体管210。
浮动扩散区214耦合到转移晶体管204的转移栅极、竖直转移栅极212及源极跟随器晶体管208的栅极，且进行操作以聚集来自光电二极管202的电荷载流子(经由一或多个转移晶体管204)并将对应电压输出到源极跟随器晶体管208的栅极以进行信号读出。
光电二极管202经配置以响应于在图像传感器的积分周期期间接收到的传入光而产生并积累电荷。例如在图像传感器的积分周期期间积累在光电二极管202的电荷积累区(例如，转移晶体管204的源极)中的电荷，例如光电子可在图像传感器的电荷转移周期期间取决于施加到转移晶体管204的栅极的电压而选择性地转移到浮动扩散区214(例如，转移晶体管204的漏极)。在一些实施例中，光电二极管202具有钉扎光电二极管配置。
复位晶体管206经配置以在复位周期期间在复位晶体管206的栅极处接收到的复位信号的控制下，经由转移晶体管204将经耦合光电二极管202及浮动扩散区复位(例如，放电或充电)到预设电压，例如电源电压VDD。
源极跟随器晶体管208耦合在电源线与行选择晶体管210之间，且基于由浮动扩散区214输出的电压来调制图像信号输出，其中所述图像信号对应于在积分周期期间在经耦合光电二极管202的栅极处积累在经耦合光电二极管202的电荷积累区中的光电子的量。源极跟随器晶体管208经配置以基于在其栅极处接收到的电压来放大图像信号。在已知源极跟随器晶体管及具有非平面几何形状(包含在沟道宽度平面中)的其它晶体管中，阈值电压VT可跨所述晶体管变动，从而致使电子沟道的某些部分在其它部分之前接通。这又增加接通整个电子沟道所必需的阈值电压VT，此增加功率消耗，减慢接通时间，且通常降低装置性能(例如，更低的操作速度)。
如下文详细地描述，本公开提供使源极跟随器晶体管能够跨栅极具有一致阈值电压VT的晶体管结构，所述源极跟随器晶体管具有平面部分及非平面部分211，使得电子沟道的所有部分同时接通。虽然在本公开中通常在源极跟随器晶体管的背景下进行描述，但本公开的教示适用于其它晶体管，例如，行选择晶体管、复位晶体管等。如下文所描述的具有一致阈值电压VT的晶体管降低功率消耗，减少接通时间，且改善装置性能，例如操作速度，由此促进更快的读出。
返回到图2A，行选择晶体管210在行选择信号的控制下通过行选择晶体管210将源极跟随器晶体管208的输出(例如，图像信号)选择性地耦合到读出列线。
复位晶体管206、源极跟随器晶体管208及行选择晶体管210安置在其中的区可被称为像素200A的装置晶体管区域，其通过隔离结构216(例如，相对于半导体衬底202的前侧具有150nm-400nm的深度的浅沟道隔离沟槽结构)而与转移晶体管204及光电二极管202隔离，所述隔离结构在一些实施例中形成下文所描述的本发明晶体管的部分。
在一些实施例中，像素200A可包含本文中未详细地描述的额外元件，例如一或多个额外晶体管、电容器、浮动扩散区等。在所说明实例中，像素200A包含单个光电二极管；然而，一些实施例包含多个光电二极管，例如，共享共用浮动扩散区、共用源极跟随器晶体管、共用复位晶体管及共用行选择晶体管。在一些实施例中，像素200A包含与浮动扩散区相关联的一个光电二极管以及例如源极跟随器晶体管、复位晶体管及行选择晶体管的像素晶体管。在一些实施例中，转移晶体管204的转移栅极利用平面转移栅极(没有竖直转移栅极212)。
在操作中，在图像传感器的积分周期(也被称为曝光或积累周期)期间，光电二极管202在其电荷积累区上吸收入射光。积累在光电二极管202的电荷积累区中的光生电荷指示入射到其电荷积累区上的入射光的量。在积分周期之后，例如从图1的控制电路系统106施加到转移晶体管204的竖直转移栅极212的转移信号(例如，正偏置电压)致使转移晶体管204接通且在电荷转移期间将光生电荷从经耦合光电二极管202转移到浮动扩散区214。源极跟随器晶体管208基于由经耦合浮动扩散区214输出的电压来可操作地产生图像信号。耦合到源极跟随器晶体管208的行选择晶体管210接着在读出周期期间在接收到行选择信号后将图像信号选择性地耦合到列位线上以用于后续图像处理。
在一些实施例中，像素200A包含本文中未详细地描述的额外元件，例如一或多个额外光电二极管、晶体管、电源线、浮动扩散区等。本公开大体上涉及源极跟随器晶体管，例如源极跟随器晶体管208。例如，本公开提供具有一致阈值电压VT的源极跟随器晶体管及其它晶体管。然而，所属领域的技术人员将明白本公开不限于源极跟随器晶体管。相反，本公开的教示可用以标准化其它晶体管(例如特别是在沟道宽度平面中具有非平面几何形状的晶体管的晶体管)的阈值电压VT，例如可用以实现更高跨导。
图2B展示另一代表性像素200B的布局，除以下描述之外，所述像素200B具有与图2A的像素200A类似的结构及功能。例如，图2B的像素200B具有多个光电二极管202、将电荷从相应光电二极管202可操作地转移到共享浮动扩散区214的多个转移晶体管204。所说明像素200B可被称为“四共享”像素，且进一步包含经由转移晶体管204及浮动扩散区214可操作地连接到光电二极管202的复位晶体管206、源极跟随器晶体管208及行选择晶体管210。
在一些实施例中，每一转移晶体管204采用具有双竖直栅极电极的转移栅极(例如，竖直转移栅极212)来通过竖直电子沟道将光生电荷从对应光电二极管202选择性地转移到共享浮动扩散区214。
浮动扩散区214耦合到源极跟随器晶体管208的栅极，所述源极跟随器晶体管耦合在电源线与行选择晶体管210之间。
复位晶体管206耦合在电源线(未展示)与浮动扩散区214之间以在复位或预充电期间在复位信号RST的控制下将浮动扩散区214复位(例如，放电或充电)到预设电压(例如，电源电压VDD)。复位晶体管206通过对应转移晶体管204进一步耦合到光电二极管202以在复位或预充电期间将光电二极管202选择性地复位到预设电压。
源极跟随器晶体管208进行操作以基于在源极跟随器晶体管208的栅极处接收到的浮动扩散区214的电压来调制图像信号输出，其中所述图像信号对应于响应于在积分周期期间吸收的入射光的量而积累在光电二极管202中的光电子的量。
行选择晶体管210在行选择信号RS的控制下将源极跟随器晶体管208的输出(例如，图像信号)选择性地耦合到读出列线。行选择晶体管包含下文所描述的多个非平面部分211。
在所说明实例中，包含复位晶体管206、源极跟随器晶体管208及行选择晶体管210的装置晶体管区域通过隔离结构216而与包含一或多个光电二极管202、转移晶体管204及浮动扩散区214的像素区域电隔离。在所说明实施例中，隔离结构216是沟槽结构，例如浅沟槽隔离结构。
图2C展示又一代表性像素200C的布局，除以下描述之外，所述像素200C具有与图2A及图2B的像素200A及200B类似的结构及功能。例如，装置晶体管区域的定向相对于光电二极管202呈水平方式且图2C的像素200C中的装置晶体管区域的放置的至少一部分是在光电二极管202上方。装置晶体管区域通过隔离结构216与有源区域中的光电二极管202及转移晶体管204隔离。
本文中所描述的本发明晶体管可用于上文所描述的像素中的任一者以及许多额外像素配置中，且不限于任何特定像素配置。
图3A展示根据本公开的一个代表性实施例的代表性像素300的截面视图。像素300具有与图2A的像素200A类似的像素布局。例如，像素300是图像传感器(例如，图1的图像传感器100)的部分，所述图像传感器包含安置在装置晶体管区域下方的半导体衬底304中的光电二极管302，所述装置晶体管区域包含数个晶体管，包含源极跟随器晶体管308。
光电二极管302在其电荷积累区上吸收入射光。积累在光电二极管302的电荷积累区中的光生电荷指示入射光的量。在积分周期之后，转移晶体管310的竖直转移栅极326接收转移信号(例如，正偏置电压)，从而形成将光生电荷从经耦合光电二极管302转移到相应经耦合浮动扩散区(未展示)的传导沟道。在一些实施例中，竖直转移栅极326相对于半导体衬底304的前侧具有300nm-500nm的深度。
半导体衬底304是具有一或多个掺杂部分(例如N型掺杂硅部分及/或P型掺杂硅部分)的硅衬底、绝缘体上硅衬底等。图3A的源极跟随器晶体管308是N型晶体管，且因此图3A展示半导体衬底304的P型阱部分。
图3A的截面视图是在穿过源极跟随器晶体管308的沟道宽度平面中截取的。为清楚起见，“沟道宽度平面”是跨电子沟道延伸的平面，电子在源极与漏极之间通过所述电子沟道流动(例如，流入/流出页面)。换句话说，图3A的沟道宽度平面垂直于电流流动方向。相比之下，沟道长度平面定向到页面内/外，即，垂直于沟道宽度平面且平行于电流流动方向。
源极跟随器晶体管308形成像素300的装置晶体管区域的部分，所述装置晶体管区域在一些实施例中包含复位晶体管、行选择晶体管及/或图3A中未展示的其它晶体管。参见例如图2A。尽管图3A展示源极跟随器晶体管，但其中所展示且下文关于图3B所描述的结构适用于其它晶体管，例如复位晶体管及行选择晶体管。如下文详细地描述，源极跟随器晶体管308具有跨电子沟道实现一致阈值电压的结构。
转到图3B的截面视图，现在将描述源极跟随器晶体管308的细节。
源极跟随器晶体管308是非平面的，即，当在沟道宽度平面中观察时具有非平面电子沟道。即，形成在半导体衬底304中的多个沟槽312(每一沟槽相对于半导体衬底304的前侧具有100nm-500nm的深度)界定多个非平面结构314(例如，“鳍片”)，所述多个非平面结构是通过半导体衬底304的多个基底部分316而隔开。在一些实施例中，沟槽312具有与竖直转移栅极326相同的深度，这有利地通过实现在常见光刻及蚀刻步骤中蚀刻沟槽312及竖直转移栅极326的凹口来实现制造。然而，在其它实施例(例如，其中在不同步骤中形成沟槽312及竖直转移栅极326凹口的实施例)中，竖直转移栅极326具有比沟槽312更深的深度。
隔离层318安置在多个沟槽312中、在非平面结构314上及在基底部分316上，且将半导体衬底304与栅极320分开。因此，隔离层318用作栅极隔离层，且包括电介质，例如氧化物或高k材料，例如具有大于约3.9的介电常数的材料(例如，Al2O3或HfO2)。栅极320安置在隔离层318上，其中平行且指状的电极(“指”)延伸到沟槽312中。为清楚起见，沟槽312是指形成在半导体衬底304中的空隙，且栅极320的非平面部分或“指”(被展示为图2A-2C的非平面部分211)占据沟槽312。每一“指”具有安置为邻近基底部分316中的一者的“指尖”部分。在一些实施例中，栅极320包括多晶硅或金属。栅极320的指中的每一者在源极与漏极之间既在沟道宽度平面中又在沟道长度方向上延伸。在一些实施例中，栅极320的指及竖直转移栅极326具有共同深度，这实现在共享步骤期间进行制造以节省成本。然而，在其它实施例中，竖直转移栅极326延伸到比栅极320的指更深的深度。
沟道隔离结构322(不同于沟槽312)将源极跟随器晶体管308与光电二极管302及像素300的其它元件(例如图3A的竖直转移栅极326及转移晶体管310)隔离。在一些实施例中，沟道隔离结构322是填充有氧化物材料的浅沟道隔离沟槽结构(相对于半导体衬底304的前侧具有150nm-400nm的深度)。在所说明实施例中，每一沟道隔离结构322具有与非平面结构314中的至少一者共面的第一(上)端，以便隔离电子沟道。在一些实施例中，每一沟道隔离结构322具有与第一端相对的第二(下)端，所述第二端延伸超过非平面结构314中的至少一者(朝向栅极320)以便将所得电子沟道与其它像素元件(例如光电二极管302)隔离。类似地，每一沟道隔离结构322的第二端延伸到比电压调制层328更接近光电二极管302(例如，相对于半导体衬底304的前侧更深)，如下文所描述。
作为以上结构的结果，当将电压施加到栅极320时，非平面结构314的部分及基底部分316经配置以一起形成非平面电子沟道(在图3A中被展示为虚线椭圆)。特定来说，每一非平面结构314包含沿着栅极320的指部分的竖直侧壁表面安置的侧壁部分324，所述侧壁部分形成电子沟道的平行部分。同样地，当将电压施加到栅极320时，沿着基底部分316的水平表面安置的基底部分316的区形成沟槽312下面的电子沟道的部分。虽然在所说明实施例中每一侧壁部分324及每一基底部分316经配置以形成电子沟道的部分，但可选择性地掺杂侧壁部分324及基底部分316中的一或多者以便将那些部分排除在电子沟道之外，例如以更好地控制阈值电压。例如，在所说明实施例中，每一非平面结构314的顶部/上部部分(即，鳍片的顶部)不形成电子沟道的部分；然而，在一些实施例中，顶部部分确实形成电子沟道的部分，使得每一鳍片提供3侧电子沟道。
在已知晶体管中，通常需要不同阈值电压来“接通”电子沟道的不同部分。例如，将电压施加到栅极可能足以接通电子沟道的第一部分，但可能不足以接通电子沟道的其它部分。例如，在鳍片型非平面晶体管的背景下，将电压施加到栅极可能接通电子沟道的侧壁部分，但不能接通基底部分。这可能是真实的，因为基底部分邻近于栅极指的相对小部分，所述相对小部分具有单侧，而鳍片(即，侧壁部分)邻近于栅极的三侧部分。因此，为了完全接通非平面晶体管(即，不是本公开的晶体管)的电子沟道，通常需要在非平面晶体管的栅极处施加比接通电子沟道的某些部分绝对需要的偏置电压更大的偏置电压。因为这增加接通电压、消耗更多功率且减慢装置性能，所以其在大多数应用中是不合意的。替代地，将不足的电压施加到栅极未能接通电子沟道的所有部分，这也是不合意的。
本公开的创新晶体管通过利用不同结构以调制或调谐非平面电子沟道的不同部分的阈值电压，使得电子沟道的所有部分具有大致相同的阈值电压来克服这个问题。图3A-3B描绘一种此类型的代表性晶体管结构，且图5A-5B描绘另一类型的代表性晶体管结构。重申一下，本发明晶体管利用新颖结构以减小电子沟道的高阈值电压部分的阈值电压及/或增加电子沟道的低阈值电压部分的阈值电压，使得针对电子沟道的所有部分标准化阈值电压。
图3A-3B的代表性源极跟随器晶体管308使用作为半导体衬底304的掺杂部分形成在基底部分316下面(重申一下，在光电二极管302与基底部分316之间，或在基底部分316的与多个非平面结构314相对的一侧上)的掺杂电压调制层328来调制电子沟道的基底部分316的阈值电压。在这个实施例中，源极跟随器晶体管308是N型晶体管，且因此图3A中所展示的横截面是半导体衬底304的P型阱部分。在此背景下，电压调制层328是在沟道宽度平面中跨基底部分316(例如，所有基底部分316)且在沟道隔离结构322之间延伸的轻N型掺杂部分(层)。在沟道长度方向上(进入及离开页面)，电压调制层328在源极跟随器晶体管308的N型源极与漏极之间延伸。砷(As)是用于电压调制层328的一种代表性的合适掺杂剂，但其它N型掺杂剂可能是合适的。在一个实例中，电压调制层328产生阈值电压调制效果，即，当电压调制层328具有1E11/cm3-1E13/cm3的电荷载流子浓度时，其减小基底部分316的阈值电压。电压调制层328的较大电荷载流子浓度不合意地减小电荷载流子迁移率且引起白像素噪声。
电压调制层328与隔离层318(即，朝向光电二极管302)隔开5-20纳米(nm)，且具有0.5nm-5.0nm的层厚度。因此，通过邻近于基底部分316提供稍高浓度的电荷载流子，电压调制层328促进自由电荷载流子在那些位置处移动，因此选择性地减小基底部分316的阈值电压。因此，足以接通侧壁部分324的阈值电压也足以接通基底部分316，这有利地降低功率消耗，且加快装置操作。
任选钝化层330是另一掺杂层，其具有0.5nm-10nm的层厚度，形成在电压调制层328下方，且在沟道隔离结构322之间横向延伸，以便将电子沟道与光电二极管302隔离，从而有利地减少白像素噪声及其它有害效应，特别是在例如像素300的隐埋光电二极管实施例中。在所说明隐埋光电二极管实施例中，钝化层330安置在电压调制层328与光电二极管之间302。在所说明实施例中，钝化层330是轻掺杂p型掺杂层，例如轻硼掺杂层；然而，具有轻剂量的其它p型掺杂剂可能是合适的。在一些实施例中，钝化层330经形成为直接邻近于电压调制层328。在其它实施例中，钝化层330通过具有0.1nm-10nm之间的厚度α的半导体部分329与电压调制层328隔开。半导体部分329具有低于钝化层330的掺杂剂浓度(例如，接近本征)的掺杂剂浓度。例如，如果钝化层330轻掺杂有p型掺杂剂，那么半导体部分可为非常轻掺杂的。
因此，图3A及3B的源极跟随器晶体管308经配置以跨非平面电子沟道具有一致阈值电压。虽然电压调制层328单独经配置以调制基底部分316的阈值电压，但隔离层318的特性(例如，材料及厚度)、栅极320的特性(例如，材料)及鳍片的特性(例如，尺寸)也调制电子沟道的部分(例如侧壁部分324)的阈值电压。因此，应明白，本文中所描述的栅极特性、沟道几何形状、隔离层特性及电压调制层特性的不明显组合有助于跨根据本发明的教示的源极跟随器晶体管308的一致阈值电压的非预期结果。
图3C展示经配置以具有一致阈值电压的替代源极跟随器晶体管308。除以下描述之外，所述源极跟随器晶体管308与图3A及图3B的源极跟随器晶体管308相同；因此，为清楚起见，利用类似参考数字且其具有类似含义。为清楚及简单起见，下文描述相关差异。
不同于图3A及3B的源极跟随器晶体管308，图3C的源极跟随器晶体管308不包含沟道隔离结构(例如图3A的沟道隔离结构322)。即，图3C的源极跟随器晶体管308不包含安置在电子沟道的任一侧上的浅沟道隔离沟槽结构等。因此，为了将电子沟道的部分与其它像素元件隔离且减少白像素噪声，图3C的钝化层330包含在沟道宽度平面中围绕电压调制层328延伸的竖直隔离部分332。重申一下，竖直隔离部分332在钝化层330的水平部分上方向上延伸到栅极320，其中竖直隔离部分332的顶部部分与栅极320相遇且与隔离层318共面。以这种方式，钝化层330及竖直隔离部332在三个侧上环绕电压调制层328。钝化层330提供将光电二极管302与电压调制层328及源极跟随器晶体管308电隔离的结隔离。为了额外隔离优势，竖直隔离部分332也可在钝化层330的水平部分下方朝向光电二极管302向下延伸。在实施例中，钝化层330接地。
在一些实施例中，电压调制层328通过半导体衬底材料部分329与钝化层分开，所述半导体衬底材料部分具有低于钝化层330的掺杂剂浓度的掺杂剂浓度，且具有在0.1nm-10.0nm之间(包含端值)的厚度α。例如，如果钝化层330轻掺杂有例如硼的p型掺杂剂，那么半导体衬底材料部分329可具有甚至更轻掺杂浓度的p型掺杂剂。
图4A-4C描绘形成用于图像传感器的晶体管的一种代表性方法，所述晶体管例如图3A-3B的源极跟随器晶体管、行选择晶体管、复位晶体管等。
在图4A中所展示的第一步骤中，提供具有本文中所描述的许多特征的半导体衬底404。所提供半导体衬底404可具有形成在其中的光电二极管402，例如深隐埋光电二极管。否则，光电二极管402作为第一步骤的部分或在后续下一步骤中形成在半导体衬底404中。
在也在图4A中展示的第二任选步骤中，在半导体衬底404中在将包含非平面结构及栅极的区域的相对侧上形成沟道隔离结构422。沟道隔离结构422各自在沟道长度方向上延伸且在沟道宽度平面中具有一定宽度。沟道隔离结构422可通过在半导体衬底404中相对于半导体衬底404的前侧以150-400nm的深度蚀刻沟槽且接着用电介质材料(例如氧化物)填充那些沟槽以形成浅沟道隔离结构来形成。
在图4A中所展示的第三步骤中，在半导体衬底404中形成电压调制层428及任选地钝化层430。为了形成电压调制层428，将例如N型掺杂剂的第一掺杂剂从光电二极管402上方的半导体衬底404的前侧植入到半导体衬底404中使得其具有0.5nm-5.0nm的层厚度，且具有在沟道宽度平面中且在沟道长度方向上覆盖沟道区的掺杂区域。在一个代表性实施例中，电压调制层428通过将轻掺杂N型掺杂剂(例如，砷)离子植入到半导体衬底404中来形成。为了形成任选钝化层430，将第二掺杂剂(与第一掺杂剂的导电类型相反)植入到电压调制层428与光电二极管402之间的半导体衬底404中，使得其具有0.5-10.0nm(包含端值)的层厚度。在一个代表性实施例中，例如硼的轻掺杂P型掺杂剂通过离子植入或通过扩散乙硼烷气体来植入到半导体衬底404中。在具有电压调制层428及钝化层430两者的实施例中，电压调制层428可在钝化层430之前形成，或反之亦然。在具有沟道隔离结构422的实施例中，电压调制层428及钝化层430形成在沟道隔离结构422中间。在一些实施例中，钝化层430形成在电压调制层428下面0.1nm-10.0nm处，使得半导体衬底材料部分429将所述两个层分开。
在图4B中所展示的第四步骤中，在电压调制层428上方的半导体衬底404中形成多个沟槽412以形成多个非平面结构414(例如，鳍片)及基底部分416。在一个代表性实施例中，使用蚀刻及/或光刻技术来形成沟槽412。
在图4C中所展示的第五步骤中，通过沉积电介质，例如氧化物或高k材料，从而在先前步骤中形成的非平面结构414及基底部分416上形成栅极电介质层来形成隔离层418。
在也在图4C中展示的第六步骤中，例如通过将多晶硅或金属沉积到先前形成的沟槽412中，在隔离层418上形成具有多个指的栅极420。
图4D-4F描绘形成用于图像传感器的晶体管的一种代表性方法，所述晶体管例如图3C的源极跟随器晶体管。
在图4D中所展示的第一步骤中，提供具有本文中所描述的特征的半导体衬底404。所提供半导体衬底404可具有形成在其中的光电二极管402，或光电二极管402作为第一步骤的部分或在后续下一步骤中形成在半导体衬底404中。
在图4D中所展示的第二步骤中，在半导体衬底404中形成电压调制层428及钝化层430(包含竖直隔离部分432)。电压调制层428如上文关于图4A所描述那样形成。为了形成钝化层430及其竖直隔离部分432，将掺杂剂(例如，例如硼的P型掺杂剂)植入到电压调制层428与光电二极管402之间的半导体衬底404中，使得其具有0.5-10.0nm的层厚度。在一个代表性实施例中，通过离子植入或通过扩散乙硼烷气体来将例如硼的P型掺杂剂植入到半导体衬底404中，由此形成钝化层430及其竖直隔离部分432，此形成将光电二极管402与电压调制层428电隔离的结隔离。
在图4E中所展示的第三步骤中，如上文关于图4B所描述那样在半导体衬底404中形成多个沟槽412。
在图4F中所展示的第四步骤中，如上文关于图4C所描述那样形成隔离层418。
在也在图4F中展示的第五步骤中，如上文关于图4C所描述那样在隔离层418上形成具有多个指的栅极420。
因此，前述方法提供当将电压施加到晶体管的栅极时作为晶体管操作的结构。特定来说，前述方法提供带有非平面电子沟道的晶体管，所述非平面电子沟道在沟道宽度平面中具有带有一致阈值电压的侧壁部分及基底部分，由此实现低接通电压及更快的装置性能。重申一下，当将大于一致阈值电压的偏置电压施加到晶体管栅极时，可基本上同时接通晶体管的非平面电子沟道的基底部分及侧壁部分。
图5A及5B展示经配置以调制或调谐非平面电子沟道的不同部分的阈值电压使得电子沟道的所有部分具有大致相同的阈值电压的替代的代表性源极跟随器晶体管。虽然图3A-3C的代表性晶体管使用安置在电子沟道下面的半导体衬底中的掺杂电压调制层来调制具有沟道掺杂的非平面电子沟道的阈值电压，但图5A-5B的代表性晶体管通过利用多材料栅极来调制阈值电压。考虑本公开的晶体管可具有电压调制层及多材料栅极两者，以甚至更好地控制阈值电压。
图5A展示源极跟随器晶体管508A的沟道宽度平面截面视图，所述源极跟随器晶体管可形成像素(例如，图2A-2C的像素中的任一者)的部分，所述像素又可形成图像传感器(例如，图1的图像传感器100)的部分。源极跟随器晶体管508与图3A-3C的源极跟随器晶体管类似；因此，关于源极跟随器晶体管508使用的术语具有与结合本公开的其它晶体管使用的类似术语相同的含义，除非另有明确地描述。为清楚及简单起见，下文描述相关差异。尽管图5A及5B描绘源极跟随器晶体管，但所展示及描述的结构可适用于其它晶体管，例如复位晶体管及行选择晶体管。
源极跟随器晶体管508A形成在半导体衬底504中，所述半导体衬底还包含形成在其中的光电二极管502，例如隐埋光电二极管。源极跟随器晶体管508是非平面的，即，其具有通过多个基底部分516隔开的多个非平面结构514(例如，“鳍片”)。隔离层518安置在非平面结构514及基底部分516上，且将半导体衬底504与栅极520分开。
沟道隔离结构522(例如，浅沟道隔离沟槽结构)将源极跟随器晶体管508与光电二极管502及其它像素元件隔离。
栅极520是经配置以调制电子沟道的不同部分的阈值电压使得电子沟道的所有部分具有大致一致的阈值电压的多材料栅极。在没有此多材料栅极、如本文中所描述的电压调制层或其它阈值电压调制部件的情况下，源极跟随器晶体管508A的非平面结构514将致使电子沟道的不同部分具有不同阈值电压。特定来说，基底部分516将具有比非平面结构514的侧壁部分更高的阈值电压。
因此，多材料栅极520由两种或更多种材料形成，每一材料具有不同功函数(“WF”)，即，每一材料移除电子所需的最小量的能量不同。
栅极520的“指尖”，即，安置为邻近基底部分516的栅极指的端部分，各自包括由相对低WF栅极材料(例如碳化钛(TiC))形成的低WF栅极部分540，所述相对低WF栅极材料在一些实施例中与Al或Cu合金化。在所述实例中，应明白，低WF栅极部分540增加电子沟道的基底部分中的电荷载流子迁移率，且因此减小接通那些部分所必需的阈值电压。
每一低WF栅极部分540在图5A中具有U形(即，两个竖直部分及其间的凹入水平部分)。每一竖直及水平部分具有0.5nm-10.0nm的厚度，其中每一竖直部分在水平部分上方竖直延伸0.5nm-10.0nm。每一低WF栅极部分540的底部水平部分经安置为邻近于基底部分516中的一者，而每一竖直部分安置在相应非平面结构514的边缘/拐角附近，且在电子沟道的侧壁部分附近。这种U形实现电子沟道的基底部分以及电子沟道在栅极指的边缘/拐角附近的部分的阈值电压的微调。然而，在一些实施例中，低WF栅极部分540不具有U形。例如，在一些实施例中，每一低WF栅极部分540具有带有0.5nm-10.0nm的一致厚度的矩形形状(当在沟道宽度平面中观察时)。
虽然每一低WF栅极部分540由相对低WF栅极材料形成，但栅极520的剩余部分是由相对高WF栅极材料(与相对低WF栅极材料相比)形成的高WF栅极部分542。一种代表性的高WF栅极材料是氮化钛(TiN)，其适合在低WF栅极材料是TiC时使用。作为栅极520的不同WF材料的结果，与侧壁部分相比，电子沟道的基底部分的电荷载流子迁移率更大。这种效应抵消通常在基底部分516中引起较高阈值电压的因素，且因此使电子沟道的所有部分能够具有一致阈值电压。
图5B展示与图5A的源极跟随器晶体管508A类似的另一代表性源极跟随器晶体管508B。因此，关于两个图使用类似术语及参考数字。为清楚及简单起见，下文描述图5A的源极跟随器晶体管与图5B的源极跟随器晶体管之间的相关差异。
图5B的源极跟随器晶体管508B具有多材料栅极520。虽然图5A的栅极520包含两种材料，但图5B的栅极520包含三种材料，即：低WF栅极材料、高WF栅极材料及导电材料(例如，金属或多晶硅)。
如同图5A，由低WF栅极材料形成的低WF栅极部分540形成在栅极520的“指尖”中。低WF栅极部分540在所说明实施例中被展示为具有凹入形状，但在其它实施例中可具有矩形(即，非凹入)形状。因此，低WF栅极部分540通过增加电子沟道的基底部分中的电荷载流子迁移率来减小那些位置的阈值电压。
不同于图5A(其中高WF栅极部分542基本上形成在除低WF栅极部分540之外的所有栅极520上)，在图5B中，高WF栅极部分542经形成为邻近于或位于栅极520的指的表面(特定来说，竖直表面)的相对薄层。高WF栅极部分542具有0.5nm-10.0nm，例如2.0nm-7.0nm的层厚度。因此，当在沟道宽度平面中观察时，高WF栅极部分542围绕栅极520的指形成蛇形或Z字形形状。因此，安置为邻近于电子沟道的侧壁部分的栅极520的部分由高WF栅极材料形成。通过减小这些位置处的电荷载流子迁移率，高WF栅极部分542有效地增加电子沟道的侧壁部分(但不是电子沟道的基底部分，其经安置为邻近于低WF栅极部分540)的阈值电压。
不包括低WF栅极部分540或高WF栅极部分542的栅极520的剩余部分是由直接安置在高WF栅极部分542上的相对导电栅极材料(例如，金属或多晶硅)形成的导电部分544。如图5B中所展示那样形成栅极520是有利的，即，其中高WF栅极材料围绕指安置且导电部分544由不同栅极材料(但不是栅极520的剩余部分)形成，因为高WF栅极材料的优势在围绕栅极520的指的情况下是最大的。因此，如图5B中所展示那样形成栅极520可带来更大的经济性及更好地控制源极跟随器晶体管508的阈值电压。
图5B的源极跟随器晶体管508B还被展示为具有形成在电子沟道与光电二极管502之间的任选掺杂钝化层530。钝化层530可与图5A或5B的实施例一起利用，且可具有上文关于图3A-3C的钝化层330所描述的特性中的任一者。因此，将不再描述钝化层530。因此，钝化层530有利地减少白像素噪声及其它有害效应，特别是在例如图5A及5B中的具有隐埋光电二极管502的实施例中。此外，图5A及5B的实施例中的任一者可与如上文关于图3A-3C所描述的掺杂电压调制层一起利用。
因此，图5A及5B的源极跟随器晶体管508可经配置以跨电子沟道具有一致阈值电压。虽然多材料栅极520单独经配置以调制基底部分516及电子沟道的侧壁部分的阈值电压，但隔离层518的特性(例如，材料及厚度)、非平面结构514的特性(例如，尺寸)及源极跟随器晶体管508的其它方面，例如任选电压调制层，也调制电子沟道的部分的阈值电压。
图6A-6E描绘形成用于图像传感器的晶体管的代表性方法，所述晶体管例如图5A-5B的源极跟随器晶体管、行选择晶体管、复位晶体管等。
在图6A中所展示的第一步骤中，提供具有本文中所描述的许多特征的半导体衬底604。所提供半导体衬底604可具有形成在其中的光电二极管602，例如深埋光电二极管。否则，光电二极管602作为第一步骤的部分或在后续下一步骤中形成在半导体衬底604中。
在图6A中还展示的第二任选步骤中，在半导体衬底604中在将包含非平面结构及栅极的区域的相对侧上形成沟道隔离结构622，沟道隔离结构622各自在沟道宽度方向及沟道长度方向上延伸。沟道隔离结构622可通过在半导体衬底604中蚀刻沟槽且接着用电介质材料(例如氧化硅填充)那些沟槽以形成浅沟道隔离结构来形成。在这个步骤后，在具有任选钝化层630的实施例中，例如，通过将掺杂剂(例如硼)植入到光电二极管602上方的半导体衬底604中使得钝化层630具有0.5-10.0nm的层厚度，在半导体衬底604中形成钝化层630。
在图6A中所展示的第三步骤中，在半导体衬底604中形成多个沟槽612以形成非平面结构614(例如，鳍片)及基底部分616。在一个代表性实施例中，使用蚀刻及/或光刻技术来形成多个沟槽612。
在图6A中所展示的第四步骤中，通过在先前步骤中形成的非平面结构614及基底部分616上共形地沉积电介质(例如氧化物或高k材料)来形成隔离层618。在实施例中，执行热氧化工艺以形成隔离层618。
在图6B中所展示的第五步骤中，在先前步骤中形成的隔离层618上沉积低WF栅极材料640(例如，TiC)。在具有任选沟道隔离结构622(例如，浅沟道隔离沟槽结构)的一些实施例中，可在那些沟道隔离结构622上方沉积低WF栅极材料640。
在图6C中所展示的第六步骤中，除邻近于基底部分616的位置之外，蚀刻或以其它方式移除先前沉积的低WF栅极材料640。即，移除低WF栅极材料640(例如，使用还原离子蚀刻(RIE)工艺)直到0.5nm-10.0nm层保持邻近于每一基底部分616，因此形成将形成栅极的每一指的“指尖”的低WF栅极部分。前述步骤将赋予每一低WF栅极部分矩形形状。
在图6C中所展示的任选第七步骤中，通过首先邻近于基底部分616在低WF栅极材料640上沉积有机平面化层或OPL 642然而移除低WF栅极材料640来向低WF栅极部分提供U形或凹入形状。OPL 642防止RIE工艺移除过多的低WF栅极材料640，且保留低WF栅极材料的两个竖直部分及凹入底部水平部分，因此赋予U形。随后，可通过蚀刻或类似工艺来移除OPL642。
图6D中所展示的任选第七步骤可适用于作为图5B中所展示的源极跟随器晶体管508B的具有多材料栅极结构的晶体管。特定来说，图6D展示围绕半导体衬底604的非平面结构614安置的任选高WF栅极部分的形成(如图5B中所展示)。在隔离层618及先前沉积的低WF栅极材料640上沉积高WF栅极材料644，例如TiN，直到高WF栅极材料644具有1.0nm-10.0nm，例如2.0nm-7.0nm的层厚度。因此，形成高WF栅极部分。
图6E中展示第八步骤。针对作为图5A的源极跟随器晶体管508A的具有多材料栅极结构的晶体管，图6E的步骤紧接在图6C中所展示的步骤之后。特定来说，在隔离层618及先前沉积的低WF栅极材料640上沉积高WF栅极材料644(例如，TiN)，由此形成高WF栅极部分，所述高WF栅极部分形成晶体管的栅极，但“指尖”除外，“指尖”由先前沉积的低WF栅极材料640形成。接着，对经沉积的高WF栅极材料644执行化学机械抛光工艺以便抛光及平面化晶体管栅极，从而完成多晶材料栅极。
针对作为图5B的源极跟随器晶体管508B的具有栅极结构的晶体管，图6E的步骤紧接图6D中所展示的步骤之后。特定来说，在先前沉积的高WF栅极材料644上沉积相对导电栅极材料(例如，金属或多晶硅)，从而形成栅极的主体。接着，对经沉积的相对导电的栅极材料执行化学机械抛光工艺以便抛光及平面化晶体管栅极，从而完成多材料栅极。
因此，本公开提供晶体管、像素、图像传感器、其它电子装置及其形成工艺。有利地，本公开的晶体管，例如源极跟随器晶体管、行选择晶体管、复位晶体管及其它晶体管，具有调制电子沟道的不同部分的阈值电压的结构，使得电子沟道的所有部分具有一致阈值电压。这有利地导致更低的接通电压、更快的操作速度、更高的跨导及更好的装置性能。
对本发明的所说明实例的以上描述，包含摘要中所描述的内容，并非意在穷举性或将本发明限于所公开的精确形式。虽然本文中出于说明性目的而描述本发明的特定实例，但如相关领域的技术人员将认识到，在本发明的范围内可进行各种修改。
鉴于以上详细描述，可对本发明进行修改。所附权利要求书中所使用的术语不应被解释为将本发明限于说明书中所公开的特定实例。相反，本发明的范围将完全由所附权利要求书确定，所附权利要求书应根据权利要求解释的既定原则来解释。
本申请案还可引用数量及数目。除非具体陈述，否则这些数量及数目不应被视为限制性，而是代表与本申请案相关联的可能数量或数目。本文中所描述及主张的数量范围应被解释为包含所陈述的低及高值。而且就这一点来说，本申请案可使用术语“多个”以指代数量或数目。就这一点来说，术语“多个”意指大于一的任何数目，例如二、三、四、五等。术语“约”、“大致”、“基本上”等表示所陈述值的正或负5％。术语“基于”表示“至少部分地基于”。

Claims (18)

1.一种形成在半导体衬底中的晶体管，其包括：
多个沟槽，其在所述半导体衬底中形成至沟槽深度，所述多个沟槽在沟道宽度平面中界定所述半导体衬底的多个非平面结构及多个基底部分，其中所述非平面结构中的每一者包括多个侧壁部分；
隔离层，其安置在所述多个非平面结构及所述多个基底部分上；及
多材料栅极，其安置在所述隔离层上且具有延伸到所述多个沟槽中的多个指，其中所述多材料栅极包括多个低功函数栅极部分及高功函数栅极部分，其中所述多个低功函数栅极部分包括低功函数栅极材料并安置在所述多个指中的每个的邻近所述多个基底部分的一端处，其中所述多个低功函数栅极部分的每个远离所述多个基底部分而延伸至小于所述沟槽深度的高度，且其中所述高功函数栅极部分包括具有比所述低功函数栅极材料更高的功函数的高功函数栅极材料，其中所述高功函数栅极部分经形成为围绕所述非平面结构共形地安置的Z字形形状。
2.根据权利要求1所述的晶体管，其中每一低功函数栅极部分在所述沟道宽度平面中具有U形。
3.根据权利要求2所述的晶体管，其中每一U形低功函数栅极部分包括竖直部分及水平部分，每一部分具有0.5nm-10.0nm的厚度。
4.根据权利要求2所述的晶体管，其中每一U形低功函数栅极部分的底部水平部分经安置为邻近于所述基底部分中的一者。
5.根据权利要求4所述的晶体管，其中每一U形低功函数栅极部分的至少一个竖直部分经安置为邻近于所述非平面结构中的一者的侧壁部分。
6.根据权利要求1所述的晶体管，其中所述低功函数栅极材料包括碳化钛。
7.根据权利要求6所述的晶体管，其中所述高功函数栅极材料包括氮化钛。
8.根据权利要求1所述的晶体管，其中所述多材料栅极包括由直接安置在所述高功函数栅极部分上的第三栅极材料形成的导电部分。
9.根据权利要求1所述的晶体管，其进一步包括多个沟道隔离结构，所述多个沟道隔离结构在所述半导体衬底中形成在所述多个非平面结构的相对侧上。
10.一种图像传感器，其包括：
光电二极管，其形成在半导体衬底中；
转移晶体管，其耦合到所述光电二极管及浮动扩散区，所述转移晶体管可操作以将图像电荷从所述光电二极管转移到所述浮动扩散区；及
晶体管，其具有耦合到所述浮动扩散区的栅极，其包括：
多个沟槽，其形成在半导体衬底中，所述多个沟槽在沟道宽度平面中界定所述半导体衬底的多个非平面结构及多个基底部分，其中所述非平面结构中的每一者包括多个侧壁部分；
隔离层，其安置在所述多个非平面结构及所述多个基底部分上；及
多材料栅极，其安置在所述隔离层上且具有延伸到所述多个沟槽中的多个指，其中所述多材料栅极包括多个低功函数栅极部分及高功函数栅极部分，其中每个低功函数栅极部分包括低功函数栅极材料并安置在所述指中的每个的一端处，且所述高功函数栅极部分包括具有比所述低功函数栅极材料更高的功函数的高功函数栅极材料；
其中所述晶体管是源极跟随器晶体管，且其中所述源极跟随器晶体管的栅极耦合到所述浮动扩散区。
11.根据权利要求10所述的图像传感器，其进一步包括钝化层，所述钝化层作为掺杂部分在所述半导体衬底中形成在所述光电二极管与所述多个基底部分中间。
12.根据权利要求10所述的图像传感器，其中每一低功函数栅极部分在所述沟道宽度平面中具有U形，所述每一低功函数栅极部分具有底部水平部分及远离所述底部水平部分延伸的两个侧部分。
13.根据权利要求12所述的图像传感器，其中每一低功函数栅极部分的所述底部水平部分经安置为邻近于所述基底部分中的一者。
14.根据权利要求13所述的图像传感器，其中每一低功函数栅极部分的所述侧部分中的至少一者经安置为邻近于所述非平面结构中的一者的侧壁部分。
15.根据权利要求10所述的图像传感器，其中所述高功函数栅极部分经形成为围绕所述非平面结构共形地安置的Z字形形状。
16.根据权利要求15所述的图像传感器，其中所述多材料栅极包括由直接安置在所述高功函数栅极部分上的第三栅极材料形成的导电部分。
17.根据权利要求10所述的图像传感器，其中所述光电二极管的至少一部分经形成为邻近于所述源极跟随器晶体管的所述多个基底部分。
18.根据权利要求17所述的图像传感器，其进一步包括钝化层，所述钝化层经形成为具有与所述光电二极管的第二导电类型相反的第一导电类型的掺杂区，所述钝化层安置在所述源极跟随器晶体管的所述多个基底部分与所述光电二极管之间。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法
WO2016179113A1 (en) * 2015-05-07 2016-11-10 Finscale Inc. Super-thin channel transistor structure, fabrication, and applications
CN110649021A (zh) * 2018-06-26 2020-01-03 爱思开海力士有限公司 具有掩埋沟道阵列晶体管的极低温半导体器件
CN112447830A (zh) * 2019-09-05 2021-03-05 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102055333B1 (ko) * 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9570318B1 (en) 2015-07-22 2017-02-14 International Business Machines Corporation High-k and p-type work function metal first fabrication process having improved annealing process flows
US11158719B2 (en) * 2018-11-30 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法
WO2016179113A1 (en) * 2015-05-07 2016-11-10 Finscale Inc. Super-thin channel transistor structure, fabrication, and applications
CN110649021A (zh) * 2018-06-26 2020-01-03 爱思开海力士有限公司 具有掩埋沟道阵列晶体管的极低温半导体器件
CN112447830A (zh) * 2019-09-05 2021-03-05 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

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