CN104810390A - 具有双功函数掩埋栅电极的晶体管及其制造方法 - Google Patents

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Abstract

具有双功函数掩埋栅电极的晶体管及其制造方法。一种晶体管具有：源极区和漏极区，其分开地形成在衬底中；沟槽，其被限定在所述源极区和所述漏极区之间的衬底中；以及栅电极，其形成在所述沟槽中。栅电极包括：第一电极，其被掩埋在沟槽的底部之上；第二电极，其形成在第一电极之上；以及内衬电极，其具有界面部分和侧面部分，界面部分位于第一电极和第二电极之间，而侧面部分位于第二电极的侧壁上且与源极区和漏极区重叠。

Description

具有双功函数掩埋栅电极的晶体管及其制造方法
相关申请的交叉引用
本申请要求2014年1月29日提交的申请号为10-2014-0011584的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种晶体管，且更具体地涉及具有双功函数掩埋栅电极的晶体管及其制造方法。
背景技术
金属栅电极可以应用为晶体管的栅电极。具有低电阻的金属栅电极可以降低栅极电阻。另外，由于金属栅电极可以具有高功函数，所以沟道剂量(channel dose)可以被降低，这导致泄漏电流减小且晶体管性能改善。
然而，由于在源/漏极区中的金属栅电极和结区重叠处栅致漏极泄漏(GIDL)增加了，所以由于高功函数的原因可能要引起问题。特别地，在掩埋栅型晶体管中，由于掩埋金属栅电极与源/漏极区之间的重叠面积大，所以栅致漏极泄漏(GIDL)可能是问题。
为了减少栅致漏极泄漏(GIDL)，可以降低掩埋金属栅电极的高度，且可以最小化掩埋金属栅电极和源/漏极区之间的重叠区域。
然而，如果掩埋金属栅电极的高度被降低，则存在栅极电阻增加以及晶体管的电流驱动能力降低的问题。
因而，需要栅致漏极泄漏(GIDL)和电流驱动能力之间改善的折中特性。
发明内容
本发明的各种实施例涉及用于减小栅致漏极泄漏且改善电流驱动能力的掩埋栅型晶体管及其制造方法。
在本发明的一个实施例中，一种晶体管可以包括：源极区和漏极区，其分开地形成在衬底中；沟槽，其被限定在源极区和漏极区之间的衬底中；以及栅电极，其形成在沟槽中，所述栅电极包括：第一电极，其掩埋在沟槽的底部之上；第二电极，形成在第一电极之上；以及内衬电极，其具有界面部分和侧面部分，所述界面部分位于第一电极和第二电极之间，所述侧面部分位于第二电极的侧壁上且与源极区和漏极区重叠。
在本发明的另一个实施例中，一种晶体管可以包括：隔离层，其形成在衬底中且限定有源区；源极区和漏极区，其形成在有源区中且彼此分开；沟槽，其被限定在源极区和漏极区之间的有源区中，且延伸至隔离层中；鳍区，其形成在沟槽之下有源区中；以及栅电极，其覆盖鳍区，且位于沟槽中，所述栅电极包括：第一电极，其覆盖鳍区的顶部和侧壁，且掩埋在沟槽之下；第二电极，其在第一电极之上；以及内衬电极，其具有界面部分和侧面部分，所述界面部分位于第一电极和第二电极之间，所述侧面部分位于第二电极的侧壁上且与源极区和漏极区重叠；以及阻挡层，其在内衬电极和第二电极之间。
在本发明的另一个实施例中，一种制造晶体管的方法可以包括：在衬底中限定沟槽；形成具有第一功函数且间隙填充沟槽的第一导电层；从衬底的顶表面去除第一导电层以形成部分地间隙填充沟槽的第一电极；在第一电极的顶表面、沟槽的侧壁和衬底的顶表面上形成具有低于第一功函数的第二功函数的第二导电层；在第二导电层之上形成阻挡层；在阻挡层之上形成低电阻层来间隙填充沟槽；从衬底的顶表面去除低电阻层、阻挡层和第二导电层以形成第二电极和内衬电极；以及在衬底中形成源极区和漏极区，源极区和漏极区通过沟槽彼此分开且具有与内衬电极重叠的深度。
在本发明的另一个实施例中，一种电子器件可以包括至少一个掩埋栅型晶体管，掩埋栅型晶体管包括：源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括：掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
在本发明的另一个实施例中，一种半导体器件可以包括至少一个掩埋栅型晶体管，掩埋栅型晶体管包括：源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括：掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
在本发明的另一个实施例中，一种集成电路可以包括至少一个掩埋栅型N沟道晶体管，掩埋栅型N沟道晶体管包括：源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括：掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
在本发明的另一个实施例中，一种存储器单元可以包括掩埋栅型晶体管，掩埋栅型晶体管包括：源极区和漏极区、在源极区和漏极区之间的沟槽以及沟槽中的栅电极，所述栅电极包括：掩埋在沟槽的下部中的第一功函数层；掩埋在第一功函数层之上的低电阻层；具有低于第一功函数层的功函数且包括界面部分和侧面部分的第二功函数层，所述界面部分在第一功函数层和低电阻层之间，所述侧面部分位于低电阻层的侧壁上且与源极区和漏极区重叠；以及在第二功函数层和低电阻层之间的阻挡层。
附图说明
图1是说明根据本发明的第一实施例的晶体管的平面图。
图2A是沿着图1中的线A-A’截取的截面图。
图2B是沿着图1中的线B-B’截取的截面图。
图3A和图3B是说明根据本发明的第二实施例的晶体管的截面图。
图4A至图4F是说明制造根据本发明的第一实施例的晶体管的示例性方法的图。
图5A至图5F是说明制造根据本发明的第二实施例的晶体管的示例性方法的图。
图6是说明包括根据本发明的实施例的晶体管的示例性半导体器件的图；
图7是说明包括根据本发明的实施例的晶体管的另一个示例性半导体器件的平面图。
图8A是沿着图7中的线A-A’截取的截面图。
图8B是沿着图7中的线B-B’截取的截面图。
图9A至图9C是说明包括根据本发明的实施例的晶体管的集成电路的各种应用实例的图；
图10是说明包括根据本发明的实施例的晶体管的电子器件的图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以采用各种形式来实施，且不应当被解释为局限于本文所列的实施例。更确切地，提供这些实施例使得本公开将充分和完整，且将向本领域的技术人员全面地传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施例中表示相同的部分。
附图不一定按比例，且在一些情况下，比例可以被夸大以清楚地说明实施例的特征。当第一层被称作为在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层和第二层之间或者第一层和衬底之间存在第三层的情况。
另外，应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未特意提及，单数形式可以包括复数形式，且反之亦然。
图1是说明根据本发明的第一实施例的晶体管的平面图。图2A是沿着图1中的线A-A’截取的截面图。图2B是沿着图1中的线B-B’截取的截面图。
将参照图1、图2A和图2B来描述晶体管100。
衬底101被制备。衬底101可以包括半导体衬底。衬底101可以是硅衬底。隔离层102形成在衬底101中。隔离层102可以包括隔离电介质层，所述隔离电介质层被间隙填充在隔离沟槽103中。有源区104在衬底101中通过隔离层102来限定。
具有预定深度的沟槽105被限定在衬底101中。沟槽105可以是在任意一个方向延伸的线型。沟槽105具有穿过有源区104和隔离层102延伸的形状。沟槽105具有比隔离沟槽103更浅的深度。沟槽105包括第一沟槽105A和第二沟槽105B。第一沟槽105A被限定在有源区104中。第二沟槽105B被限定在隔离层102中。第一沟槽105A和第二沟槽105B可以彼此通信。第一沟槽105A的底表面和第二沟槽105B的底表面可以位于同一水平处。
第一杂质区113和第二杂质区114形成在衬底101中。第一杂质区113和第二杂质区114中的每个掺杂有导电型杂质。例如，导电型杂质可以包括磷(P)或硼(B)。第一杂质区113和第二杂质区114形成在沟槽105的两侧上有源区104中。第一杂质区113和第二杂质区114分别与源极区和漏极区相对应。第一杂质区113和第二杂质区114的底表面可以位于从有源区104的顶表面起预定的深度处。第一杂质区113和第二杂质区114可以限定沟槽105的侧壁。第一杂质区113和第二杂质区114的底表面可以比沟槽105的底表面更高。
栅电介质层106形成在沟槽105的底表面和侧壁上。栅电介质层106可以包括选自氧化硅、氮化硅、氮氧化硅和高k材料中的至少一种。高k材料可以是具有比氧化硅和氮化硅的介电常数更高的介电常数的材料。
掩埋栅电极107形成在沟槽105中。掩埋栅电极107包括第一电极108、内衬电极109、阻挡层110以及第二电极111。第一电极108部分地间隙填充在沟槽105中。内衬电极109形成在第一电极108的顶表面和沟槽105的侧壁上。第二电极111部分地间隙填充内衬电极109上的沟槽105。内衬电极109的顶表面的高度和第二电极111可以相同。覆盖层112被间隙填充在内衬电极109和第二电极111上。阻挡层110形成在内衬电极109和第二电极111之间。掩埋栅电极107位于比衬底101的顶表面更低的水平处。
第一电极108包括具有比内衬电极109更低的电阻率(specific resistance)的材料。第一电极108和内衬电极109包括具有不同功函数的材料。第一电极108包括高功函数材料。内衬电极109包括低功函数材料。高功函数材料具有比硅的中间能隙功函数(mid-gap work function)更高的功函数。低功函数材料具有比硅的中间能隙功函数更低的功函数。高功函数材料具有比大约4.5eV更高的功函数。低功函数材料具有比大约4.5eV更低的功函数。第一电极108包括高功函数含金属材料。高功函数含金属材料可以包括金属氮化物。第一电极108可以包括氮化钛。
内衬电极109包括界面部分和侧面部分。界面部分位于第一电极108和第二电极111之间，而侧面部分位于第二电极111的侧壁上。侧面部分与第一杂质区113和第二杂质区114重叠。内衬电极109可以具有U形状。内衬电极109可以包括含硅材料。含硅材料包括多晶硅。多晶硅可以掺杂有杂质以具有低功函数。例如，内衬电极109可以包括掺杂有N型杂质的多晶硅。内衬电极109可以包括掺杂有磷或砷的N型掺杂多晶硅。第一电极108不与第一杂质区113和第二杂质区114重叠。内衬层109的侧面部分与第一杂质区113和第二杂质区114重叠。由于内衬电极109具有低功函数，所以可以通过内衬电极109来防止栅致漏极泄漏(GIDL)在第一杂质区113和第二杂质区114中发生。阈值电压通过第一电极108的高功函数来控制。例如，沟道的杂质浓度可以通过第一电极108的高功函数来降低。沟道被引入用于阈值电压调节的杂质。
第二电极111包括低电阻材料。第二电极111包括降低掩埋栅电极107的电阻的材料。第二电极111包括具有低于第一电极108和内衬电极109的电阻率的材料。第二电极111可以包括含金属材料。第二电极111可以包括钨以作为低电阻层。因此，第一电极108和第二电极111可以包括含金属材料，而内衬电极109可以包括非金属材料。为了降低掩埋栅电极107的电阻，内衬电极109被形成为薄的厚度。
阻挡层110起到防止内衬电极109和第二电极111反应的作用。阻挡层110可以包括具有低于内衬电极109的电阻率的含金属材料。阻挡层110可以包括含钛材料。例如，阻挡层110可以包括氮化钛。阻挡层110可以抑制内衬电极109和第二电极111的反应，且因此，可以减少泄漏电流。另外，阻挡层110防止内衬电极109和第二电极111彼此直接接触，因而，接触电阻被减小。
覆盖层112保护掩埋栅电极107。覆盖层112可以包括电介质材料。覆盖层112可以包括氮化硅。
掩埋栅电极107、第一杂质区113和第二杂质区114可以组成晶体管100。可以沿着第一杂质区113和第二杂质区114之间的沟槽105来限定晶体管100的沟道。掩埋栅电极107变成双功函数掩埋栅(BG)电极。双功函数掩埋栅电极包括具有高功函数的第一电极108和具有低功函数的内衬电极109。
图3A和图3B是说明根据本发明的第二实施例的晶体管的截面图。图3A是沿着图1中的线A-A’截取的截面图。图3B是沿着图1中的线B-B’截取的截面图。根据本发明的第二实施例的晶体管100的一些部件可以与根据本发明的第一实施例的晶体管100的一些部件相同。将省略相同部件的详细描述。
参见图3A和图3B，沟槽105包括第一沟槽105AF和第二沟槽105BF。第一沟槽105AF被限定在有源区104中。第二沟槽105BF被限定在隔离层102中。第一沟槽105AF和第二沟槽105BF可以彼此通信。第一沟槽105AF和第二沟槽105BF可以具有位于不同水平处的底表面。例如，第一沟槽105AF的底表面B1可以位于比第二沟槽105BF的底表面B2更高的水平处。由于在沟槽105的底部上将隔离层102凹陷，所以引起第一沟槽105AF和第二沟槽105BF之间的高度差。第二沟槽105BF包括具有底表面B2的凹陷区R，底表面B2位置低于第一沟槽105AF的底表面B1。
由于在第一沟槽105AF和第二沟槽105BF之间形成的台阶部，鳍区104F形成在有源区104中。以这种方式，鳍区104F形成在沟槽105的底部上，且鳍区104F的侧壁通过凹陷区R暴露出。鳍区104F用作要形成沟道的位置。鳍区104F被称作为鞍状鳍。通过形成鳍区104F，沟道宽度可以增加并且电特性可以改善。栅电介质层106形成在鳍区104F的侧壁和顶表面上。第一电极108F具有覆盖鳍区104F的侧壁和顶表面的形状。第一电极108F形成在沟槽105中，同时填充凹陷区R。第一电极108F在隔离层102中的截面面积比在有源区104中的截面面积更宽。内衬层109不位于靠近鳍区104F的侧壁。鳍区104F受第一电极108F的高功函数影响。
根据本发明的第二实施例的晶体管100被称作为掩埋栅型鳍沟道晶体管。
根据第一实施例和第二实施例，掩埋栅电极107(图2B中所示)和107F的低电阻被第二电极111保护。可以通过第一电极108和108F来降低沟道剂量。可以通过内衬电极109来减少栅致漏极泄漏(GIDL)。可以通过阻挡层110来防止内衬电极109和第二电极111之间的异常反应。
现在将描述制造根据本发明的第一实施例的晶体管的方法。图4A至图4F是说明制造根据本发明的第一实施例的晶体管的示例性方法的图。图4A至图4F是沿着图1中的线A-A’截取的截面图。
如在图4A中所示，在衬底11中形成隔离层12。有源区14通过隔离层12来限定。隔离层12可以经由STI(浅沟槽隔离)工艺来形成。例如，在衬底11上形成焊盘层(未示出)之后，使用隔离掩模(未示出)刻蚀焊盘层和衬底11以限定隔离沟槽13。通过在隔离沟槽13中间隙填充电介质材料，来形成隔离层12。壁氧化物、内衬和间隙填充电介质可以被顺序地形成为隔离层12。可以通过层叠氮化硅和氧化硅来形成内衬。氮化硅可以包括Si3N4，而氧化硅可以包括SiO2。间隙填充电介质可以包括旋涂电介质(SOD)。在本发明的另一个实施例中，隔离层12可以利用氮化硅作为间隙填充电介质。
在衬底11中限定沟槽15。沟槽15可以被限定作为穿过有源区14和隔离层12延伸的线型。可以通过在衬底11上形成掩模图案(未示出)且利用掩模图案作为刻蚀掩模执行刻蚀工艺来限定沟槽15。沟槽15可以被限定成比隔离沟槽13更浅。
在沟槽15的表面上形成栅电介质层16。栅电介质层16可以经由热氧化工艺来形成。在本发明的另一个实施例中，栅电介质层16可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。栅电介质层16可以包括选自高k材料、氧化物、氮化物和氮氧化物之中的至少一种。高k材料可以是具有比氧化硅和氮化硅的介电常数更高的介电常数的材料。例如，高k材料可以是选自诸如氧化铪和氧化铝的金属氧化物中的至少一种。
如图4B中所示，在栅电介质层16上形成第一导电层17A。第一导电层17A间隙填充沟槽15。第一导电层17A包括高功函数材料。第一导电层17A可以包括氮化钛。
如图4C中所示，形成部分地填充沟槽15的第一电极17。第一电极17经由刻蚀第一导电层17A来形成。第一导电层17A可以通过回蚀工艺来刻蚀。
如图4D中所示，形成第二导电层18A。在第一电极17上保形地形成第二导电层18A。第二导电层18A包括具有与第一电极17不同的功函数的材料。第二导电层18A包括低功函数材料。第二导电层18A可以包括多晶硅层。第二导电层18A可以包括N型掺杂的多晶硅。
在第二导电层18A上形成第三导电层19A和第四导电层20A。第三导电层19A被保形地形成，以及第四导电层20A间隙填充沟槽15。第三导电层19A可以包括氮化钛。第四导电层20A可以包括钨作为低电阻层。
如图4E中所示，执行去除工艺使得第二导电层18A、第三导电层19A和第四导电层20A保留在沟槽15中。去除工艺可以包括回蚀工艺且形成内衬电极18、阻挡层19和第二电极20。内衬电极18通过第二导电层18A的回蚀工艺来形成，以及阻挡层19和第二电极20分别通过第三导电层19A和第四导电层20A的回蚀工艺来形成。可以在回蚀工艺之前执行平坦化工艺，使得掩埋栅电极21形成在沟槽15中。掩埋栅电极21包括第一电极17、内衬电极18、阻挡层19和第二电极20。
如图4F中所示，在掩埋栅电极21上形成覆盖层22。覆盖层22可以包括氮化硅。氮化硅形成在掩埋栅电极21上以间隙填充沟槽15。随后，执行平坦化工艺使得氮化硅保留在沟槽15中。
通过注入或另一种掺杂技术来执行杂质的掺杂工艺，使得在衬底11中形成第一杂质区23和第二杂质区24。
现在将描述制造根据本发明的第二实施例的晶体管的方法。图5A至图5F是说明制造根据本发明的第二实施例的晶体管的示例性方法的图。图5A至图5F是沿着图1中的线B-B’截取的截面图。
如图5A中所示，在衬底11中形成隔离层12。有源区14被限定在隔离层12中。隔离层12可以通过STI工艺形成。
如图5B中所示，沟槽15被限定在衬底11中。沟槽15可以被限定作为穿过有源区14和隔离层12延伸的线型。可以通过在衬底11上形成掩模图案(未示出)并且利用掩模图案作为刻蚀掩模执行刻蚀工艺来限定沟槽15。
如图5C中所示，隔离层15被凹陷至限定凹陷区R的预定深度，以及鳍区14F通过凹陷区R形成。
如图5D中所示，在图5C中所示的鳍区14F和沟槽15的底表面上形成栅电介质层16。栅电介质层16可以经由热氧化工艺形成。在本发明的另一个实施例中，栅电介质层16可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。栅电介质层16可以包括选自高k材料、氧化物、氮化物和氮氧化物中的至少一种。高k材料可以是具有比氧化硅和氮化硅的介电常数更高的介电常数的材料。例如，高k材料可以是选自诸如氧化铪和氧化铝的金属氧化物中的至少一种。
在栅电介质层16上形成第一导电层17AF。第一导电层17AF间隙填充图5C中示出的沟槽15和凹陷区这二者R。第一导电层17AF包括高功函数材料。第一导电层17AF可以包括氮化钛。
如图5E中所示，第一电极17F被形成为部分地填充沟槽15。第一电极17F完全地间隙填充图5C中所示的凹陷区R且覆盖鳍区14F。通过刻蚀图5D中所示的第一导电层17AF来形成第一电极17F。第一导电层17AF可以通过回蚀工艺来刻蚀。
如图5F中所示，在第一电极17F上形成内衬电极18、阻挡层19和第二电极20。
在第二电极20上形成覆盖层22。
图6是说明包括根据本发明的实施例的晶体管的半导体器件的图。
参见图6，半导体器件200包括第一晶体管220和第二晶体管240。第一晶体管220和第二晶体管240形成在衬底201中且通过隔离层202彼此隔离。
第一晶体管220包括掩埋栅电极205、第一源极区211和第一漏极区212。掩埋栅电极205形成在沟槽203中。第一栅电介质层204形成在沟槽203的表面上。掩埋栅电极205包括第一电极206、内衬电极207、阻挡层208以及第二电极209。覆盖层210形成在第二电极209上。鳍区(未示出)可以另外地形成在掩埋栅电极205之下。掩埋栅电极205可以具有根据本发明的第一实施例和第二实施例的配置。即，掩埋栅电极205具有双功函数掩埋栅电极的结构。
第二晶体管240包括平面栅电极232、第二源极区233和第二漏极区234。第二栅电介质层231形成在平面栅电极232之下。平面栅电极232可以包括多晶硅、金属、金属氮化物、金属化合物或它们的组合。第二栅电介质层231可以包括选自氧化硅、氮化硅、氮氧化硅和高k材料中的至少一种。高k材料可以具有比氧化硅和氮化硅的介电常数更高的介电常数。界面层和高k材料可以被层叠以形成第二栅电介质层23。界面层可以包括氧化硅、氮化硅或氮氧化硅。
在半导体器件200中，具有掩埋栅电极205的第一晶体管220和具有平面栅电极232的第二晶体管240被集成在一个衬底201中。在形成第一晶体管220之后，可以形成第二晶体管240。
在半导体器件200中，第一晶体管220和第二晶体管240二者可以是NMOSFET。
半导体器件200可以是CMOSFET。例如，第一晶体管220可以变成NMOSFET而第二晶体管240可以变成PMOSFET。在PMOSFET的情况下，P型功函数材料可以被选中作为平面栅电极232以具有适于PMOSFET的功函数。
第一晶体管220被称作为掩埋栅型晶体管，而第二晶体管240被称作为平面栅型晶体管。平面栅型晶体管是非掩埋栅型晶体管的实例。非掩埋栅型晶体管还可以包括在本领域中普遍已知的鳍型晶体管。鳍型晶体管与掩埋栅型鳍沟道晶体管不同。在鳍型晶体管中，鳍区通过将隔离层凹陷来形成使得有源区突出，而不限定沟槽。
在半导体器件200中，第一晶体管220可以是存储器单元的晶体管，而第二晶体管240可以是外围电路区的晶体管。
由于掩埋栅电极205包括由高功函数材料形成的第一电极206和由低功函数材料形成的内衬电极207，并且内衬电极207被形成为与第一源极区211和第一漏极区212重叠的事实，所以不仅栅电阻可以减小，而且栅致漏极泄漏(GIDL)也可以减少，这改善了半导体器件200的性能。
图7是说明包括根据本发明的实施例的掩埋栅型晶体管的另一个示例性半导体器件的平面图。图7是说明存储器单元阵列的平面图。图8A是沿着图7中的线A-A’截取的截面图。图8B是沿着图7中的线B-B’截取的截面图。
参见图7、图8A和图8B，存储器单元阵列300包括多个掩埋栅电极306、在与掩埋栅电极306交叉的方向延伸的多个位线316以及多个存储元件320。
以下将详细地描述存储器单元阵列300。
隔离层302形成在衬底301中。多个有源区303通过隔离层302来限定。栅极沟槽304被限定成穿过有源区303延伸。栅电介质层305形成在栅极沟槽304的表面上。掩埋栅电极306形成在栅电介质层305上以部分地填充栅极沟槽304。掩埋栅电极306中的每个包括第一电极307、内衬电极308、阻挡层309和第二电极310。覆盖层311形成在第二电极310上。鳍区(未示出)可以另外地形成在掩埋栅电极306之下。掩埋栅电极306可以具有根据本发明的第一实施例和第二实施例的配置。即，掩埋栅电极306具有双功函数掩埋栅电极的结构。第一杂质区312和第二杂质区313形成在衬底301中掩埋栅电极306的两侧上。可以形成与第一杂质区312电连接的位线结构。位线结构包括位线316和位线硬掩模层317。位线结构还可以包括插入在位线316和第一杂质区312之间的第一接触插塞315。间隔件318形成在位线结构的侧壁上。隔离层314形成在衬底301上。第一接触插塞315可以形成在第一接触孔315A中。第一接触插塞315与第一杂质区312电连接。第一接触孔315A的直径可以比位线316的线宽更大。第一接触插塞315和位线316的线宽可以彼此相同。因此，间隙被限定在第一接触插塞315和第一接触孔315A的侧壁之间，且间隔件318的部分延伸以填充在间隙中。第一杂质区312的表面可以被凹陷以增加第一接触插塞315和第一杂质区312之间的接触面积。位线316可以是在与掩埋栅电极306交叉的方向延伸的线型。位线316可以包括选自多晶硅、金属硅化物、金属氮化物和金属中的至少一种。位线硬掩模层317可以包括氧化硅或氮化硅。第一接触插塞315可以包括选自多晶硅、金属硅化物、金属氮化物和金属中的至少一种。间隔件318包括电介质材料。间隔件318可以包括氧化硅、氮化硅、或氧化硅和氮化硅的组合。间隔件318可以具有多间隔件结构。例如，间隔件318可以具有氮化硅/氧化硅/氮化硅的NON结构。间隔件318还可以具有气隙嵌入式多间隔件结构。气隙318A可以被限定在位线316和第二接触插塞319之间。间隔件318可以具有气隙318A位于氮化硅之间的N-空气-N结构。气隙318A可以位于位线316和第二接触插塞319之间。此外，气隙318A可以被延伸至位于第一接触插塞315和第二接触插塞319之间。位线316和第二接触插塞319之间的寄生电容由于气隙318A的存在而降低。由于寄生电容降低，所以感测余量可以改善。
存储元件320可以形成在第二杂质区313上。第二接触插塞319可以形成在存储元件320和第二杂质区313之间。第二接触孔319A被限定为穿通隔离层314，且每个第二接触插塞319可以形成在第二接触孔319A中。第二接触插塞319与第二杂质区313电连接。第二接触插塞319可以包括选自多晶硅、金属、金属硅化物和金属氮化物中的至少一种。例如，第二接触插塞319可以包括层叠有多晶硅、金属硅化物和金属的插塞结构。隔离层314可以是单层或多层。隔离层314可以包括选自氧化硅、氮化硅和氮氧化硅中的至少一种。隔离层314可以经由镶嵌工艺等来形成。隔离层314用于将相邻的第二接触插塞319彼此隔离。在本发明的另一个实施例中，可以另外地形成包围第二接触插塞319的侧壁的接触间隔件。接触间隔件可以具有气隙嵌入式多间隔件结构，或间隔件318可以不被气隙318A限定。隔离层314和位线结构的顶表面可以位于同一水平处。在本发明的另一个实施例中，第三接触插塞(未示出)可以另外地形成在第二接触插塞319上。第三接触插塞中的每个可以具有与位线结构和第二接触插塞319重叠的形状。第三接触插塞可以包括金属材料。
与第二接触插塞319电连接的存储元件320可以形成在第二接触插塞319上。存储元件320可以采用各种形式来实施。
存储元件320可以是电容器。因此，存储元件320可以包括接触第二接触插塞319的储存节点。储存节点可以具有圆柱状或柱状。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电容器电介质层可以具有层叠有第一氧化锆、氧化铝和第二氧化锆的ZAZ结构。板节点可以形成在电容器电介质层上。储存节点和板节点中的每个可以包括含金属材料。
存储元件320可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括选自Te和Se之间的至少一个以作为硫族化物元素。在本发明的另一个实施例中，可变电阻器可以包括过渡金属氧化物。在又一个实施例中，可变电阻器可以是磁性隧道结(MTJ)。
由于掩埋栅电极306包括由高功函数材料形成的第一电极307和由低功函数材料形成的内衬电极308，且内衬电极308被形成为与第一杂质区312和第二杂质区313重叠的事实，所以不仅栅电阻可以减小，而且栅致漏极泄漏(GIDL)也可以减少。
因此，存储器单元的数据保留时间可以增加且半导体器件的刷新特性可以改善。
根据本发明的实施例的晶体管可以集成在晶体管电路中。另外，根据本发明的实施例的晶体管可以被应用于出于各种目的的具有晶体管的集成电路。例如，根据本发明的实施例的晶体管可以被应用于包括IGFET(绝缘栅FET)、HEMT(高电子迁移率晶体管)、功率晶体管、TFT(薄膜晶体管)等的集成电路。
根据本发明的实施例的晶体管和集成电路可以构建在电子器件中。电子器件可以包括存储部分和非存储部分。存储部分可以包括SRAM、DRAM、FLASH、MRAM、ReRAM、STTRAM、FeRAM等。非存储部分可以包括逻辑电路。为了控制存储器件，逻辑电路可以包括感测放大器、解码器、输入/输出电路等。另外，逻辑电路可以包括除了存储器之外的各种集成电路(IC)。例如，逻辑电路可以包括微处理器、移动设备的应用处理器等。此外，非存储部分包括诸如与非(NAND)门的逻辑门、用于显示设备的驱动器IC、诸如电源管理IC(PMIC)的电源半导体器件等。电子器件可以包括计算系统、图像传感器、照相机、移动设备、显示设备、传感器、医疗器械、光电设备、射频识别(RFID)、光伏电池、用于汽车的半导体器件、用于有轨电车的半导体器件、用于飞机的半导体器件等。
现在将描述包括根据本发明的实施例的晶体管的各种应用实例。
图9A至图9C是说明包括根据本发明的实施例的晶体管的集成电路的各种应用实例的图。
图9A中所示的集成电路400包括多个高压晶体管401和多个低压晶体管402。
图9B中所示的集成电路500包括多个逻辑晶体管501和多个非逻辑晶体管502。
图9C中所示的集成电路600包括用于存储器件的晶体管601和用于非存储器件的晶体管602。
上述高压晶体管401、低压晶体管402、逻辑晶体管501、非逻辑晶体管502、用于存储器件的晶体管601和用于非存储器件的晶体管602可以包括根据本发明的实施例的掩埋栅型晶体管。包括在集成电路400、500和600中的掩埋栅型晶体管包括形成在沟槽中的掩埋栅电极。掩埋栅电极包括双功函数掩埋栅电极。掩埋栅电极包括高功函数的第一电极、低功函数的内衬电极、低电阻的第二电极、以及在内衬电极和第二电极之间的阻挡层。内衬电极与源极区和漏极区重叠，且因此改善了栅致漏极泄漏(GIDL)特性。
因此，可以改善集成电路400、500和600的性能。
图10是说明包括根据本发明的实施例的晶体管的电子器件的图。
参见图10，电子器件700包括多个晶体管。电子器件700可以包括多个PMOSFET701、多个NMOSFET 702和多个CMOSFET 703。PMOSFET 701、NMOSFET 702和CMOSFET 703晶体管中的至少一个可以包括根据本发明的实施例的掩埋栅型晶体管。包括在电子器件700中的掩埋栅型晶体管包括形成在沟槽中的掩埋栅电极。掩埋栅电极包括双功函数掩埋栅电极。掩埋栅电极包括高功函数的第一电极、低功函数的内衬电极、低电阻的第二电极、以及在内衬电极和第二电极之间的阻挡层。内衬电极与源极区和漏极区重叠，且因此改善了栅致漏极泄漏(GIDL)特性。因此，电子器件700可以按比例缩小，且以高速操作。
从以上描述显而易见的是，根据本发明的实施例，由于低功函数材料形成在金属栅电极和源极区/漏极区之间，所以电流驱动能力可以改善且栅致漏极泄漏(GIDL)可以减少。
另外，根据本发明的实施例，由于阻挡层形成在金属栅电极和低功函数材料之间，所以可以防止金属栅电极和低功函数材料的反应，从而抑制低功函数材料的功函数变化和接触电阻增加。
此外，根据本发明的实施例，可以通过高功函数材料来降低沟道剂量。
根据本发明的实施例，由于利用高功函数材料和低功函数材料形成掩埋栅电极以这种方式使得低功函数材料与源极区/漏极区重叠的事实，所以不仅栅电阻可以降低，而且栅致漏极泄漏(GIDL)可以减少。
尽管已出于说明性目的描述了各种实施例，但对本领域中的技术人员显而易见的是，在不脱离所附权利要求所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种晶体管，包括：
源极区和漏极区，其分开地形成在衬底中；
沟槽，其被限定在所述源极区和所述漏极区之间的所述衬底中；以及
栅电极，其形成在所述沟槽中，
其中，所述栅电极包括：
第一电极，其被掩埋在所述沟槽的底部之上；
第二电极，其形成在所述第一电极之上；以及
内衬电极，其具有界面部分和侧面部分，所述界面部分位于所述第一电极和所述第二电极之间，所述侧面部分位于所述第二电极的侧壁上且与所述源极区和所述漏极区重叠。
技术方案2.如技术方案1所述的晶体管，还包括阻挡层，其被设置在所述内衬电极和所述第二电极之间。
技术方案3.如技术方案1所述的晶体管，其中，所述第一电极包括具有第一功函数的材料，而所述内衬电极包括具有比所述第一功函数更低的第二功函数的材料。
技术方案4.如技术方案1所述的晶体管，其中，所述第一电极包括具有比硅的中间能隙功函数更高的第一功函数的材料，而所述内衬电极包括具有比所述硅的中间能隙功函数更低的第二功函数的材料。
技术方案5.如技术方案1所述的晶体管，其中，所述第一电极和所述第二电极包括含金属材料，而所述内衬电极包括具有比所述第一电极更低的功函数的非金属材料。
技术方案6.如技术方案1所述的晶体管，其中，所述第一电极包括具有第一功函数的金属氮化物，而所述内衬电极包括具有比所述第一功函数更低的第二功函数的多晶硅。
技术方案7.如技术方案1所述的晶体管，其中，所述第一电极包括氮化钛，而所述内衬电极包括掺杂有具有比氮化钛更低的功函数的N型杂质的多晶硅。
技术方案8.如技术方案2所述的晶体管，其中，所述第二电极包括具有比所述第一电极、所述阻挡层和所述内衬电极更低的电阻率的材料。
技术方案9.如技术方案1所述的晶体管，
其中，所述栅电极位于比所述衬底的顶表面更低的水平处，以及
其中，所述晶体管还包括：
覆盖层，其在所述栅电极之上；以及
栅电介质层，其在所述栅电极和所述沟槽的表面之间。
技术方案10.如技术方案1所述的晶体管，还包括：
隔离层，其形成在衬底中以限定有源区，
其中，所述源极区和所述漏极区形成在所述有源区中且彼此分开，以及
其中，所述沟槽被限定在所述源极区和所述漏极区之间的所述有源区中，且延伸至所述隔离层中。
技术方案11.如技术方案10所述的晶体管，还包括：
鳍区，其形成在所述有源区中所述沟槽之下，
其中，所述栅电极覆盖所述鳍区，且被设置在所述沟槽中，以及包括在所述栅电极中的所述第一电极覆盖所述鳍区的顶部和侧壁，且被掩埋在所述沟槽之下。
技术方案12.一种存储器件，包括：
掩埋栅型晶体管，其包括位于限定在衬底的沟槽中的栅电极，以及形成在所述衬底中且通过所述沟槽彼此分开的源极区和漏极区；
存储元件，其与所述源极区和所述漏极区中的任何一个区连接；
位线，其与所述源极区和所述漏极区中的另一个区连接，
其中，所述栅电极包括：
第一基于金属的电极，其被掩埋在所述沟槽的底部之上；
第二基于金属的电极，其形成在所述第一基于金属的电极之上；
内衬多晶硅电极，其具有界面部分和侧面部分，所述界面部分位于所述第一基于金属的电极和所述第二基于金属的电极之间，而所述侧面部分位于所述第二基于金属的电极的侧壁上且与所述源极区和所述漏极区重叠。
技术方案13.如技术方案12所述的存储器件，还包括阻挡层，其被设置在所述内衬多晶硅电极和所述第二基于金属的电极之间。
技术方案14.如技术方案13所述的存储器件，其中，所述内衬多晶硅电极包括掺杂有N型杂质的多晶硅，而所述第一基于金属的电极包括具有比所述内衬多晶硅电极更高的功函数的金属氮化物。
技术方案15.如技术方案13所述的存储器件，其中，所述第二基于金属的电极包括钨，而所述第一基于金属的电极和所述阻挡层包括氮化钛。
技术方案16.如技术方案13所述的存储器件，其中，所述存储元件包括电容器或可变电阻器。
技术方案17.一种制造晶体管的方法，包括：
在衬底中限定沟槽；
形成具有第一功函数且间隙填充所述沟槽的第一导电层；
从所述衬底的顶表面去除所述第一导电层以形成部分地间隙填充所述沟槽的第一电极；
在所述第一电极的顶表面、所述沟槽的侧壁和所述衬底的所述顶表面上形成具有比所述第一功函数更低的第二功函数的第二导电层；
在所述第二导电层之上形成阻挡层；
在所述阻挡层之上形成低电阻层以间隙填充所述沟槽；
从所述衬底的所述顶表面去除所述低电阻层、所述阻挡层和所述第二导电层以形成第二电极和内衬电极；以及
在所述衬底中形成源极区和漏极区，所述源极区和所述漏极区通过所述沟槽彼此分开且具有与所述内衬电极重叠的深度。
技术方案18.如技术方案17所述的方法，还包括：
在限定所述沟槽之前，在限定有源区的所述衬底中形成隔离层。
技术方案19.如技术方案18所述的方法，还包括：
在形成所述第一导电层之前，通过在所述沟槽的底部上将所述隔离层凹陷来形成鳍区。
技术方案20.如技术方案17所述的方法，其中，所述第一导电层包括具有比硅的中间能隙功函数更高的功函数的材料，而所述第二导电层包括具有比硅的中间能隙功函数更低的功函数的材料。
技术方案21.如技术方案20所述的方法，其中，所述第一导电层包括金属氮化物。
技术方案22.如技术方案20所述的方法，其中，所述第二导电层包括掺杂有N型杂质的多晶硅。
技术方案23.如技术方案17所述的方法，其中，所述阻挡层和所述第一导电层包括氮化钛，而所述低电阻层包括钨。

Claims (10)

1.一种晶体管，包括：
源极区和漏极区，其分开地形成在衬底中；
沟槽，其被限定在所述源极区和所述漏极区之间的所述衬底中；以及
栅电极，其形成在所述沟槽中，
其中，所述栅电极包括：
第一电极，其被掩埋在所述沟槽的底部之上；
第二电极，其形成在所述第一电极之上；以及
内衬电极，其具有界面部分和侧面部分，所述界面部分位于所述第一电极和所述第二电极之间，所述侧面部分位于所述第二电极的侧壁上且与所述源极区和所述漏极区重叠。
2.如权利要求1所述的晶体管，还包括阻挡层，其被设置在所述内衬电极和所述第二电极之间。
3.如权利要求1所述的晶体管，其中，所述第一电极包括具有第一功函数的材料，而所述内衬电极包括具有比所述第一功函数更低的第二功函数的材料。
4.如权利要求1所述的晶体管，其中，所述第一电极包括具有比硅的中间能隙功函数更高的第一功函数的材料，而所述内衬电极包括具有比所述硅的中间能隙功函数更低的第二功函数的材料。
5.如权利要求1所述的晶体管，其中，所述第一电极和所述第二电极包括含金属材料，而所述内衬电极包括具有比所述第一电极更低的功函数的非金属材料。
6.如权利要求1所述的晶体管，其中，所述第一电极包括具有第一功函数的金属氮化物，而所述内衬电极包括具有比所述第一功函数更低的第二功函数的多晶硅。
7.如权利要求1所述的晶体管，其中，所述第一电极包括氮化钛，而所述内衬电极包括掺杂有具有比氮化钛更低的功函数的N型杂质的多晶硅。
8.如权利要求2所述的晶体管，其中，所述第二电极包括具有比所述第一电极、所述阻挡层和所述内衬电极更低的电阻率的材料。
9.一种存储器件，包括：
掩埋栅型晶体管，其包括位于限定在衬底的沟槽中的栅电极，以及形成在所述衬底中且通过所述沟槽彼此分开的源极区和漏极区；
存储元件，其与所述源极区和所述漏极区中的任何一个区连接；
位线，其与所述源极区和所述漏极区中的另一个区连接，
其中，所述栅电极包括：
第一基于金属的电极，其被掩埋在所述沟槽的底部之上；
第二基于金属的电极，其形成在所述第一基于金属的电极之上；
内衬多晶硅电极，其具有界面部分和侧面部分，所述界面部分位于所述第一基于金属的电极和所述第二基于金属的电极之间，而所述侧面部分位于所述第二基于金属的电极的侧壁上且与所述源极区和所述漏极区重叠。
10.一种制造晶体管的方法，包括：
在衬底中限定沟槽；
形成具有第一功函数且间隙填充所述沟槽的第一导电层；
从所述衬底的顶表面去除所述第一导电层以形成部分地间隙填充所述沟槽的第一电极；
在所述第一电极的顶表面、所述沟槽的侧壁和所述衬底的所述顶表面上形成具有比所述第一功函数更低的第二功函数的第二导电层；
在所述第二导电层之上形成阻挡层；
在所述阻挡层之上形成低电阻层以间隙填充所述沟槽；
从所述衬底的所述顶表面去除所述低电阻层、所述阻挡层和所述第二导电层以形成第二电极和内衬电极；以及
在所述衬底中形成源极区和漏极区，所述源极区和所述漏极区通过所述沟槽彼此分开且具有与所述内衬电极重叠的深度。
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