CN109285835B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件包括限定衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本专利申请要求于2017年7月21日向韩国知识产权局提交的韩国专利申请第10-2017-0092879号的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的示例性实施例涉及半导体存储器件，并且更具体地涉及制造该半导体存储器件的方法。
背景技术
半导体器件广泛用于电子工业中。半导体器件可以具有相对小的尺寸、多功能特性和/或相对低的制造成本。半导体器件可以被分类成以下各类中的任一类：存储逻辑数据的半导体存储器件，处理逻辑数据的半导体逻辑器件以及既具有半导体存储器件的功能又具有半导体逻辑器件的功能的混合半导体器件。
相对高速和相对低电压的半导体器件可以满足包括半导体器件的电子设备的期望特性(例如，高速和/或低功耗)。半导体器件可以相对高度集成。半导体器件的可靠性可能由于半导体器件的相对高的集成密度而降低。
发明内容
本发明构思的示例性实施例提供了一种具有增加的导电特性的半导体存储器件及其制造方法。
根据本发明构思的示例性实施例，一种半导体存储器件包括限定了衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且每条所述栅极线均被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
根据本发明构思的示例性实施例，一种半导体存储器件包括衬底，所述衬底包括限定了沿第一方向排列的有源区域的分隔构件。栅极线各自被埋入形成在所述衬底的上部中的沟槽中。所述栅极线在与所述第一方向相交的第二方向上与所述有源区域相交，以将所述有源区域分成第一掺杂剂注入区域和第二掺杂剂注入区域。位线设置在所述栅极线上，并且在与所述第一方向和所述第二方向均相交的第三方向上延伸以与所述栅极线相交。每条所述栅极线包括沿着所述沟槽的底表面和侧壁形成的第一扩散层和第二扩散层。功函数调整层设置在所述第一扩散层与所述第二扩散层之间。导电层在所述第二扩散层上。所述第一扩散层、所述第二扩散层和所述功函数调整层包括金属氮化物。所述功函数调整层掺杂有与所述金属氮化物的金属元素不同的功函数调整元素。
根据本发明构思的示例性实施例，一种制造半导体存储器件的方法包括：在衬底中形成限定了有源区域的分隔构件，以及形成与所述有源区域相交并且埋入所述衬底中的栅极线。形成所述栅极线包括在所述衬底中形成与所述有源区域相交的沟槽。形成所述栅极线包括形成填充每个所述沟槽的下部的下电极结构。形成所述栅极线包括在每个所述沟槽的侧壁和底表面上依次形成源层和第一扩散层，所述源层包括功函数调整元素。形成所述栅极线包括在所述第一扩散层上形成导电层。形成所述栅极线包括通过使来自所述源层的所述功函数调整元素扩散到所述第一扩散层的至少一部分中来形成功函数调整层，所述功函数调整层的功函数低于所述第一扩散层的功函数。
根据本发明构思的示例性实施例，一种半导体存储器件包括：衬底，所述衬底包括多个有源区域；栅极线，所述栅极线位于所述有源区域中，其中，每条所述栅极线设置在形成在所述衬底中的沟槽中，其中，每条所述栅极线包括下电极结构和设置在所述下电极结构上的上电极结构；以及间隙，所述间隙形成在所述下电极结构与所述上电极结构之间。所述上电极结构包括：源层，所述源层基本上覆盖所述沟槽的侧壁，并且包括功函数调整元素；导电层，所述导电层在所述源层上；以及功函数调整层，所述功函数调整层设置在所述源层与所述导电层之间，其中，所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
附图说明
参照附图，通过详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更加明显，其中：
图1是例示了根据本发明构思的示例性实施例的半导体存储器件的平面图。
图2A和图2B分别是沿着图1的线I-I'和II-II'截取的截面图，例示了根据本发明构思的示例性实施例的半导体存储器件。
图3至图5是对应于图2A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的半导体存储器件。
图6A和图6B分别是沿着图1的线I-I'和II-II'截取的截面图，例示了根据本发明构思的示例性实施例的半导体存储器件。
图7和图8是对应于图6A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的半导体存储器件。
图9A、图10A、图11A、图12A、图13A、图14A和15A是沿着图1的线I-I'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
图9B、图10B、图11B、图12B、图13B、图14B和图15B是沿着图1的线II-II'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
图12C是图12A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
图13C和图13D是图13A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
图16A、图17A和图18A是沿着图1的线I-I'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
图16B、图17B和图18B是沿着图1的线II-II'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
图16C和图17C分别是图16A和图17A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
具体实施方式
下面将参照附图更详细地描述本发明构思的示例性实施例。在这方面，本发明构思可以具有不同的形式，并且不应当被解释为限于本文所描述的本发明构思的示例性实施例。贯穿说明书和附图，相同的附图标记可以指代相同的元件。
图1是例示了根据本发明构思的示例性实施例的半导体存储器件的平面图。图2A和图2B分别是沿着图1的线I-I'和II-II'截取的截面图，例示了根据本发明构思的示例性实施例的半导体存储器件。图2A是沿着图1的线I-I'截取的截面图，图2B是沿着图1的线II-II'截取的截面图。图3至图5是例示了根据本发明构思的一些实施例的半导体存储器件的视图。图3至图5是对应于图2A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的半导体存储器件。
参照图1、图2A和图2B，分隔构件101可以设置在衬底100中。分隔构件101可以限定有源区域105。衬底100可以包括半导体衬底。例如，半导体衬底可以是硅衬底、锗衬底或硅锗衬底。每个有源区域105在平面图中可以具有条形(例如，基本上矩形)的形状，并且可以具有平行于第三方向S的长轴，第三方向S与第一方向X以及与第一方向X相交的第二方向Y均相交。第四方向Z垂直于第一至第三方向X、Y和S。图2A例示了Z-S截面，图2B例示了Z-Y截面。
在平面图中与有源区域105相交的多条栅极线200可以设置在衬底100中。栅极线200可以是字线。栅极线200可以沿第二方向Y延伸并且可以沿第一方向X排列。栅极线200可以是埋入衬底100中的栅极线。例如，每条栅极线200可以设置在形成在衬底100中延伸以与有源区域105相交的一个沟槽120中。每条栅极线200可以包括下电极结构G1和上电极结构G2。下电极结构G1的功函数可以高于上电极结构G2的功函数。
参照图2A、图2B和图3，下电极结构G1可以设置在沟槽120的下部。下电极结构G1可以包括导电材料。例如，导电材料可以包括掺杂的半导体材料(例如，掺杂的硅(Si)或掺杂的锗(Ge))、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨(W)、钛(Ti)或钽(Ta))或金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。下电极结构G1可以包括电阻率比上电极结构G2的电阻率低的金属。上电极结构G2可以与下电极结构G1直接接触。
上电极结构G2可以设置在下电极结构G1上并且可以填充沟槽120的一部分。上电极结构G2的顶表面可以设置在比衬底100的顶表面更低的水平高度处。上电极结构G2可以包括源层220、功函数调整层235和导电层250。
源层220可以共形地覆盖衬底100的沟槽120的至少一部分。例如，源层220可以覆盖沟槽120的侧壁的至少一部分和沟槽120的底表面(例如，下电极结构G1的顶表面)。源层220的截面可以具有U形。源层220可以包括功函数调整元素或者功函数调整元素的化合物(例如，氧化物或氮化物)。功函数调整元素被定义为能够改变或调整金属或金属氮化物的功函数的元素。例如，功函数调整元素可以包括诸如镧(La)、锶(Sr)、锑(Sb)、钇(Y)、铝(Al)、钽(Ta)、铪(Hf)、铱(Ir)、锆(Zr)或镁(Mg)的金属。然而，功函数调整元素不限于此。作为示例，源层220可以暴露沟槽120的底表面(例如，下电极结构G1的上表面的至少一部分)。以下将作为示例来描述覆盖沟槽120的底表面的源层220。
功函数调整层235可以设置在源层220上。功函数调整层235可以与源层220直接接触。功函数调整层235可以共形地覆盖源层220的内侧壁。功函数调整层235的截面可以具有U形。功函数调整层235可以包括掺杂有功函数调整元素的金属材料或掺杂有功函数调整元素的金属材料的氮化物。金属材料可以包括不同于功函数调整元素的金属元素。例如，金属材料可以包括诸如钛(Ti)或钨(W)的金属元素。掺杂有功函数调整元素的功函数调整层235的功函数可以低于它未掺杂功函数调整元素时的功函数。功函数调整层235的功函数可以低于下电极结构G1的功函数。
导电层250可以设置在功函数调整层235上。导电层250可以与功函数调整层235直接接触。导电层250可以至少部分地填充沟槽120的在功函数调整层235上的部分。例如，导电层250可以填充由功函数调整层235围绕的内部空间。导电层250可以通过功函数调整层235而与源层220间隔开。导电层250的电阻可以低于功函数调整层235的电阻。导电层250可以包括相对较低电阻的材料。例如，导电层250可以包括金属(例如，钨(W)、钛(Ti)或钽(Ta))或导电金属氮化物(例如，氮化钨(WN))。导电层250的功函数可以高于功函数调整层235的功函数。
源层220的顶表面、功函数调整层235的顶表面和导电层250的顶表面可以设置在同一水平高度上。源层220的顶表面、功函数调整层235的顶表面和导电层250的顶表面可以设置在比衬底100的顶表面低的水平高度上。
栅极绝缘图案210可以设置在栅极线200与有源区域105之间，并且还可以设置在分隔构件101与栅极线200之间。根据本发明构思的示例性实施例，栅极绝缘图案210的与上电极结构G2相邻的部分210a可以突出到沟槽120中(参见，例如，图3)。例如，栅极绝缘图案210的部分210a可以朝向下电极结构G1上的导电层250横向突出。栅极绝缘图案210可以包括氧化物、氮化物和/或氮氧化物。
在本发明构思的一个示例性实施例中，上电极结构G2和下电极结构G1可以彼此间隔开。间隙221可以形成在源层220与下电极结构G1之间(参见，例如，图4)。间隙221可以被源层220、栅极绝缘图案210(例如，栅极绝缘图案210的部分210a)和下电极结构G1围绕，并且因此可以被密封。间隙221可以基本上用氧或氮(例如，气态的氧或氮)填充。
在本发明构思的一个示例性实施例中，半导体存储器件可以包括包含了多个有源区域105的衬底100。栅极线200可以位于在衬底100中形成的沟槽120中。每条栅极线200可以包括下电极结构G1和设置在下电极结构G1上的上电极结构G2。上电极结构G2可以包括源层220，源层220基本上覆盖沟槽120的侧壁并且包括功函数调整元素。导电层250可以位于源层220上方。功函数调整层235可以设置在源层220与导电层250之间。功函数调整层235可以包括与源层220的材料不同的材料，并且可以掺杂有功函数调整元素。间隙221可以形成在下电极结构G1与上电极结构G2之间。
在本发明构思的一个示例性实施例中，扩散层230可以布置在源层220与导电层250之间。扩散层230可以将源层220与导电层250彼此分隔开(参见，例如，图5)。作为示例，扩散层230的第一侧可以与导电层250直接接触，并且扩散层230的第二侧可以与功函数调整层235直接接触。在本发明构思的一个示例性实施例中，扩散层230可以设置在功函数调整层235与导电层250之间。扩散层230可以包括与功函数调整层235相同的金属材料或与功函数调整层235相同的金属材料的氮化物，但是扩散层230不需要掺杂有功函数调整元素。在本发明构思的一个示例性实施例中，不需要提供扩散层230。
再次参照图1、图2A和图2B，第一覆盖图案260可以设置在栅极线200上。第一覆盖图案260的顶表面可以与衬底100的顶表面共面。第一覆盖图案260可以包括氧化硅层、氮化硅层和/或氮氧化硅层。在本发明构思的一个示例性实施例中，第一覆盖图案260的底表面可以与栅极绝缘图案210的顶表面直接接触，并且第一覆盖图案260的两个侧壁可以与有源区域105和/或分隔构件101直接接触。在本发明构思的一个示例性实施例中，栅极绝缘图案210可以在第一覆盖图案260与有源区域105之间延伸和/或在分隔构件101与第一覆盖图案260之间延伸。在这种情况下，设置在第一覆盖图案260与有源区域105之间的栅极绝缘图案210可以用作减轻或缓冲第一覆盖图案260与有源区域105之间的应力的缓冲器。
第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2可以分别设置在与每条栅极线200的相对的侧壁相邻的每个有源区域105中。第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2可以从衬底100的表面延伸到衬底100中。第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2的导电类型可以与衬底100的导电类型不同。例如，当衬底100是P型时，第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2可以是N型。每个掺杂剂注入区域SD1和SD2可以在与源极区域或漏极区域相对应的位置处。
在根据本发明构思的示例性实施例的半导体存储器件中，具有相对低的功函数的功函数调整层235可以设置在上电极结构G2的导电层250的外部，以减少或最小化所生成的从栅极线200到掺杂剂注入区域SD1和SD2的栅极诱导漏极漏电流(GIDL)。另外，可以通过调整功函数调整层235的掺杂浓度来调整上电极结构G2的功函数。因此，可以实现上电极结构G2的期望的低功函数。
栅极绝缘图案210的与上电极结构G2相邻的部分210a可以朝向上电极结构G2突出。作为示例，栅极绝缘图案210可以在与上电极结构G2相邻的位置处具有相对较厚的宽度，并且因此由栅极线200引起的漏电流可以进一步被减小。
在根据本发明构思的示例性实施例的半导体存储器件中，可以通过减小栅极线200的上电极结构G2中的功函数来减小GIDL。然而，栅极线200的下电极结构G1的功函数不需要减小，并且因此阈值电压可以被保持在相对较高的水平。
再次参照图1、图2A和图2B，第一焊盘310可以设置成连接到第一掺杂剂注入区域SD1，第二焊盘320可以设置成连接到第二掺杂剂注入区域SD2。第一焊盘310和第二焊盘320可以包括诸如掺杂有掺杂剂的多晶硅或金属的导电材料。
第一层间绝缘层400可以设置在焊盘310和320上。第一层间绝缘层400可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。位线510可以设置在第一层间绝缘层400上。位线510可以设置在第二层间绝缘层550中，该第二层间绝缘层550设置在第一层间绝缘层400上。第二层间绝缘层550可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。位线510可以各自连接到直接接触520，该直接接触520穿透第一层间绝缘层400以连接到第一焊盘310。例如，位线510和直接接触520可以包括掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。第二覆盖图案530可以设置在位线510上，并且每条位线510的相对的侧壁可以被绝缘间隔物540覆盖。第二覆盖图案530和绝缘间隔物540可以包括氮化硅层、氧化硅层或氮氧化硅层中的至少一种。
埋入式接触620可以设置在衬底100上。埋入式接触620可以穿透第一层间绝缘层400和第二层间绝缘层550并且可以连接到第二焊盘320。埋入式接触620可以包括诸如掺杂的硅和/或金属的导电材料。数据存储组件可以设置在第二层间绝缘层550上并且可以连接到埋入式接触620。在本发明构思的示例性实施例中，数据存储组件可以是电容器CA。电容器CA可以包括第一电极650、第二电极670以及设置在第一电极650与第二电极670之间的介电层660。第一电极650可以具有带有封闭底端的空心圆柱形。第二电极670可以是通常覆盖第一电极650的公共电极。第一电极650和第二电极670可以包括掺杂的硅、金属或金属化合物中的至少一种。支撑层700可以设置在第二电极670与第二层间绝缘层550之间。支撑层700可以设置在第一电极650的外侧壁上，以抑制或防止第一电极650倾斜。支撑层700可以包括绝缘材料。介电层660可以延伸以设置在支撑层700与第二电极670之间。
图6A和图6B是分别沿着图1的线I-I'和II-II'截取的截面图，例示了根据本发明构思的示例性实施例的半导体存储器件。图7和图8是对应于图6A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的半导体存储器件。作为示例，下面将参照图1更详细地描述半导体存储器件的平面形状；然而，本发明构思的示例性实施例不限于此。
参照图1、图6A和图6B，多条栅极线200可以设置在衬底100中，并且当在平面图中观察时可以与有源区域105相交。栅极线200可以各自设置在衬底100的沟槽120中，该沟槽120延伸以与有源区域105相交。栅极线200的下电极结构G1可以设置在每个沟槽120的下部中。下电极结构G1可以包括导电材料。
栅极线200的上电极结构G2可以设置在下电极结构G1上，以填充沟槽120的一部分。上电极结构G2的顶表面可以设置在比衬底100的顶表面低的水平高度处。上电极结构G2可以包括第一扩散层230、功函数调整层235、第二扩散层240和导电层250。
参照图6A、图6B和图7，第二扩散层240可以共形地覆盖衬底100的沟槽120的至少一部分，并且第一扩散层230可以设置在第二扩散层240上。例如，第二扩散层240可以覆盖沟槽120的侧壁的至少一部分和沟槽120的底表面(例如，下电极结构G1的顶表面)。第一扩散层230和第二扩散层240的截面可以分别具有U形。第一扩散层230和第二扩散层240可以各自包括金属材料或金属材料的氮化物。金属材料可以包括诸如钛或钨的金属元素。
功函数调整层235可以设置在第一扩散层230与第二扩散层240之间。功函数调整层235的截面可以具有U形。功函数调整层235可以包括与第一扩散层230和第二扩散层240相同的金属材料或者金属材料的氮化物。功函数调整层235可以掺杂有功函数调整元素。功函数调整元素可以包括功函数低于金属材料的功函数的金属元素。例如，功函数调整元素可以包括诸如镧、锶、锑、钇、铝、钽、铪、铱、锆或镁的金属。掺杂有功函数调整元素的功函数调整层235的功函数可以低于它未掺杂功函数调整元素时的功函数。功函数调整层235的功函数可以低于下电极结构G1的功函数。
导电层250可以设置在功函数调整层235上。例如，导电层250可以与第一扩散层230直接接触。导电层250可以部分地填充功函数调整层235上的沟槽120。导电层250的电阻可以低于功函数调整层235的电阻。导电层250可以包括相对较低电阻的材料。例如，导电层250可以包括金属(例如，钨、钛或钽)或导电金属氮化物(例如，氮化钨)。导电层250的功函数可以高于功函数调整层235的功函数。
栅极绝缘图案210可以设置在栅极线200与有源区域105之间，并且也可以设置在分隔构件101与栅极线200之间。
在本发明构思的示例性实施例中，源层220可以设置在第二扩散层240与功函数调整层235之间。参照图8，源层220可以将第二扩散层240与功函数调整层235分隔开。源层220可以包括功函数调整元素。例如，源层220可以包括功函数调整元素或功函数调整元素的化合物。参照图8，源层220可以设置在第二扩散层240与功函数调整层235之间。或者，源层220可以设置在第一扩散层230与功函数调整层235之间。在本发明构思的示例性实施例中，不需要提供源层220。
图9A、图10A、图11A、图12A、图13A、图14A和图15A是沿着图1的线I-I'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。图9B、图10B、图11B、图12B、图13B、图14B和图15B是沿着图1的线II-II'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。图12C是图12A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。图13C和图13D是图13A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。图12C对应于图12A的区域“A”，图13C和图13D对应于图13A的区域“A”。
参照图9A和图9B，可以在衬底100中形成分隔构件101以限定有源区域105。例如，可以使用浅沟槽隔离(STI)方法来形成分隔构件101。分隔构件101可以包括氮化硅层、氧化硅层或氮氧化硅层中的至少一种。分隔构件101可以延伸到衬底100中。
可以在衬底100的有源区域105中形成第二掺杂剂注入区域SD2。可以使用离子注入工艺来形成第二掺杂剂注入区域SD2。例如，第二掺杂剂注入区域SD2可以掺杂有N型掺杂剂。
参照图10A和图10B，可以在衬底100上形成掩模图案110。掩模图案110可以形成为具有开口115，该开口115限定了可以形成栅极线(将在下面更详细地描述)的区域。掩模图案110可以是由例如氮化硅形成的硬掩模图案或者光刻胶图案。可以使用掩模图案110作为蚀刻掩模来蚀刻衬底100和分隔构件101，以形成具有沿第二方向Y延伸的线性形状的沟槽120。沟槽120的底表面可以暴露分隔构件101和有源区域105。
在执行蚀刻工艺之后可以去除掩模图案110。例如，当掩模图案110是光刻胶图案时，可以通过灰化工艺来去除掩模图案110。当掩模图案110是由例如氮化硅形成的硬掩模图案时，可以通过使用磷酸的清洁工艺来去除掩模图案110。
参照图11A和图11B，可以在具有沟槽120的衬底100上形成绝缘层215。可以使用热氧化工艺、原子层沉积(ALD)工艺和/或化学气相沉积(CVD)工艺形成绝缘层215。例如，绝缘层215可以包括氧化硅层。
之后，可以在形成了绝缘层215的每个沟槽120的下部中形成下电极结构G1。作为示例，导电材料可以沉积在具有绝缘层215的衬底100的基本上整个顶表面上。此时，导电材料可以基本上填充沟槽120。导电材料的沉积可以使用化学气相沉积(CVD)工艺来执行。导电材料可以包括掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。继而，可以对沉积的导电材料进行蚀刻以形成下电极结构G1。蚀刻工艺可以连续进行，直到导电材料在沟槽120中剩余期望的厚度。
参照图12A、图12B和图12C，可以在衬底100上形成初始源层222。初始源层222可以形成为共形地覆盖下电极结构G1的顶表面和绝缘层215。初始源层222可以使用化学气相沉积(CVD)工艺形成。初始源层222可以包括功函数调整元素或功函数调整元素的化合物。例如，功函数调整元素可以包括诸如镧、锶、锑、钇、铝、钽、铪、铱、锆或镁的金属。
可以在衬底100上形成第一初始扩散层232。第一初始扩散层232可以形成为共形地覆盖初始源层222。第一初始扩散层232可以使用化学气相沉积(CVD)工艺形成。第一初始扩散层232可以包括金属材料或金属材料的氮化物。金属材料可以包括不同于功函数调整元素的金属元素。例如，金属材料可以包括诸如钛或钨的金属元素。
可以在衬底100上形成导电层252。导电层252可以填充沟槽120的剩余部分，并且可以基本上覆盖具有第一初始扩散层232的衬底100的整个顶表面。例如，导电层252可以基本上覆盖第一初始扩散层232的背对初始源层222的整个表面。导电层252可以包括电阻低于第一初始扩散层232的电阻的低电阻材料。例如，导电层252可以包括诸如钨、钛或钽的金属。包括导电材料的导电层252可以形成在包括金属或金属氮化物的第一初始扩散层232上。
参照图13A、图13B和图13C，可以通过用功函数调整元素对第一初始扩散层232进行掺杂，来形成初始功函数调整层237。初始功函数调整层237可以具有比第一初始扩散层232低的有效功函数。例如，初始源层222的功函数调整元素可以扩散到第一初始扩散层232中，以形成初始功函数调整层237。功函数调整元素的扩散可以通过热处理工艺(例如，退火工艺)来执行。初始源层222的功函数调整元素可以通过热处理工艺而沿着图13C的箭头扩散到第一初始扩散层232中。此时，基本上整个第一初始扩散层232可以掺杂有功函数调整元素，并且因此第一初始扩散层232可以被完全形成为或者转变为初始功函数调整层237。因此，在初始源层222的功函数调整元素扩散到第一初始扩散层232中之后，不需要保留第一初始扩散层232。由于初始源层222的功函数调整元素扩散到了第一初始扩散层232中，所以可以减小初始源层222的厚度。
根据本发明构思的一个示例性实施例，当初始源层222包括功函数调整元素的化合物时，功函数调整元素的化合物可以是氧化物或氮化物。在这种情况下，功函数调整元素的化合物可以通过热处理工艺被分解，并且因此功函数调整元素可以扩散到第一初始扩散层232中，并且剩余的氧或氮可以扩散到绝缘层215中。因此，可以增加绝缘层215的与初始源层222直接接触的部分的宽度T2。随着扩散工艺的执行，绝缘层215的与初始源层222直接接触的部分可以沿朝向沟槽120内部的方向逐渐突出。例如，绝缘层215的与初始源层222直接接触的部分的宽度T2可以大于绝缘层215的与下电极结构G1直接接触的另一部分的宽度T1。此时，绝缘层215的与初始源层222直接接触的部分的进入沟槽120中的突出厚度可以等于或小于初始源层222的厚度。
在本发明构思的一个示例性实施例中，通过分解功函数调整元素的化合物而生成的氧或氮可以朝向下电极结构G1扩散。作为示例，参照图13D，通过热处理工艺的分解而生成的功函数调整元素可以扩散到第一初始扩散层232中，并且剩余的氧或氮可以朝向下电极结构G1扩散。氧或氮可以在下电极结构G1与初始源层222之间移动，以在下电极结构G1与初始源层222之间形成间隙221。参照图13A、图13B和图13C，在扩散工艺(例如，热处理工艺)之后，基本上整个第一初始扩散层232可以掺杂有功函数调整元素，并且可以不保留第一初始扩散层232。然而，本发明构思的示例性实施例不限于此。在本发明构思的一个示例性实施例中，第一初级扩散层232的与导电层252相邻的部分不需要掺杂功函数调整元素，而是可以依然保留。在这种情况下，参照图5描述的半导体存储器件可以通过下面将更详细描述的后续过程来制造。
参照图14A和图14B，可以对导电层252、初始功函数调整层237和初始源层222进行蚀刻以在每个沟槽120中形成上电极结构G2。例如，可以对导电层252进行蚀刻以形成导电层250，可以对初始功函数调整层237进行蚀刻以形成功函数调整层235，并且可以对初始源层222进行蚀刻以形成源层220。蚀刻工艺可以连续执行，直到初始源层222、初始功函数调整层237和导电层252在沟槽120中剩余期望的厚度。通过蚀刻工艺形成的源层220、功函数调整层235和导电层250的顶表面可以设置在相同的水平高度处。
之后，可以去除未被上电极结构G2覆盖而被暴露的绝缘层215。因此，栅极绝缘图案210可以形成在有源区域105与电极结构G1和G2之间和/或在分隔构件101与电极结构G1和G2之间。另外，分隔构件101和有源区域105的顶表面可以通过蚀刻工艺而被暴露。
参照图15A和图15B，可以分别在沟槽120中形成第一覆盖图案260。例如，可以在衬底100的基本上整个顶表面上形成覆盖层，然后可以对覆盖层执行平坦化工艺以形成第一覆盖图案260。第一覆盖图案260可以包括氮化硅层、氧化硅层或氮氧化硅层中的至少一种。
在本发明构思的示例性实施例中，参照图13A至图13C描述的功函数调整元素的扩散工艺可以在形成源层220、第一扩散层230和导电层250之后执行。例如，可以对源层220、第一扩散层230和导电层250执行退火工艺。源层220的功函数调整元素可以扩散到第一扩散层230中以形成功函数调整层235。可以通过扩散工艺使基本上整个第一扩散层230掺杂有功函数调整元素，并且在扩散工艺之后不需要保留第一扩散层230。或者，在扩散工艺之后可以保留第一扩散层230的一部分。在本发明构思的示例性实施例中，可以在形成源层220、第一扩散层230和导电层250之后立即执行功函数调整元素的扩散工艺，或者可以在形成源层220、第一扩散层230和导电层250之后在制造半导体存储器件的过程中执行功函数调整元素的扩散工艺。
可以对衬底100执行离子注入工艺以在彼此相邻的两条栅极线200之间的有源区域150中形成第一掺杂剂注入区域SD1。第一掺杂剂注入区域SD1可以具有与第二掺杂剂注入区域SD2相同的导电类型。例如，第一掺杂剂注入区域SD1可以掺杂有N型掺杂剂。衬底100中的第一掺杂剂注入区域SD1可以比第二掺杂剂注入区域SD2更深。
再次参照图2A和图2B，可以在衬底100上形成掺杂有掺杂剂的多晶硅层、掺杂有掺杂剂的单晶硅层或导电层，然后可以将其图案化以形成第一焊盘310和第二焊盘320。第一焊盘310可以连接到第一掺杂剂注入区域SD1，第二焊盘320可以连接到第二掺杂剂注入区域SD2。当第一焊盘310和第二焊盘320包括掺杂有掺杂剂的多晶硅层或单晶硅层时，第一焊盘310和第二焊盘320可以分别掺杂有与第一掺杂剂注入区域SD1和第二掺杂剂注入区域SD2相同类型的掺杂剂。
可以在第一焊盘310和第二焊盘320上形成第一层间绝缘层400。第一层间绝缘层400可以使用化学气相沉积(CVD)工艺形成。第一层间绝缘层400可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。第一层间绝缘层400可以被图案化以形成将形成有直接接触520的接触孔。可以在第一层间绝缘层400上形成导电材料以基本上填充接触孔，并且可以在导电材料上形成覆盖层。例如，导电材料可以包括金属和/或掺杂的半导体材料。例如，覆盖层可以包括氮化硅层、氧化硅层或氮氧化硅层中的至少一种。覆盖层和导电材料可以被图案化以形成位线510和设置在位线510上的第二覆盖图案530。可以在接触孔中形成直接接触520。可以在第一层间绝缘层400上共形地沉积绝缘间隔物层，并且沉积的绝缘间隔物层可以被各向异性地蚀刻，以形成覆盖位线510的侧壁的绝缘间隔物540。绝缘间隔物540可以包括氮化硅层、氧化硅层或氮氧化硅层中的至少一种。
可以在第一层间绝缘层400上形成第二层间绝缘层550，并且可以对第二层间绝缘层550执行平坦化工艺以暴露第二覆盖图案530的顶表面。之后，可以形成埋入式接触620以穿透第二层间绝缘层550和第一层间绝缘层400。埋入式接触620可以连接到第二焊盘320。埋入式接触620可以包括诸如掺杂的硅和/或金属的导电材料。可以在第二层间绝缘层550上形成支撑层700。支撑层700可以包括氧化硅层、氮化硅层或氮氧化硅层。可以使用化学气相沉积(CVD)工艺形成支撑层700。第一电极650可以形成为穿透支撑层700。第一电极650可以连接到埋入式接触620。每个第一电极650可以形成为具有带有封闭底端的空心圆柱形。介电层660可以形成为共形地覆盖第一电极650，并且第二电极670可以形成在介电层660上以通常覆盖第一电极650。因此，可以完成电容器CA。第一电极650和第二电极670可以包括掺杂的硅、金属或金属化合物中的至少一种。因此，可以完成根据本发明构思的示例性实施例的半导体存储器件。
图16A、图17A和图18A是沿着图1的线I-I'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。图16B、图17B和图18B是沿着图1的线II-II'截取的截面图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。图16C和图17C分别是图16A和图17A的区域“A”的放大图，例示了根据本发明构思的示例性实施例的制造半导体存储器件的方法。
参照图16A、图16B和图16C，可以在图11A和图11B的所得到的结构上形成第二初始扩散层242。第二初始扩散层242可以形成为共形地覆盖下电极结构G1和绝缘层215的顶表面。第二初始扩散层242可以包括金属材料或金属材料的氮化物。例如，金属材料可以包括诸如钛或钨的金属元素。
可以在衬底100上形成初始源层222。初始源层222可以形成为共形地覆盖第二初始扩散层242。初始源层222可以包括功函数调整元素或功函数调整元素的化合物。功函数调整元素可以包括功函数低于金属材料的功函数的金属元素。例如，功函数调整元素可以包括诸如镧、锶、锑、钇、铝、钽、铪、铱、锆或镁的金属。
可以在衬底100上形成第一初始扩散层232。第一初始扩散层232可以形成为共形地覆盖初始源层222。第一初始扩散层232可以包括与第二初始扩散层242相同的金属材料或金属材料的氮化物。例如，金属材料可以包括诸如钛或钨的金属元素。
可以在衬底100上形成导电层252。导电层252可以填充沟槽120的剩余部分并且可以基本上覆盖具有第一初始扩散层232的衬底100的整个顶表面。导电层252可以包括电阻低于第一初始扩散层232的电阻的低电阻材料。例如，导电层252可以包括诸如钨、钛或钽的金属。
参照图17A、图17B和图17C，通过用功函数调整元素掺杂第一初始扩散层232和第二初始扩散层242，可以形成初始功函数调整层237。初始功函数调整层237的有效功函数可以比第一初始扩散层232和第二初始扩散层242的有效功函数更低。例如，初始源层222的功函数调整元素可以扩散到第一初始扩散层232的一部分和第二初始扩散层242的一部分中。初始源层222的基本上全部功函数调整元素可以扩散到第一初始扩散层232和第二初始扩散层232中。因此，初始源层222可以被完全消耗并且因此不需要保留。因此，第一初始扩散层232和第二初始扩散层242的掺杂有功函数调整元素的部分可以彼此直接接触以形成初始功函数调整层237。功函数调整元素的扩散可以通过热处理工艺(例如，退火工艺)来执行。
在图17A、图17B和图17C中，初始源层222可以基本上完全消耗，因此不需要保留。然而，本发明构思的示例性实施例不限于此。在本发明构思的一个示例性实施例中，初始源层222不需要被完全消耗，并且初始源层222的一部分可以保留在初始功函数调整层237内。
参照图18A和图18B，可以对导电层252、第一初始扩散层232、初始功函数调整层237和第二初始扩散层242进行蚀刻，以在每个沟槽120中形成上电极结构G2。可以对导电层252进行蚀刻以形成导电层250，并且可以对第二初始扩散层242进行蚀刻以形成第二扩散层240。可以对初始功函数调整层237进行蚀刻以形成功函数调整层235，并且可以对第一初始扩散层232进行蚀刻以形成第一扩散层230。可以去除未被上电极结构G2覆盖而被暴露的绝缘层215。可以在沟槽120中形成第一覆盖图案260。
之后，可以对图18A和图18B所得到的结构执行上面参照图2A和图2B所描述的过程，以完成根据本发明构思的示例性实施例的半导体存储器件。
根据本发明构思的示例性实施例，可以减少或最小化可能生成的从栅极线到掺杂剂注入区域的栅极诱导漏极漏电流(GIDL)。
另外，根据本发明构思的示例性实施例，不需要减小下电极结构的功函数，并且因此阈值电压可以被保持在相对较高的水平。
虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (22)

1.一种半导体存储器件，包括：
分隔构件，所述分隔构件限定衬底的有源区域；以及
栅极线，所述栅极线与所述有源区域相交，并且每条所述栅极线被埋入在所述衬底中形成的沟槽中，
其中，每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构，
其中，所述上电极结构包括：
源层，所述源层基本上覆盖所述沟槽的侧壁，并且包括功函数调整元素；
导电层，所述导电层在所述源层上；以及
功函数调整层，所述功函数调整层设置在所述源层与所述导电层之间，
其中，所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
2.根据权利要求1所述的半导体存储器件，其中，所述下电极结构的功函数比所述上电极结构的功函数高。
3.根据权利要求1所述的半导体存储器件，其中，所述源层与所述导电层被所述功函数调整层彼此间隔开。
4.根据权利要求3所述的半导体存储器件，其中，所述功函数调整层共形地覆盖所述源层的内侧壁。
5.根据权利要求1所述的半导体存储器件，还包括：
栅极绝缘图案，所述栅极绝缘图案在所述沟槽的所述侧壁上，其中，所述栅极绝缘图案将所述栅极线与所述衬底分隔开，并且
其中，所述栅极绝缘图案的与所述上电极结构相邻的部分朝向所述导电层横向突出。
6.根据权利要求1所述的半导体存储器件，其中，所述源层在所述下电极结构与所述导电层之间延伸，以覆盖所述下电极结构的顶表面。
7.根据权利要求6所述的半导体存储器件，其中，所述源层和所述下电极结构之间设置有间隙，并且
其中，所述间隙基本上被氧或氮填充。
8.根据权利要求1所述的半导体存储器件，其中，所述功函数调整层包括金属或金属氮化物，并且
其中，所述功函数调整元素包括镧。
9.根据权利要求1所述的半导体存储器件，还包括：
扩散层，所述扩散层设置在所述功函数调整层与所述导电层之间，
其中，所述扩散层包括与所述功函数调整层相同的材料。
10.根据权利要求1所述的半导体存储器件，还包括：
掺杂剂注入区域，所述掺杂剂注入区域设置在所述有源区域中，所述掺杂剂注入区域包括第一掺杂剂注入区域和第二掺杂剂注入区域，所述第一掺杂剂注入区域设置在所述栅极线之间的有源区域中，所述第二掺杂剂注入区域设置在所述分隔构件与所述栅极线之间的有源区域中；
位线，所述位线设置在所述衬底上，并且连接到所述第一掺杂剂注入区域；以及
电容器，所述电容器设置在所述衬底上，并且连接到所述第二掺杂剂注入区域。
11.一种半导体存储器件，包括：
衬底，所述衬底包括限定了沿第一方向排列的有源区域的分隔构件；
栅极线，每条所述栅极线埋入在所述衬底的上部形成的沟槽中，所述栅极线在与所述第一方向相交的第二方向上与所述有源区域相交，以将所述有源区域分成第一掺杂剂注入区域和第二掺杂剂注入区域；以及
位线，所述位线设置在所述栅极线上，并且在与所述第一方向和所述第二方向均相交的第三方向上延伸，以与所述栅极线相交，
其中，每条所述栅极线包括：
第一扩散层和第二扩散层，所述第一扩散层和所述第二扩散层沿着所述沟槽的底表面和侧壁形成；
功函数调整层，所述功函数调整层设置在所述第一扩散层与所述第二扩散层之间；以及
导电层，所述导电层在所述第二扩散层上，
其中，所述第一扩散层、所述第二扩散层和所述功函数调整层包括金属氮化物，并且
其中，所述功函数调整层掺杂有与所述金属氮化物的金属元素不同的功函数调整元素。
12.根据权利要求11所述的半导体存储器件，其中，所述功函数调整层的功函数低于所述第一扩散层的功函数和所述第二扩散层的功函数。
13.根据权利要求11所述的半导体存储器件，还包括：
源层，所述源层设置在所述第一扩散层与所述功函数调整层之间，或者所述第二扩散层与所述功函数调整层之间。
14.根据权利要求13所述的半导体存储器件，其中，所述源层包括所述功函数调整层的所述功函数调整元素。
15.一种制造半导体存储器件的方法，所述方法包括：
在衬底中形成限定了有源区域的分隔构件；以及
形成与所述有源区域相交并且埋入所述衬底中的栅极线，
其中，形成所述栅极线包括：
在所述衬底中形成与所述有源区域相交的沟槽；
形成基本上填充每个所述沟槽的下部的下电极结构；
在每个所述沟槽的侧壁和底表面依次形成源层和第一扩散层，所述源层包括功函数调整元素；
在所述第一扩散层上形成导电层；以及
通过使所述功函数调整元素从所述源层扩散到所述第一扩散层的至少一部分中，形成功函数比所述第一扩散层的功函数低的功函数调整层。
16.根据权利要求15所述的方法，其中，在形成所述功函数调整层之后保留所述第一扩散层的一部分。
17.根据权利要求15所述的方法，其中，通过退火工艺来进行所述功函数调整元素的扩散。
18.根据权利要求15所述的方法，还包括：
在形成所述下电极结构之前，在每个所述沟槽的所述侧壁和所述底表面上形成栅极绝缘图案，
其中，在所述功函数调整层的形成过程中，所述栅极绝缘图案的与所述源层直接接触的部分在所述下电极结构上横向突出。
19.根据权利要求18所述的方法，其中，所述源层形成在所述第一扩散层与每个所述沟槽的侧壁之间。
20.根据权利要求15所述的方法，还包括：
在形成所述源层之前，在每个所述沟槽的侧壁上形成第二扩散层。
21.一种半导体存储器件，包括：
衬底，所述衬底包括多个有源区域；
栅极线，所述栅极线位于所述有源区域中，其中，每条所述栅极线设置在形成在所述衬底中的沟槽中，
其中，每条所述栅极线包括下电极结构和设置在所述下电极结构上的上电极结构，
其中，所述上电极结构包括：
源层，所述源层基本上覆盖所述沟槽的侧壁，并且包括功函数调整元素；
导电层，所述导电层在所述源层上；以及
功函数调整层，所述功函数调整层设置在所述源层与所述导电层之间，
其中，所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素；以及
间隙，所述间隙形成在所述下电极结构与所述上电极结构之间。
22.根据权利要求21所述的半导体存储器件，其中，所述间隙基本上被氮或氧填充。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279732B1 (ko) 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102657070B1 (ko) * 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
TWI678794B (zh) * 2019-02-01 2019-12-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
US11211491B2 (en) * 2019-07-24 2021-12-28 Nanya Technology Corporation Semiconductor memory structure having drain stressor, source stressor and buried gate and method of manufacturing the same
US11315930B2 (en) * 2020-02-14 2022-04-26 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
US11264390B2 (en) * 2020-04-16 2022-03-01 Nanya Technology Corporation Semiconductor memory device with air gaps between conductive features and method for preparing the same
KR20220033587A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 소자
CN114695269B (zh) * 2020-12-30 2024-07-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US11424360B1 (en) * 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
CN113540092B (zh) * 2021-07-14 2024-03-15 芯盟科技有限公司 半导体结构及其形成方法
US11895830B2 (en) * 2021-12-03 2024-02-06 Nanya Technology Corporation Method for manufacturing semiconductor device

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103077947A (zh) * 2011-10-26 2013-05-01 中国科学院微电子研究所 具有双金属栅的cmos器件及其制造方法
CN103545191A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件
JP2015060867A (ja) * 2013-09-17 2015-03-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法
CN105304710A (zh) * 2014-05-29 2016-02-03 爱思开海力士有限公司 双功函数掩埋栅型晶体管、形成方法和包括其的电子器件
CN105702714A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件及其制造方法
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件
CN105990445A (zh) * 2015-03-23 2016-10-05 三星电子株式会社 半导体器件及其制造方法
CN106067482A (zh) * 2015-04-22 2016-11-02 爱思开海力士有限公司 具有埋栅结构的半导体器件及制造其的方法
CN106935650A (zh) * 2015-10-28 2017-07-07 爱思开海力士有限公司 半导体器件及其制造方法、存储单元和电子设备

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110437B1 (ko) * 2010-01-25 2012-02-24 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101194973B1 (ko) 2010-04-27 2012-10-25 에스케이하이닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
KR101853316B1 (ko) 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
KR20140006204A (ko) * 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101913765B1 (ko) 2012-09-14 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8778789B2 (en) 2012-11-30 2014-07-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
KR102008318B1 (ko) 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140106903A (ko) * 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
KR102056582B1 (ko) 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20150040544A (ko) * 2013-10-07 2015-04-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6304485B2 (ja) 2014-02-25 2018-04-04 セイコーエプソン株式会社 液体吐出装置、媒体の平坦化方法
KR102156643B1 (ko) * 2014-05-14 2020-09-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102295641B1 (ko) 2015-03-02 2021-08-27 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102230196B1 (ko) 2015-04-23 2021-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102389819B1 (ko) * 2015-06-17 2022-04-22 삼성전자주식회사 반도체 소자의 제조 방법
KR102381342B1 (ko) 2015-09-18 2022-03-31 삼성전자주식회사 게이트를 갖는 반도체 소자의 형성 방법
KR102481478B1 (ko) 2016-06-16 2022-12-26 삼성전자 주식회사 반도체 장치들 및 그 형성 방법
KR102279732B1 (ko) 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103077947A (zh) * 2011-10-26 2013-05-01 中国科学院微电子研究所 具有双金属栅的cmos器件及其制造方法
CN103545191A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件
JP2015060867A (ja) * 2013-09-17 2015-03-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法
CN105304710A (zh) * 2014-05-29 2016-02-03 爱思开海力士有限公司 双功函数掩埋栅型晶体管、形成方法和包括其的电子器件
CN105702714A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件及其制造方法
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件
CN105990445A (zh) * 2015-03-23 2016-10-05 三星电子株式会社 半导体器件及其制造方法
CN106067482A (zh) * 2015-04-22 2016-11-02 爱思开海力士有限公司 具有埋栅结构的半导体器件及制造其的方法
CN106935650A (zh) * 2015-10-28 2017-07-07 爱思开海力士有限公司 半导体器件及其制造方法、存储单元和电子设备

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