KR102426665B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판에 형성된 게이트 트렌치의 내부 표면을 덮는 게이트 유전막과, 상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하는 게이트 구조체와, 상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮는 절연 캡핑 패턴을 포함하고, 상기 게이트 구조체는 제1 일함수를 가지는 하부 게이트 라인과, 상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과, 상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과, 상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재된 제2 블로킹 막을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 매립된 워드 라인을 가지는 집적회로 소자에 관한 것이다.
복수의 워드 라인이 기판 내에 매립된 매립 채널 어레이 트랜지스터 (buried channel array transistor: BCAT)을 구성하는 집적회로 소자의 집적도가 증가함에 따라, 복수의 워드 라인의 피치가 점차 감소되고 게이트 유도 드레인 누설전류 (gate induced drain leakage: GIDL)가 증가되어 집적회로 소자의 리프레쉬 특성에 악영향을 미칠 수 있다. 이에 따라, GIDL 전류를 억제하고 게이트 전극의 문턱 전압을 정밀하게 제어하기 위하여 게이트 전극의 구성 물질로서 서로 다른 일함수를 가지는 이종의 물질들을 채용하는 기술이 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 BCAT을 포함하는 집적회로 소자에서 게이트 전극을 구성하는 이종의 물질들 각각의 일함수를 일정하게 유지함으로써 전기적 특성이 열화되는 것을 억제하고 GIDL 전류를 억제하여 전기적 특성을 향상시킬 수 있는 새로운 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 게이트 트렌치가 형성된 기판과, 상기 게이트 트렌치의 내부 표면을 덮는 게이트 유전막과, 상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하는 게이트 구조체와, 상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮는 절연 캡핑 패턴을 포함하고, 상기 게이트 구조체는 제1 일함수를 가지는 하부 게이트 라인과, 상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과, 상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과, 상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재된 제2 블로킹 막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 소자 분리막에 의해 한정되는 활성 영역과, 상기 활성 영역을 가로질러 연장되는 라인 형상의 게이트 트렌치를 포함하는 기판과, 상기 게이트 트렌치 내에서 상기 활성 영역 및 상기 소자 분리막에 접하는 게이트 유전막과, 상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하는 게이트 구조체와, 상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮는 절연 캡핑 패턴과, 상기 활성 영역에서 게이트 구조체의 양 측에 형성된 한 쌍의 소스/드레인 영역을 포함하고, 상기 게이트 구조체는 제1 일함수를 가지는 하부 게이트 라인과, 상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과, 상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과, 상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재된 제2 블로킹 막을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 서로 이격되어 배치된 복수의 활성 영역과, 상기 복수의 활성 영역을 가로질러 연장되는 라인 형상의 게이트 트렌치를 포함하는 기판과, 상기 게이트 트렌치 내에서 상기 복수의 활성 영역에 접하는 게이트 유전막과, 상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하고, 상기 복수의 활성 영역에 대면하는 게이트 측벽 부분들을 가지는 게이트 구조체와, 상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮고, 상기 복수의 활성 영역에 대면하는 절연 측벽 부분들을 가지는 절연 캡핑 패턴을 포함하고, 상기 게이트 구조체는 제1 일함수를 가지는 하부 게이트 라인과, 상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과, 상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과, 상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재된 제2 블로킹 막을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 서로 다른 일함수를 가지는 하부 게이트 라인 및 상부 게이트 라인 사이에 제1 블로킹 막이 개재되어 있고, 상기 상부 게이트 라인 및 절연 캡핑 패턴 사이에 제2 블로킹 막이 개재되어 있다. 따라서, 하부 게이트 라인 및 상부 게이트 라인의 구성 물질들이 상호 확산되거나 반응하여 원하지 않는 물질이 형성되거나 일함수가 변화되거나 물리적인 열화가 발생되는 등의 문제들을 방지할 수 있으며, 하부 게이트 라인 및 상부 게이트 라인 각각의 본래의 성질 및 전기적 특성을 유지하는 데 기여할 수 있다. 하부 게이트 라인 및 상부 게이트 라인이 물리적 또는 화학적으로 손상 받을 것을 방지할 수 있다. 또한, 게이트 유전막에 고정 전하가 포획된 전하 포획 영역을 포함함으로써, 게이트 구조체를 포함하는 BCAT의 GIDL를 억제할 수 있으며, 게이트 오프 상태의 누설 전류를 억제할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 사시도이고, 도 1b는 도 1a의 X-X' 선 및 Y-Y' 선 단면의 주요 구성들을 도시한 단면도이다.
도 2 내지 도 8은 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 집적회로 소자의 주요 구성들을 보다 구체적으로 설명하기 위한 단면도들이다.
도 9a 내지 도 9g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 14a 내지 도 14h는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 16d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 사시도이고, 도 1b는 도 1a의 X-X' 선 및 Y-Y' 선 단면의 주요 구성들을 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 소자 분리막(112)에 의해 한정되는 복수의 활성 영역(AC)과, 복수의 활성 영역(AC)을 가로질러 연장되는 복수의 게이트 트렌치(GT)가 형성된 기판(110)을 포함한다.
복수의 활성 영역(AC)은 X 방향 및 Y 방향에서 서로 이격된 상태로 반복적으로 형성될 수 있으며, 각각 X 방향 및 Y 방향과는 다른 일 방향 (도 1a에서 Q 방향)의 장축을 가지도록 경사 방향으로 연장되는 형상을 가질 수 있다. 복수의 게이트 트렌치(GT)는 X 방향으로 상호 평행하게 연장되는 복수의 라인 형상을 가질 수 있다.
소자 분리막(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 게이트 트렌치(GT) 내에는 게이트 유전막(120)과, 게이트 유전막(120) 상에서 게이트 트렌치(GT)의 일부를 매립하는 게이트 구조체(GS)와, 게이트 트렌치(GT) 내에서 게이트 구조체(GS)를 덮는 절연 캡핑 패턴(170)이 형성되어 있다.
게이트 트렌치(GT)의 저면에서 기판(110)이 노출되는 부분의 레벨은 소자 분리막(112)이 노출되는 부분의 레벨보다 더 높을 수 있다. 이에 따라, 게이트 구조체(GS)의 저면은 복수의 게이트 트렌치(GT)의 저면 프로파일에 대응하여 요철 형상을 가질 수 있다. 따라서, 복수의 활성 영역(AC)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다.
게이트 유전막(120)은 활성 영역(AC) 및 소자 분리막(112)에 접하도록 게이트 트렌치(GT)의 내부 표면을 덮는다. 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film)으로 이루어질 수 있다. 상기 고유전막은 약 10 ∼ 25의 유전 상수를 가질 수 있으며, 예를 들면 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다.
절연 캡핑 패턴(170)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
게이트 구조체(GS)는 활성 영역(AC)에 대면하는 게이트 측벽들을 가지고, 절연 캡핑 패턴(170)은 활성 영역(AC)에 대면하는 절연 측벽 부분들을 포함한다. 복수의 활성 영역(AC)에서 게이트 구조체(GS)의 양 측에 소스/드레인 영역(SD)이 형성되어 있다.
게이트 구조체(GS)는 제1 일함수를 가지는 하부 게이트 라인(130)과, 상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인(150)을 포함한다. 하부 게이트 라인(130)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 하부 게이트 라인(130)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 상부 게이트 라인(150)은 도핑된 폴리실리콘으로 이루어질 수 있다.
하부 게이트 라인(130)과 상부 게이트 라인(150)과의 사이에는 제1 블로킹 막(140)이 개재되어 있다. 제1 블로킹 막(140)은 하부 게이트 라인(130)과 상부 게이트 라인(150)과의 사이에서 하부 게이트 라인(130) 및 상부 게이트 라인(150)의 구성 물질들이 상호 확산되거나 반응하는 것을 방지할 수 있다. 일부 실시예들에서, 제1 블로킹 막(140)은 하부 게이트 라인(130)에 포함된 금속과 상부 게이트 라인(150)에 포함된 실리콘과의 반응을 방지하여, 하부 게이트 라인(130)과 상부 게이트 라인(150)과의 사이에 금속 실리사이드막이 형성되는 것을 막을 수 있다.
상부 게이트 라인(150)과 절연 캡핑 패턴(170)과의 사이에 제2 블로킹 막(160)이 개재되어 있다. 제2 블로킹 막(160)은 상부 게이트 라인(150)과 절연 캡핑 패턴(170)과의 사이에서 상부 게이트 라인(150) 및 절연 캡핑 패턴(170)의 구성 물질들이 상호 확산되거나 반응하는 것을 방지할 수 있다.
제1 블로킹 막(140) 및 제2 블로킹 막(160)은 각각 게이트 유전막(120)을 사이에 두고 소스/드레인 영역(SD)에 대면하는 측벽을 가질 수 있다.
제1 블로킹 막(140) 및 제2 블로킹 막(160)은 서로 다른 물질로 이루어질 수 있다. 제1 블로킹 막(140) 및 제2 블로킹 막(160)은 각각 도전 물질, 유전 물질, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제1 블로킹 막(140)은 금속을 포함하고, 제2 블로킹 막(160)은 금속을 포함하지 않을 수 있다. 다른 일부 실시예들에서, 제1 블로킹 막(140) 및 제2 블로킹 막(160) 중 적어도 하나는 금속을 포함하는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 제1 블로킹 막(140) 및 제2 블로킹 막(160) 중 적어도 하나는 금속을 포함하지 않는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 제1 블로킹 막(140)은 금속을 포함하는 다중막으로 이루어지고, 제2 블로킹 막(160)은 금속을 포함하지 않는 단일막으로 이루어질 수 있다. 제1 블로킹 막(140) 및 제2 블로킹 막(160)은 각각 약 1 ∼ 20 Å의 두께를 가질 수 있다.
집적회로 소자(100)의 게이트 구조체(GS)에서, 서로 다른 일함수를 가지는 하부 게이트 라인(130) 및 상부 게이트 라인(150) 사이에 제1 블로킹 막(140)이 개재되어, 하부 게이트 라인(130) 및 상부 게이트 라인(150) 각각의 구성 물질들이 상호 확산되거나 반응하여 원하지 않는 금속 실리사이드 등과 같은 물질이 형성되는 문제, 일함수가 변화되는 문제, 부피 변화가 발생되는 문제 등이 발생되는 것을 억제할 수 있으며, 하부 게이트 라인(130) 및 상부 게이트 라인(150) 각각의 본래의 성질 및 전기적 특성을 유지하는 데 기여할 수 있다.
또한, 집적회로 소자(100)의 게이트 구조체(GS)에서, 상부 게이트 라인(150) 및 절연 캡핑 패턴(170) 사이에 제2 블로킹 막(160)이 개재되어, 상부 게이트 라인(150)의 형성 공정 중에 에치백(etchback) 공정을 거친 결과로서 상부 게이트 라인(150)의 두께가 너무 얇아지거나 상부 게이트 라인(150)에 비교적 큰 두께 편차가 발생되는 경우에도 상부 게이트 라인(150)의 상부에 있는 절연 캡핑 패턴(170)이 하부로 확산되어 하부 게이트 라인(130)과의 사이에 원하지 않는 반응이 이루어지거나 상부 게이트 라인(150)에서의 일함수가 변화되는 등의 문제를 방지할 수 있으며, 절연 캡핑 패턴(170)의 형성 공정 중에 제2 블로킹 막(160)에 의해 상부 게이트 라인(150)이 보호되어, 상부 게이트 라인(150) 또는 그 하부에 있는 하부 게이트 라인(130)이 물리적 또는 화학적으로 손상 받을 것을 방지할 수 있다.
도 2 내지 도 8은 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 집적회로 소자의 주요 구성들을 보다 구체적으로 설명하기 위한 단면도들이다. 도 2 내지 도 8에서는 도 1b의 "GX"로 표시한 부분에 대응하는 부분들의 주요 구성 요소들이 확대되어 예시되어 있다. 도 2 내지 도 8에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)의 게이트 구조체(GS2)는 하부 게이트 라인(230), 제1 블로킹 막(240), 상부 게이트 라인(150), 및 제2 블로킹 막(260)이 순차적으로 적층된 구조를 가질 수 있다.
하부 게이트 라인(230)은 도 1a 및 도 1b를 참조하여 설명한 하부 게이트 라인(130)과 대체로 동일한 구성을 가진다. 단, 하부 게이트 라인(230)은 게이트 유전막(120) 상에 차례로 적층된 금속 함유 라이너(230A) 및 금속막(230B)을 포함하는 복수의 금속 함유층으로 이루어질 수 있다. 금속 함유 라이너(230A)는 게이트 유전막(120)에 접할 수 있다. 금속막(230B)은 게이트 유전막(120)으로부터 이격되어 있으며, 금속 함유 라이너(230A) 및 제1 블로킹 막(240)에 의해 포위될 수 있다. 일부 실시예들에서, 금속 함유 라이너(230A)는 TiN으로 이루어지고, 금속막(230B)은 W으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 블로킹 막(240)은 도 1a 및 도 1b를 참조하여 설명한 제1 블로킹 막(140)과 대체로 동일한 구성을 가진다. 단, 제1 블로킹 막(240)은 금속 질화물, 금속 산화물, 금속 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 블로킹 막(240)은 게이트 유전막(120)으로부터 이격된 내측 금속 함유막(240A)과, 게이트 유전막(120)과 내측 금속 함유막(240A)과의 사이에 개재된 외측 금속 함유막(240B)을 포함할 수 있다. 내측 금속 함유막(240A)은 금속막(230B)의 상면에 접하고, 외측 금속 함유막(240B)은 금속 함유 라이너(230A)의 상면에 접할 수 있다.
내측 금속 함유막(240A) 및 외측 금속 함유막(240B)은 일체로 연결된 구조를 가질 수 있다. 내측 금속 함유막(240A) 및 외측 금속 함유막(240B)은 서로 다른 조성물로 이루어질 수 있다. 일부 실시예들에서, 내측 금속 함유막(240A)은 금속막(230B)을 구성하는 제1 금속의 질화물 또는 상기 제1 금속의 산화물로 이루어지고, 외측 금속 함유막(240B)은 금속 함유 라이너(230A)를 구성하는 제2 금속의 산질화물 또는 상기 제2 금속의 질화물로 이루어질 수 있다. 예를 들면, 금속막(230B)이 W 막으로 이루어지고, 금속 함유 라이너(230A)가 TiN 막으로 이루어진 경우, 내측 금속 함유막(240A)은 WN 막 또는 WO 막으로 이루어지고, 외측 금속 함유막(240B)은 N-리치 TiN 막, 또는 TiON 막으로 이루어질 수 있다. 본 명세서에서, 용어 "N-리치 TiN 막"은 Ti와 N의 화학양론적인 원자비를 가지는 TiN 막에서의 N 함량보다 더 큰 N 함량을 가지는 TiN 막을 의미한다.
제2 블로킹 막(260)은 도 1a 및 도 1b를 참조하여 설명한 제2 블로킹 막(160)과 대체로 동일한 구성을 가진다. 단, 제2 블로킹 막(260)은 절연 캡핑 패턴(170)을 구성하는 화학 원소들과 동일한 화학 원소들을 포함하되, 절연 캡핑 패턴(170)에서의 질소 함량보다 더 높은 질소 함량을 포함할 수 있다. 일부 실시예들에서, 절연 캡핑 패턴(170)은 제1 질소 함량을 가지는 실리콘 질화막으로 이루어지고, 제2 블로킹 막(260)은 상기 제1 질소 함량보다 더 큰 제2 질소 함량을 가지는 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 제2 블로킹 막(260)은 N-리치 실리콘 질화막으로 이루어질 수 있다. 본 명세서에서, 용어 "N-리치 실리콘 질화막"은 Si와 N의 화학양론적인 원자비를 가지는 실리콘 질화막에서의 N 함량보다 더 큰 N 함량을 가지는 실리콘 질화막을 의미한다.
집적회로 소자(200)의 게이트 구조체(GS2)에서, 서로 다른 일함수를 가지는 하부 게이트 라인(230) 및 상부 게이트 라인(150) 사이에 제1 블로킹 막(240)이 개재되어, 하부 게이트 라인(230) 및 상부 게이트 라인(150) 각각의 구성 물질들이 상호 확산되거나 반응하여 원하지 않는 금속 실리사이드 등과 같은 물질이 형성되거나 일함수가 변화되거나, 부피 변화가 발생되는 등의 불량 발생을 억제할 수 있으며, 하부 게이트 라인(230) 및 상부 게이트 라인(150) 각각의 본래의 성질 및 전기적 특성이 유지될 수 있다. 또한, 상부 게이트 라인(150) 및 절연 캡핑 패턴(170) 사이에 개재된 제2 블로킹 막(160)에 의해 상부 게이트 라인(150) 또는 그 하부 막들의 전기적 특성이 변화되거나 물리적 또는 화학적으로 손상 받는 것을 방지할 수 있다.
게이트 유전막(120)은 제1 밀도로 포획된 고정 전하들을 포함하는 제1 전하 포획 영역(120A)과, 상기 제1 밀도보다 높은 제2 밀도로 포획된 고정 전하들을 포함하는 제2 전하 포획 영역(120B)을 포함할 수 있다. 본 명세서에서, 용어 "고정 전하"는 의도적인 공정을 통해 게이트 유전막(120) 내에 도입된 고정 전하를 의미한다. 상기 고정 전하는 양전하 또는 음전하로 이루어질 수 있다. 게이트 구조체(GS2)가 NMOS 트랜지스터를 구성하는 경우, 제1 전하 포획 영역(120A) 및 제2 전하 포획 영역(120B) 내의 고정 전하는 양전하일 수 있다. 게이트 구조체(GS2)가 PMOS 트랜지스터를 구성하는 경우, 제1 전하 포획 영역(120A) 및 제2 전하 포획 영역(120B) 내의 고정 전하는 음전하일 수 있다. 게이트 유전막(120)의 제2 전하 포획 영역(120B)은 제1 전하 포획 영역(120A)보다 기판(110)의 상면(110T)에 더 가깝다. 게이트 유전막(120)에서, 제2 전하 포획 영역(120B)은 기판(110)의 상면(110T)으로부터 제2 깊이(D2)까지 연장될 수 있고, 제1 전하 포획 영역(120A)은 제2 깊이(D2)로부터 제2 깊이(D2)보다 더 깊은 제1 깊이(D1)까지 연장될 수 있다.
게이트 유전막(120)의 제1 전하 포획 영역(120A) 및 제2 전하 포획 영역(120B)은 소스/드레인 영역(SD)에 접할 수 있다. 소스/드레인 영역(SD)과 하부 게이트 라인(230)과의 사이에 게이트 유전막(120)의 제1 전하 포획 영역(120A)이 개재될 수 있다. 하부 게이트 라인(230)은 게이트 유전막(120)의 제1 전하 포획 영역(120A)에 대면하는 측벽을 가질 수 있다. 게이트 유전막(120)의 제2 전하 포획 영역(120B)은 소스/드레인 영역(SD)과 상부 게이트 라인(150)과의 사이, 소스/드레인 영역(SD)과 제2 블로킹 막(260)과의 사이, 및 소스/드레인 영역(SD)과 절연 캡핑 패턴(170)과의 사이를 지나도록 연장될 수 있다. 상부 게이트 라인(150), 제2 블로킹 막(260), 및 절연 캡핑 패턴(170)은 각각 게이트 유전막(120)의 제2 전하 포획 영역(120B)에 대면하는 측벽을 가질 수 있다.
게이트 유전막(120)에 고정 전하가 포획된 제1 전하 포획 영역(120A) 및 제2 전하 포획 영역(120B)을 포함함으로써, 게이트 구조체(GS2)를 포함하는 매립 채널 어레이 트랜지스터 (buried channel array transistor: BCAT)의 게이트 유도 드레인 누설전류 (gate induced drain leakage: GIDL)를 억제할 수 있으며, 게이트 오프(off) 상태의 누설 전류를 억제할 수 있다.
도 3을 참조하면, 집적회로 소자(300)는 도 2에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)의 게이트 구조체(GS3)는 하부 게이트 라인(230), 제1 블로킹 막(340), 상부 게이트 라인(150), 및 제2 블로킹 막(260)이 순차적으로 적층된 구조를 가진다.
제1 블로킹 막(340)은 단일막으로 이루어질 수 있다. 예를 들면, 제1 블로킹 막(340)은 TiN 막으로 이루어질 수 있다. 제1 블로킹 막(340)은 게이트 유전막(120)에 접하는 측벽들을 가질 수 있다. 제1 블로킹 막(340)의 저면은 금속 함유 라이너(230A)에 접하는 부분과, 금속막(230B)에 접하는 부분을 포함할 수 있다. 제1 블로킹 막(340)에서, 하부 게이트 라인(230)에 접하는 저면으로부터 상부 게이트 라인(150)에 접하는 상면에 가까워질수록 더 높은 질소 함량을 가질 수 있다. 예를 들면, 제1 블로킹 막(340)이 TiN 막으로 이루어지는 경우, 상기 TiN 막 내에서의 질소 함량은 제1 블로킹 막(340)의 저면으로부터 상면에 가까워질수록 더 높아질 수 있다. 제1 블로킹 막(340)의 상면으로부터 적어도 일부 깊이 부분까지 N-리치 TiN 막으로 이루어질 수 있으며, 상기 N-리치 TiN 막 내에서의 질소 함량은 제1 블로킹 막(340)의 상면에 가까워질수록 더 높아질 수 있다.
집적회로 소자(300)의 게이트 구조체(GS3)에서, 서로 다른 일함수를 가지는 하부 게이트 라인(230) 및 상부 게이트 라인(150) 사이에 제1 블로킹 막(340)이 개재되고, 상부 게이트 라인(150) 및 절연 캡핑 패턴(170) 사이에 제2 블로킹 막(260)이 개재되어 있다. 따라서, 하부 게이트 라인(230) 및 상부 게이트 라인(150) 각각의 구성 물질들이 상호 확산되거나 반응하여 원하지 않는 금속 실리사이드 등과 같은 물질이 형성되는 문제, 일함수가 변화되는 문제, 부피 변화가 발생되는 문제 등이 발생되는 것을 억제할 수 있으며, 하부 게이트 라인(230) 및 상부 게이트 라인(150) 각각의 본래의 성질 및 전기적 특성을 유지하는 데 기여할 수 있다. 또한, 게이트 유전막(120)에 고정 전하가 포획된 구조를 가짐으로써, 게이트 구조체(GS3)를 포함하는 BCAT의 GIDL를 억제할 수 있으며, 게이트 오프 상태의 누설 전류를 억제할 수 있다.
도 4를 참조하면, 집적회로 소자(400)는 도 3에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)의 게이트 구조체(GS4)는 하부 게이트 라인(230), 제1 블로킹 막(440), 상부 게이트 라인(150), 및 제2 블로킹 막(260)이 순차적으로 적층된 구조를 가진다.
제1 블로킹 막(440)은 단일막으로 이루어질 수 있다. 제1 블로킹 막(440)은 게이트 유전막(120)에 접하는 측벽들을 가질 수 있다. 제1 블로킹 막(440)의 저면은 금속 함유 라이너(230A)에 접하는 부분과, 금속막(230B)에 접하는 부분을 포함할 수 있다. 예를 들면, 제1 블로킹 막(440)은 TiN 막으로 이루어질 수 있다. 제1 블로킹 막(440) 내에서의 질소 함량은 제1 블로킹 막(440)의 두께 방향(Z 방향)을 따라 대략 일정할 수 있다.
게이트 유전막(120)은 고정 전하들을 포함하는 전하 포획 영역(120C)을 포함할 수 있다. 게이트 구조체(GS2)가 NMOS 트랜지스터를 구성하는 경우, 전하 포획 영역(120C) 내의 고정 전하는 양전하일 수 있다. 게이트 구조체(GS2)가 PMOS 트랜지스터를 구성하는 경우, 전하 포획 영역(120C) 내의 고정 전하는 음전하일 수 있다. 게이트 유전막(120)의 전하 포획 영역(120C)은 기판(110)의 상면(110T)으로부터 제3 깊이(D3)까지 연장될 수 있다. 제3 깊이(D3)는 상부 게이트 라인(150)의 저면 레벨과 대략 동일하거나 더 깊을 수 있다. 게이트 유전막(120)의 전하 포획 영역(120C)은 소스/드레인 영역(SD)과 절연 캡핑 패턴(170)과의 사이, 소스/드레인 영역(SD)과 제2 블로킹 막(260)과의 사이, 및 소스/드레인 영역(SD)과 상부 게이트 라인(150)과의 사이를 지나도록 연장될 수 있다.
집적회로 소자(400)의 게이트 구조체(GS4)에서, 서로 다른 일함수를 가지는 하부 게이트 라인(230) 및 상부 게이트 라인(150) 사이에 제1 블로킹 막(440)이 개재되고, 상부 게이트 라인(150) 및 절연 캡핑 패턴(170) 사이에 제2 블로킹 막(260)이 개재되어 있다. 따라서, 하부 게이트 라인(230) 및 상부 게이트 라인(150) 각각의 구성 물질들이 상호 확산되거나 반응하여 원하지 않는 금속 실리사이드 등과 같은 물질이 형성되는 문제, 일함수가 변화되는 문제, 부피 변화가 발생되는 문제 등이 발생되는 것을 억제할 수 있으며, 하부 게이트 라인(230) 및 상부 게이트 라인(150) 각각의 본래의 성질 및 전기적 특성을 유지하는 데 기여할 수 있다. 또한, 게이트 유전막(120)에 고정 전하가 포획된 전하 포획 영역(120C)을 포함함으로써, 게이트 구조체(GS4)를 포함하는 BCAT의 GIDL를 억제할 수 있으며, 게이트 오프 상태의 누설 전류를 억제할 수 있다.
도 5를 참조하면, 집적회로 소자(500)는 도 4에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)에서 게이트 유전막(120)은 고정 전하가 포획된 전하 포획 영역(120C)을 포함하지 않는다. 그리고, 집적회로 소자(500)의 게이트 구조체(GS5)는 하부 게이트 라인(230), 제1 블로킹 막(440), 상부 게이트 라인(150), 및 제2 블로킹 막(560)이 순차적으로 적층된 구조를 가질 수 있다. 제2 블로킹 막(560)은 금속을 포함하지 않는 절연막으로 이루어질 수 있다. 예를 들면, 제2 블로킹 막(560)은 질화막, 산화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 제2 블로킹 막(560) 및 절연 캡핑 패턴(170)은 서로 다른 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 제2 블로킹 막(560) 및 절연 캡핑 패턴(170)은 서로 동일한 물질로 이루어질 수 있다. 또 다른 일부 실시예들에서, 제2 블로킹 막(560)은 생략 가능하다.
도 6을 참조하면, 집적회로 소자(600)는 도 2에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)에서 게이트 유전막(120)은 고정 전하들을 포함하는 전하 포획 영역(120D)을 포함한다. 전하 포획 영역(120D)은 기판(110)의 상면(110T)으로부터 제4 깊이(D4)까지 연장될 수 있다. 제4 깊이(D4)는 하부 게이트 라인(230)의 상면 레벨보다 더 깊을 수 있다. 그리고, 집적회로 소자(600)의 게이트 구조체(GS6)는 하부 게이트 라인(230), 제1 블로킹 막(240), 상부 게이트 라인(150), 및 제2 블로킹 막(660)이 순차적으로 적층된 구조를 가질 수 있다. 제2 블로킹 막(660)은 도 5를 참조하여 제2 블로킹 막(560)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 다른 일부 실시예들에서, 제2 블로킹 막(660)은 생략 가능하다.
도 7을 참조하면, 집적회로 소자(700)는 도 3에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(700)에서 게이트 유전막(120)은 고정 전하들을 포함하는 전하 포획 영역(120E)을 포함한다. 전하 포획 영역(120E)은 기판(110)의 상면(110T)으로부터 제5 깊이(D5)까지 연장될 수 있다. 제5 깊이(D5)는 하부 게이트 라인(230)의 상면 레벨보다 더 깊을 수 있다. 그리고, 집적회로 소자(700)의 게이트 구조체(GS7)는 하부 게이트 라인(230), 제1 블로킹 막(340), 상부 게이트 라인(150), 및 제2 블로킹 막(660)이 순차적으로 적층된 구조를 가질 수 있다. 제1 블로킹 막(340)의 구체적인 구성은 도 3을 참조하여 설명한 바와 같다. 제2 블로킹 막(660)의 구체적인 구성은 도 6을 참조하여 설명한 바와 같다. 일부 실시예들에서, 제2 블로킹 막(660)은 생략 가능하다.
도 8을 참조하면, 집적회로 소자(800)는 도 2에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(800)의 게이트 구조체(GS8)는 제1 블로킹 막(240)을 포함하지 않는다. 집적회로 소자(800)의 게이트 구조체(GS8)는 하부 게이트 라인(230), 상부 게이트 라인(150), 및 제2 블로킹 막(660)이 순차적으로 적층된 구조를 가지며, 하부 게이트 라인(230)과 상부 게이트 라인(150)이 직접 접할 수 있다.
게이트 유전막(120)은 고정 전하들을 포함하는 전하 포획 영역(120F)을 포함한다. 전하 포획 영역(120F)은 기판(110)의 상면(110T)으로부터 제6 깊이(D6)까지 연장될 수 있다. 제6 깊이(D6)는 상부 게이트 라인(150)의 저면 레벨과 대략 동일하거나 더 깊을 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 제조 방법에 대하여 상세히 설명한다.
도 9a 내지 도 9g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9g를 참조하여 도 2에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 9a 내지 도 9g에는 도 1a의 Y-Y' 선 단면에 대응하는 부분의 주요 구성 요소들이 공정 순서에 따라 도시되어 있다.
도 9a를 참조하면, 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자분리 트렌치(TR)를 형성한다. 소자분리 트렌치(TR)는 도 1b에 예시한 바와 유사하게, 폭이 비교적 넓은 부분은 비교적 깊은 깊이를 가지고 폭이 비교적 좁은 부분은 비교적 얕은 깊이를 가지도록 형성될 수 있다. 복수의 활성 영역(AC) 주위에서 소자분리 트렌치(TR)를 채우는 소자 분리막(112)을 형성하고, 복수의 활성 영역(AC)에 복수의 소스/드레인 영역(SD)을 형성한다. 소자 분리막(112)을 형성하기 위하여 ALD (atomic layer deposition) 공정, CVD (chemical vapor deposition) 공정, 라디칼 산화 (radical oxidation) 공정, 및 자연 산화 공정 중에서 선택되는 적어도 하나의 공정을 이용할 수 있다.
복수의 활성 영역(AC) 및 소자 분리막(112) 위에 서로 이격되고 X 방향으로 상호 평행하게 연장되는 복수의 마스크 라인 패턴(902)을 형성한다. 복수의 마스크 라인 패턴(902)은 단일막 또는 다중막 구조의 하드마스크 패턴으로 이루어질 수 있다. 예를 들면, 복수의 마스크 라인 패턴(902)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 복수의 마스크 라인 패턴(902)을 식각 마스크로 이용하여 상기 복수의 활성 영역(AC) 및 소자 분리막(112)을 식각하여 X 방향으로 상호 평행하게 연장되는 복수의 게이트 트렌치(GT)를 형성한다.
도 9b를 참조하면, 복수의 게이트 트렌치(GT) 각각의 내부 표면을 덮는 게이트 유전막(120)을 형성한다. 게이트 유전막(120)을 형성하기 위하여 열 산화 공정, ALD 공정, 또는 이들의 조합을 이용할 수 있다.
도 9c를 참조하면, 도 9b의 결과물 상에서 복수의 게이트 트렌치(GT)를 채우는 금속 함유 라이너(230A) 및 금속막(230B)을 형성한 후, 금속 함유 라이너(230A) 및 금속막(230B) 중 복수의 게이트 트렌치(GT) 각각의 일부를 채우는 부분들만 남도록 불필요한 부분들을 에치백에 의해 제거하여 복수의 하부 게이트 라인(230)을 형성한다. 복수의 하부 게이트 라인(230)이 형성된 후, 복수의 마스크 라인 패턴(902)의 상면이 노출될 수 있다.
도 9d를 참조하면, 도 9c의 결과물을 플라즈마 처리하여, 복수의 게이트 트렌치(GT) 각각의 내부에서 하부 게이트 라인(230) 상에 제1 블로킹 막(240)을 형성하는 동시에, 복수의 게이트 유전막(120) 중 복수의 게이트 트렌치(GT)를 통해 노출되는 부분들을 통하여 복수의 게이트 유전막(120)의 상부에 제1 전하 포획 영역(120A)을 형성한다.
일부 실시예들에서, 상기 플라즈마 처리를 위하여 질소 함유 가스를 이용하는 플라즈마 질화 공정을 수행함으로써 제1 전하 포획 영역(120A) 내에 질소 고정 전하들이 포획되도록 할 수 있다. 이 때, 금속막(230B)이 W 막으로 이루어지고, 금속 함유 라이너(230A)가 TiN 막으로 이루어진 경우, 내측 금속 함유막(240A)은 WN 막으로 이루어지고, 외측 금속 함유막(240B)은 N-리치 TiN 막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 상기 플라즈마 질화 공정을 수행하기 위하여 NH3 분위기에서 RTP (rapid thermal processing) 방식으로 질화 처리하거나, N2, NO, N20 등의 질소 함유 가스 분위기 하에서 수행되는 RTP 공정, 퍼니스(furnace)를 이용하는 열처리 공정, 또는 상기한 방법들의 조합으로 이루어지는 다양한 공정들을 수행할 수 있다.
다른 일부 실시예들에서, 제1 블로킹 막(240)을 형성하기 위하여 플라즈마 산화 처리를 수행할 수도 있다. 이 때, 금속막(230B)이 W 막으로 이루어지고, 금속 함유 라이너(230A)가 TiN 막으로 이루어진 경우, 내측 금속 함유막(240A)은 WO 막으로 이루어지고, 외측 금속 함유막(240B)은 TiON 막으로 이루어질 수 있다.
본 발명의 기술적 사상에 의하면, 제1 전하 포획 영역(120A) 내에 포획되는 고정 전하는 질소 고정 전하에만 한정되지 않으며, 다양한 고정 전하들이 포획될 수 있다. 예를 들면, 복수의 게이트 유전막(120)의 제1 전하 포획 영역(120A)에 포획되는 고정 전하는 N, Hf, Zr, La, Mg, B, Al, P, As, Ar, 및 H 중에서 선택되는 원소들로부터 얻어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
도 9e를 참조하면, 복수의 게이트 트렌치(GT) 각각의 내부에서 제1 블로킹 막(240) 상에 상부 게이트 라인(150)을 형성한다.
상부 게이트 라인(150)을 형성하기 위하여 제1 블로킹 막(240) 상부에서 복수의 게이트 트렌치(GT) 각각의 내부를 채우면서 복수의 마스크 라인 패턴(902)의 상면을 덮는 예비 상부 게이트 라인(도시 생략)을 형성한 후, 복수의 게이트 트렌치(GT) 각각의 내부에 상부 게이트 라인(150)이 남도록 상기 예비 상부 게이트 라인의 불필요한 부분들을 에치백에 의해 제거할 수 있다. 상기 예비 상부 게이트 라인의 불필요한 부분들을 에치백하는 동안 복수의 마스크 라인 패턴(902)이 일부 소모되어 복수의 마스크 라인 패턴(902)의 높이가 낮아질 수 있다.
도 9f를 참조하면, 복수의 게이트 트렌치(GT) 각각의 내부 공간을 통해 상부 게이트 라인(150)의 노출된 상면과 게이트 유전막(120)의 노출된 표면들을 플라즈마 처리하여, 복수의 상부 게이트 라인(150)의 상면을 덮는 복수의 제2 블로킹 막(260)을 형성하는 동시에, 복수의 게이트 유전막(120) 중 복수의 게이트 트렌치(GT)를 통해 노출되는 부분들을 통하여 복수의 게이트 유전막(120)의 상부에 제2 전하 포획 영역(120B)을 형성한다. 상기 플라즈마 처리를 위한 구체적인 방법은 도 9d를 참조하여 설명한 바를 참조한다.
일부 실시예들에서, 복수의 상부 게이트 라인(150)이 도핑된 폴리실리콘으로 이루어진 경우, 복수의 제2 블로킹 막(260)은 실리콘 질화막, 예를 들면 N-리치 실리콘 질화막으로 이루어질 수 있다.
도 9g를 참조하면, 복수의 게이트 트렌치(GT) 각각의 내부 공간에서 제2 블로킹 막(260) 상에 남아 있는 공간을 절연 캡핑 패턴(170)으로 채운 후, 기판(110) 상에 남아 있는 불필요한 막들을 제거하여 기판(110)의 상면(110T)을 노출시킨다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10d를 참조하여 도 3에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 10a 내지 도 10d에는 도 1a의 Y-Y' 선 단면에 대응하는 부분의 주요 구성 요소들이 공정 순서에 따라 도시되어 있다.
도 10a를 참조하면, 도 9a 내지 도 9c를 참조하여 설명한 바와 같은 방법으로 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성하고, 복수의 게이트 트렌치(GT) 각각의 내부에 게이트 유전막(120) 및 하부 게이트 라인(230)을 형성한다.
그 후, 복수의 게이트 트렌치(GT) 각각의 내부에서 하부 게이트 라인(230)의 상면을 덮는 예비 블로킹 막(P340)을 형성한다.
일부 실시예들에서, 예비 블로킹 막(P340)은 금속 질화막, 예를 들면 TiN 막으로 이루어질 수 있다. 예비 블로킹 막(P340)을 형성하기 위하여 CVD 또는 PVD 공정을 이용할 수 있다. 예비 블로킹 막(P340)은 하부 게이트 라인(230)의 상면에서의 두께가 게이트 트렌치(GT) 내부 측벽에서의 두께보다 적어도 약 3 배 더 크게 되도록 형성될 수 있다. 이를 위하여, 퇴적 공정시의 스텝 커버리지를 제어할 수 있다.
도 10b를 참조하면, 게이트 트렌치(GT) 내부 측벽이 다시 노출되도록 예비 블로킹 막(P340)을 일부 식각하여 하부 게이트 라인(230)의 상면 위에만 예비 블로킹 막(P340)이 남도록 할 수 있다.
예비 블로킹 막(P340)이 TiN 막으로 이루어진 경우, 예비 블로킹 막(P340)이 하부 게이트 라인(230)의 상면 위에만 남도록 하기 위하여 도 10a의 결과물에서 예비 블로킹 막(P340)을 NH4OH, H2O2, 및 H2O를 포함하는 에천트, 또는 황산을 포함하는 에천트를 이용하여 습식 식각할 수 있다. 그 결과, 도 10a에 예시한 예비 블로킹 막(P340) 중 게이트 트렌치(GT) 내부 측벽을 덮는 부분이 모두 제거되어 게이트 트렌치(GT) 내부 측벽이 노출되었을 때 예비 블로킹 막(P340) 중 하부 게이트 라인(230)의 상면을 덮는 부분의 일부 두께 부분은 제거되지 않고 남아 있을 수 있다. 이 때, 도 10b에는 도시하지 않았으나, 복수의 마스크 라인 패턴(902)의 상면 위에도 예비 블로킹 막(P340)의 일부가 남아 있을 수 있다. 복수의 마스크 라인 패턴(902)의 상면 위에 남아 있는 예비 블로킹 막(P340)의 잔류 부분은 후속 공정을 거치면서 제거될 수 있다.
도 10c를 참조하면, 도 9d를 참조하여 설명한 바와 유사한 방법으로, 도 10b의 결과물을 플라즈마 처리하여, 도 10b에 예시한 복수의 예비 블로킹 막(P340)으로부터 복수의 제1 블로킹 막(340)을 형성하는 동시에, 복수의 게이트 유전막(120) 중 복수의 게이트 트렌치(GT)를 통해 노출되는 부분들을 통하여 복수의 게이트 유전막(120)의 상부에 제1 전하 포획 영역(120A)을 형성한다.
상기 플라즈마 처리를 위하여 질소 함유 가스를 이용하는 플라즈마 질화 공정을 수행함으로써 도 10b에 예시한 복수의 예비 블로킹 막(P340) 내에 N 원자들이 침투될 수 있다. 그 결과, 예비 블로킹 막(P340)에서보다 N 함량이 증가된 제1 블로킹 막(340)이 얻어질 수 있다. 제1 블로킹 막(340)이 TiN 막으로 이루어지는 경우, 제1 블로킹 막(340)의 상면으로부터 적어도 일부 두께 부분은 N-리치 TiN 막으로 이루어질 수 있다.
도 10d를 참조하면, 도 9e 내지 도 9g를 참조하여 설명한 방법에 따라, 복수의 게이트 트렌치(GT) 각각의 내부에서 제1 블로킹 막(340) 상에 상부 게이트 라인(150), 제2 블로킹 막(260), 및 절연 캡핑 패턴(170)을 차례로 형성한다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11d를 참조하여 도 4에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 11d에는 도 1a의 Y-Y' 선 단면에 대응하는 부분의 주요 구성 요소들이 공정 순서에 따라 도시되어 있다.
도 11a를 참조하면, 도 9a 내지 도 9c를 참조하여 설명한 바와 같은 방법으로 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성하고, 복수의 게이트 트렌치(GT) 각각의 내부에 게이트 유전막(120) 및 하부 게이트 라인(230)을 형성한다. 그 후, 도 10a 및 도 10b를 참조하여 예비 블로킹 막(P340)의 형성 방법에 대하여 설명한 바와 같은 방법으로, 복수의 게이트 트렌치(GT) 각각의 내부에서 하부 게이트 라인(230)의 상면을 덮는 제1 블로킹 막(440)을 형성한다. 일부 실시예들에서, 제1 블로킹 막(440)은 금속 질화막, 예를 들면 TiN 막으로 이루어질 수 있다.
도 11b를 참조하면, 도 9e를 참조하여 설명한 바와 유사한 방법으로, 복수의 게이트 트렌치(GT) 각각의 내부에서 제1 블로킹 막(240) 상에 상부 게이트 라인(150)을 형성한다.
도 11c를 참조하면, 도 9f를 참조하여 설명한 바와 유사한 방법으로, 복수의 게이트 트렌치(GT) 각각의 내부 공간을 통해 상부 게이트 라인(150)의 노출된 상면과 게이트 유전막(120)의 노출된 표면들을 플라즈마 처리하여, 복수의 상부 게이트 라인(150)의 상면을 덮는 복수의 제2 블로킹 막(260)을 형성하는 동시에, 복수의 게이트 유전막(120) 중 복수의 게이트 트렌치(GT)를 통해 노출되는 부분들을 통하여 복수의 게이트 유전막(120)의 상부에 전하 포획 영역(120C)을 형성한다.
도 11d를 참조하면, 도 9g를 참조하여 설명한 방법에 따라, 복수의 게이트 트렌치(GT) 내에서 제2 블로킹 막(260)을 덮는 절연 캡핑 패턴(170)을 형성한다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 및 도 12b를 참조하여 도 5에 예시한 집적회로 소자(500)의 예시적인 제조 방법을 설명한다. 도 12a 및 도 12b에는 도 1a의 Y-Y' 선 단면에 대응하는 부분의 주요 구성 요소들이 공정 순서에 따라 도시되어 있다.
도 12a를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 같이 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성하고, 복수의 게이트 트렌치(GT) 각각의 내부에 게이트 유전막(120), 하부 게이트 라인(230), 제1 블로킹 막(440), 및 상부 게이트 라인(150)을 차례로 형성한다.
그 후, 복수의 게이트 트렌치(GT) 각각의 내부에서 상부 게이트 라인(150)의 상면을 덮는 제2 블로킹 막(560)을 형성한다. 제2 블로킹 막(560)을 형성하기 위하여, CVD 또는 PVD 공정에 의해 상부 게이트 라인(150)의 상면과 복수의 게이트 트렌치(GT) 각각의 내부에서 노출된 게이트 유전막(120)의 표면을 덮는 예비 제2 블로킹 막(도시 생략)을 형성한 후, 예비 제2 블로킹 막의 일부를 건식 또는 습식 식각에 의해 제거하여 제2 블로킹 막(560)만 남도록 할 수 있다. 제2 블로킹 막(560)은 질화막, 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 12b를 참조하면, 도 9g를 참조하여 설명한 바와 유사한 방법으로, 복수의 게이트 트렌치(GT) 각각의 내부에서 제2 블로킹 막(560) 상에 절연 캡핑 패턴(170)을 형성한다.
도 6에 예시한 집적회로 소자(600)를 제조하기 위한 예시적인 방법에서는, 도 9a 내지 도 9e를 참조하여 설명한 바와 같이 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성하고, 게이트 트렌치(GT)의 내에 게이트 유전막(120), 하부 게이트 라인(230), 제1 블로킹 막(240), 및 상부 게이트 라인(150)을 형성할 수 있다. 제1 블로킹 막(240)의 형성과 동시에, 게이트 유전막(120)의 상부에 전하 포획 영역(120D)이 형성될 수 있다. 그 후, 도 12a를 참조하여 제2 블로킹 막(560) 형성 방법에 대하여 설명한 바와 유사한 방법으로 게이트 트렌치(GT)의 내부에서 상부 게이트 라인(150)을 덮는 제2 블로킹 막(660)을 형성한 후, 도 9g를 참조하여 설명한 바와 유사한 방법으로 제2 블로킹 막(660)을 덮는 절연 캡핑 패턴(170)을 형성할 수 있다.
도 7에 예시한 집적회로 소자(700)를 제조하기 위한 예시적인 방법에서는, 도 10a 내지 도 10c를 참조하여 설명한 바와 같은 방법으로, 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성하고, 게이트 트렌치(GT)의 내에 게이트 유전막(120), 하부 게이트 라인(230), 및 제1 블로킹 막(340)을 형성할 수 있다. 제1 블로킹 막(340)의 형성과 동시에, 게이트 유전막(120)의 상부에 전하 포획 영역(120E)이 형성될 수 있다. 그 후, 도 9e를 참조하여 설명한 바와 같은 방법으로 게이트 트렌치(GT)의 내에서 제1 블로킹 막(340)을 덮는 상부 게이트 라인(150)을 형성하고, 도 12a를 참조하여 제2 블로킹 막(560) 형성 방법에 대하여 설명한 바와 유사한 방법으로 게이트 트렌치(GT)의 내부에서 상부 게이트 라인(150)을 덮는 제2 블로킹 막(660)을 형성한 후, 도 9g를 참조하여 설명한 바와 유사한 방법으로 제2 블로킹 막(660)을 덮는 절연 캡핑 패턴(170)을 형성할 수 있다.
도 8에 예시한 집적회로 소자(800)를 제조하기 위한 예시적인 방법에서는, 도 9a 내지 도 9c를 참조하여 설명한 바와 같은 방법으로 기판(110)에 복수의 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성하고, 복수의 게이트 트렌치(GT) 각각의 내부에 게이트 유전막(120) 및 하부 게이트 라인(230)을 형성할 수 있다. 그 후, 도 9d를 참조하여 설명한 제1 블로킹 막(240) 및 제1 전하 포획 영역(120A)의 형성 공정은 생략하고, 도 9e를 참조하여 설명한 바와 같은 방법으로 게이트 트렌치(GT)의 내에서 하부 게이트 라인(230)에 접하는 상부 게이트 라인(150)을 형성할 수 있다. 그 후, 도 9f를 참조하여 설명한 바와 같은 방법으로 제2 블로킹 막(260)을 형성한다. 제2 블로킹 막(260)의 형성과 동시에, 게이트 유전막(120)의 상부에 전하 포획 영역(120F)이 형성될 수 있다. 그 후, 도 9g를 참조하여 설명한 바와 유사한 방법으로 제2 블로킹 막(260)을 덮는 절연 캡핑 패턴(170)을 형성할 수 있다.
이상, 도 1a 내지 도 12b를 참조하여 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800) 및 이들의 예시적인 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 1a 내지 도 12b를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조를 가지는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(900)의 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 13을 참조하면, 집적회로 소자(900)의 셀 어레이 영역은 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(AC)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
도 14a 내지 도 14h는 도 13에 예시한 집적회로 소자(900)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14h에는 도 13의 A - A' 선 및 B - B' 선 단면을 따르는 일부 영역의 주요 구성 요소들이 공정 순서에 따라 도시되어 있다.
도 14a를 참조하면, 기판(110)의 셀 어레이 영역에 복수의 소자분리 트렌치(TR)를 형성한 후 복수의 소자분리 트렌치(TR)를 채우는 복수의 소자 분리막(112)을 형성한다. 복수의 소자 분리막(112)에 의해 기판(110)의 셀 어레이 영역에 복수의 활성 영역(AC)이 정의될 수 있다.
복수의 활성 영역(AC)의 상면에 불순물 이온을 주입하여 복수의 소스/드레인 영역을 형성한 후, 기판(110)에 상호 평행하게 연장되는 복수의 게이트 트렌치(GT)를 형성한다. 복수의 게이트 트렌치(GT)가 형성된 결과물을 세정한 후, 복수의 게이트 트렌치(GT) 각각의 내부에 게이트 유전막(120), 게이트 구조체(GS) 및 절연 캡핑 패턴(170)을 형성한다. 복수의 게이트 구조체(GS)는 도 13에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 본 예에서는 게이트 트렌치(GT) 각각의 내부에 도 1b에 예시한 게이트 구조체(GS)를 형성하는 것을 예로 들어 설명하지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 본 예에서, 게이트 구조체(GS) 대신 도 2 내지 도 8에 예시한 게이트 구조체(GS2, GS3, GS4, GS5, GS6, GS7, GS8) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 게이트 구조체들 중에서 선택되는 어느 하나의 게이트 구조체를 포함할 수도 있다.
도 14b를 참조하면, 기판(110) 상에 절연막(930)을 형성한다. 절연막(930)은 기판(110) 상에 차례로 형성된 제1 절연막(932) 및 제2 절연막(934)을 포함할 수 있다. 제1 절연막(932) 및 제2 절연막(934)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들면, 제1 절연막(932)은 산화막으로 이루어지고, 제2 절연막(934)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 14c를 참조하면, 기판(110) 상에 연장되는 제1 도전막(950)을 형성한 후, 제1 도전막(950), 제2 절연막(934), 및 제1 절연막(932) 각각의 일부 영역과 기판(110)의 일부 영역을 식각하여, 제1 도전막(950), 제2 절연막(934), 및 제1 절연막(932)을 관통하여 활성 영역(AC)을 노출시키는 복수의 다이렉트 콘택 홀(DCH)을 형성한다. 그 후, 복수의 다이렉트 콘택 홀(DCH)을 채우는 복수의 다이렉트 콘택(DC)을 형성한다.
제1 도전막(950)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 제1 도전막(950)은 상기 예시된 물질들 중에서 선택되는 하나의 물질로 이루어지는 단일층, 또는 적어도 2 종류의 물질로 이루어지는 다중층으로 이루어질 수 있다.
다이렉트 콘택(DC)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 제1 도전막(950)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 기판(110)과 다이렉트 콘택(DC)과의 사이에 금속 실리사이드막(도시 생략)이 더 형성될 수 있다. 예를 들면, 상기 금속 실리사이드막은 텅스텐 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 14d를 참조하면, 제1 도전막(950) 상에 연장되는 제2 도전막(952) 및 절연 캡핑막(956)을 차례로 형성한다.
제2 도전막(952)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 절연 캡핑막(956)은 실리콘 질화막으로 이루어질 수 있다.
도 14e를 참조하면, 절연 캡핑막(956) 위에 마스크 패턴(970)을 형성한다. 마스크 패턴(970)을 통해 절연 캡핑막(956)의 상면이 일부 노출될 수 있다. 마스크 패턴(970)은 실리콘 질화막으로 이루어질 수 있다.
도 14f를 참조하면, 마스크 패턴(970)을 식각 마스크로 이용하여 다이렉트 콘택(DC), 제1 도전막(950), 제2 도전막(952), 및 절연 캡핑막(956)으로 이루어지는 적층 구조물을 식각하여 상호 평행하게 연장되는 복수의 비트 라인 구조체(BLS)를 형성한다. 복수의 비트 라인 구조체(BLS)에 포함된 제1 도전막(950) 및 제2 도전막(952)은 도 13에 예시한 비트 라인(BL)을 구성할 수 있다.
도 14g를 참조하면, 복수의 비트 라인 구조체(BLS) 각각의 양 측벽을 덮는 복수의 절연 스페이서(972)를 형성하고, 복수의 절연 스페이서(972)를 통해 노출되는 기판(110)의 일부와 소자 분리막(112)의 일부를 식각하여 복수의 활성 영역(AC)을 노출시키는 복수의 리세스(RC)를 형성한다. 복수의 리세스(RC)는 각각 이웃하는 2 개의 비트 라인 구조체(BLS) 사이에서 한 쌍의 절연 스페이서(972)에 의해 폭이 한정되는 베리드 콘택홀(BCH)과 연통된다.
복수의 절연 스페이서(972) 및 복수의 리세스(RC)를 형성하기 위하여 복수의 비트 라인 구조체(BLS)를 덮는 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 에치백하는 공정과, 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하는 공정을 거칠 수 있다.
도 14h를 참조하면, 복수의 비트 라인 구조체(BLS) 각각의 사이에서 복수의 리세스(RC)를 채우면서 복수의 베리드 콘택홀(BCH) 내에 차례로 적층되는 매립 도전막(982), 금속 실리사이드막(984), 도전성 배리어막(986), 및 상부 도전막(988)을 형성한다. 매립 도전막(982), 금속 실리사이드막(984), 도전성 배리어막(986), 및 상부 도전막(988)은 베리드 콘택(BC)을 구성할 수 있다. 또한, 복수의 상부 도전막(988) 중 복수의 비트 라인 구조체(BLS)의 상면 위에서 연장되는 부분들은 후속 공정에서 형성되는 커패시터의 하부 전극이 연결될 수 있는 복수의 랜딩 패드로 사용될 수 있으며, 도 13을 참조하여 설명한 복수의 랜딩 패드(LP)에 대응할 수 있다.
복수의 매립 도전막(982)은 CVD, PVD, 또는 에피택셜 성장 공정에 의해 형성될 수 있다. 복수의 매립 도전막(982)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 복수의 금속 실리사이드막(984)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 일부 실시예들에서, 금속 실리사이드막(984)은 생략 가능하다. 복수의 도전성 배리어막(986)은 Ti/TiN 적층 구조로 이루어질 수 있다. 복수의 상부 도전막(988)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 상부 도전막(988)은 W을 포함할 수 있다. 복수의 상부 도전막(988)은 이들 주위의 공간을 채우는 절연막(990)에 의해 상호 전기적으로 절연될 수 있다.
그 후, 절연막(990) 위에 복수의 상부 도전막(988)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
도 15a 내지 도 15d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15d에는 도 13의 X 방향을 따르는 단면에 대응하는 구성이 예시되어 있다.
도 15a를 참조하면, 기판(110)은 연결 영역(CON)을 가질 수 있다. 연결 영역(CON)은 도 13에 예시한 집적회로 소자(900)의 셀 어레이 영역의 에지 부분, 또는 상기 셀 어레이 영역의 주변에 있는 주변회로 영역(도시 생략)과 상기 셀 어레이 영역과의 사이에 배치되어 상기 셀 어레이 영역과 상기 주변회로 영역과의 사이의 연결용 배선을 형성하기 위한 영역일 수 있다.
도 14a를 참조하여 설명한 바와 같이 기판(110)에 복수의 소자 분리막(112)을 형성하고, 복수의 게이트 트렌치(GT)를 형성한 후, 복수의 게이트 트렌치(GT)가 형성된 결과물을 세정한다. 그 후, 복수의 게이트 트렌치(GT) 내에 게이트 유전막(120)을 형성하고, 하부 게이트 라인(130), 제1 블로킹 막(140), 상부 게이트 라인(150), 및 제2 블로킹 막(160)으로 이루어지는 게이트 구조체(GS)를 형성한다. 여기서, 제1 블로킹 막(140)은 TiN 막으로 이루어질 수 있다.
도 15b를 참조하면, 게이트 구조체(GS)가 형성된 결과물 상에 마스크 패턴(MP1)을 형성한다. 마스크 패턴(MP1)은 기판(110)의 연결 영역(CON)에서 제2 블로킹 막(160)을 일부 노출시키도록 형성될 수 있다. 일부 실시예들에서, 마스크 패턴(MP1)은 포토레지스트 패턴으로 이루어질 수 있다.
마스크 패턴(MP1)을 식각 마스크로 이용하여 기판(110)의 연결 영역(CON)에서 제1 블로킹 막(140), 상부 게이트 라인(150), 및 제2 블로킹 막(160)의 적층 구조를 선택적으로 일부 제거하여 게이트 트렌치(GT) 내에서 하부 게이트 라인(130)의 상면을 노출시킨다.
도 15c를 참조하면, 도 15b의 결과물에서 마스크 패턴(MP1)을 제거한 후, 게이트 트렌치(GT) 내에서 노출된 하부 게이트 라인(130)의 상면과 제2 블로킹 막(160)을 덮는 절연 캡핑 패턴(170)을 형성한다.
도 15d를 참조하면, 도 14b 내지 도 14h를 참조하여 설명한 바와 같은 공정들을 수행한 후, 얻어진 결과물을 덮는 층간절연막(1010)을 형성한다. 절연 캡핑 패턴(170)과 층간절연막(1010)과의 사이에는 형성하고자 하는 집적회로 소자의 구조에 따라 다양한 구조물들이 개재될 수 있으나, 도 15d에서는 도면의 간략화를 위하여 절연 캡핑 패턴(170)과 층간절연막(1010)과의 사이에 개재되는 구조물들의 도시를 생략한다.
층간절연막(1010)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 층간절연막(1010)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 예를 들면, 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
층간절연막(1010)이 형성된 결과물에 대하여 포토리소그래피 공정을 수행하여, 층간절연막(1010) 및 절연 캡핑 패턴(170)을 관통하여 하부 게이트 라인(130)을 노출시키는 콘택홀(1012)을 형성한 후, 콘택홀(1012)을 채우는 콘택 플러그(1024)를 형성한다.
일부 실시예들에서, 콘택 플러그(1024)는 Co, Cu, W, 등으로 이루어지는 금속막과, 상기 금속막을 포위하는 도전성 배리어막으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 다른 일부 실시예들에서, 콘택 플러그(1024)는 Ti 실리사이드, Ta 실리사이드, W 실리사이드 등으로 이루어지는 금속 실리사이드막을 포함할 수도 있다.
도 15a 내지 도 15d를 참조하여 설명한 집적회로 소자의 제조 방법에 의하면, 층간절연막(1010) 및 절연 캡핑 패턴(170)을 관통하는 콘택홀(1012)을 형성하기 전에, 제1 블로킹 막(140), 상부 게이트 라인(150), 및 제2 블로킹 막(160)의 적층 구조를 선택적으로 일부 제거하므로, 콘택홀(1012)을 형성할 때 TiN으로 이루어지는 제1 블로킹 막(140)을 식각하는 공정을 생략할 수 있다. 따라서, 콘택홀(1012) 형성을 위한 식각 공정이 용이해질 수 있다. 특히, 콘택홀(1012) 형성시 기판(110) 상의 다른 영역에서 배선 연결 구조를 형성하기 위한 다른 콘택홀들을 동시에 식각하는 경우, 콘택홀(1012) 형성을 위하여 별도의 공정을 추가할 필요 없이 상기 다른 콘택홀들의 형성을 위한 절연막 식각 공정과 동시에 콘택홀(1012)을 형성할 수 있으며, 상기 다른 콘택홀들의 형성을 위한 절연막 식각 공정과 동일한 식각 조건으로 층간절연막(1010) 및 절연 캡핑 패턴(170)을 식각하여 콘택홀(1012)을 형성할 수 있다. 따라서, TiN으로 이루어지는 제1 블로킹 막(140)을 채용하는 집적회로 소자를 형성하는 경우에 후속의 배선 형성 공정에서 별도의 공정이 추가되는 것을 방지할 수 있다.
또한, 콘택홀(1012)은 제1 블로킹 막(140)으로부터 수평 방향, 예를 들면 X 방향으로 이격된 위치에서 하부 게이트 라인(130)을 노출시키도록 형성될 수 있다. 이에 따라, 콘택 플러그(1024)가 형성된 후, 콘택 플러그(1024)와 TiN으로 이루어지는 제1 블로킹 막(140)과의 사이에는 절연 캡핑 패턴(170)의 일부가 개재되는 구조가 얻어질 수 있다. 따라서, 제1 블로킹 막(140)과 콘택 플러그(1024)와의 사이에 개재되는 절연 캡핑 패턴(170)에 의해 충분한 절연 거리(G1)를 확보함으로써 제1 블로킹 막(140)과 콘택 플러그(1024)와의 사이의 원하지 않는 반응 또는 물리적 손상을 방지할 수 있으며, 하부 게이트 라인(130)과 콘택 플러그(1024)와의 사이의 콘택 저항이 증가하거나, 제1 블로킹 막(140)을 포함하는 워드 라인의 전기적 특성이 변화되어 집적회로 소자의 전기적 특성이 열화되는 등의 문제를 방지할 수 있다.
도 16a 내지 도 16d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16d에 있어서, 도 15a 내지 도 15d에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 16a를 참조하면, 기판(110)에 복수의 소자 분리막(112)을 형성하고, 복수의 게이트 트렌치(GT)를 형성한 후, 복수의 게이트 트렌치(GT)가 형성된 결과물을 세정한다. 그 후, 복수의 게이트 트렌치(GT) 내에 게이트 유전막(120)을 형성하고, 하부 게이트 라인(130) 및 제1 블로킹 막(140)을 형성한다. 여기서, 제1 블로킹 막(140)은 TiN 막으로 이루어질 수 있다.
도 16b 참조하면, 제1 블로킹 막(140)이 형성된 결과물 상에 도 15b를 참조하여 설명한 바와 같은 방법으로 마스크 패턴(MP2)을 형성한다. 마스크 패턴(MP2)은 기판(110)의 연결 영역(CON)에서 제1 블로킹 막(140)을 일부 노출시키도록 형성될 수 있다. 일부 실시예들에서, 마스크 패턴(MP2)은 포토레지스트 패턴으로 이루어질 수 있다. 마스크 패턴(MP1)을 식각 마스크로 이용하여 제1 블로킹 막(140)을 선택적으로 식각하여 제1 블로킹 막(140)의 일부를 제거한다. 그 결과, 게이트 트렌치(GT) 내에서 하부 게이트 라인(130)의 상면이 노출될 수 있다.
도 16c를 참조하면, 도 16b의 결과물에서 마스크 패턴(MP2)을 제거한 후, 게이트 트렌치(GT) 내에서 노출된 하부 게이트 라인(130)의 상면과 제1 블로킹 막(140)을 차례로 덮는 상부 게이트 라인(150), 제2 블로킹 막(160), 및 절연 캡핑 패턴(170)을 형성한다.
도 16d를 참조하면, 도 15d를 참조하여 설명한 바와 유사한 방법으로 층간절연막(1010)을 형성한 후, 층간절연막(1010), 절연 캡핑 패턴(170), 제2 블로킹 막(160), 및 상부 게이트 라인(150)을 관통하여 하부 게이트 라인(130)을 노출시키는 콘택홀(1012)을 형성한다. 그 후, 콘택홀(1012)을 채우는 콘택 플러그(1024)를 형성한다.
도 16a 내지 도 16d를 참조하여 설명한 집적회로 소자의 제조 방법에 의하면, 층간절연막(1010), 절연 캡핑 패턴(170), 제2 블로킹 막(160), 및 상부 게이트 라인(150)을 관통하는 콘택홀(1012)을 형성하기 전에, 제1 블로킹 막(140)을 선택적으로 일부 제거하므로, 콘택홀(1012)을 형성하는 동안 TiN으로 이루어지는 제1 블로킹 막(140)을 식각하기 위한 별도의 공정을 삽입할 필요가 없어 콘택홀(1012) 형성을 위한 식각 공정이 용이해질 수 있다. 따라서, TiN으로 이루어지는 제1 블로킹 막(140)을 채용하는 집적회로 소자를 형성하는 경우에, 콘택홀(1012) 형성시 기판(110) 상의 다른 영역에서 배선 연결 구조를 형성하기 위한 다른 콘택홀들을 동시에 식각할 때 콘택홀(1012) 형성을 위하여 별도의 공정을 추가할 필요 없이 상기 다른 콘택홀들의 형성을 위한 절연막 식각 공정과 동시에 콘택홀(1012)을 형성할 수 있으며, 상기 다른 콘택홀들의 형성을 위한 절연막 식각 공정과 동일한 식각 조건으로 층간절연막(1010) 및 절연 캡핑 패턴(170)을 식각하여 콘택홀(1012)을 형성할 수 있다. 또한, 콘택홀(1012)이 제1 블로킹 막(140)으로부터 수평 방향, 예를 들면 X 방향으로 이격된 위치에서 하부 게이트 라인(130)을 노출시키도록 형성됨으로써, 제1 블로킹 막(140)과 콘택 플러그(1024)와의 사이에 충분한 절연 거리(G2)를 확보할 수 있다. 따라서, 콘택 저항이 증가하거나 집적회로 소자의 전기적 특성을 열화되는 등의 문제를 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120: 게이트 유전막, 130: 하부 게이트 라인, 140: 제1 블로킹 막, 150: 상부 게이트 라인, 160: 제2 블로킹 막, 170: 절연 캡핑 패턴.

Claims (10)

  1. 게이트 트렌치가 형성된 기판과,
    상기 게이트 트렌치의 내부 표면을 덮는 게이트 유전막과,
    상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하는 게이트 구조체와,
    상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮는 절연 캡핑 패턴을 포함하고,
    상기 게이트 구조체는
    제1 일함수를 가지는 하부 게이트 라인과,
    상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과,
    상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과,
    상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재되고 상기 절연 캡핑 패턴의 저면에 접하는 제2 블로킹 막을 포함하고,
    상기 절연 캡핑 패턴은 제1 질소 함량을 가지는 실리콘 질화막으로 이루어지고, 상기 제2 블로킹 막은 상기 제1 질소 함량보다 더 큰 제2 질소 함량을 가지는 N-리치 실리콘 질화막으로 이루어지고,
    상기 게이트 유전막은 제1 밀도로 포획된 고정 전하들을 포함하고 상기 하부 게이트 라인의 측벽에 대면하는 제1 전하 포획 영역과, 상기 제1 밀도보다 높은 제2 밀도로 포획된 고정 전하들을 포함하고 상기 제2 블로킹 막 및 상기 절연 캡핑 패턴 각각의 측벽에 대면하는 제2 전하 포획 영역을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 하부 게이트 라인은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어지고,
    상기 상부 게이트 라인은 도핑된 폴리실리콘으로 이루어지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 절연 캡핑 패턴을 관통하여 상기 하부 게이트 라인에 연결되는 콘택 플러그를 더 포함하고,
    상기 게이트 구조체의 길이 방향에서 상기 제1 블로킹 막은 상기 절연 캡핑 패턴을 사이에 두고 상기 콘택 플러그로부터 이격되어 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 블로킹 막은 금속을 포함하고, 상기 제2 블로킹 막은 금속을 포함하지 않는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 블로킹 막은 상기 게이트 유전막으로부터 이격된 내측 금속 함유막과, 상기 게이트 유전막과 상기 내측 금속 함유막과의 사이에 개재된 외측 금속 함유막을 포함하고,
    상기 내측 금속 함유막과 상기 외측 금속 함유막은 서로 다른 조성물로 이루어지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 제2 전하 포획 영역은 상기 제1 전하 포획 영역보다 상기 기판의 상면에 더 가까운 집적회로 소자.
  7. 소자 분리막에 의해 한정되는 활성 영역과, 상기 활성 영역을 가로질러 연장되는 라인 형상의 게이트 트렌치를 포함하는 기판과,
    상기 게이트 트렌치 내에서 상기 활성 영역 및 상기 소자 분리막에 접하는 게이트 유전막과,
    상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하는 게이트 구조체와,
    상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮는 절연 캡핑 패턴과,
    상기 활성 영역에서 게이트 구조체의 양 측에 형성된 한 쌍의 소스/드레인 영역을 포함하고,
    상기 게이트 구조체는
    제1 일함수를 가지는 하부 게이트 라인과,
    상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과,
    상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과,
    상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재되고 상기 절연 캡핑 패턴의 저면에 접하는 제2 블로킹 막을 포함하고,
    상기 절연 캡핑 패턴은 제1 질소 함량을 가지는 실리콘 질화막으로 이루어지고, 상기 제2 블로킹 막은 상기 제1 질소 함량보다 더 큰 제2 질소 함량을 가지는 N-리치 실리콘 질화막으로 이루어지고,
    상기 게이트 유전막은 제1 밀도로 포획된 고정 전하들을 포함하고 상기 하부 게이트 라인의 측벽에 대면하는 제1 전하 포획 영역과, 상기 제1 밀도보다 높은 제2 밀도로 포획된 고정 전하들을 포함하고 상기 제2 블로킹 막 및 상기 절연 캡핑 패턴 각각의 측벽에 대면하는 제2 전하 포획 영역을 포함하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 하부 게이트 라인은
    상기 게이트 유전막에 접하는 금속 함유 라이너와,
    상기 금속함유 라이너 및 상기 제1 블로킹 막에 의해 포위되는 금속막을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 제1 블로킹 막은 상기 게이트 유전막으로부터 이격되고 상기 금속막의 상면에 접하는 내측 금속 함유막과, 상기 게이트 유전막과 상기 내측 금속 함유막과의 사이에 개재되고 상기 금속 함유 라이너의 상면에 접하는 외측 금속 함유막을 포함하고,
    상기 내측 금속 함유막과 상기 외측 금속 함유막은 서로 다른 조성물로 이루어지는 집적회로 소자.
  10. 서로 이격되어 배치된 복수의 활성 영역과, 상기 복수의 활성 영역을 가로질러 연장되는 라인 형상의 게이트 트렌치를 포함하는 기판과,
    상기 게이트 트렌치 내에서 상기 복수의 활성 영역에 접하는 게이트 유전막과,
    상기 게이트 유전막 상에서 상기 게이트 트렌치의 일부를 매립하고, 상기 복수의 활성 영역에 대면하는 게이트 측벽 부분들을 가지는 게이트 구조체와,
    상기 게이트 트렌치 내에서 상기 게이트 구조체를 덮고, 상기 복수의 활성 영역에 대면하는 절연 측벽 부분들을 가지는 절연 캡핑 패턴을 포함하고,
    상기 게이트 구조체는
    제1 일함수를 가지는 하부 게이트 라인과,
    상기 제1 일함수보다 더 낮은 제2 일함수를 가지는 상부 게이트 라인과,
    상기 하부 게이트 라인과 상기 상부 게이트 라인과의 사이에 개재된 제1 블로킹 막과,
    상기 상부 게이트 라인과 상기 절연 캡핑 패턴과의 사이에 개재되고 상기 절연 캡핑 패턴의 저면에 접하는 제2 블로킹 막을 포함하고,
    상기 절연 캡핑 패턴은 제1 질소 함량을 가지는 실리콘 질화막으로 이루어지고, 상기 제2 블로킹 막은 상기 제1 질소 함량보다 더 큰 제2 질소 함량을 가지는 N-리치 실리콘 질화막으로 이루어지고,
    상기 게이트 유전막은 제1 밀도로 포획된 고정 전하들을 포함하고 상기 하부 게이트 라인의 측벽에 대면하는 제1 전하 포획 영역과, 상기 제1 밀도보다 높은 제2 밀도로 포획된 고정 전하들을 포함하고 상기 제2 블로킹 막 및 상기 절연 캡핑 패턴 각각의 측벽에 대면하는 제2 전하 포획 영역을 포함하는 집적회로 소자.
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