CN109285833A - 具有阻挡层的集成电路器件 - Google Patents

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Abstract

一种集成电路器件可以包括在衬底的栅极沟槽的内表面上的栅极电介质层、在栅极电介质层上填充栅极沟槽的一部分的栅极结构、以及在栅极沟槽中在栅极结构的上表面上的绝缘盖图案。栅极结构可以包括具有第一功函数的下栅线、具有比第一功函数低的第二功函数的上栅线、在下栅线与上栅线之间的第一阻挡层以及在上栅线与绝缘盖图案之间的第二阻挡层。

Description

具有阻挡层的集成电路器件
技术领域
本发明构思的实施方式涉及集成电路器件，更具体地，涉及具有掩埋字线的集成电路器件。
背景技术
随着构成掩埋沟道阵列晶体管(BCAT)(其中多个字线被掩埋在衬底中)的集成电路器件的集成度增加，多个字线的节距逐渐减小并且栅诱导漏极泄漏(GIDL)电流增加，这会不利地影响集成电路器件的刷新特性。因此，为了抑制GIDL电流并精确地控制栅电极的阈值电压，已开发了采用具有不同功函数的不同种材料作为栅电极的组成部分的技术。在包括包含具有不同功函数的材料的栅电极的一些集成电路器件中，不同的材料会经由扩散相互作用。因此，会难以控制功函数。此外，由于功函数改变可能导致缺陷，或者可能发生体积膨胀。
发明内容
本发明构思的一些实施方式可以提供包括掩埋沟道阵列晶体管(BCAT)的集成电路器件。集成电路器件可以具有能够通过使构成栅电极的不同种类材料每种的功函数保持恒定而抑制电特性的劣化并抑制栅诱导漏极泄漏(GIDL)电流从而改善电特性的新结构。
根据本发明构思的一些实施方式，提供了一种集成电路器件。该集成电路器件可以包括：衬底，其包括栅极沟槽；栅极电介质层，其在栅极沟槽的内表面上；栅极结构，其在栅极电介质层上填充栅极沟槽的一部分；以及绝缘盖图案，其在栅极沟槽中在栅极结构的上表面上。栅极结构可以包括具有第一功函数的下栅线、具有比第一功函数低的第二功函数的上栅线、在下栅线与上栅线之间的第一阻挡层、以及在上栅线与绝缘盖图案之间的第二阻挡层。
根据本发明构思的一些实施方式，提供了一种集成电路器件。该集成电路器件可以包括包含由隔离层限定的有源区的衬底。衬底还可以包括在有源区上的线形栅极沟槽。集成电路器件还可以包括在栅极沟槽中在有源区上并且在隔离层上的栅极电介质层、在栅极电介质层上填充栅极沟槽的一部分的栅极结构、在栅极沟槽中在栅极结构的上表面上的绝缘盖图案、以及在有源区中在栅极结构的相反两侧上的一对源极/漏极区。栅极结构可以包括具有第一功函数的下栅线、具有比第一功函数低的第二功函数的上栅线、在下栅线与上栅线之间的第一阻挡层、以及在上栅线与绝缘盖图案之间的第二阻挡层。
根据本发明构思的一些实施方式，提供了一种集成电路器件。该集成电路器件可以包括衬底。衬底可以包括彼此间隔开的多个有源区和延伸跨过所述多个有源区的线形栅极沟槽。集成电路器件还可以包括：栅极电介质层，其在栅极沟槽中延伸跨过所述多个有源区；栅极结构，其在栅极电介质层上填充栅极沟槽的一部分并具有面对所述多个有源区的栅极侧壁部分；以及绝缘盖图案，其在栅极沟槽中在栅极结构的上表面上并具有面对所述多个有源区的绝缘侧壁部分。栅极结构可以包括具有第一功函数的下栅线、具有比第一功函数低的第二功函数的上栅线、在下栅线与上栅线之间的第一阻挡层、以及在上栅线与绝缘盖图案之间的第二阻挡层。
附图说明
本发明构思的实施方式将基于具体实施方式和附图被更清楚地理解。
图1A是示出根据本发明构思的一些实施方式的集成电路器件的俯视图。
图1B是沿图1A的线X-X'和线Y-Y'截取的剖视图。
图2至图8是示出根据本发明构思的一些实施方式的集成电路器件的剖视图。
图9A至图9G是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
图10A至图10D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
图11A至图11D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
图12A和图12B是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
图13是示出根据本发明构思的一些实施方式的集成电路器件的单元阵列区域的俯视图。
图14A至图14H是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
图15A至图15D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
图16A至图16D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。
具体实施方式
将参照附图详细描述本发明构思的一些实施方式。附图中相同的附图标记可以表示相同的元件，因而为了简洁可以省略其描述。为了清楚，层和区域的尺寸及相对尺寸可以被夸大。
图1A是示出根据本发明构思的一些实施方式的集成电路器件的俯视图。图1B是沿图1A的线X-X'和线Y-Y'截取的剖视图。
参照图1A和图1B，集成电路器件100可以包括衬底110，在衬底110上由隔离层112限定的多个有源区AC以及跨越多个有源区AC延伸的多个栅极沟槽GT被设置。
多个有源区AC可以在X方向和Y方向上彼此间隔开地形成，并且有源区AC的每个可以在倾斜方向上延伸从而具有在不同于X方向和Y方向的方向(图1A中的Q方向)上的长轴。多个栅极沟槽GT可以具有在X方向上彼此平行延伸的多个线形状。
隔离层112可以包括硅氧化物层、硅氮化物层或其组合。
栅极电介质层120、在栅极电介质层120上填充栅极沟槽GT的一部分的栅极结构GS、以及用于覆盖栅极结构GS的绝缘盖图案170可以在栅极沟槽GT中。绝缘盖图案170可以在栅极结构GS的上表面上。
衬底110的在栅极沟槽GT的下表面处的部分的水平可以高于衬底110的在隔离层112的下表面处的部分的水平。栅极结构GS的下表面可以具有与多个栅极沟槽GT的底部轮廓对应的不平坦形状。因此，具有鞍形鳍结构的鞍形鳍式场效应晶体管(FinFET)可以在多个有源区AC中。
栅极电介质层120可以覆盖栅极沟槽GT的内表面以接触有源区AC和隔离层112。栅极电介质层120可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或具有比硅氧化物层的介电常数更高的介电常数的高k电介质层。例如，高k电介质层可以具有约10到25的介电常数，并且可以包括例如铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O3)和/或钛氧化物(TiO2)。
绝缘盖图案170可以包括硅氮化物层、硅氮氧化物层、硅氧化物层或其组合。
栅极结构GS可以具有面对有源区AC的栅极侧壁，并且绝缘盖图案170可以包括面对有源区AC的绝缘侧壁部分。源极/漏极区SD可以在多个有源区AC中在栅极结构GS的两侧上。
栅极结构GS可以包括具有第一功函数的下栅线130和具有比第一功函数低的第二功函数的上栅线150。下栅线130可以包括金属、金属氮化物、金属碳化物或其组合。在一些实施方式中，下栅线130可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钛硅化物氮化物(TiSiN)、钨硅化物氮化物(WSiN)或其组合。上栅线150可以包括掺杂多晶硅。
将理解，虽然术语“第一”、“第二”等可以在这里用来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，第一元件可以被称为第二元件而不背离本发明构思的教导。
第一阻挡层140可以插置在下栅线130与上栅线150之间。第一阻挡层140可以防止下栅线130和上栅线150的成分在下栅线130与上栅线150之间相互扩散或者反应。在一些实施方式中，第一阻挡层140可以防止下栅线130中包括的金属与上栅线150中包括的硅反应，并且可以防止金属硅化物层形成在下栅线130与上栅线150之间。
第二阻挡层160可以插置在上栅线150与绝缘盖图案170之间。第二阻挡层160可以防止上栅线150和绝缘盖图案170的成分在上栅线150与绝缘盖图案170之间相互扩散或者反应。
第一阻挡层140和第二阻挡层160的每个可以具有面对源极/漏极区SD的侧壁，并且在其间具有栅极电介质层120。
第一阻挡层140和第二阻挡层160可以由不同材料形成。第一阻挡层140和第二阻挡层160的每个可以包括导电材料、电介质材料或其组合。在一些实施方式中，第一阻挡层140可以包括金属并且第二阻挡层160可以基本上不含金属。在一些实施方式中，第一阻挡层140和第二阻挡层160中的至少一个可以包括含金属的氧化物层或氮化物层、或其组合。在一些实施方式中，第一阻挡层140和第二阻挡层160中的至少一个可以包括基本上不含金属的氧化物层或氮化物层、或其组合。在一些实施方式中，第一阻挡层140可以包括含金属的多层，并且第二阻挡层160可以包括基本上不含金属的单层。第一阻挡层140和第二阻挡层160的每个可以具有约到约的厚度。
在集成电路器件100的栅极结构GS中，第一阻挡层140可以插置在具有不同功函数的下栅线130与上栅线150之间，从而可以防止下栅线130和上栅线150的成分相互扩散或反应而形成诸如硅化物的不需要的物质从而改变功函数或者改变体积的问题，这可以有助于保持下栅线130和上栅线150的每个的原始性质和电特性。
此外，在集成电路器件100的栅极结构GS中，可以防止诸如以下的问题：由在上栅线150上的绝缘盖图案170的成分的向下扩散所致的绝缘盖图案170和上栅线150的成分之间的不期望的反应或即使当第二阻挡层160插置在上栅线150与绝缘盖图案170之间时上栅线150的功函数变化、以及作为在形成上栅线150的工艺期间的回蚀刻工艺的结果上栅线150的厚度变得太薄或者在上栅线150中出现相对较大的厚度偏差。此外，可以防止上栅线150或位于其下方的下栅线130被物理地或化学地损坏，因为上栅线150可以在形成绝缘盖图案170的工艺期间由第二阻挡层160保护。
图2至图8是示出根据本发明构思的一些实施方式的集成电路器件的剖视图。与图1B中的“GX”对应的部分的主要部件被放大并在图2至图8中示出。在图2至图8中，与图1A和图1B中相同的附图标记可以表示相同的元件，并且为了简洁可以省略其描述。
参照图2，除所指出的差异之外，集成电路器件200具有与图1A和图1B所示的集成电路器件100基本相同或相似的构造。集成电路器件200的栅极结构GS2可以通过顺序地堆叠下栅线230、第一阻挡层240、上栅线150和第二阻挡层260而形成。
下栅线230可以具有与参照图1A和图1B描述的下栅线130基本相同或相似的构造。然而，下栅线230可以包括多个含金属层，该多个含金属层包含顺序地堆叠在栅极电介质层120上的含金属衬垫230A和金属层230B。含金属衬垫230A可以与栅极电介质层120接触。金属层230B可以与栅极电介质层120间隔开并且可以由含金属衬垫230A和第一阻挡层240围绕。在一些实施方式中，含金属衬垫230A可以包括TiN，并且金属层230B可以包括W，但本发明构思不限于此。
第一阻挡层240可以具有与参照图1A和图1B所述的第一阻挡层140基本相同或相似的构造。然而，第一阻挡层240可以包括金属氮化物、金属氧化物、金属氧氮化物或其组合。第一阻挡层240可以包括与栅极电介质层120间隔开的内部含金属层240A以及插置在栅极电介质层120与内部含金属层240A之间的外部含金属层240B。内部含金属层240A可以与金属层230B的上表面接触，并且外部含金属层240B可以与含金属衬垫230A的上表面接触。
内部含金属层240A和外部含金属层240B可以具有一体连接的结构。内部含金属层240A和外部含金属层240B可以包括彼此不同的成分。在一些实施方式中，内部含金属层240A可以包括构成金属层230B的第一金属的氮化物或氧化物，并且外部含金属层240B可以包括构成含金属衬垫230A的第二金属的氮氧化物或氮化物。例如，当金属层230B包括W并且含金属衬垫230A包括TiN时，内部含金属层240A可以包括WN层或钨氧化物(WO)层，并且外部含金属层240B可以包括富N的TiN层或钛氧化物氮化物(TiON)层。当在此使用时，术语“富N的TiN层”可以指具有比拥有Ti与N的化学计量原子比的TiN层的N含量更大的N含量的TiN层。
第二阻挡层260可以具有与参照图1A和图1B描述的第二阻挡层160基本相同或相似的构造。然而，第二阻挡层260可以包括与构成绝缘盖图案170的化学元素相同的化学元素，但是可以包括比绝缘盖图案170中的氮含量更大的氮含量。在一些实施方式中，绝缘盖图案170可以包括具有第一氮含量的硅氮化物层，并且第二阻挡层260可以包括具有比第一氮含量更大的第二氮含量的硅氮化物层。例如，第二阻挡层260可以包括富N的硅氮化物层。当在此使用时，术语“富N的硅氮化物层”可以指具有比拥有Si与N的化学计量原子比的硅氮化物层的N含量更大的N含量的硅氮化物层。
在集成电路器件200的栅极结构GS2中，第一阻挡层240可以插置在具有不同功函数的下栅线230与上栅线150之间，从而可以防止下栅线230和上栅线150的成分相互扩散或反应而导致形成诸如硅化物的不需要的物质、功函数的变化或体积的变化的问题，这可以有助于保持下栅线230和上栅线150的每个的原始性质和电特性。此外，通过插置在上栅线150与绝缘盖图案170之间的第二阻挡层260可以防止上栅线150或位于其下方的层被物理地或化学地损坏。
栅极电介质层120可以包括配置为俘获第一密度下的固定电荷的第一电荷俘获区120A以及配置为俘获比第一密度高的第二密度下的固定电荷的第二电荷俘获区120B。当在此使用时，术语“固定电荷”可以指通过有意的工艺引入到栅极电介质层120中的固定电荷。固定电荷可以是正电荷或负电荷。当栅极结构GS2包括n沟道金属氧化物半导体(NMOS)晶体管时，第一电荷俘获区120A和第二电荷俘获区120B中的固定电荷可以为正。当栅极结构GS2包括p沟道金属氧化物半导体(PMOS)晶体管时，第一电荷俘获区120A和第二电荷俘获区120B中的固定电荷可以为负。栅极电介质层120的第二电荷俘获区120B可以比第一电荷俘获区120A更靠近衬底110的上表面110T。在栅极电介质层120中，第二电荷俘获区120B可以从衬底110的上表面110T延伸至第二深度D2，并且第一电荷俘获区120A可以从第二深度D2延伸至比第二深度D2更深的第一深度D1。当在此使用时，深度或水平可以指在垂直于衬底110的上表面110T的方向上从衬底110的上表面110T朝向衬底110的下表面的距离。因此，被称为比另一深度或水平更深的深度或水平可以在朝向衬底110的下表面的方向上更远离衬底110的上表面110T。
栅极电介质层120的第一电荷俘获区120A和第二电荷俘获区120B可以与源极/漏极区SD接触。栅极电介质层120的第一电荷俘获区120A可以插置在源极/漏极区SD与下栅线230之间。下栅线230可以具有面对栅极电介质层120的第一电荷俘获区120A的侧壁。栅极电介质层120的第二电荷俘获区120B可以在源极/漏极区SD与上栅线150之间、源极/漏极区SD与第二阻挡层260之间、以及源极/漏极区SD与绝缘盖图案170之间延伸。上栅线150、第二阻挡层260和绝缘盖图案170的每个可以具有面对栅极电介质层120的第二电荷俘获区120B的侧壁。
通过在栅极电介质层120中包括其中俘获固定电荷的第一电荷俘获区120A和第二电荷俘获区120B，可以抑制包括栅极结构GS2的掩埋沟道阵列晶体管(BCAT)的栅诱导漏极泄漏(GIDL)电流，并且可以抑制栅极关断状态下的泄漏电流。
参照图3，除了所指出的差异之外，集成电路器件300可以具有与图2所示的集成电路器件200基本相同或相似的构造。集成电路器件300的栅极结构GS3可以通过顺序地堆叠下栅线230、第一阻挡层340、上栅线150和第二阻挡层260而形成。
第一阻挡层340可以是单层。例如，第一阻挡层340可以包括TiN层。第一阻挡层340可以具有接触栅极电介质层120的侧壁。第一阻挡层340的下表面可以包括与含金属衬垫230A接触的部分以及与金属层230B接触的部分。随着第一阻挡层340从接触下栅线230的下表面接近第一阻挡层340的接触上栅线150的上表面，第一阻挡层340可以具有更大的氮含量。例如，当第一阻挡层340为TiN层时，TiN层中的氮含量可以从第一阻挡层340的下表面朝向第一阻挡层340的上表面变大。富N的TiN层可以从第一阻挡层340的上表面形成至第一阻挡层340的深度的至少一部分。富N的TiN层中的氮含量可以朝向第一阻挡层340的上表面变得更大。
在集成电路器件300的栅极结构GS3中，第一阻挡层340可以插置在具有不同功函数的下栅线230与上栅线150之间，并且第二阻挡层260可以插置在上栅线150与绝缘盖图案170之间。因此，可以防止下栅线230和上栅线150的每个的成分相互扩散或反应而形成诸如金属硅化物的不需要的物质从而改变功函数或改变体积的问题，这可以有助于保持下栅线230和上栅线150的每个的原始性质和电特性。此外，通过在栅极电介质层120中具有其中俘获固定电荷的结构，可以抑制包括栅极结构GS3的掩埋沟道阵列晶体管(BCAT)的栅诱导漏极泄漏(GIDL)电流，并且可以抑制栅极关断状态下的泄漏电流。
参照图4，除了所指出的差异之外，集成电路器件400可以具有与图3所示的集成电路器件300基本相同或相似的构造。集成电路器件400的栅极结构GS4可以通过顺序地堆叠下栅线230、第一阻挡层440、上栅线150和第二阻挡层260而形成。
第一阻挡层440可以是单层。第一阻挡层440可以具有接触栅极电介质层120的侧壁。第一阻挡层440的下表面可以包括与含金属衬垫230A接触的部分以及与金属层230B接触的部分。例如，第一阻挡层440可以包括TiN层。第一阻挡层440中的氮含量可以沿着第一阻挡层440的厚度方向(Z方向)基本上恒定。
栅极电介质层120可以包括包含固定电荷的电荷俘获区120C。当栅极结构GS4构成NMOS晶体管时，电荷俘获区120C中的固定电荷可以为正。当栅极结构GS4构成PMOS晶体管时，电荷俘获区120C中的固定电荷可以为负。栅极电介质层120的电荷俘获区120C可以从衬底110的上表面110T延伸至第三深度D3。第三深度D3可以与上栅线150的下表面的水平大致相同或比其更深。栅极电介质层120的电荷俘获区120C可以在源极/漏极区SD与绝缘盖图案170之间、源极/漏极区SD与第二阻挡层260之间、以及源极/漏极区SD与上栅线150之间延伸。
在集成电路器件400的栅极结构GS4中，第一阻挡层440可以插置在具有不同功函数的下栅线230与上栅线150之间，并且第二阻挡层260可以插置在上栅线150与绝缘盖图案170之间。因此，可以防止下栅线230和上栅线150的每个的成分相互扩散或反应从而形成诸如金属硅化物的不需要的物质以改变功函数或改变体积的问题，这可以有助于保持下栅线230和上栅线150的每个的原始性质和电特性。此外，通过在栅极电介质层120中包括其中俘获固定电荷的结构，可以抑制包括栅极结构GS4的掩埋沟道阵列晶体管(BCAT)的栅诱导漏极泄漏(GIDL)电流，并且可以抑制栅极关断状态下的泄漏电流。
参照图5，除了所指出的差异之外，集成电路器件500可以具有与图4所示的集成电路器件400基本相同或相似的构造。例如，在集成电路器件500中，栅极电介质层120不包括其中俘获固定电荷的电荷俘获区120C。集成电路器件500的栅极结构GS5可以通过顺序地堆叠下栅线230、第一阻挡层440、上栅线150和第二阻挡层560而形成。第二阻挡层560可以包括基本不含金属的绝缘层。例如，第二阻挡层560可以包括氮化物层、氧化物层或其组合。
在一些实施方式中，第二阻挡层560和绝缘盖图案170可以由不同的材料形成。在一些实施方式中，第二阻挡层560和绝缘盖图案170可以由彼此相同的材料形成。在一些实施方式中，第二阻挡层560可以被省略。
参照图6，除了所指出的差异之外，集成电路器件600可以具有与图2所示的集成电路器件200基本相同或相似的构造。例如，在集成电路器件600中，栅极电介质层120可以包括包含固定电荷的电荷俘获区120D。电荷俘获区120D可以从衬底110的上表面110T延伸至第四深度D4。第四深度D4可以比下栅线230的上表面的水平更深。集成电路器件600的栅极结构GS6可以通过顺序地堆叠下栅线230、第一阻挡层240、上栅线150和第二阻挡层660而形成。第二阻挡层660可以具有与参照图5描述的第二阻挡层560基本相同或相似的构造。在一些实施方式中，第二阻挡层660可以被省略。
参照图7，除了所指出的差异之外，集成电路器件700可以具有与图3所示的集成电路器件300基本相同或相似的构造。例如，在集成电路器件700中，栅极电介质层120可以包括包含固定电荷的电荷俘获区120E。电荷俘获区120E可以从衬底110的上表面110T延伸至第五深度D5。第五深度D5可以比下栅线230的上表面的水平更深。集成电路器件700的栅极结构GS7可以通过顺序地堆叠下栅线230、第一阻挡层340、上栅线150和第二阻挡层660而形成。第一阻挡层340的具体结构可以如参照图3所述。第二阻挡层660的具体结构可以如参照图6所述。在一些实施方式中，第二阻挡层660可以被省略。
参照图8，除了所指出的差异之外，集成电路器件800可以具有与图2所示的集成电路器件200基本相同或相似的构造。例如，集成电路器件800的栅极结构GS8可以不包括第一阻挡层240。集成电路器件800的栅极结构GS8可以通过顺序地堆叠下栅线230、上栅线150和第二阻挡层260而形成。下栅线230和上栅线150可以彼此直接接触。
栅极电介质层120可以包括包含固定电荷的电荷俘获区120F。电荷俘获区120F可以从衬底110的上表面110T延伸至第六深度D6。第六深度D6可以与上栅线150的下表面的水平大致相同或比其更深。
在下文中，将详细描述制造根据本发明构思的一些实施方式的集成电路器件的方法。
图9A至图9G是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。将参照图9A至图9G描述制造图2的集成电路器件200的方法。图9A至图9G按工艺顺序示出与沿图1A的线Y-Y'截取的剖面对应的部分的主要部件。
参照图9A，隔离沟槽TR可以形成在衬底110中以限定多个有源区AC。与图1B所示类似，隔离沟槽TR可以形成为使得相对宽的部分可以具有相对大的深度并且相对窄的部分可以具有相对小的深度。填充隔离沟槽TR的隔离层112可以在多个有源区AC周围形成，并且多个源极/漏极区SD可以形成在多个有源区AC中。原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、自由基氧化工艺和自然氧化工艺中的至少一种可以用于形成隔离层112。
多个掩模线图案902可以形成在多个有源区AC和隔离层112上。当在此使用时，当一层或区域被称为“在”另一层或区域“上”时，该层或区域可以直接形成在所述另一层或区域上，或者可以在其间存在居间层或区域。多个掩模线图案902可以彼此间隔开并在X方向上彼此平行地延伸。多个掩模线图案902可以包括单层或多层结构的硬掩模图案。例如，多个掩模线图案902可以包括但不限于氧化物层、氮化物层或其组合。多个有源区AC和隔离层112可以使用多个掩模线图案902作为蚀刻掩模被蚀刻，以形成在X方向上平行延伸的多个栅极沟槽GT。
参照图9B，覆盖多个栅极沟槽GT的内表面的栅极电介质层120可以被形成。热氧化工艺、ALD工艺或其组合可以用于形成栅极电介质层120。
参照图9C，填充多个栅极沟槽GT的含金属衬垫230A和金属层230B可以形成在图9B的栅极电介质层120上。在形成含金属衬垫230A和金属层230B之后，其一些部分可以通过回蚀刻工艺从多个栅极沟槽GT去除，从而形成多个下栅线230。在多个下栅线230被形成之后，多个掩模线图案902的上表面可以被暴露。
参照图9D，图9C的所得产物可以经历等离子体处理，以在多个栅极沟槽GT的每个中的下栅线230上形成第一阻挡层240并通过多个栅极电介质层120的经多个栅极沟槽GT暴露的部分在多个栅极电介质层120的每个的上部中形成第一电荷俘获区120A。
在一些实施方式中，通过使用含氮气体执行等离子体硝化工艺用于等离子体处理，可以将氮固定电荷捕获在第一电荷俘获区120A中。当金属层230B包括W并且含金属衬垫230A包括TiN时，内部含金属层240A可以包括WN层，并且外部含金属层240B可以包括富N的TiN层。然而，本发明构思不限于此。为了执行等离子体硝化工艺，可以执行包括在NH3气氛中通过快速热处理(RTP)法进行的硝化处理、在诸如N2、NO或N2O的含氮气体气氛中进行的RTP工艺、使用熔炉进行的热处理工艺、或其组合的各种工艺。
在一些实施方式中，等离子体氧化工艺可以被执行以形成第一阻挡层240。当金属层230B包括W并且含金属衬垫230A包括TiN时，内部含金属层240A可以包括WO层并且外部含金属层240B可以包括TiON层。
根据本发明构思，第一电荷俘获区120A中俘获的固定电荷不限于氮固定电荷，并且各种固定电荷可以被俘获。例如，多个栅极电介质层120的第一电荷俘获区120A中俘获的固定电荷可以选自元素氮(N)、铪(Hf)、锆(Zr)、镧(La)、镁(Mg)、硼(B)、铝(Al)、磷(P)、砷(As)、氩(Ar)和氢(H)，但本发明构思不限于此。
参照图9E，上栅线150可以形成在多个栅极沟槽GT的每个中的第一阻挡层240上。
为了形成上栅线150，在第一阻挡层240的顶部上填充多个栅极沟槽GT并覆盖多个掩模线图案902的上表面的初始上栅线可以被形成。接着，初始上栅线的一些部分可以通过回蚀刻工艺被去除，使得上栅线150留在多个栅极沟槽GT的每个中。多个掩模线图案902可以被部分地消耗，同时初始上栅线的部分被回蚀刻使得多个掩模线图案902的高度可以被降低。
参照图9F，上栅线150的暴露的上表面和栅极电介质层120的暴露表面可以通过多个栅极沟槽GT的每个的内部空间经受等离子体处理，以形成覆盖多个上栅线150的上表面的多个第二阻挡层260并通过多个栅极电介质层120的经多个栅极沟槽GT暴露的部分在多个栅极电介质层120的每个的上部中形成第二电荷俘获区120B。用于等离子体处理的具体方法可以如参照图9D所述。
在一些实施方式中，当多个上栅线150包括掺杂多晶硅时，多个第二阻挡层260可以是硅氮化物层，例如富N的硅氮化物层。
参照图9G，留在多个栅极沟槽GT的每个的内部空间中的第二阻挡层260上的空间可以用绝缘盖图案170填充，并且留在衬底110上的不需要的层可以被去除以暴露衬底110的上表面110T。
图10A至图10D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。将参照图10A至图10D描述制造图3的集成电路器件300的方法的操作。图10A至图10D按工艺顺序示出与沿图1A的线Y-Y'截取的剖面对应的部分。
参照图10A，通过参照图9A至图9C描述的操作，限定多个有源区AC的隔离层112可以形成在衬底110上，并且栅极电介质层120和下栅线230可以形成在多个栅极沟槽GT的每个中。
此后，覆盖多个栅极沟槽GT的每个中的下栅线230的上表面的初始阻挡层P340可以被形成。
在一些实施方式中，初始阻挡层P340可以是金属氮化物层，例如TiN层。CVD或物理气相沉积(PVD)工艺可以用于形成初始阻挡层P340。下栅线230的上表面上的初始阻挡层P340的厚度可以被形成为栅极沟槽GT的内侧壁上的初始阻挡层P340的厚度的至少约三倍。为此，可以控制沉积工艺期间的台阶覆盖。
参照图10B，初始阻挡层P340可以被部分地蚀刻以仅在下栅线230的上表面上留下初始阻挡层P340，使得栅极沟槽GT的内侧壁被再次暴露。
当初始阻挡层P340是TiN层时，为了确保初始阻挡层P340仅保留在下栅线230的上表面上，在图10A的所得产物中，初始阻挡层P340可以使用包含NH4OH、H2O2和H2O的蚀刻剂或者包含硫酸的蚀刻剂被湿蚀刻。结果，当覆盖栅极沟槽GT的内侧壁的图10A所示的初始阻挡层P340的所有部分可以被去除并且栅极沟槽GT的内侧壁可以被暴露时，初始阻挡层P340的覆盖下栅线230的上表面的部分可以留下而不被去除。在一些实施方式中，初始阻挡层P340的一部分可以留在多个掩模线图案902的上表面上。初始阻挡层P340的在多个掩模线图案902的上表面上的剩余部分可以通过后续工艺被去除。
参照图10C，以与参照图9D描述的操作相似的方式，图10B的所得产物可以经受等离子体处理以从图10B所示的多个初始阻挡层P340形成多个第一阻挡层340，并通过多个栅极电介质层120的经多个栅极沟槽GT暴露的部分在多个栅极电介质层120的每个的上部中形成第一电荷俘获区120A。
通过使用含氮气体执行等离子体硝化工艺用于等离子体处理，N原子可以渗透到图10B所示的多个初始阻挡层P340中。结果，第一阻挡层340可以具有比在初始阻挡层P340中增加的N含量。当第一阻挡层340是TiN层时，距离第一阻挡层340的上表面的厚度的至少一部分可以是富N的TiN层。
参照图10D，以与参照图9E至图9G描述的操作相似的方式，上栅线150、第二阻挡层260和绝缘盖图案170可以顺序地形成在多个栅极沟槽GT的每个中的第一阻挡层340上。
图11A至图11D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。将参照图11A至图11D描述制造图4的集成电路器件400的方法的操作。图11A至图11D按工艺顺序示出与沿图1A的线Y-Y'截取的剖面对应的部分。
参照图11A，通过参照图9A至图9C描述的操作，限定多个有源区AC的隔离层112可以形成在衬底110上，并且栅极电介质层120和下栅线230可以形成在多个栅极沟槽GT的每个中。此后，覆盖多个栅极沟槽GT的每个中的下栅线230的上表面的第一阻挡层440可以以与形成初始阻挡层P340的操作相同的方式形成。在一些实施方式中，第一阻挡层440可以是金属氮化物层，例如TiN层。
参照图11B，上栅线150可以以与参照图9E描述的操作相似的方式形成在多个栅极沟槽GT的每个中的第一阻挡层440上。
参照图11C，以与参照图9F描述的操作相似的方式，上栅线150的暴露的上表面和栅极电介质层120的暴露表面可以通过多个栅极沟槽GT的每个的内部空间经受等离子体处理，以形成覆盖多个上栅线150的上表面的多个第二阻挡层260并通过多个栅极电介质层120的经多个栅极沟槽GT暴露的部分在多个栅极电介质层120的每个的上部中形成电荷俘获区120C。
参照图11D，通过参照图9G描述的操作，覆盖第二阻挡层260的绝缘盖图案170可以形成在多个栅极沟槽GT中。
图12A和图12B是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。将参照图12A和图12B描述制造图5的集成电路器件500的方法的操作。图12A和图12B按工艺顺序示出与沿图1A的线Y-Y'截取的剖面对应的部分。
参照图12A，限定多个有源区AC的隔离层112可以形成在衬底110上，并且栅极电介质层120、下栅线230、第一阻挡层440和上栅线150可以顺序地形成在多个栅极沟槽GT的每个中，如参照图11A和图11B所述。
此后，覆盖多个栅极沟槽GT的每个中的上栅线150的上表面的第二阻挡层560可以被形成。为了形成第二阻挡层560，覆盖上栅线150的上表面以及栅极电介质层120的暴露于多个栅极沟槽GT的每个中的表面的初始第二阻挡层可以通过CVD或PVD工艺形成。此后，初始第二阻挡层的一部分可以通过干蚀刻或湿蚀刻被去除，使得仅第二阻挡层560可以留下。例如，第二阻挡层560可以包括氮化物层、氧化物层或其组合。
参照图12B，绝缘盖图案170可以以与参照图9G描述的操作相似的方式形成在多个栅极沟槽GT的每个中的第二阻挡层560上。
在制造参照图6描述的集成电路器件600的一些方法中，限定多个有源区AC的隔离层112可以形成在衬底110上，并且栅极电介质层120、下栅线230、第一阻挡层240和上栅线150可以形成在栅极沟槽GT中，如参照图9A至图9E所述。在第一阻挡层240形成的同时，电荷俘获区120D可以形成在栅极电介质层120上。此后，在覆盖栅极沟槽GT中的上栅线150的第二阻挡层660可以以与参照图12A形成第二阻挡层560的操作相似的方式被形成之后，覆盖第二阻挡层660的绝缘盖图案170可以以与参照图9G描述的方式相似的方式形成。
在制造图7所示的集成电路器件700的一些方法中，限定多个有源区AC的隔离层112可以以与参照图10A至图10C所述相同的方式形成在衬底110上，并且栅极电介质层120、下栅线230和第一阻挡层340可以形成在栅极沟槽GT中。在第一阻挡层340形成的同时，电荷俘获区120E可以形成在栅极电介质层120的每个的上部中。此后，覆盖栅极沟槽GT中的第一阻挡层340的上栅线150可以以与参照图9E所述相同的方式形成。在覆盖栅极沟槽GT中的上栅线150的第二阻挡层660可以以与参照图12A形成第二阻挡层560的操作相似的方式被形成之后，覆盖第二阻挡层660的绝缘盖图案170可以以与参照图9G描述的方式相似的方式形成。
在制造图8所示的集成电路器件800的一些方法中，限定多个有源区AC的隔离层112可以以与参照图9A至图9C所述相同的方式形成在衬底110上，并且栅极电介质层120和下栅线230可以形成在栅极沟槽GT的每个中。然后，参照图9D描述的形成第一阻挡层240和第一电荷俘获区120A的工艺可以被省略，并且与栅极沟槽GT中的下栅线230接触的上栅线150可以以与参照图9E所述相同的方式形成。此后，第二阻挡层260可以通过参照图9F描述的操作形成。在第二阻挡层260形成的同时，电荷俘获区120F可以形成在栅极电介质层120的每个中。此后，覆盖第二阻挡层260的绝缘盖图案170可以以与参照图9G描述的方式相似的方式形成。
虽然已经参照图1A至图12B描述了集成电路器件100、200、300、400、500、600、700和800及其示例性制造方法，但是本领域技术人员将理解，可以在如参照图1A至图12B所述的本发明构思的范围内进行各种改变和修改以提供具有各种结构的集成电路器件及制造其的方法。
图13是示出根据本发明构思的一些实施方式的集成电路器件的单元阵列区的俯视图。
参照图13，集成电路器件900的单元阵列区可以包括多个有源区AC。多个字线WL可以在X方向上跨越多个有源区AC彼此平行地延伸。多个位线BL可以沿着Y方向在多个字线WL上彼此平行地延伸。多个位线BL可以经由直接接触DC连接到多个有源区AC。
多个掩埋接触BC可以形成在多个位线BL当中的两个相邻位线BL之间。多个掩埋接触BC可以沿X方向和Y方向布置成行。多个着落垫LP可以形成在多个掩埋接触BC上。多个掩埋接触BC和多个着落垫LP可以将形成在位线BL上的电容器的下电极连接到多个有源区AC。多个着落垫LP可以分别设置为部分地重叠多个掩埋接触BC。
图14A至图14H是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。将参照图14A至图14H描述制造图13的集成电路器件900的方法。图14A至图14H按工艺顺序示出与沿图13的线A-A'和B-B'截取的剖面对应的部分。
参照图14A，多个隔离沟槽TR可以形成在衬底110的单元阵列区中，并且填充隔离沟槽TR的多个隔离层112可以被形成。多个有源区AC可以由多个隔离层112限定在衬底110的单元阵列区中。
在通过将杂质离子注入到多个有源区AC的上表面中形成多个源极/漏极区之后，彼此平行延伸的多个栅极沟槽GT可以形成在衬底110上。在清洁包括多个栅极沟槽GT的所得产物之后，栅极电介质层120、栅极结构GS和绝缘盖图案170可以形成在多个栅极沟槽GT的每个中。多个栅极结构GS可以构成图13所示的多个字线WL。在该示例中，图1B所示的栅极结构GS可以形成在栅极沟槽GT的每个中，但本发明构思不限于此。例如，该示例可以包括图2至图8所示的栅极结构GS2、GS3、GS4、GS5、GS6、GS7和GS8、以及选自具有在本发明构思的范围内从以上栅极结构修改和改变的各种结构的栅极结构当中的任何一种栅极结构来代替栅极结构GS。
参照图14B，绝缘层930可以形成在衬底110上。绝缘层930可以包括顺序地形成在衬底110上的第一绝缘层932和第二绝缘层934。第一绝缘层932和第二绝缘层934可以包括不同种类的绝缘材料。例如，第一绝缘层932可以是氧化物层，并且第二绝缘层934可以是氮化物层，但本发明构思不限于此。
参照图14C，在第一导电层950可以形成在衬底110上之后，第一导电层950、第二绝缘层934和第一绝缘层932的每个的一部分以及衬底110的一部分可以被蚀刻以形成穿过第一导电层950、第二绝缘层934和第一绝缘层932暴露有源区AC的多个直接接触孔DCH。此后，填充多个直接接触孔DCH的多个直接接触DC可以被形成。
第一导电层950可以包括掺杂多晶硅或诸如W、钼(Mo)、金(Au)、铜(Cu)、Al、镍(Ni)或钴(Co)的金属。第一导电层950可以是包括从以上示例材料中选择的单一材料的单层、或包括至少两种材料的多层。
直接接触DC可以包括掺杂多晶硅或诸如W、Mo、Au、Cu、Al、Ni或Co的金属。在一些实施方式中，直接接触DC可以包括与第一导电层950的材料相同的材料。
在一些实施方式中，金属硅化物层可以进一步形成在衬底110与直接接触DC之间。例如，金属硅化物层可以包括钨硅化物、镍硅化物或钴硅化物，但本发明构思不限于此。
参照图14D，在第一导电层950上延伸的第二导电层952以及绝缘盖层956可以被顺序地形成。
第二导电层952可以包括TiSiN、TiN、TaN、CoN、金属、金属硅化物或其组合。金属和金属硅化物可以包括W、Mo、Au、Cu、Al、Ni或Co。绝缘盖层956可以包括硅氮化物层。
参照图14E，掩模图案970可以形成在绝缘盖层956上。绝缘盖层956的上表面可以通过掩模图案970被部分地暴露。掩模图案970可以包括硅氮化物层。
参照图14F，包括直接接触DC、第一导电层950、第二导电层952和绝缘盖层956的堆叠结构可以使用掩模图案970作为蚀刻掩模被蚀刻，以形成彼此平行延伸的多个位线结构BLS。多个位线结构BLS中包括的第一导电层950和第二导电层952可以构成图13所示的位线BL。
参照图14G，覆盖多个位线结构BLS的每个的两个侧壁的多个绝缘间隔物972可以被形成，并且暴露多个有源区AC的多个凹陷RC可以通过蚀刻衬底110的经多个绝缘间隔物972暴露的部分以及隔离层112的经多个绝缘间隔物972暴露的部分而形成。多个凹陷RC的每个可以与掩埋接触孔BCH连通，掩埋接触孔BCH的宽度可以由两个相邻位线结构BLS之间的一对绝缘间隔物972限制。
为了形成多个绝缘间隔物972和多个凹陷RC，可以执行形成覆盖多个位线结构BLS的间隔物绝缘层并回蚀刻该间隔物绝缘层的工艺以及部分地蚀刻衬底110和隔离层112的工艺。
参照图14H，顺序地堆叠在多个掩埋接触孔BCH中同时填充多个位线结构BLS的每个之间的多个凹陷RC的掩埋导电层982、金属硅化物层984、导电屏障层986和上导电层988可以被形成。掩埋导电层982、金属硅化物层984、导电屏障层986和上导电层988可以构成掩埋接触BC。此外，多个上导电层988的在多个位线结构BLS的上表面上延伸的部分可以用作可与后续工艺中形成的电容器的下电极连接的多个着落垫，并且可以对应于参照图13描述的多个着落垫LP。
多个掩埋导电层982可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或外延生长工艺形成。多个掩埋导电层982可以包括杂质掺杂半导体材料、金属、导电金属氮化物、金属硅化物或其组合。多个金属硅化物层984可以包括钴硅化物、镍硅化物或锰硅化物。在一些实施方式中，可以省略金属硅化物层984。多个导电屏障层986可以由Ti/TiN堆叠结构形成。多个上导电层988可以包括掺杂多晶硅、金属、金属硅化物、导电金属氮化物或其组合。例如，多个上导电层988可以包括W。多个上导电层988可以通过填充其周围的空间的上绝缘层990而彼此电绝缘。
此后，可电连接到多个上导电层988的多个电容器下电极可以形成在上绝缘层990上。
图15A至图15D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。图15A至图15D示出与沿图13中的X方向的剖面对应的构造。
参照图15A，衬底110可以具有连接区CON。连接区CON可以是用于在图13所示的集成电路器件900的单元阵列区与单元阵列区附近的外围电路区之间提供连接布线的区域，连接区CON可以设置在单元阵列区的边缘部分中或者在外围电路区与单元阵列区之间。
如以上参照图14A所述，多个隔离层112可以形成在衬底110上，多个栅极沟槽GT可以被形成，然后具有多个栅极沟槽GT的所得产物可以被清洁。此后，栅极电介质层120可以形成在多个栅极沟槽GT中，并且包括下栅线130、第一阻挡层140、上栅线150和第二阻挡层160的栅极结构GS可以被形成。第一阻挡层140可以包括TiN层。
参照图15B，掩模图案MP1可以形成在其中可形成栅极结构GS的所得产物上。掩模图案MP1可以形成为部分地暴露衬底110的连接区CON中的第二阻挡层160。在一些实施方式中，掩模图案MP1可以是光致抗蚀剂图案。
衬底110的连接区CON中的第一阻挡层140、上栅线150和第二阻挡层160的堆叠结构可以被选择性地部分去除，以暴露栅极沟槽GT中的下栅线130的上表面。
参照图15C，在掩模图案MP1从图15B的所得产物中去除之后，绝缘盖图案170可以被形成为覆盖第二阻挡层160以及下栅线130的暴露在栅极沟槽GT中的上表面。
参照图15D，在执行参照图14B至图14H描述的操作之后，覆盖获得的所得产物的层间绝缘层1010可以被形成。根据将形成的集成电路器件的结构，各种结构可以被插置在绝缘盖图案170的部件与层间绝缘层1010之间。然而，在图15D中，为了简单，可以省略插置在绝缘盖图案170的部件与层间绝缘层1010之间的结构。
层间绝缘层1010可以是硅氧化物层。例如，层间绝缘层1010可以是原硅酸四乙酯(TEOS)层或具有约2.2到2.4的超低介电常数K的超低K(ULK)层。例如，ULK层可以包括硅氧碳化物(SiOC)层或氢化SiOC(SiCOH)层。
具有层间绝缘层1010的所得产物可以经受光刻工艺，以形成穿过层间绝缘层1010和绝缘盖图案170暴露下栅线130的接触孔1012并形成填充接触孔1012的接触插塞1024。
在一些实施方式中，接触插塞1024可以包括含Co、Cu、W等的金属层以及围绕金属层的导电屏障层。导电屏障层可以具有Ti/TiN堆叠结构。在一些实施方式中，接触插塞1024可以包括包含Ti硅化物、Ta硅化物、W硅化物等的金属硅化物层。
根据参照图15A至图15D描述的制造集成电路器件的方法，第一阻挡层140、上栅线150和第二阻挡层160的堆叠结构可以被选择性地部分去除，因而当接触孔1012可被形成时，可以省略蚀刻包括TiN的第一阻挡层140的操作。因此，可以促进用于形成接触孔1012的蚀刻工艺。具体地，在当接触孔1012被形成时用于形成布线连接结构的其它接触孔在衬底110上的其它区域中同时被蚀刻的情况下，接触孔1012可以与用于形成其它接触孔的绝缘层蚀刻工艺同时形成而不用添加用于形成接触孔1012的单独工艺，或者可以通过在与绝缘层蚀刻工艺的蚀刻条件相同的蚀刻条件下蚀刻层间绝缘层1010和绝缘盖图案170而形成。因此，当使用包括TiN的第一阻挡层140形成集成电路器件时，可以防止在随后的布线形成操作中添加额外的工艺。
而且，接触孔1012可以形成为在沿水平方向例如X方向与第一阻挡层140间隔开的位置处暴露下栅线130。由此，在接触插塞1024被形成之后，可以获得其中绝缘盖图案170的一部分可插置在接触插塞1024与包括TiN的第一阻挡层140之间的结构。因此，通过插置在第一阻挡层140与接触插塞1024之间的绝缘盖图案170可以确保足够的绝缘距离G1，从而可以防止第一阻挡层140与接触插塞1024之间不需要的反应或物理损坏。而且，可以防止下栅线130与接触插塞1024之间的接触电阻的增加或由包括第一阻挡层140的字线的电特性变化所致的集成电路器件的电特性的劣化的问题。
图16A至图16D是按工艺顺序示出根据本发明构思的一些实施方式的制造集成电路器件的方法的操作的剖视图。在图16A至图16D中，与图15A至图15D中相同的附图标记表示相同的元件，并且为了简洁可以省略其描述。
参照图16A，多个隔离层112可以形成在衬底110上，多个栅极沟槽GT可以被形成，然后具有多个栅极沟槽GT的所得产物可以被清洁。此后，栅极电介质层120可以形成在多个栅极沟槽GT中，并且下栅线130和第一阻挡层140可以被形成。第一阻挡层140可以包括TiN层。
参照图16B，掩模图案MP2可以以与参照图15B所述相同的方式形成在其中形成第一阻挡层140的所得产物上。掩模图案MP2可以形成为部分地暴露衬底110的连接区CON中的第一阻挡层140。在一些实施方式中，掩模图案MP2可以是光致抗蚀剂图案。第一阻挡层140可以使用掩模图案MP2作为蚀刻掩模被选择性地部分去除。结果，下栅线130的上表面可以被暴露在栅极沟槽GT中。
参照图16C，在掩模图案MP2从图16B的所得产物中去除之后，顺序地覆盖第一阻挡层140以及下栅线130的暴露在栅极沟槽GT中的上表面的上栅线150、第二阻挡层160和绝缘盖图案170可以被形成。
参照图16D，层间绝缘层1010可以通过与参照图15D描述的操作相似的操作而形成，然后，穿过层间绝缘层1010、绝缘盖图案170、第二阻挡层160和上栅线150暴露下栅线130的接触孔1012可以被形成。此后，填充接触孔1012的接触插塞1024可以被形成。
根据参照图16A至图16D描述的制造集成电路器件的方法，因为在穿透层间绝缘层1010、绝缘盖图案170、第二阻挡层160和上栅线150的接触孔1012形成之前，第一阻挡层140被选择性地部分去除，所以在接触孔1012的形成期间可以不需要添加用于蚀刻包括TiN的第一阻挡层140的单独工艺，并且可以促进形成接触孔1012的蚀刻工艺。因此，在使用包括TiN的第一阻挡层140形成集成电路器件的情况下，当用于形成布线连接结构的其它接触孔可以在接触孔1012可形成时在衬底110上的其它区域中被同时蚀刻时，接触孔1012可以与用于形成其它接触孔的绝缘层蚀刻工艺同时形成，而不用添加用于形成接触孔1012的单独工艺，或者可以在与绝缘层刻蚀工艺的蚀刻条件相同的刻蚀条件下通过蚀刻层间绝缘层1010和绝缘盖图案170而形成。此外，接触孔1012可以被形成从而在沿着水平方向例如X方向与第一阻挡层140间隔开的位置处暴露下栅线130，从而可以确保接第一阻挡层140与接触插塞1024之间足够的绝缘距离G2。因此，可以防止诸如接触电阻增加或集成电路器件的电特性劣化的问题。
根据本发明构思的一些实施方式的集成电路器件可以具有插置在具有不同功函数的下栅线与上栅线之间的第一阻挡层以及插置在上栅线与绝缘盖图案之间的第二阻挡层。因此，可以防止下栅线和上栅线的成分相互扩散或反应而形成不需要的物质从而改变功函数或产生物理劣化的问题，这可以有助于保持下栅线和上栅线的每个的原始性质和电特性。可以防止下栅线和上栅线被物理地或化学地损坏。此外，通过在栅极电介质层中包括其中可俘获固定电荷的电荷俘获区，可以抑制包括栅极结构的掩埋沟道阵列晶体管(BCAT)的栅诱导漏极泄漏(GIDL)电流，并且可以抑制栅极关断状态下的泄漏电流。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。还将理解，诸如通用词典中定义的术语的术语应被解释为具有与它们的在相关领域的背景下的含义一致的含义，并且将不在理想化或过度形式化的意义上被解释，除非这里明确地如此定义。
虽然已经参照本发明构思的一些实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行在形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年7月21日在韩国知识产权局提交的韩国专利申请第10-2017-0092740号的优先权，其全部内容通过引用全文在此合并。

Claims (20)

1.一种集成电路器件，包括：
衬底，其包括栅极沟槽；
栅极电介质层，其在所述栅极沟槽的内表面上；
栅极结构，其在所述栅极电介质层上填充所述栅极沟槽的一部分；以及绝缘盖图案，其在所述栅极沟槽中在所述栅极结构的上表面上，
其中所述栅极结构包括：
下栅线，其具有第一功函数；
上栅线，其具有比所述第一功函数低的第二功函数；
第一阻挡层，其在所述下栅线与所述上栅线之间；以及
第二阻挡层，其在所述上栅线与所述绝缘盖图案之间。
2.根据权利要求1所述的集成电路器件，
其中所述下栅线包括金属、金属氮化物、金属碳化物或其组合，以及
其中所述上栅线包括掺杂多晶硅。
3.根据权利要求1所述的集成电路器件，还包括穿过所述绝缘盖图案连接到所述下栅线的接触插塞，
其中所述第一阻挡层在所述栅极结构延伸的的纵向方向上与所述接触插塞间隔开，并且在其间具有所述绝缘盖图案。
4.根据权利要求3所述的集成电路器件，其中所述第二阻挡层和所述上栅线在所述纵向方向上与所述接触插塞间隔开，并且在其间具有所述绝缘盖图案。
5.根据权利要求1所述的集成电路器件，其中所述第一阻挡层具有与所述下栅线接触的下表面和与所述上栅线接触的上表面，并且从所述下表面到所述上表面具有逐渐增加的氮含量。
6.根据权利要求1所述的集成电路器件，
其中所述第一阻挡层包括与所述栅极电介质层间隔开的内部含金属层以及在所述栅极电介质层与所述内部含金属层之间的外部含金属层，以及
其中所述内部含金属层和所述外部含金属层包括不同的成分。
7.根据权利要求6所述的集成电路器件，
其中所述下栅线包括含金属衬垫和金属层，所述含金属衬垫包括第一金属，所述金属层包括不同于所述第一金属的第二金属，
其中所述金属层与所述栅极电介质层间隔开，并且在其间具有所述含金属衬垫，
其中所述下栅线的所述含金属衬垫接触所述第一阻挡层的所述外部含金属层，以及
其中所述下栅线的所述金属层接触所述第一阻挡层的所述内部含金属层。
8.根据权利要求1所述的集成电路器件，
其中所述绝缘盖图案包括具有第一氮含量的第一硅氮化物层，以及
其中所述第二阻挡层包括具有比所述第一氮含量大的第二氮含量的第二硅氮化物层。
9.根据权利要求1所述的集成电路器件，其中所述第一阻挡层和所述第二阻挡层的每个基本上不含金属。
10.根据权利要求1所述的集成电路器件，
其中所述栅极电介质层包括第一电荷俘获区和第二电荷俘获区，所述第一电荷俘获区配置为俘获第一密度下的固定电荷，所述第二电荷俘获区配置为俘获比所述第一密度高的第二密度下的固定电荷，以及
其中所述第二电荷俘获区比所述第一电荷俘获区更靠近所述衬底的上表面。
11.一种集成电路器件，包括：
衬底，其包括由隔离层限定的有源区，所述衬底还包括在所述有源区上的线形栅极沟槽；
栅极电介质层，其在所述栅极沟槽中在所述有源区上并且在所述隔离层上；
栅极结构，其在所述栅极电介质层上填充所述栅极沟槽的一部分；
绝缘盖图案，其在所述栅极沟槽中在所述栅极结构的上表面上；以及
在所述有源区中在所述栅极结构的相反两侧上的一对源极/漏极区，
其中所述栅极结构包括：
下栅线，其具有第一功函数；
上栅线，其具有比所述第一功函数低的第二功函数；
第一阻挡层，其在所述下栅线与所述上栅线之间；以及
第二阻挡层，其在所述上栅线与所述绝缘盖图案之间。
12.根据权利要求11所述的集成电路器件，其中所述第一阻挡层和所述第二阻挡层的每个包括面对所述对源极/漏极区的部分的侧壁并且在其间具有所述栅极电介质层。
13.根据权利要求11所述的集成电路器件，其中所述下栅线包括：
含金属衬垫，其与所述栅极电介质层接触；以及
金属层，其通过所述含金属衬垫与所述栅极电介质层分开并且通过所述第一阻挡层与所述上栅线分开。
14.根据权利要求13所述的集成电路器件，
其中所述第一阻挡层包括内部含金属层和外部含金属层，所述内部含金属层与所述栅极电介质层间隔开并且与所述金属层的上表面接触，所述外部含金属层插置在所述栅极电介质层与所述内部含金属层之间并且与所述含金属衬垫的上表面接触，以及
其中所述内部含金属层和所述外部含金属层包括彼此不同的成分。
15.根据权利要求11所述的集成电路器件，
其中所述栅极电介质层包括第一电荷俘获区和第二电荷俘获区，所述第一电荷俘获区位于离所述衬底的上表面的第一深度处并且配置为俘获第一密度下的固定电荷，所述第二电荷俘获区在所述衬底的所述上表面与所述第一电荷俘获区之间并且配置为俘获比所述第一密度高的第二密度下的固定电荷，以及
其中所述下栅线具有与所述第一电荷俘获区相邻的侧壁，并且所述上栅线和所述绝缘盖图案的每个具有与所述第二电荷俘获区相邻的相应侧壁。
16.一种集成电路器件，包括：
衬底，其包括彼此间隔开的多个有源区和延伸跨过所述多个有源区的线形栅极沟槽；
栅极电介质层，其在所述栅极沟槽中延伸跨过所述多个有源区；
栅极结构，其在所述栅极电介质层上填充所述栅极沟槽的一部分并且具有面对所述多个有源区的栅极侧壁部分；以及
绝缘盖图案，其在所述栅极沟槽中在所述栅极结构的上表面上，并且具有面对所述多个有源区的绝缘侧壁部分，
其中所述栅极结构包括：
下栅线，其具有第一功函数；
上栅线，其具有比所述第一功函数低的第二功函数；
第一阻挡层，其在所述下栅线与所述上栅线之间；以及
第二阻挡层，其在所述上栅线与所述绝缘盖图案之间。
17.根据权利要求16所述的集成电路器件，
其中所述下栅线包括多个含金属层，所述多个含金属层包括金属、金属氮化物、金属碳化物或其组合，以及
其中所述上栅线包括掺杂多晶硅。
18.根据权利要求16所述的集成电路器件，
其中所述第一阻挡层包括与所述栅极电介质层间隔开的内部含金属层以及在所述内部含金属层与所述栅极电介质层之间的外部含金属层，以及
其中所述内部含金属层和所述外部含金属层包括彼此不同的成分。
19.根据权利要求16所述的集成电路器件，
其中所述第一阻挡层包括多个金属层，以及
其中所述第二阻挡层基本上不含金属。
20.根据权利要求16所述的集成电路器件，其中所述栅极电介质层包括第一电荷俘获区和第二电荷俘获区，所述第一电荷俘获区面对所述下栅线并且配置为俘获第一密度下的固定电荷，所述第二电荷俘获区面对所述绝缘盖图案并且配置为俘获比所述第一密度高的第二密度下的固定电荷。
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