CN110364529B - 包括超低k间隔件的半导体器件及其制造方法 - Google Patents

包括超低k间隔件的半导体器件及其制造方法 Download PDF

Info

Publication number
CN110364529B
CN110364529B CN201811620830.9A CN201811620830A CN110364529B CN 110364529 B CN110364529 B CN 110364529B CN 201811620830 A CN201811620830 A CN 201811620830A CN 110364529 B CN110364529 B CN 110364529B
Authority
CN
China
Prior art keywords
low
spacer
bit line
spacers
ultra
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811620830.9A
Other languages
English (en)
Other versions
CN110364529A (zh
Inventor
池连赫
文范浩
金仁祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110364529A publication Critical patent/CN110364529A/zh
Application granted granted Critical
Publication of CN110364529B publication Critical patent/CN110364529B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

本申请公开了一种包括超低k间隔件的半导体器件及其制造方法。一种半导体器件，包括：位线结构，其包括位线接触插塞和在位线接触插塞上的位线；储存节点接触插塞；超低k间隔件，其包括与位线接触插塞的侧壁接触的间隙填充间隔件和与位线的侧壁接触的线型间隔件；以及低k间隔件，其形成在超低k间隔件的线型间隔件上以接触储存节点接触插塞，其中，间隙填充间隔件比线型间隔件厚。

Description

包括超低K间隔件的半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2018年3月26日在韩国知识产权局提交的申请号为10-2018-0034449的韩国申请的优先权，该申请通过引用整体合并于此。
技术领域
本发明总体而言涉及一种半导体器件及其制造方法。更具体地，本发明涉及一种包括超低k间隔件的半导体器件和用于制造该半导体器件的方法。
背景技术
在半导体器件中，在相邻的图案结构之间形成电介质材料。随着半导体器件的集成度增加，相邻图案结构之间的距离逐渐减小。结果，寄生电容逐渐增加。随着寄生电容增加，半导体器件的性能降低。
根据现有的用于降低寄生电容的方法，引入降低电介质材料的介电常数以减小寄生电容。然而，由于要求电介质材料具有相对高的介电常数，因此该方法在减小寄生电容方面仍然受到限制。
因此，需要开发创新方法以更多地降低高度集成的半导体器件的寄生电容。
发明内容
本发明的示例性实施例涉及一种能够减小相邻图案结构之间的寄生电容的半导体器件，以及制造该半导体器件的方法。
根据本发明的实施例，一种半导体器件包括：位线结构，其包括位线接触插塞和在位线接触插塞上的位线；储存节点接触插塞；超低k间隔件，其包括与位线接触插塞的侧壁接触的间隙填充间隔件和与位线的侧壁接触的线型间隔件；以及低k间隔件，其形成在超低k间隔件的线型间隔件上以接触储存节点接触插塞，其中，间隙填充间隔件比线型间隔件厚。
根据本发明的实施例，一种用于制造半导体器件的方法包括：形成位线结构，该位线结构包括在半导体衬底上的位线接触插塞和在位线接触插塞上的位线；在位线结构的侧壁上形成超低k层；在超低k层上形成低k层；通过刻蚀低k层形成位于位线的侧壁上的低k间隔件；以及通过刻蚀超低k层以与低k间隔件对准而形成超低k间隔件，所述超低k间隔件包括与位线接触插塞接触的间隙填充间隔件和平行于位线的侧壁形成的线型间隔件。
附图说明
图1是根据本发明的实施例的半导体器件的横截面图。
图2是根据本发明的实施例的半导体器件的横截面图。
图3是示出根据本发明的实施例的半导体器件的平面图。
图4A是图3中所示的半导体器件沿线A-A'截取的横截面图。
图4B是图3中所示的半导体器件沿线B-B'截取的横截面图。
图4C是图4A中所示的半导体器件沿线C-C'截取的平面图。
图4D是图4A中所示的半导体器件沿线D-D'截取的平面图。
图5至图18是示出根据本发明的实施例的制造半导体器件的方法的横截面图。
具体实施方式
下面参考附图详细描述所公开技术的各种示例和实现。
附图可能不一定按比例绘制，并且在一些情况下，附图中的结构的比例可能被夸大以清楚地示出所描述的示例或实现的某些特征。在呈现图或描述中的具有多层结构中的两层或更多层的特定示例时，这些层的相对定位关系或如所示的布置层的顺序反映了所描述或示出的示例的特定实现，以及不同的相对定位关系或排列层的顺序是可能的。在整个公开中，相同的附图标记表示本发明的各个图和实施例中的相同部分。
另外，所描述或示出的多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，一个或多个附加层可以存在于两个所示层之间)。作为具体示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或在衬底“上”或“上方”时，第一层可以是直接在第二层或衬底上形成的结构、也可以表示在第一层和第二层或衬底之间可以存在一个或多个其他中间层的结构。
此外，“连接/耦合”表示一个组件直接耦合到另一个组件或通过另一个组件间接耦合。在本说明书中，单数形式可以包括复数形式，只要在句子中没有专门提及即可。此外，说明书中使用的“包括/包含”或“包括着/包含着”表示存在或添加一个或多个组件、步骤、操作和元件。
图1是根据本发明的实施例的半导体器件100的横截面图。图2是根据本发明的实施例的半导体器件100'的横截面图。图1和图2中所示的电介质结构111的组成元件可以相同。
参照图1，半导体器件100可以包括衬底101、多个图案结构105P以及形成在每个图案结构105P的两个侧壁上的电介质结构111。
多个图案结构105P可以形成在衬底101上。每个图案结构105P可以包括形成在衬底101上的第一导电图案102。图案结构105P还可以包括形成在第一导电图案102上的第二导电图案103和形成在第二导电图案103上的硬掩模图案104。第一导电图案102可以与衬底101直接接触。虽然未示出，但是第一导电图案102和衬底101可以通过隔离材料层或电介质材料层被电隔离。第一导电图案102和第二导电图案103可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。硬掩模图案104可以包括电介质材料。
电介质结构111可以包括多层电介质材料。电介质结构111可以包括位于第一导电图案102的侧壁上的第一电介质材料109。电介质结构111还可以包括形成在第一电介质材料109上的第二电介质材料110。第二电介质材料110可以位于在第二导电图案103的侧壁上，第一电介质材料109位于其间。第一电介质材料109可以接触第一导电图案102和第二导电图案103的侧壁。第一电介质材料109可以包括厚部分109A和薄部分109B。厚部分109A可以比薄部分109B厚。第二电介质材料110的底部可以接触第一电介质材料109的厚部分109A的顶表面。第一电介质材料109的厚部分109A可以接触第一导电图案102的侧壁。第一电介质材料109的薄部分109B可以接触第二导电图案103的侧壁。薄部分109B的一部分可以接触硬掩模图案104的侧壁。
如上所述，可以在第一导电图案102的侧壁上形成由第一电介质材料109构成的单层，并且可以在第二导电图案103的侧壁上形成由第一电介质材料109和第二电介质材料110构成的双层。
电介质结构111可以称为“间隔件结构”。电介质结构111可以包括多层间隔件。
参照图2，半导体器件100'可以包括衬底101、第一图案结构105、第二图案结构108以及形成在第一图案结构105和第二图案结构108之间的电介质结构111。
第一图案结构105和第二图案结构108可以形成在衬底101上。电介质结构111可以形成在第一图案结构105与第二图案结构108之间。第二图案结构108可以位于两个相邻的第一图案结构105之间。
第一图案结构105可以与图1中所示的图案结构105P相同。第一图案结构105可以包括形成在衬底101上的第一导电图案102。第一图案结构105还可以包括形成在第一导电图案102上的第二导电图案103和形成在第二导电图案103上的硬掩模图案104。
第二图案结构108可以包括第三导电图案106。第二图案结构108还可以包括形成在第三导电图案106上的第四导电图案107。
电介质结构111可以包括多层电介质材料。电介质结构111可以包括位于第一导电图案102与第三导电图案106之间的第一电介质材料109。第一电介质材料109可以延伸到位于第二导电图案103与第三导电图案106之间。电介质结构111还可以包括第二电介质材料110。第二电介质材料110可以位于第一电介质材料109上的第二导电图案103的侧壁上。第一电介质材料109可以包括厚部分109A和薄部分109B。厚部分109A可以比薄部分109B厚。第二电介质材料110的底部可以接触第一电介质材料109的厚部分109A的顶表面。第一电介质材料109的厚部分109A可以接触第一导电图案102的侧壁。第一电介质材料109的薄部分109B可以与第二导电图案103的侧壁接触。
如上所述，第一电介质材料109可以形成在第一导电图案102与第三导电图案106之间。第一电介质材料109和第二电介质材料110可以形成在第二导电图案103与第三导电图案106之间。
电介质结构111可以被称为“间隔件结构”或“低k间隔件结构”。因此，电介质结构111可以包括多层间隔件。
图1中所示的电介质结构111可以具有减小相邻图案结构105P之间的寄生电容的介电常数。图2中所示的电介质结构111可以具有减小第一图案结构105与第二图案结构108之间的寄生电容的介电常数。
在图1和图2中，第一电介质材料109和第二电介质材料110中的每一个可以具有低介电常数(低k)。第一电介质材料109可以具有第一低介电常数。第二电介质材料110可以具有第二低介电常数。第一低介电常数可以低于第二低介电常数。第二低介电常数可以等于或小于5，并且第一低介电常数可以等于或小于3.5。第二低介电常数可以低于氮化硅的介电常数(约7.5)。第一低介电常数可以低于氧化硅的介电常数(约3.9)。因此，第一低介电常数可以称为“超低k”。
第一电介质材料109可以被称为“超低k间隔件”，第二电介质材料110可以被称为“低k间隔件”。
第一电介质材料109和第二电介质材料110可以是不同的材料。
第一电介质材料109可以包括硅基材料。第一电介质材料109可以包括选自碳和硼的任何一种杂质。可以通过杂质获得第一电介质材料109的低介电常数。第一电介质材料109可以包括含杂质的硅基材料。含杂质的硅基材料可以包括碳掺杂的硅基材料或硼掺杂的硅基材料。含杂质的硅基材料可以包括硅碳氧化物(SiCO)或氮化硅硼(SiBN)。碳掺杂的硅基材料可以具有低碳浓度。这可以称为“低碳掺杂的硅基材料”。低碳掺杂的硅基材料可以包括低碳-SiCO。硼掺杂的硅基材料可以具有高硼浓度。这可以称为“高硼掺杂的硅基材料”。高硼掺杂的硅基材料可以包括高硼SiBN。杂质可以使第一电介质材料109的刻蚀速率低。
第一电介质材料109可以具有足够大的厚度。由于第一电介质材料109具有低介电常数，因此有利于减小寄生电容。第一电介质材料109的大厚度有利于减小寄生电容。第一电介质材料109的厚度可以大于第二电介质材料110的厚度。
第一电介质材料109可以具有比氧化硅(SiO2)和氮化硅(Si3N4)更低的介电常数。
第二电介质材料110可以包括硅基材料。第二电介质材料110可以包括选自碳、硼及其组合中的至少一种杂质。可以通过杂质获得第二电介质材料110的低介电常数。第二电介质材料110可以包括含杂质的硅基材料。含杂质的硅基材料可以包括碳化硅(SiC)、碳氮化硅(SiCN)或碳氮化硅硼(SiBCN)。含杂质的硅基材料可以包括具有高碳浓度的SiCO。这可以称为“高碳SiCO”。因此，第一电介质材料109和第二电介质材料110中的每一个可以包括SiCO。然而，第一电介质材料109可以具有比第二电介质材料110低的碳浓度。杂质可以使第二电介质材料110的刻蚀速率低。
第二电介质材料110可以比第一电介质材料109的薄部分109B薄。
第二电介质材料110的刻蚀速率可以低于常规氮化硅(Si3N4)的刻蚀速率。因此，第二电介质材料110可以薄地沉积。因此，可以增加第一电介质材料109的厚度以有助于减小寄生电容。
电介质结构111可以包括超低k/低k(L)结构和超低k(UL)结构。UL结构可以由第一电介质材料109的厚部分109A形成。UL-L结构可以通过层叠第一电介质材料109的薄部分109B和第二电介质材料110来形成。
在图1和图2中，半导体器件100和100'可以是存储单元的部分。
包括在图案结构105P和第一图案结构105中的第一导电图案102可以是第一接触插塞。第二导电图案103可以是导电线。第二图案结构108可以是第二接触插塞。第一电介质材料109和第二电介质材料110可以减小第一接触插塞和第二接触插塞之间的寄生电容。另外，电介质结构111可以减小导电线和第二接触插塞之间的寄生电容。
图案结构105P和第一图案结构105中的每一个可以是位线结构。第一导电图案102可以是位线接触插塞。第二导电图案103可以是位线。第二图案结构108可以是储存节点接触插塞。电介质结构111可以是位线间隔件。因此，电介质结构111可以减小在位线接触插塞与储存节点接触插塞之间的寄生电容。电介质结构111可以减小位线与储存节点接触插塞之间的寄生电容。
在一些实施例中，第一导电图案102和第二导电图案103中的每一个可以是晶体管的栅电极。第二图案结构108可以是耦合到晶体管的源极/漏极区的接触插塞。电介质结构111可以是栅间隔件或接触间隔件。因此，电介质结构111可以减小栅电极与接触插塞之间的寄生电容。
在一些实施例中，图案结构105P可以是具有线形的金属线。因此，电介质结构111可以减小相邻金属线之间的寄生电容。
图3是示出根据本发明的实施例的半导体器件200的平面图。图4A是图3中所示的半导体器件200沿线A-A'截取的横截面图。图4B是图3中所示的半导体器件200沿线B-B'截取的横截面图。图4C是图4A中所示的半导体器件200沿线C-C'截取的平面图。图4D是图4A中所示的半导体器件200沿线D-D'截取的平面图。
半导体器件200可以包括多个存储单元。每个存储单元可以包括单元晶体管，该单元晶体管包括掩埋字线206、位线213和存储元件230。
隔离层202和有源区203可以形成在衬底201中。多个有源区203可以由隔离层202限定。衬底201可以包括适合于半导体处理的材料。衬底201可以包括半导体衬底。衬底201可以由包含硅的材料形成。衬底201可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、它们的组合或其多层。衬底201可以包括诸如锗的半导体材料。衬底201可以包括III/V类半导体衬底，例如，诸如GaAs的化合物半导体衬底。衬底201可以包括绝缘体上硅(SOI)衬底。可以通过浅沟槽隔离(STI)工艺形成隔离层202。
栅沟槽204可以形成在衬底201中。栅电介质层205可以共形地(conformally)形成在栅沟槽204的表面上。部分填充栅沟槽204的掩埋字线206可以形成在栅电介质层205上。栅覆盖层207可以形成在掩埋字线206上。掩埋字线206的顶表面可以处于比衬底201的表面低的水平。掩埋字线206可以是低电阻金属材料。在一些实施例中，掩埋字线206可以顺序地层叠氮化钛和钨。在一些实施例中，掩埋字线206可以仅由氮化钛(TiN)形成。掩埋字线206可以称为“掩埋栅电极”。
第一和第二杂质区208和209可以形成在衬底201中。第一和第二杂质区208和209可以通过栅沟槽204彼此间隔开。第一和第二杂质区208和209可以称为源极/极漏区。第一和第二杂质区208和209可以包括诸如砷(As)或磷(P)的N型杂质。因此，掩埋字线206以及第一和第二杂质区208和209可以是单元晶体管。单元晶体管可以通过掩埋字线206改善短沟道效应。
位线接触插塞210可以形成在衬底201上。位线接触插塞210可以耦合到第一杂质区208。位线接触插塞210可以位于位线接触孔211中。位线接触孔211可以形成在硬掩模层212中。硬掩模层212可以形成在衬底201上。硬掩模层212可以包括电介质材料。位线接触孔211可以暴露第一杂质区208。位线接触插塞210的底表面可以低于衬底201的顶表面。位线接触插塞210可以由多晶硅或金属材料形成。位线接触插塞210的一部分可以具有比位线接触孔211的直径更小的线宽。位线213可以形成在位线接触插塞210上并且位线硬掩模214可以形成在位线213上。位线接触插塞210、位线213和位线硬掩模214的层叠结构可以称为“位线结构BL”。位线213可以具有在与掩埋字线206交叉的方向上延伸的线形状。位线213的一部分可以耦合到位线接触插塞210。在A-A'方向上，位线213和位线接触插塞210可以具有相同的线宽。因此，位线213可以在覆盖位线接触插塞210时在任何一个方向上延伸。位线213可以包括金属材料。位线硬掩模214可以包括电介质材料。
第一低k间隔件215可以形成在位线接触插塞210的侧壁上。第二低k间隔件216可以形成在第一低k间隔件215上。第一低k间隔件215可以形成在位线接触插塞210的两个侧壁上。第一低k间隔件215可以延伸以形成在位线213与第二低k间隔件216之间。位线接触孔211可以填充有位线接触插塞210和第一低k间隔件215。位线接触孔211可以包括限定在位线接触插塞210的两侧上的间隙G。第一低k间隔件215可以填充在间隙G内部。第二低k间隔件216可以平行于位线213的两个侧壁延伸。
储存节点接触插塞SNC可以形成在相邻位线结构BL之间。储存节点接触插塞SNC可以形成在储存节点接触孔217中。储存节点接触孔217可以具有高的高宽比。储存节点接触插塞SNC可以耦合到第二杂质区209。储存节点接触插塞SNC可以包括底部插塞218和顶部插塞220。储存节点接触插塞SNC还可以包括在底部插塞218和顶部插塞220之间的欧姆接触层219。欧姆接触层219可以包括金属硅化物。底部插塞218可以包括多晶硅，并且顶部插塞220可以包括金属材料。
当在与位线结构BL平行的方向上观察时，可以在相邻的储存节点接触插塞SNC之间形成插塞隔离层221。插塞隔离层221可以形成在相邻的位线结构BL之间，并且与硬掩模层212一起提供储存节点接触孔217。相邻的储存节点接触插塞SNC可以通过插塞隔离层221被隔离。多个插塞隔离层221和多个储存节点接触插塞SNC可以交替地位于相邻的位线结构BL之间。
存储元件230可以形成在顶部插塞220上。存储元件230可以包括包括储存节点的电容器。储存节点可以包括柱型。尽管未示出，但是可以在储存节点上形成电介质层和板(plate)节点。储存节点可以是不同于所述柱型的圆柱型。
下面详细描述第一低k间隔件215和第二低k间隔件216。
第一低k间隔件215可以形成在位线结构BL的侧壁上。第一低k间隔件215可以接触位线213的侧壁。第一低k间隔件215的底部可以延伸以接触位线接触插塞210的侧壁。第一低k间隔件215的底部可以填充间隙G。可以在位线结构BL的侧壁上形成一对第一低k间隔件215。第一低k间隔件215的底部可以接触储存节点接触插塞SNC的底部插塞218。
第一低k间隔件215可以包括插塞间隔件215P和线型间隔件215L。第二低k间隔件216可以形成在第一低k间隔件215上。第二低k间隔件216可以接触储存节点接触插塞SNC。第二低k间隔件216可以不接触第一低k间隔件215的底部。一对第二低k间隔件216可以沿着位线213的侧壁定位，第一低k间隔件215的线型间隔件215L设置在它们之间。
线型间隔件215L可以与插塞间隔件215P具有相同的材料。线型间隔件215L可以从插塞间隔件215P垂直延伸。插塞间隔件215P可以填充间隙G的内部。插塞间隔件215P可以被称为“间隙填充间隔件”。插塞间隔件215P可以具有比线型间隔件215L更大的宽度。插塞间隔件215P和线型间隔件215L可以具有比第二低k间隔件216更低的介电常数。线型间隔件215L可以平行于位线213的侧壁延伸并且与位线213的侧壁直接接触。
第一低k间隔件215和第二低k间隔件216可以形成整体部分。插塞间隔件215P、线型间隔件215L和第二低k间隔件216可以形成整体部分。
第一低k间隔件215和第二低k间隔件216可以是低k材料。第二低k间隔件216可以具有等于或小于约5的介电常数。第一低k间隔件215可以具有比第二低k间隔件216更低的介电常数。第一低k间隔件215可以具有等于或小于约3.5的介电常数。
第一低k间隔件215可以包括硅基材料。第一低k间隔件215可以包括选自碳和硼中的任何一种杂质。可以通过杂质获得第一低k间隔件215的低介电常数。第一低k间隔件215可以包括含杂质的硅基材料。含杂质的硅基材料可以包括碳掺杂的硅基材料或硼掺杂的硅基材料。含杂质的硅基材料可以包括SiCO或SiBN。碳掺杂的硅基材料可以具有低碳浓度。这可以称为“低碳掺杂的硅基材料”。低碳掺杂的硅基材料可以包括低碳SiCO。硼掺杂的硅基材料可以具有高硼浓度。这可以称为“高硼掺杂的硅基材料”。高硼掺杂的硅基材料可以包括高硼SiBN。杂质可以使第一低k间隔件215的刻蚀速率低。
第一低k间隔件215可以具有足以填充间隙G的厚度。尽管第一低k间隔件层S1是厚的，但是第一低k间隔件215具有低介电常数，这对减少寄生电容是有利的。
如上所述，第一低k间隔件215可以具有比氧化硅(SiO2)和氮化硅(Si3N4)更低的介电常数。
第二低k间隔件216可以包括硅基材料。第二低k间隔件216可以包括选自碳、硼及其组合的至少一种杂质。可以通过杂质获得第二低k间隔件216的低介电常数。第二低k间隔件216可以包括含杂质的硅基材料。含杂质的硅基材料可以包括SiC、SiCN或SiBCN。含杂质的硅基材料可以包括具有高碳浓度的SiCO。这可以称为“高碳SiCO”。因此，第一低k间隔件215和第二低k间隔件216中的每一个可以包括SiCO。然而，第一低k间隔件215可以具有比第二低k间隔件216更低的碳浓度。此外，杂质可以使第二低k间隔件216的刻蚀速率低。
第二低k间隔件216可以不形成在间隙G内。第二低k间隔件216可以覆盖第一低k间隔件215上的位线213。第二低k间隔件216可以比第一低k间隔件215薄。
第二低k间隔件216的刻蚀速率可以低于常规氮化硅(Si3N4)的刻蚀速率。因此，第二低k间隔件216可以薄地沉积。因此，可以增加第一低k间隔件215的厚度以有助于减小寄生电容。
如上所述，可以在位线接触插塞210的侧壁上形成一个第一低k间隔件215。包括第一低k间隔件层S1和第二低k间隔件216的双层可以形成在位线213的侧壁上。
第一低k间隔件215和第二低k间隔件216可以具有比常规氧化硅低的介电常数。第二低k间隔件216可以被称为“低k间隔件”，并且第一低k间隔件215可以被称为“超低k间隔件”。
第一低k间隔件215和第二低k间隔件216可以具有超低k/低k(UL-L)结构。第一低k间隔件215可以具有超低k(UL)结构。第一低k间隔件215可以占据UL-L结构中的最大体积。
UL-L结构可以由线型间隔件215L和第二低k间隔件216的层叠结构形成。UL结构可以由插塞间隔件215P和第二低k间隔件216的层叠结构形成。
参见图3，第一低k间隔件215可以减小位线接触插塞210和底部插塞218之间的寄生电容。由于在位线接触插塞210和底部插塞218之间形成具有超低介电常数的一个插塞间隔件215P，寄生电容可以进一步减小。
第一低k间隔件215和第二低k间隔件216可以减小位线213和底部插塞218之间的寄生电容。线型间隔件215L可以比第二低k间隔件216厚。由于主要包括具有超低介电常数的线型间隔件215L，所以可以进一步减小寄生电容。
由于第一和第二低k间隔件215和216的刻蚀速率低，因此可以增加结构稳定性。
作为对比示例，可以在位线接触插塞210和底部插塞218之间仅形成氮化硅。氮化硅可以具有大约7.5的介电常数。氮化硅可以具有比第一和第二低k间隔件215和216更高的介电常数。因此，在减小位线接触插塞210和底部插塞218之间的寄生电容方面存在限制。
作为另一对比示例，可以在位线接触插塞210和底部插塞218之间形成氧化硅SiO2和氮化硅。氧化硅可以具有大约3.9的介电常数。氧化硅的介电常数可以高于第一低k间隔件215并且低于第二低k间隔件216。在后一对比示例的情况下，由于氧化硅的刻蚀损失，结构稳定性可能劣化。另外，由于包括氮化硅，因此在减小位线接触插塞210与底部插塞218之间的寄生电容方面存在限制。
根据本发明的实施例，由于第一低k间隔件215具有比氧化硅低的介电常数，因此可以增加寄生电容减小效果。另外，由于第二低k间隔件216具有比氮化硅低的刻蚀速率，因此可以减少间隔件的损失。
图5至图18是示出根据本发明的实施例制造半导体器件200的方法的、沿图3中所示的线A-A'和B-B'截取的横截面图。
参见图5，隔离层12可以形成在衬底11中。有源区13可以由隔离层12限定。隔离层12可以通过浅沟槽隔离(STI)工艺形成。STI工艺可以如下。可以通过刻蚀衬底11来形成隔离沟槽(未示出)。隔离沟槽可以填充有电介质材料，因此可以形成隔离层12。隔离层12可以包括氧化硅、氮化硅或其组合。可以使用化学气相沉积(CVD)工艺或其他沉积工艺来用电介质材料填充隔离沟槽。可以另外使用诸如化学机械抛光(CMP)工艺的平坦化工艺。
随后，可以在衬底11中形成掩埋字线结构。掩埋字线结构可以包括栅沟槽15、共形地覆盖栅沟槽15的底表面和侧壁的栅电介质层16、形成在栅电介质层16上以部分地填充栅沟槽15的掩埋字线17以及形成在掩埋字线17上的栅覆盖层18。
用于形成掩埋字线结构的方法可以如下。
栅沟槽15可以形成在衬底11中。栅沟槽15可以具有穿过有源区13和隔离层12的线形状。栅沟槽15可以通过使用形成在衬底11上作为刻蚀掩模的掩模图案(未示出)的刻蚀工艺形成。为了形成栅沟槽15，可以使用硬掩模层14作为刻蚀阻挡部。硬掩模层14可以具有由掩模图案图案化的形状。硬掩模层14可以包括氧化硅。硬掩模层14可以包括正硅酸四乙酯(TEOS)。栅沟槽15的底表面可以处于比隔离层12的底表面更高的水平。栅沟槽15的深度能足以增加后续掩埋字线电极的平均截面积。因此，栅电极的电阻可能降低。在一些实施例中，栅沟槽15的底部边缘可以具有曲率。由于栅沟槽15的底部边缘形成为具有曲率，所以在栅沟槽15的底部中的不规则性可以最小化，因此可以容易地执行栅电极的填充。
尽管未示出，但是隔离层12的一部分可以是凹陷的，并且栅沟槽15下方的有源区可以突出。例如，在图3的线B-B'方向上，栅沟槽15下方的隔离层12可以选择性地凹陷。因此，可以形成栅沟槽15下方的鳍状区(未示出)。鳍状区可以是沟道区的一部分。
随后，栅电介质层16可以共形地形成在栅沟槽15的底表面和侧壁上。在形成栅电介质层16之前，可以修复栅沟槽15的表面的刻蚀损失。例如，在通过热氧化工艺形成牺牲氧化物之后，可以去除牺牲氧化物。
可以通过热氧化工艺形成栅电介质层16。例如，可以通过氧化栅沟槽15的底部和侧壁来形成栅电介质层16。
在一些实施例中，栅电介质层16可以通过诸如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺的沉积工艺形成。栅电介质层16可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化铪硅、氮氧化铪硅或其组合。在一些实施例中，高k材料可以包括氧化镧、氧化镧铝、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝及其组合。本领域技术人员公知的其他高k材料可以选择性地用于高k材料。
在一些实施例中，在沉积内衬多晶硅层之后，可以通过对内衬多晶硅层进行自由基氧化来形成栅电介质层16。
在一些实施例中，在形成内衬氮化硅层之后，可以通过自由基氧化内衬氮化硅层来形成栅电介质层16。
随后，掩埋字线17可以形成在栅电介质层16上。为了形成掩埋字线17，可以形成导电层(未示出)以填充栅沟槽15，并且随后可以执行凹陷工艺。凹陷工艺可以作为回蚀工艺执行，或者作为CMP工艺和回蚀工艺顺序执行。掩埋字线17可以具有部分填充栅沟槽15的凹陷形状。也就是说，掩埋字线17的顶表面可以处于比有源区13的顶表面低的水平。掩埋字线图17可以包括金属、金属氮化物或其组合。例如，掩埋字线17可以由氮化钛(TiN)、钨(W)或氮化钛/钨(TiN/W)形成。在一个实施例中，在共形地形成氮化钛之后，氮化钛/钨(TiN/W)可以具有使用钨部分地填充栅沟槽15的结构。氮化钛可以单独用于掩埋字线17，其被称为具有“仅TiN”结构的掩埋字线17。
随后，栅覆盖层18可以形成在掩埋字线17上。栅覆盖层18可以包括电介质材料。掩埋字线17上的栅沟槽15的剩余部分可以用栅覆盖层18填充。栅覆盖层18可以包括氮化硅。在一些实施例中，栅覆盖层18可以包括氧化硅。在一些实施例中，栅覆盖层18可以具有氮化物-氧化物-氮化物(NON)结构。栅覆盖层18的顶表面可以与硬掩模层14的顶表面处于相同的水平。为此，当形成栅覆盖层18时，可以执行CMP工艺。
在形成栅覆盖层18之后，可以形成第一和第二杂质区19和20。可以通过诸如注入工艺的掺杂工艺来形成第一和第二杂质区19和20。第一和第二杂质区19和20可以掺杂有相同导电类型的杂质。第一和第二杂质区19和20可以具有相同的深度。在一些实施例中，第一杂质区19可以比第二杂质区20深。第一杂质区19和第二杂质区20可以被称为源极/漏极区。第一杂质区19可以耦合到位线接触插塞。第二杂质区20可以耦合到储存节点接触插塞。
存储单元的单元晶体管可以由掩埋字线17、第一杂质区19和第二杂质区20形成。
参照图6，可以形成第一接触孔21。为了形成第一接触孔21，可以使用接触掩模(未示出)来刻蚀硬掩模层14。第一接触孔21在平面图中可以具有圆形形状或椭圆形形状。衬底11的一部分可以通过第一接触孔21暴露。第一接触孔21可以具有被控制为预定线宽的直径。第一接触孔21可以成形为暴露有源区13的一部分。例如，第一杂质区19可以通过第一接触孔21暴露。第一接触孔21的直径可以大于有源区13的短轴宽。因此，在用于形成第一接触孔21的刻蚀工艺期间，可以刻蚀第一杂质区19、隔离层12和栅覆盖层18的一部分。换句话说，在第一接触孔21下方的栅覆盖层18、第一杂质区19和隔离层12可以凹陷直到预定深度。因此，第一接触孔21的底部可以延伸到衬底11中。当第一接触孔21延伸时，第一杂质区19的表面可以凹陷，并且第一杂质区19的凹陷表面可以处于比有源区13的表面低的水平。第一接触孔21可以称为位线接触孔。
参照图7，可以形成初步插塞22A。初步插塞22A可以通过选择性外延生长(SEG)工艺形成。例如，初步插塞22A可以包括SEG SiP(硅磷)。初步插塞22A可以通过SEG工艺形成而没有空隙。在一些实施例中，初步插塞22A可以通过多晶硅层沉积工艺和CMP工艺形成。初步插塞22A可以填充第一接触孔21。初步插塞22A的顶表面可以与硬掩模层14的顶表面处于相同的水平。
参照图8，位线导电层23A和位线硬掩模层24A可以顺序层叠在图7的结构上。可以顺序地层叠在初步插塞22A和硬掩模层14上的位线导电层23A以及位线硬掩模层24A。位线导电层23A可以包括含金属材料。位线导电层23A可以包括金属、金属氮化物、金属硅化物或其组合。在一个实施例中，位线导电层23A可以包括钨(W)。在一些实施例中，位线导电层23A可以包括氮化钛和钨(TiN/W)的叠层。氮化钛可以用作阻挡部。位线硬掩模层24A可以由对于位线导电层23A和初步插塞22A具有刻蚀选择性的电介质材料形成。位线硬掩模层24A可以包括氧化硅或氮化硅。在一个实施例中，位线硬掩模层24A可以由氮化硅形成。
位线掩模层25可以形成在位线硬掩模层24A上。位线掩模层25可以包括光刻胶图案。位线掩模层25可以通过诸如间隔件图案化技术(SPT)和双图案化技术(DPT)的图案化方法形成。当从顶部观察时，位线掩模层25可以具有在任何一个方向上延伸的线形状。
参照图9，可以形成位线23和位线接触插塞22。位线23和位线接触插塞22可以同时形成。可以通过使用位线掩模层25的刻蚀工艺来形成位线23和位线接触插塞22。
可以使用位线掩模层25作为刻蚀阻挡部来刻蚀位线硬掩模层24A和位线导电层23A。结果，可以形成位线23和位线硬掩模24。可以通过刻蚀位线导电层23A来形成位线23。可以通过刻蚀位线硬掩模层24A来形成位线硬掩模24。
随后，可以刻蚀初步插塞22A以具有与位线23相同的线宽。结果，可以形成位线接触插塞22。位线接触插塞22可以形成在第一杂质区19上。位线接触插塞22可以互连第一杂质区19和位线23。位线接触插塞22可以形成在第一接触孔21中。位线接触插塞22的线宽可以小于第一接触孔21的直径。因此，可以在位线接触插塞22周围限定间隙G。
如上所述，当形成位线接触插塞22时，可以在第一接触孔21中形成间隙G。这是因为位线接触插塞22被刻蚀为小于第一接触孔21的直径。间隙G可以独立地形成在位线接触插塞22的两个侧壁上，而不是围绕位线接触插塞22的周围形状。结果，单个位线接触插塞22和一对间隙G可以位于第一接触孔21中，并且该对间隙G可以通过位线接触插塞22隔离。间隙G的底表面可以延伸到隔离层12的内部。换句话说，间隙G的底表面可以处于比第一杂质区19的凹陷的顶表面低的水平。
位线接触插塞22、位线23和位线硬掩模24顺序层叠的结构可以称为位线结构。当从顶部观察时，位线结构可以是具有线形的图案结构。
可以去除位线掩模层25。
参照图10，可以形成第一低k间隔件层26A。第一低k间隔件层26A可以覆盖位线接触插塞22的两个侧壁和位线23的两个侧壁。第一低k间隔件层26A可以覆盖位线硬掩模24的顶表面。第一低k间隔件层26A可以包括能够抑制位线23的氧化的钝化材料。第一低k间隔件层26A可以包括电介质材料。第一低k间隔件层26A可以具有等于或小于约3.5的低介电常数。第一低k间隔件层26A可以包括硅基材料。第一低k间隔件层26A可以包括选自碳和硼中的任何一种杂质。可以通过杂质获得第一低k间隔件层26A的低介电常数。第一低k间隔件层26A可以包括含杂质的硅基材料。含杂质的硅基材料可以包括碳掺杂的硅基材料或硼掺杂的硅基材料。含杂质的硅基材料可以包括SiCO或SiBN。碳掺杂的硅基材料可以具有低碳浓度。这可以称为“低碳掺杂的硅基材料”。低碳掺杂的硅基材料可以包括低碳SiCO。碳浓度低的SiCO的碳浓度可以等于或低于10％。硼掺杂的硅基材料可以具有高硼浓度。这可以称为“高硼掺杂的硅基材料”。高硼掺杂的硅基材料可以包括高硼SiBN。杂质可以使第一低k间隔件层26A的刻蚀速率低。
第一低k间隔件层26A可以具有足以填充间隙G的厚度。尽管第一低k间隔件层26A是厚的，但是第一低k间隔件层26A具有低介电常数，这是有利于降低寄生电容的。
如上所述，第一低k间隔件层26A可以具有比氧化硅(SiO2)更低的介电常数。
可以通过ALD工艺形成第一低k间隔件层26A。例如，第一低k间隔件层26A可以通过SiBN ALD工艺或SiCO ALD工艺形成。SiBN ALD工艺可以包括由SiH2Cl2(或SiH4)/吹扫/BCl3/吹扫/NH3/吹扫组成的单元循环。SiCO ALD工艺可以包括由SiH2Cl2(或SiH4)/吹扫/C2H4(或CH4)/吹扫/O3/吹扫组成的单元循环。SiH2Cl2和SiH4是硅源气体，BCl3是硼源气体，NH3是氮源气体，O3是氧源气体。硅源气体、硼源气体、氮源气体和氧源气体可包括除上述源材料之外的源材料。
参照图11，可以形成第二低k间隔件层27A。第二低k间隔件层27A可以形成在第一低k间隔件层26A上。第二低k间隔件层27A可以具有等于或小于5的低介电常数。第二低k间隔件层27A可以包括低k材料。第二低k间隔件层27A和第一低k间隔件层26A可以在原地被形成。
第二低k间隔件层27A可以包括硅基材料。第二低k间隔件层27A可以包括选自碳、硼及其组合中的至少一种杂质。可以通过杂质获得第二低k间隔件层27A的低介电常数。第二低k间隔件层27A可以包括含杂质的硅基材料。含杂质的硅基材料可以包括SiC、SiCN或SiBCN。含杂质的硅基材料可以包括具有高碳浓度的SiCO。这可以称为“高碳SiCO”。碳浓度高的SiCO的碳浓度可以等于或低于20原子％。杂质可以使第二低k间隔件层27A的刻蚀速率低。
可以通过ALD工艺形成第二低k间隔件层27A。例如，第二低k间隔件层27A可以通过SiC ALD工艺、SiBCN ALD工艺、SiCN ALD工艺或SiCO ALD工艺形成。SiCALD工艺可包括由SiH2Cl2(或SiH4)/吹扫/C2H4(或CH4)/吹扫组成的单元循环。SiBCNALD工艺可以包括由SiH2Cl2(或SiH4)/吹扫/BCl3/吹扫/C2H4(或CH4)/吹扫/NH3/吹扫组成的单元循环。SiCN ALD工艺可以包括由SiH2Cl2(或SiH4)/吹扫/C2H4(或CH4)/吹扫/NH3/吹扫组成的单元循环。SiCOALD工艺可包括由SiH2Cl2(或SiH4)/吹扫/C2H4(或CH4)/吹扫/O3/吹扫组成的单元循环。SiH2Cl2和SiH4是硅源气体，BCl3是硼源气体。NH3是氮源气体，C2H4(或CH4)是碳源气体，O3是氧源气体。硅源气体、硼源气体、氮源气体和氧源气体可以包括除上述源材料之外的源材料。
用于形成第一低k间隔件层26A的SiCO ALD工艺(下称为“第一SiCO ALD工艺”)可以与用于形成第二低k间隔件层27A的SiCO ALD工艺不同(下称为“第二SiCOALD工艺”)。第一SiCO ALD可以是用于沉积第一SiCO的单元循环，第二SiCO ALD可以是用于沉积第二SiCO的单元循环。可以通过第一SiCO ALD工艺沉积含有低浓度碳的SiCO。可以通过第二SiCOALD工艺沉积含有高浓度碳的SiCO。
第二低k间隔件层27A可以不填充间隙G。第二低k间隔件层27A可以覆盖第一低k间隔件层26A上的位线结构BL。第二低k间隔件层27A可以比第一低k间隔件层26A薄。
第二低k间隔件层27A的刻蚀速率可以小于常规氮化硅(Si3N4)的刻蚀速率。传统的氮化硅是未掺杂的氮化硅，即，它不含碳或硼掺杂剂。在相同的干法刻蚀工艺(或干法清洁工艺)和湿法刻蚀工艺(或湿法清洁工艺)的条件下，第二低k间隔件层27A的刻蚀速率可以小于常规氮化硅的刻蚀速率。例如，在NF3/H2O的干法刻蚀工艺中，第二低k间隔件层27A的刻蚀速率可以为约秒，并且常规氮化硅的刻蚀速率可以为约/>秒。在使用LAL溶液的湿法刻蚀工艺中，第二低k间隔件层27A的刻蚀速率可以为约/>秒，并且常规氮化硅的刻蚀速率可以为约/>秒。LAL溶液可以包括H2O、HF和NH4F。第二低k间隔件层27A可以具有对随后的干法和湿法刻蚀工艺的耐刻蚀性。
这样，由于第二低k间隔件层27A的刻蚀速率小于常规氮化硅的刻蚀速率，因此第二低k间隔件层27A的厚度可以薄地沉积。因此，可以增加第一低k间隔件层26A的厚度，以附加地有助于寄生电容的减小。
如上所述，可以在位线接触插塞22的侧壁上形成一个第一低k间隔件层26A。可以在位线23的侧壁上形成包括第一低k间隔件层26A和第二低k间隔件层27A的双层。
第一低k间隔件层26A可以具有比第二低k间隔件层27A低的介电常数。第二低k间隔件层27A可以被称为“低k间隔件层”，第一低k间隔件层26A可以被称为“超低k间隔件层”。
第一低k间隔件层26A和第二低k间隔件层27A可以在ALD设备中在原地被沉积。
参照图12，可以形成牺牲层28A。牺牲层28A可以填充位线结构之间的空间。牺牲层28A可以由电介质材料形成。例如，牺牲层28A可以由氧化硅形成。牺牲层28A可以包括旋涂电介质(SOD)材料。随后，可以平坦化牺牲层28A以暴露位线硬掩模24的顶部。结果，可以在位线结构之间形成具有线形状的牺牲层28A。牺牲层28A可以平行于位线结构延伸。在牺牲层28A的平坦化工艺期间，可以平坦化第一低k间隔件层26A和第二低k间隔件层27A以暴露位线硬掩模24的顶表面。在平面图中，第一低k间隔件层26A和第二低k间隔件层27A可以具有平行于位线23的侧壁延伸的线形。
参照图13，线型掩模图案29可以形成在位线结构和牺牲层28A上。可以在与位线结构相交的方向上图案化线型掩模图案29。线型掩模图案29可以具有线形状。线型掩模图案29可以包括光刻胶图案。线型掩模图案29可以具有线/空间形状。在平面图中，线型掩模图案29的空间可以与掩埋字线17重叠。牺牲层28A的顶表面可以通过线型掩模图案29部分地暴露。
参照图14，可以在牺牲层28A中形成预隔离部分30。可以使用线型掩模图案29作为刻蚀掩模来刻蚀牺牲层28A。结果，可以形成预隔离部分30，并且牺牲图案28可以保留在相邻的预隔离部分30之间。
在平面图中，预隔离部分30可以与掩埋字线17重叠。在一些实施例中，预隔离部分30可以具有比掩埋字线17更小的线宽。
参照图15，可以去除线型掩模图案29。可以在预隔离部分30中形成插塞隔离层31。在形成氮化硅以间隙填充预隔离部分30之后，可以通过使用平坦化工艺去除任何过量的氮化硅来形成插塞隔离层31。插塞隔离层31可以在与位线结构相交的方向上形成在位线结构之间。牺牲图案28可以在与位线结构相交的方向上形成在位线结构之间。插塞隔离层31和牺牲图案28可以交替地位于与位线结构平行的方向上。插塞隔离层31可以填充预隔离部分30。
插塞隔离层31和第二低k间隔件层27A可以对于牺牲图案28具有刻蚀选择性。
参照图16，可以去除牺牲图案28。去除牺牲图案28的空间可以成为初步第二接触孔32'。在与位线结构平行的方向上，可以交替地形成初步第二接触孔32'和插塞隔离层31。相邻的初步第二接触孔32'可以布置成具有由位线结构和插塞隔离层31隔离的形状。在平面图中，初步第二接触孔32'可以具有矩形孔形状。
为了去除牺牲图案28，可以执行浸出工艺。通过浸出工艺，可以选择性地去除牺牲图案28而不损失第一低k间隔件层26A和第二低k间隔件层27A。
参照图17，可以刻蚀底部材料以在初步第二接触孔32'中自对准。结果，可以形成第二接触孔32。第二接触孔32可以具有向下延伸的初步第二接触孔32'的形状。
为了形成第二接触孔32，可以依次刻蚀在初步第二接触孔32'下方的第二低k间隔件层27A、第一低k间隔件层26A和硬掩模层14。第二接触孔32可以暴露衬底11的表面。
第二接触孔32的底部可以延伸到衬底11中。在形成第二接触孔32的同时，隔离层12、栅覆盖层18和第二杂质区20可以凹陷直到预定深度。第二接触孔32的底表面可以处于比位线接触插塞22的顶表面低的水平。第二接触孔32的底表面可以处于比位线接触插塞22的底表面高的水平。第二接触孔32可以称为“储存节点接触孔”。
可以通过用于形成第二接触孔32的刻蚀工艺在位线结构的两个侧壁上形成多个间隔件。多个间隔件可以包括具有两种或更多种不同介电常数的材料。
多个间隔件可以包括第一低k间隔件26和第二低k间隔件27。第一低k间隔件26可以接触位线结构的侧壁。第二低k间隔件27可以部分地覆盖第一低k间隔件26。第一低k间隔件26的底部可以不被第二低k间隔件27覆盖。
第一低k间隔件26可以包括插塞间隔件26P和线型间隔件26L。插塞间隔件26P可以位于位线结构BL的底侧壁上，并且线型间隔件26L可以位于位线结构BL的顶侧壁上。插塞间隔件26P可以位于位线接触插塞22的侧壁上，并且线型间隔件26L可以位于位线23的侧壁上。插塞间隔件26P可以比线型间隔件26L更厚。插塞间隔件26P和线型间隔件26L可以形成整体部分。插塞间隔件26P可以称为“填充间隔件”或“间隙填充间隔件”。
第一低k间隔件26和第二低k间隔件27可以顺序层叠在位线23的侧壁上。可以在位线接触插塞22的侧壁上形成一个第一低k间隔件26。第一低k间隔件26可以形成在位线接触插塞22的侧壁上并且延伸到位线23的侧壁。线型间隔件26L和第二低k间隔件27可以顺序层叠在位线23的侧壁上。一个插塞间隔件26P可以形成在位线接触插塞22的侧壁上。
可以通过刻蚀第二低k间隔件层27A来形成第二低k间隔件27。第一低k间隔件层26A可以在第二低k间隔件27的侧壁上对准并被刻蚀。可以通过刻蚀第一低k间隔件层26A来形成第一低k间隔件26。
由于第二低k间隔件层27A的刻蚀速率低，所以可以抑制第二低k间隔件27的刻蚀损失。
由于第一低k间隔件26具有比第二低k间隔件27低的介电常数，所以第一低k间隔件26可以被称为“超低k间隔件”。
可以在位线23的侧壁上形成双低k间隔件。可以在位线接触插塞22的侧壁上形成单低k间隔件。双低k间隔件可以包括第一低k间隔件26和第二低k间隔件27。单低k间隔件可以包括第一低k间隔件26。
双低k间隔件可以具有超低k/低k(UL-L)结构，并且单低k间隔件可以具有超低k(UL)结构。第一低k间隔件26可以占据双低k间隔件中的最大体积。
参照图18，可以形成储存节点接触插塞33。储存节点接触插塞33可以填充第二接触孔32。储存节点接触插塞33可以接触第二杂质区20。储存节点接触插塞33可以与位线结构相邻。当从顶部观察时，多个储存节点接触插塞33可以位于多个位线结构之间。在与位线23平行的方向上，多个储存节点接触插塞33和多个插塞隔离层31可以交替地定位(参考图3)。
底部插塞33L、欧姆接触层33M和顶部插塞33U可以顺序层叠在储存节点接触插塞33中。
底部插塞33L可以包括含硅材料。底部插塞33L可以包括多晶硅。多晶硅可以掺杂有杂质。底部插塞33L可以耦合到第二杂质区20。底部插塞33L的顶表面可以高于位线23的顶表面。为了形成底部插塞33L，可以将多晶硅沉积来填充第二接触孔32，然后可以顺序执行平坦化工艺和回蚀工艺。
线型间隔件26L和第二低k间隔件27可以位于位线23和底部插塞33L之间。插塞间隔件26P可以位于位线接触插塞22和底部插塞33L之间。线型间隔件26L和第二低k间隔件27可以具有UL-L结构。插塞间隔件26P可以具有UL结构。
欧姆接触层33M可以形成在底部插塞33L上。欧姆接触层33M可以包括金属硅化物。为了形成欧姆接触层33M，可以执行可硅化金属层的沉积工艺和退火工艺。因此，硅化可以发生在可硅化金属层和底部插塞33L之间的界面处，由此可以形成金属硅化物层。欧姆接触层33M可以包括硅化钴。在一个实施例中，欧姆接触层33M可以包括CoSi2相硅化钴。
当形成CoSi2相硅化钴作为欧姆接触层33M时，可以形成具有低电阻的硅化钴，同时改善接触电阻。
顶部插塞33U可以形成在欧姆接触层33M上。为了形成顶部插塞33U，可以执行金属材料(未示出)的间隙填充工艺和平坦化工艺。可以形成顶部插塞33U来填充欧姆接触层33M上的第二接触孔32。顶部插塞33U可以包括含金属层。顶部插塞33U可以包括含钨材料。顶部插塞33U可以包括钨层或钨化合物。
由于底部插塞33L包括多晶硅，并且欧姆接触层33M和顶部插塞33U包括金属材料，因此储存节点接触插塞33可以被称为“混合插塞”或“半金属插塞”。
随后，尽管未示出，但是可以在顶部插塞33U上形成存储元件34。
根据前述实施例，当形成具有超低k的插塞间隔件26P时，可以减小位线接触插塞22和储存节点接触插塞33之间的寄生电容。另外，由于仅通过导致介电常数减小的任何其他材料形成厚的插塞间隔件26P，所以可以进一步减小位线接触插塞22和储存节点接触插塞33之间的寄生电容。
当形成具有超低k的线型间隔件26L和具有低k的第二低k间隔件27时，可以减小位线23和储存节点接触插塞33之间的寄生电容。另外，由于线型间隔件26L占据最大体积，所以可以进一步减小寄生电容。
这样，由于寄生电容减小，因此可以改善存储单元的感测裕度。
根据本发明的实施例，可以形成低k材料或超低k材料，由此相邻图案结构之间的寄生电容可以减小。
根据本发明的实施例，可以在位线与储存节点接触插塞之间形成具有比氧化硅低的介电常数的低k材料和超低k材料，由此寄生电容可能会减少。
根据本发明的实施例，可以在位线接触插塞与储存节点接触插塞之间形成超低k材料，由此寄生电容可以减小。
虽然已经根据特定实施例描述了本发明，但是应当注意，这些实施例用于描述而非限制本发明。此外，应当注意，本领域技术人员可以通过替换，改变和修改以各种方式实现本发明，而不脱离由所附权利要求限定的本发明的范围。

Claims (34)

1.一种半导体器件，包括：
位线结构，所述位线结构包括位线接触插塞和在所述位线接触插塞上的位线；
储存节点接触插塞；
超低k间隔件，所述超低k间隔件包括与所述位线接触插塞的侧壁接触的间隙填充间隔件和与所述位线的侧壁接触的线型间隔件；以及
低k间隔件，其形成在所述超低k间隔件的所述线型间隔件上以接触所述储存节点接触插塞，
其中，所述间隙填充间隔件比所述线型间隔件厚，
其中，在所述位线接触插塞与所述储存节点接触插塞之间形成单层间隙填充间隔件，以及在所述位线与所述储存节点接触插塞之间形成所述线型间隔件与所述低k间隔件的双层，
其中，所述超低k间隔件包括第一碳掺杂间隔件，而所述低k间隔件包括第二碳掺杂间隔件，
其中，所述第一碳掺杂间隔件具有比所述第二碳掺杂间隔件低的碳浓度。
2.根据权利要求1所述的半导体器件，其中，所述超低k间隔件具有比所述低k间隔件低的介电常数。
3.根据权利要求1所述的半导体器件，其中，所述超低k间隔件具有比氧化硅SiO2低的介电常数，并且所述低k间隔件具有比氮化硅Si3N4低的介电常数。
4.根据权利要求1所述的半导体器件，其中，所述超低k间隔件具有低于3.5的介电常数，并且所述低k间隔件具有低于5的介电常数。
5.根据权利要求1所述的半导体器件，其中，所述间隙填充间隔件和所述线型间隔件包括相同的超低k材料并且被整合。
6.根据权利要求1所述的半导体器件，其中，所述间隙填充间隔件直接接触所述储存节点接触插塞。
7.根据权利要求1所述的半导体器件，其中，所述超低k间隔件包括硅基材料，所述硅基材料包括碳。
8.根据权利要求1所述的半导体器件，其中，所述低k间隔件包括硅基材料，所述硅基材料包括碳。
9.根据权利要求1所述的半导体器件，其中，所述低k间隔件包括SiC、SiCN或SiBCN。
10.根据权利要求1所述的半导体器件，其中，所述超低k间隔件包括第一SiCO，所述低k间隔件包括第二SiCO，并且所述第一SiCO的碳浓度低于所述第二SiCO的碳浓度。
11.根据权利要求1所述的半导体器件，其中，所述超低k间隔件的所述线型间隔件比所述低k间隔件厚。
12.根据权利要求1所述的半导体器件，其中，所述低k间隔件包括其刻蚀速率低于氮化硅的材料。
13.根据权利要求1所述的半导体器件，还包括：
半导体衬底，所述半导体衬底包括耦合到所述位线接触插塞的第一杂质区和耦合到所述储存节点接触插塞的第二杂质区；以及
电介质材料，其形成在所述半导体衬底上并包括使所述第一杂质区暴露的位线接触孔，
其中，所述位线接触孔填充有所述位线接触插塞和所述间隙填充间隔件，其中所述间隙填充间隔件接触所述位线接触插塞的两个侧壁。
14.根据权利要求13所述的半导体器件，还包括：
沟槽，其形成在所述第一杂质区与所述第二杂质区之间；
掩埋字线，其形成在所述沟槽中；以及
存储元件，其形成在所述储存节点接触插塞上。
15.一种半导体器件，包括：
位线结构，所述位线结构包括位线接触插塞和在所述位线接触插塞上的位线；
储存节点接触插塞；
超低k间隔件，所述超低k间隔件包括与所述位线接触插塞的侧壁接触的间隙填充间隔件和与所述位线的侧壁接触的线型间隔件；以及
低k间隔件，其形成在所述超低k间隔件的所述线型间隔件上以接触所述储存节点接触插塞，
其中，所述间隙填充间隔件比所述线型间隔件厚，
其中，在所述位线接触插塞与所述储存节点接触插塞之间形成单层间隙填充间隔件，以及在所述位线与所述储存节点接触插塞之间形成所述线型间隔件与所述低k间隔件的双层，
其中，所述超低k间隔件包括无碳的含硼间隔件，并且所述低k间隔件包括含碳间隔件，
其中，所述无碳的含硼间隔件的介电常数低于氮化硅Si3N4和含碳间隔件的介电常数。
16.根据权利要求15所述的半导体器件，其中，所述无碳的含硼间隔件包括SiBN，而含碳的间隔件包括SiBCN。
17.一种用于制造半导体器件的方法，包括：
形成位线结构，所述位线结构包括在半导体衬底上的位线接触插塞和在所述位线接触插塞上的位线；
在所述位线结构的侧壁上形成超低k层；
在所述超低k层上形成低k层；
通过刻蚀所述低k层形成位于所述位线的侧壁上的低k间隔件；以及
通过刻蚀所述超低k层以与所述低k间隔件对准而形成超低k间隔件，所述超低k间隔件包括与所述位线接触插塞接触的间隙填充间隔件和平行于所述位线的侧壁形成的线型间隔件，
在形成所述超低k间隔件之后，形成与所述位线结构相邻的储存节点接触插塞，
其中，在所述位线接触插塞与所述储存节点接触插塞之间形成单层间隙填充间隔件，以及在所述位线与所述储存节点接触插塞之间形成所述线型间隔件与所述低k间隔件的双层，
其中，所述超低k间隔件包括第一碳掺杂间隔件，而所述低k间隔件包括第二碳掺杂间隔件，以及
其中，所述第一碳掺杂间隔件具有比所述第二碳掺杂间隔件低的碳浓度。
18.根据权利要求17所述的方法，其中，所述超低k间隔件具有比所述低k间隔件低的介电常数。
19.根据权利要求17所述的方法，其中，所述超低k间隔件具有比氧化硅SiO2低的介电常数，并且所述低k间隔件具有比氮化硅Si3N4低的介电常数。
20.根据权利要求17所述的方法，其中，所述超低k间隔件具有低于3.5的介电常数，并且所述低k间隔件具有低于5的介电常数。
21.根据权利要求17所述的方法，其中，所述间隙填充间隔件和所述线型间隔件具有比所述低k间隔件低的超低介电常数。
22.根据权利要求17所述的方法，其中，所述间隙填充间隔件和所述线型间隔件包括硅基材料，所述硅基材料包括碳。
23.根据权利要求17所述的方法，其中，所述低k间隔件包括硅基材料，所述硅基材料包括碳。
24.根据权利要求17所述的方法，其中，所述低k间隔件包括SiC、SiCN或SiBCN。
25.根据权利要求17所述的方法，其中，所述线型间隔件和所述间隙填充间隔件包括第一SiCO，所述低k间隔件包括第二SiCO，并且所述第一SiCO的碳浓度低于所述第二SiCO的碳浓度。
26.根据权利要求17所述的方法，其中，所述线型间隔件比所述低k间隔件厚。
27.根据权利要求17所述的方法，其中，所述低k间隔件包括其刻蚀速率低于氮化硅的材料。
28.根据权利要求17所述的方法，其中，所述间隙填充间隔件直接接触所述储存节点接触插塞。
29.根据权利要求17所述的方法，其中，形成所述位线结构的步骤包括：
在所述半导体衬底上形成电介质材料；
通过刻蚀所述电介质材料形成位线接触孔；
形成填充所述位线接触孔的初步插塞；
在所述初步插塞上形成导电层；以及
通过刻蚀所述导电层和所述初步插塞以及限定在形成于所述位线接触插塞的两个侧壁上的位线接触孔中的间隙而分别形成所述位线和所述位线接触插塞。
30.根据权利要求29所述的方法，其中，将所述超低k层形成为具有在衬垫所述位线的侧壁时完全填充所述间隙的厚度。
31.根据权利要求29所述的方法，其中，将所述低k层共形地形成为比所述超低k层要薄并且不位于所述间隙中。
32.根据权利要求17所述的方法，还包括：
在形成所述位线结构之前，在所述半导体衬底中形成沟槽；
在所述沟槽中形成掩埋字线；以及
在所述掩埋字线两侧的所述半导体衬底中形成第一杂质区和第二杂质区，
其中，所述位线接触插塞形成在所述第一杂质区上。
33.一种用于制造半导体器件的方法，包括：
形成位线结构，所述位线结构包括在半导体衬底上的位线接触插塞和在所述位线接触插塞上的位线；
在所述位线结构的侧壁上形成超低k层；
在所述超低k层上形成低k层；
通过刻蚀所述低k层形成位于所述位线的侧壁上的低k间隔件；以及
通过刻蚀所述超低k层以与所述低k间隔件对准而形成超低k间隔件，所述超低k间隔件包括与所述位线接触插塞接触的间隙填充间隔件和平行于所述位线的侧壁形成的线型间隔件，
在形成所述超低k间隔件之后，形成与所述位线结构相邻的储存节点接触插塞，
其中，在所述位线接触插塞与所述储存节点接触插塞之间形成单层间隙填充间隔件，以及在所述位线与所述储存节点接触插塞之间形成所述线型间隔件与所述低k间隔件的双层，
其中，所述超低k间隔件包括无碳的含硼间隔件，并且所述低k间隔件包括含碳间隔件，
其中，所述无碳的含硼间隔件的介电常数低于氮化硅Si3N4和含碳间隔件的介电常数。
34.根据权利要求33所述的方法，其中，所述无碳的含硼间隔件包括SiBN，而含碳的间隔件包括SiBCN。
CN201811620830.9A 2018-03-26 2018-12-28 包括超低k间隔件的半导体器件及其制造方法 Active CN110364529B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0034449 2018-03-26
KR1020180034449A KR102444707B1 (ko) 2018-03-26 2018-03-26 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN110364529A CN110364529A (zh) 2019-10-22
CN110364529B true CN110364529B (zh) 2023-11-14

Family

ID=67985583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811620830.9A Active CN110364529B (zh) 2018-03-26 2018-12-28 包括超低k间隔件的半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US10672773B2 (zh)
KR (1) KR102444707B1 (zh)
CN (1) CN110364529B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102376804B1 (ko) * 2018-03-26 2022-03-21 에스케이하이닉스 주식회사 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US11424186B2 (en) * 2019-10-29 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device and apparatus including the same
US11624127B2 (en) 2019-10-29 2023-04-11 Samsung Electronics Co., Ltd. Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer
US11462477B2 (en) 2019-10-29 2022-10-04 Samsung Electronics Co., Ltd. Interconnect structure and electronic apparatus including the same
KR20210158258A (ko) * 2020-06-23 2021-12-30 삼성전자주식회사 집적회로 소자
CN114121880B (zh) * 2020-08-27 2023-05-05 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
KR20220036109A (ko) 2020-09-15 2022-03-22 삼성전자주식회사 반도체 장치
CN114188323A (zh) * 2020-09-15 2022-03-15 长鑫存储技术有限公司 半导体器件及其制备方法、存储装置
KR20220041414A (ko) 2020-09-25 2022-04-01 삼성전자주식회사 반도체 장치
KR20220049253A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 반도체 소자
KR20220062959A (ko) 2020-11-09 2022-05-17 삼성전자주식회사 반도체 장치
CN112992792B (zh) * 2021-02-09 2022-06-24 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构
KR20220125546A (ko) * 2021-03-05 2022-09-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN113594098B (zh) * 2021-07-30 2023-11-17 福建省晋华集成电路有限公司 半导体器件及其制备方法
KR20230022699A (ko) * 2021-08-09 2023-02-16 에스케이하이닉스 주식회사 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법
CN116133372A (zh) * 2021-08-19 2023-05-16 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000018730A (ko) * 1998-09-04 2000-04-06 윤종용 반도체장치의 비트 라인 구조 및 그 제조방법
JP2010109185A (ja) * 2008-10-30 2010-05-13 Toshiba Corp 半導体装置
KR20130043901A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
CN103456694A (zh) * 2012-05-31 2013-12-18 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN103903994A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 包括气隙的半导体器件及其制造方法
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063852A (ko) * 1999-12-24 2001-07-09 박종섭 반도체소자의 자기정렬적인 콘택 형성방법
US6492245B1 (en) * 2001-10-16 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming air gap isolation between a bit line contact structure and a capacitor under bit line structure
JP4258518B2 (ja) 2005-03-09 2009-04-30 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
KR100724568B1 (ko) 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US20080145536A1 (en) * 2006-12-13 2008-06-19 Applied Materials, Inc. METHOD AND APPARATUS FOR LOW TEMPERATURE AND LOW K SiBN DEPOSITION
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101926027B1 (ko) * 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
KR101916221B1 (ko) 2012-09-14 2018-11-08 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20150012033A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9331072B2 (en) * 2014-01-28 2016-05-03 Samsung Electronics Co., Ltd. Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same
KR102180050B1 (ko) * 2014-02-14 2020-11-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2016082182A (ja) 2014-10-22 2016-05-16 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102255834B1 (ko) 2015-03-20 2021-05-26 삼성전자주식회사 반도체 장치 및 이의 제조방법
KR102396111B1 (ko) 2015-06-18 2022-05-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102403604B1 (ko) * 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102454894B1 (ko) 2015-11-06 2022-10-14 삼성전자주식회사 물질막, 이를 포함하는 반도체 소자, 및 이들의 제조 방법
US10326003B2 (en) * 2016-11-28 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000018730A (ko) * 1998-09-04 2000-04-06 윤종용 반도체장치의 비트 라인 구조 및 그 제조방법
JP2010109185A (ja) * 2008-10-30 2010-05-13 Toshiba Corp 半導体装置
KR20130043901A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
CN103456694A (zh) * 2012-05-31 2013-12-18 爱思开海力士有限公司 具有气隙的半导体器件及其制造方法
CN103903994A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 包括气隙的半导体器件及其制造方法
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法

Also Published As

Publication number Publication date
CN110364529A (zh) 2019-10-22
US20200266198A1 (en) 2020-08-20
US10672773B2 (en) 2020-06-02
US20190296024A1 (en) 2019-09-26
US10978458B2 (en) 2021-04-13
KR102444707B1 (ko) 2022-09-19
KR20190112443A (ko) 2019-10-07

Similar Documents

Publication Publication Date Title
CN110364529B (zh) 包括超低k间隔件的半导体器件及其制造方法
US11538812B2 (en) Semiconductor device with air gap and method for fabricating the same
CN110364479B (zh) 具有低k间隔件的半导体器件及其制造方法
US9257437B2 (en) Semiconductor device and method of manufacturing the same
US8309416B2 (en) Semiconductor device with buried bit lines interconnected to one-side-contact and fabrication method thereof
KR102661930B1 (ko) 집적회로 소자
US11877437B2 (en) Semiconductor device with low-k spacer
US20220406789A1 (en) Semiconductor device and method for fabricating the same
US20230380144A1 (en) Semiconductor device and method for fabricating the same
US20220359400A1 (en) Semiconductor device and method for fabricating the same
CN115621195A (zh) 半导体器件及其制造方法
US11751381B2 (en) Semiconductor device and fabrication method of the same
US20230164982A1 (en) Semiconductor device with a low-k spacer and method for fabricating the same
US20240074165A1 (en) Semiconductor device and method for fabricating the same
KR20220023682A (ko) 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant