CN114188323A - 半导体器件及其制备方法、存储装置 - Google Patents
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Abstract
本发明涉及半导体技术领域，提出一种半导体器件及其制备方法、存储装置。该半导体器件包括半导体衬底，在半导体衬底之上设有多个条状的层叠结构及覆盖于层叠结构外围的侧墙结构，在层叠结构的远离半导体衬底的一侧设有导电结构；层叠结构包括导线层、隔绝层、隔离层及介质层；导线层设于半导体衬底之上，导线层用于传输数据信号；隔绝层设于导线层的远离半导体衬底的一侧；隔离层设于隔绝层的远离半导体衬底的一侧，隔离层是低介电常数材料；介质层设于隔离层的远离半导体衬底的一侧，介质层用于隔离隔离层与导电结构。通过隔离层可以有效降低导线层与导电结构产生的寄生电容，从而有效降低寄生电容对半导体器件使用的质量和寿命的影响。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法、包括该半导体器件的存储装置。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
上述这些结构导致动态随机存储器中存在众多的寄生电容，这些寄生电容严重影响芯片使用的质量和寿命。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述现有技术的容易产生寄生电容的不足，提供一种不容易产生寄生电容的半导体器件及半导体器件的制备方法、包括该半导体器件的存储装置。
本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。
根据本公开的一个方面，提供一种半导体器件，包括半导体衬底，在所述半导体衬底之上设置有多个条状的层叠结构以及覆盖于所述层叠结构外围的侧墙结构，在所述层叠结构的远离所述半导体衬底的一侧设置有导电结构；
所述层叠结构包括：
导线层，设于所述半导体衬底之上，所述导线层用于传输数据信号；
隔绝层，设于所述导线层的远离所述半导体衬底的一侧；
隔离层，设于所述隔绝层的远离所述半导体衬底的一侧，所述隔离层是低介电常数材料；
介质层，设于所述隔离层的远离所述半导体衬底的一侧，所述介质层用于隔离所述隔离层与所述导电结构。
在本公开的一种示例性实施例中，所述隔离层的材质是甲基硅倍半氧烷，其介电常数为2.6，所述隔离层的厚度大于等于8nm且小于等于12nm。
在本公开的一种示例性实施例中，所述隔绝层的厚度大于等于8nm且小于等于12nm，其材质是氮化硅。
在本公开的一种示例性实施例中，所述介质层的厚度大于等于120nm且小于等于160nm，其材质是氮化硅。
在本公开的一种示例性实施例中，所述层叠结构还包括：
导线黏附层，设于所述导线层与所述半导体衬底之间，所述导线黏附层的材质是多晶硅，其厚度大于等于60nm且小于等于70nm。
在本公开的一种示例性实施例中，所述导电结构包括：
导电层，设于所述层叠结构的远离半导体衬底的一侧，所述导电层连接于电容触点；
电容结构，设于所述导电层的远离半导体衬底的一侧，所述电容结构连接于所述导电层。
根据本公开的一个方面，提供一种半导体器件的制备方法，包括：
提供一半导体衬底；
在所述半导体衬底之上依次形成导线材料层、隔绝材料层、隔离材料层以及介质材料层；
对所述介质材料层、所述隔离材料层、所述隔绝材料层以及所述导线材料层刻蚀形成多个条状的层叠结构；
在所述层叠结构外围形成侧墙结构；
在所述层叠结构的远离所述半导体衬底的一侧形成导电结构。
在本公开的一种示例性实施例中，形成所述隔离材料层，包括：
将设定比例的甲基硅倍半氧烷与正十四烷混合形成混合液；
将所述混合液通过旋转离心法旋涂于所述隔绝材料层的远离所述半导体衬底的一侧形成薄膜；
在保护性气氛中对所述薄膜进行烘干。
在本公开的一种示例性实施例中，所述保护性气氛为氮气。
在本公开的一种示例性实施例中，在形成所述导线材料层之前，所述制备方法还包括：
在所述半导体衬底之上形成导线黏附材料层；
对所述介质材料层刻蚀的同时，对所述导线黏附材料层进行刻蚀形成导线黏附层。
根据本公开的一个方面，提供一种存储装置，包括：上述任意一项所述的半导体器件。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
本发明的半导体器件，在导线层的远离半导体衬底的一侧设置有隔绝层，在隔绝层的远离半导体衬底的一侧设置有隔离层，在隔离层的远离半导体衬底的一侧设置有介质层，在介质层的远离半导体衬底的一侧设置有导电结构。通过隔绝层能够隔离导线层和隔离层，通过介质层能够将隔离层与导电结构隔离，隔离层是低介电常数材料，通过隔离层可以有效降低导线层与导电结构产生的寄生电容，从而有效降低寄生电容对半导体器件使用的质量和寿命的影响。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1是本发明半导体器件一示例实施方式的结构示意图；
图2是本发明半导体器件的制备方法一示例实施方式的流程示意框图；
图3是本发明半导体器件的半导体衬底的结构示意图；
图4是在图3的基础上形成导线材料层、隔绝材料层、隔离材料层以及介质材料层后的结构示意图；
图5是在图4的基础上形成层叠结构的结构示意图；
图6是在图5的基础上形成侧墙材料层的结构示意图。
图中主要元件附图标记说明如下：
1、半导体衬底；2、有源区；
3、字线；31、字线沟槽；32、栅间介质层；33、第一导电层；34、第二导电层；35、绝缘层；
4、浅沟槽隔离结构；
51、导线黏附材料层；52、导线材料层；53、隔绝材料层；54、隔离材料层；55、介质材料层；
6、层叠结构；61、导线黏附层；62、导线层；63、隔绝层；64、隔离层；65、介质层；
7、侧墙材料层；71、侧墙结构；
8、位线接触沟槽；9、位线。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在相关技术中，受到广泛关注的是位线(Bit line，BL)与BL之间的寄生电容，但是位线与其上方的导电结构也会产生寄生电容，寄生电容的存在，会影响半导体器件的性能，影响运行速度和刷新频率等。
本示例实施方式首先提供了一种半导体器件，参照图1所示，该半导体器件可以包括半导体衬底1，在所述半导体衬底1之上设置有多个条状的层叠结构6以及覆盖于所述层叠结构6外围的侧墙结构71，以及设于所述层叠结构6的远离所述半导体衬底1一侧的导电结构(图中未示出)；所述层叠结构6可以包括导线层62、隔绝层63、隔离层64以及介质层65；导线层62设于所述半导体衬底1之上，所述导线层62用于传输数据信号；隔绝层63设于所述导线层62的远离所述半导体衬底1的一侧；隔离层64设于所述隔绝层63的远离所述半导体衬底1的一侧，所述隔离层64是低介电常数材料；介质层65设于所述隔离层64的远离所述半导体衬底1的一侧，所述介质层65用于隔离所述隔离层64与所述导电结构。
在本示例实施方式中，在半导体衬底1内设置有字线3和浅沟槽隔离结构4，浅沟槽隔离结构4将半导体衬底1分割成多个有源区2。
在半导体衬底1内设置有字线沟槽31，在字线沟槽31内设置有栅间介质层32，栅间介质层32覆盖字线沟槽31的侧壁及底部；栅间介质层32的材料可以包括但不仅限于氧化硅及氮化硅中的至少一种；可以采用原子层沉积工艺(Atomic Layer Deposition)、等离子蒸汽沉积工艺(Chemical Vapor Deposition)或快速热氧化工艺(Rapid ThermalOxidation)形成栅间介质层32。
在字线沟槽31内设置有第一导电层33及第二导电层34，第一导电层33覆盖栅间介质层32的侧壁及栅间介质层32的底部，第二导电层34填满第一导电层33内侧的间隙，第一导电层33及第二导电层34的上表面均低于半导体衬底1的上表面，且第二导电层34的上表面高于第一导电层33的上表面；第一导电层33的材料可以包括As或B掺杂的硅、P或As掺杂的锗、W、Ti、TiN及Ru中的任一种，第二导电层34的材料可以包括W、Ti、Ni、Al及Pt中的任意一种，且第一导电层33与第二导电层34的材料不同；第一导电层33与第二导电层34可以采用原子层沉积工艺或等离子体蒸汽沉积工艺形成。
在字线沟槽31内设置有填充绝缘层35，填充绝缘层35覆盖第一导电层33的上表面及第二导电层34的上表面，且填满字线沟槽31；填充绝缘层35的材料可以包括氧化物(譬如，氧化硅、氧化铝或氧化铪等等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料。
在半导体衬底1上还可以设置位线接触沟槽8，位线9设置在位线接触沟槽8内，并突出于位线接触沟槽8。
在本示例实施方式中，在半导体衬底1之上设置有多个条状的层叠结构6，在层叠结构6外围覆盖有侧墙结构71，层叠结构6和侧墙结构71形成半导体器件的位线9。
具体而言，层叠结构6可以包括导线黏附层61、导线层62、隔绝层63、隔离层64以及介质层65。导线黏附层61可以设置在半导体衬底1之上，导线黏附层61的材质可以是多晶硅(Polysilicon)，其厚度大于等于60nm且小于等于70nm。导线层62设置在导线黏附层61的远离半导体衬底1的一侧，导线层62的材质可以是钛、钨等，其厚度大于等于25nm且小于等于30nm。隔绝层63设置在导线层62的远离半导体衬底1的一侧，隔绝层63的材质可以是氮化硅，其厚度大于等于8nm且小于等于12nm，优选为10nm。隔离层64设置在隔绝层63的远离半导体衬底1的一侧，隔离层64的材质可以是甲基硅倍半氧烷(SiLK)，其厚度大于等于8nm且小于等于12nm，优选为10nm。介质层65设置在隔离层64的远离半导体衬底1的一侧，介质层65的材质可以是氮化硅，其厚度大于等于120nm且小于等于160nm，优选为140nm。
甲基硅倍半氧烷(SiLK)的介电常数较低，约为2.6，甲基硅倍半氧烷比较容易控制它的孔径大小，通过引入直径为2-5纳米的微空洞并使其相互封闭，从而使其具有较高的力学模量和机械强度；在后续进行的化学机械抛光(CMP)和封装操作等过程中可能施加一定的外力，机械强度高的隔离层会保护位线结构进而保护整个半导体结构。且该材料的化学性能也较稳定，在高温下仍然能保持稳定的性能，因此，在后续的工艺中即使有高温要求也不会影响半导体器件的性能。当然，在本发明的其他示例实施方式中，隔离层64的材质还可以是二氧化硅，二氧化硅的介电常数大约为3.9，还可以采用其他低介电常数材料，可以是甲基倍半硅氧烷(methylsilsesquioxane，MSQ)或porous HSQ(多孔氢化倍半硅氧烷)。
在本示例实施方式中，侧墙结构71不仅设置在层叠结构6的外围，还覆盖在未设置层叠结构6的半导体衬底1之上。侧墙结构71可以覆盖整个层叠结构6。在本发明的其他示例实施方式中，侧墙结构71的高度至少高于隔离层64的高度，即侧墙结构71的远离半导体衬底1的一面与半导体衬底1之间的距离大于隔离层64的远离半导体衬底1的一面与半导体衬底1之间的距离，使侧墙结构71将隔离层64完全覆盖，避免隔离层64暴露于后续工序中。层叠结构6与侧墙结构71形成位线9。
在本示例实施方式中，在位线9的远离半导体衬底1的一侧设置有导电结构，该导电结构可以包括电容结构和导电层，导电层位于位线9的远离半导体衬底1的一侧，导电层连接于电容触点，电容结构位于导电层的远离半导体衬底1的一侧，导电层与电容结构连接，将电容结构连接于电容触点。
本发明的半导体器件，在导线层62的远离半导体衬底1的一侧设置有隔绝层63，在隔绝层63的远离半导体衬底1的一侧设置有隔离层64，在隔离层64的远离半导体衬底1的一侧设置有介质层65，在介质层65的远离半导体衬底1的一侧设置有导电结构。通过隔绝层63能够隔离导线层62和隔离层64，通过介质层65能够将隔离层64与导电结构隔离，隔离层64是低介电常数材料，通过隔离层64可以有效降低导线层62与导电结构产生的寄生电容，从而可以减少半导体器件的RC延迟、串扰和功耗，避免影响运行速度和刷新频率等，从而有效降低寄生电容对半导体器件使用的质量和寿命的影响。
进一步的，本示例实施方式还提供了一种半导体器件的制备方法，参照图2所示，该半导体器件的制备方法可以包括以下步骤：
步骤S10，提供一半导体衬底1。
步骤S20，在所述半导体衬底1之上依次形成导线材料层52、隔绝材料层53、隔离材料层54以及介质材料层55。
步骤S30，对所述介质材料层55、所述隔离材料层54、所述隔绝材料层53以及所述导线材料层52刻蚀形成多个条状的层叠结构6。
步骤S40，在所述层叠结构6外围形成侧墙结构71。
步骤S50，在所述层叠结构6的远离所述半导体衬底1的一侧形成导电结构。
下面对半导体器件的制备方法的各个步骤进行详细说明。
步骤S10，提供一半导体衬底1。
在本示例实施方式中，参照图3所示，半导体衬底1可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体衬底11为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
步骤S20，在所述半导体衬底1之上依次形成导线材料层52、隔绝材料层53、隔离材料层54以及介质材料层55。
在本示例实施方式中，参照图4所示。
在半导体衬底1之上通过CVD(Chemical Vapor Deposition，化学气相沉积)工艺形成导线黏附材料层51，在化学气相沉积工艺过程中沉积气体可以是Si2H6、SiH4、PH3、LTO520(前驱物：SiH3N(C3H7)2)中的一种或多种。
在导线黏附材料层51的远离半导体衬底1的一侧通过PVD(Physical VaporDeposition，物理气相沉积)工艺形成导线材料层52，在物理气相沉积工艺过程中靶材可以采用钨、钛等等。
在导线材料层52的远离半导体衬底1的一侧通过低压力化学气相沉积(LowPressure Chemical Vapour Deposition，LPCVD)或者原子层沉积(Atomic layerdeposition，ALD)工艺形成隔绝材料层53，沉积材料为氮化硅。主要沉积气体为SiCl2H2和NH3。
在隔绝材料层53的远离半导体衬底1的一侧形成隔离材料层54。具体为：将设定比例的甲基硅倍半氧烷与正十四烷混合形成混合液；将混合液通过旋转离心法旋涂于隔绝材料层53的远离半导体衬底1的一侧形成薄膜，薄膜的厚度大约为10nm；在保护性气氛中对薄膜进行烘干。保护性气氛可以为氮气，当然，可以将氦气作为保护性气氛。设定比例可以为正十四烷占甲基硅倍半氧烷30％至50％。
在隔离材料层54的远离半导体衬底1的一侧通过LPCVD或者原子层沉积(Atomiclayer deposition，ALD)工艺形成介质材料层55，沉积材料为氮化硅。主要沉积气体为SiCl2H2和NH3。
步骤S30，对所述介质材料层55、所述隔离材料层54、所述隔绝材料层53以及所述导线材料层52刻蚀形成多个条状的层叠结构6。
在本示例实施方式中，参照图5所示，可以在介质材料层55的远离半导体衬底1的一侧形成光刻胶层，在光刻胶层之上设置掩膜板，对光刻胶层进行曝光，然后去除未被掩膜板覆盖的光刻胶层，然后以剩余的光刻胶层作为掩膜，对介质材料层55、隔离材料层54、隔绝材料层53、导线材料层52以及导线黏附材料层51进行干刻对应形成多个条状的介质层65、隔离层64、隔绝层63、导线层62以及导线黏附层61，即形成多个条状的层叠结构6。
步骤S40，在所述层叠结构6外围形成侧墙结构71。
在本示例实施方式中，参照图6所示，在半导体衬底1之上和层叠结构6的远离半导体衬底1的一侧可以通过低压力化学气相沉积形成侧墙材料层7，且侧墙材料层7的高度高于介质层65的高度。然后，对侧墙材料层7进行刻蚀以保留层叠结构6侧壁的侧墙材料层7和半导体衬底1之上的部分侧墙材料层7形成侧墙结构71，这两处的侧墙材料层7的厚度基本相同，为大于等于7nm且小于等于9nm，即形成图1所示的半导体器件的结构示意图。
层叠结构6与侧墙结构71形成半导体器件的位线9。
步骤S50，在所述层叠结构6的远离所述半导体衬底1的一侧形成导电结构。
在本示例实施方式中，导电结构可以包括电容结构和导电层。导电结构的具体结构上述已经进行了详细说明，因此，此处不再赘述。
与现有技术相比，本发明示例实施方式提供的半导体器件的制备方法的有益效果与上述示例实施方式提供的半导体器件的有益效果相同，在此不做赘述。
进一步的，本示例实施方式还提供了一种存储装置，该存储装置可以包括上述任意一项所述的半导体器件。半导体器件的具体结构上述已经进行了详细说明，因此，此处不再赘述。
与现有技术相比，本发明示例实施方式提供的存储装置的有益效果与上述示例实施方式提供的半导体器件的有益效果相同，在此不做赘述。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
本说明书中使用“约”“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”“大约”“大致”“大概”的含义。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
本说明书中，用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。
Claims (11)
1.一种半导体器件，其特征在于，包括半导体衬底，在所述半导体衬底之上设置有多个条状的层叠结构以及覆盖于所述层叠结构外围的侧墙结构，在所述层叠结构的远离所述半导体衬底的一侧设置有导电结构；
所述层叠结构包括：
导线层，设于所述半导体衬底之上，所述导线层用于传输数据信号；
隔绝层，设于所述导线层的远离所述半导体衬底的一侧；
隔离层，设于所述隔绝层的远离所述半导体衬底的一侧，所述隔离层是低介电常数材料；
介质层，设于所述隔离层的远离所述半导体衬底的一侧，所述介质层用于隔离所述隔离层与所述导电结构。
2.根据权利要求1所述的半导体器件，其特征在于，所述隔离层的材质是甲基硅倍半氧烷，其介电常数为2.6，所述隔离层的厚度大于等于8nm且小于等于12nm。
3.根据权利要求1所述的半导体器件，其特征在于，所述隔绝层的厚度大于等于8nm且小于等于12nm，其材质是氮化硅。
4.根据权利要求1所述的半导体器件，其特征在于，所述介质层的厚度大于等于120nm且小于等于160nm，其材质是氮化硅。
5.根据权利要求1所述的半导体器件，其特征在于，所述层叠结构还包括：
导线黏附层，设于所述导线层与所述半导体衬底之间，所述导线黏附层的材质是多晶硅，其厚度大于等于60nm且小于等于70nm。
6.根据权利要求1所述的半导体器件，其特征在于，所述导电结构包括：
导电层，设于所述层叠结构的远离半导体衬底的一侧，所述导电层连接于电容触点；
电容结构，设于所述导电层的远离半导体衬底的一侧，所述电容结构连接于所述导电层。
7.一种半导体器件的制备方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底之上依次形成导线材料层、隔绝材料层、隔离材料层以及介质材料层；
对所述介质材料层、所述隔离材料层、所述隔绝材料层以及所述导线材料层刻蚀形成多个条状的层叠结构；
在所述层叠结构外围形成侧墙结构；
在所述层叠结构的远离所述半导体衬底的一侧形成导电结构。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，形成所述隔离材料层，包括：
将设定比例的甲基硅倍半氧烷与正十四烷混合形成混合液；
将所述混合液通过旋转离心法旋涂于所述隔绝材料层的远离所述半导体衬底的一侧形成薄膜；
在保护性气氛中对所述薄膜进行烘干。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述保护性气氛为氮气。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，在形成所述导线材料层之前，所述制备方法还包括：
在所述半导体衬底之上形成导线黏附材料层；
对所述介质材料层刻蚀的同时，对所述导线黏附材料层进行刻蚀形成导线黏附层。
11.一种存储装置，其特征在于，包括：权利要求1～6任意一项所述的半导体器件。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187624B1 (en) * | 1999-06-04 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device |
| CN101533892A (zh) * | 2008-03-11 | 2009-09-16 | 三星电子株式会社 | 电阻式存储器器件和形成电阻式存储器器件的方法 |
| US20150111360A1 (en) * | 2013-10-17 | 2015-04-23 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US20160197084A1 (en) * | 2015-01-05 | 2016-07-07 | Chan-Sic Yoon | Semiconductor device and method of manufacturing the same |
| CN108269758A (zh) * | 2016-12-29 | 2018-07-10 | 联华电子股份有限公司 | 半导体元件的制作方法 |
| CN109841595A (zh) * | 2017-11-29 | 2019-06-04 | 三星电子株式会社 | 半导体存储器件和制造其的方法 |
| CN210272359U (zh) * | 2019-10-09 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体存储器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102444707B1 (ko) * | 2018-03-26 | 2022-09-19 | 에스케이하이닉스 주식회사 | 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 |
| CN110718550B (zh) * | 2018-07-12 | 2023-11-28 | 三星电子株式会社 | 半导体器件及制造其的方法 |
-
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-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187624B1 (en) * | 1999-06-04 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device |
| CN101533892A (zh) * | 2008-03-11 | 2009-09-16 | 三星电子株式会社 | 电阻式存储器器件和形成电阻式存储器器件的方法 |
| US20150111360A1 (en) * | 2013-10-17 | 2015-04-23 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US20160197084A1 (en) * | 2015-01-05 | 2016-07-07 | Chan-Sic Yoon | Semiconductor device and method of manufacturing the same |
| CN108269758A (zh) * | 2016-12-29 | 2018-07-10 | 联华电子股份有限公司 | 半导体元件的制作方法 |
| CN109841595A (zh) * | 2017-11-29 | 2019-06-04 | 三星电子株式会社 | 半导体存储器件和制造其的方法 |
| CN210272359U (zh) * | 2019-10-09 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体存储器 |
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