KR101128903B1 - 수직형 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 수직형 반도체 장치를 개시한다.
본 발명의 수직형 반도체 장치는 액티브 영역과 소자분리막 하부의 실리콘 기판 내에 형성되는 공통 소스 영역, 액티브 영역에 매립되며 하부가 공통 소스 영역과 중첩되게 형성되는 게이트, 게이트와 게이트 양측의 액티브 영역 사이에 각각 형성되는 이중 게이트 산화막 및 게이트 양측의 액티브 영역 상에 형성되는 드레인 영역을 포함함으로써, 하나의 수직형 게이트로 두 개의 트랜지스터들을 동작시킬 수 있다.
본 발명의 수직형 반도체 장치는 액티브 영역과 소자분리막 하부의 실리콘 기판 내에 형성되는 공통 소스 영역, 액티브 영역에 매립되며 하부가 공통 소스 영역과 중첩되게 형성되는 게이트, 게이트와 게이트 양측의 액티브 영역 사이에 각각 형성되는 이중 게이트 산화막 및 게이트 양측의 액티브 영역 상에 형성되는 드레인 영역을 포함함으로써, 하나의 수직형 게이트로 두 개의 트랜지스터들을 동작시킬 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 하나의 수직형 게이트로 두 개의 트랜지스터들을 동작시킬 수 있는 수직형 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 다수의 트랜지스터들을 포함한다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
일반적인 트랜지스터를 제조 방법은 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성하였다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하게 되므로, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터들로 인하여 전체 면적을 줄이는데 어려움이 발생한다.
이러한 문제를 해결하기 위해 여러 가지 방법들이 제안되고 있는데 이들 중 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 포함한 3D 트랜지스터를 사용하는 것이다.
이러한 수직형 트랜지스터를 제조하는 방법으로는 기판을 식각하여 원통형의 필라를 형성하고 그 필라를 둘러싸는 써라운딩 게이트를 형성함으로써 수직 채널 영역을 형성하는 방법이 일반적으로 사용되고 있다.
그러나 이러한 종래의 방법에 따른 수직형 트랜지스터는 필라 패턴을 식각하는 과정에서 패턴이 무너지는 현상이 발생할 가능성이 매우 크다. 더욱이, 반도체 장치의 집적도가 지속적으로 증가됨에 따라 그러한 종래의 수직형 트랜지스터의 구조도 한계에 도달하여 요구되는 집적도를 만족시키지 못하는 상황이 도래할 수 있다.
본 발명은 반도체 장치의 고집적화를 위한 새로운 구조의 수직형 게이트를 갖는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시 예에 따른 수직형 반도체 소자는 액티브 영역과 소자분리막 하부의 실리콘 기판 내에 형성되는 공통 소스 영역, 상기 액티브 영역에 매립되며 하부가 상기 공통 소스 영역과 중첩되게 형성되는 게이트, 상기 게이트와 상기 게이트 양측의 상기 액티브 영역 사이에 각각 형성되는 이중 게이트 산화막 및 상기 게이트 양측의 상기 액티브 영역 상에 형성되는 드레인 영역을 포함한다.
본 발명의 수직형 반도체 소자에서 상기 이중 게이트 산화막은 서로 다른 두께를 가질 수 있다.
본 발명의 수직형 반도체 소자는 상기 게이트 산화막과 상기 공통 소스 영역 사이에 형성되는 LDD(Lightly Doped Drain) 영역을 더 포함할 수 있으며, 상기 공통 소스 영역과 중첩되는 게이트의 하부는 절연막으로 둘러싸여 상기 공통 소스 영역과 전기적으로 분리된다.
본 발명의 수직형 반도체 소자는 SOI(Silicon On Insulator) 기판의 상부 실리콘층에 형성될 수 있다.
본 발명의 일 실시 예에 따른 수직형 반도체 장치의 제조 방법은 실리콘 기판 내에 불순물을 주입하여 공통 소스 영역을 형성하는 단계, 상기 실리콘 기판에 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역을 식각하여 상기 공통 소스 영역을 노출시키는 트렌치를 형성하는 단계, 상기 공통 소스 영역과 절연되며 상기 트렌치에 매립되는 게이트를 형성하는 단계 및 상기 상부 게이트 양측의 상기 액티브 영역 상에 드레인 영역을 형성하는 단계를 포함한다.
본 발명에 따른 수직형 반도체 장치의 제조 방법에서 상기 트렌치를 형성하는 한 방법은 상기 액티브 영역을 식각하여 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치 하부의 상기 실리콘 기판 내에 상기 공통 소스 영역과 연결되는 LDD(Lightly Doped Drain) 영역을 형성하는 단계, 상기 제 1 트렌치의 내면에 게이트 산화막을 형성하는 단계, 상기 제 1 트렌치가 매립되도록 상기 게이트 산화막 상에 제 1 도전층을 형성하는 단계 및 상기 제 1 도전층 및 상기 게이트 산화막을 식각하여 상기 공통 소스 영역을 노출시키는 제 2 트렌치를 형성하는 단계를 포함한다.
본 발명에 따른 수직형 반도체 장치의 제조 방법에서 상기 트렌치를 형성하는 다른 방법은 상기 액티브 영역을 식각하여 상기 공통 소스 영역을 노출시키는 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치 내면에 게이트 산화막을 형성하는 단계, 상기 제 1 트렌치가 매립되도록 상기 게이트 산화막 상에 제 1 도전층을 형성하는 단계 및 상기 제 1 도전층 및 상기 게이트 산화막을 식각하여 상기 공통 소스 영역을 노출시키는 제 2 트렌치를 형성하는 단계를 포함한다.
본 발명에 따른 수직형 반도체 장치의 제조 방법은 상기 게이트 산화막을 형성하기 이전에 상기 제 1 트렌치의 양 측벽에 문턱전압 조절용 불순물을 주입하는 단계를 더 포함할 수 있다.
본 발명에 따른 수직형 반도체 장치의 제조 방법에서 상기 게이트 산화막을 형성하는 단계는 상기 제 1 트렌치의 양 측벽 중 일 측벽에만 불순물을 충돌시키는 단계 및 상기 제 1 트렌치의 양 측벽에 산화 공정을 수행하는 단계를 포함하며, 이때 상기 불순물을 충돌시키는 단계는 F 또는 Ar 이온을 상기 일 측벽에 충돌시켜 해당 측벽의 표면이 울퉁불퉁해지도록 한다.
본 발명에 따른 수직형 반도체 장치의 제조 방법에서 상기 게이트를 형성하는 단계는 상기 제 2 트렌치의 내면에 절연막을 형성하는 단계, 상기 제 2 트렌치가 매립되도록 상기 절연막 상에 제 2 도전층을 형성하는 단계, 상기 절연막과 상기 제 2 도전층을 에치백하여 상기 제 2 트렌치 하부에 하부 게이트를 형성하는 단계 및 상기 제 2 트렌치가 매립되도록 상기 하부 게이트 상에 제 3 도전층을 형성하여 상부 게이트를 형성하는 단계를 포함한다.
본 발명은 하나의 게이트로 두 개의 트랜지스터를 동작시킬 수 있어 반도체 소자의 고집적화가 가능하다.
또한, 본 발명은 두 트랜지스터의 게이트 산화막을 서로 다른 두께로 형성할 수 있어 서로 다른 동작 특성을 필요로 하는 회로 구조에 적용이 가능하다.
도 1은 본 발명의 일 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 도면.
도 2a 내지 도 2h는 도 1의 수직형 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들.
도 3은 본 발명의 다른 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 단면도.
도 4는 본 발명의 또 다른 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 단면도.
도 5a 내지 도 5c는 도 4의 수직형 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들.
도 2a 내지 도 2h는 도 1의 수직형 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들.
도 3은 본 발명의 다른 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 단면도.
도 4는 본 발명의 또 다른 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 단면도.
도 5a 내지 도 5c는 도 4의 수직형 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 도면으로, 도 1a는 단면도이며 도 1b는 도 1a에서 트랜지스터가 형성된 액티브 영역에 대한 평면도이다. 도 1에는 설명의 편의를 위해 하나의 트랜지스터만을 도시하였다.
본 발명의 수직형 반도체 장치는 바람직하게는 트랜지스터의 안정된 성능 구현을 위해 하부 실리콘층(102), 매몰 산화막(104) 및 상부 실리콘층(106)이 적층된 구조의 SOI(Silicon On Insulator) 기판에 제조된다.
본 발명의 수직형 반도체 장치는 상부 실리콘층(106) 하부에 불순물이 주입된 공통 소스 영역(108)이 형성되며, 공통 소스 영역(108)은 소스콘택(130)을 통해 접지전압 Vss과 연결된다.
게이트(G)는 메탈(TiN 또는 W)층(124) 및 메탈층(124)의 양측에 형성된 폴리(Poly)층(118a, 118b)을 포함하며, 액티브 영역(110)에 수직하게 매립되도록 형성되어 수직 채널 구조를 형성한다. 게이트(G)와 게이트(G) 양측의 액티브 영역(110) 사이에는 게이트 산화막(116a, 116b)이 각각 형성되는 이중 게이트 산화막이 형성되며, 게이트 산화막(116a, 116b) 하부에는 공통 소스 영역(108)과 연결되는 LDD(Lightly Doped Drain) 영역(114)이 형성된다. 이때, 게이트 양측의 게이트 산화막들(116a, 116b)은 동일한 두께로 형성될 수도 있으나 필요에 따라서는 서로 다른 두께로 형성될 수도 있다. 이러한 이중 게이트 산화막(116a, 116b)이 서로 다른 두께를 갖도록 형성하는 방법에 대해서는 후술한다.
게이트(G) 양측의 액티브 영역(110) 상에는 접합 영역인 드레인 영역(126a, 126b)이 형성되며, 드레인 영역(126a, 126b) 상에는 드레인 콘택(132)이 형성된다.
즉, 본 발명은 게이트(G)가 액티브 영역(110)에 수직하게 매립되도록 형성됨으로써 단채널(Short Channel) 효과를 방지할 수 있는 길이의 수직 채널을 형성할 수 있으며, 게이트(G) 양측에 게이트 산화막(116a, 116b) 및 드레인 영역(126)을 형성하고 그 하부에 공통 소스 영역(108)을 형성함으로써 하나의 게이트로 두 개의 트랜지스터를 동작시킬 수 있는 구조를 갖는다.
도 2a 내지 도 2h는 상술한 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 먼저 상부 실리콘층(106)에 불순물 이온(예컨대, BF2, As)을 주입하여 상부 실리콘층(106)의 하부에 공통 소스 영역(108)을 형성한다. 불순물 이온 주입은 주입 에너지를 조절함으로써 불순물 농도의 피크(peak) 지점을 조절할 수 있기 때문에 도 2a에서와 같이 상부 실리콘층(106) 하부에 불순물이 집중되도록 불순물을 주입할 수 있다. 본 실시 예의 경우, 불순물 주입을 위한 주입 에너지는 150 KeV±20％ 수준에서 조절된다.
다음에, STI(Shallow Trench Isolation) 마스크를 이용한 식각 공정을 통해 실리콘층(106) 내에 소자분리막을 형성하기 위한 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식 식각 공정으로 실시될 수 있으며, 트렌치는 공통 소스 영역(108)이 노출될 때까지 식각된다.
다음에, 트렌치의 내부가 완전히 매립되도록 절연막(산화막)을 증착함으로써 액티브 영역(110)을 정의하는 소자분리막(112)을 형성한다. 따라서, 액티브 영역(110) 및 소자분리막(112) 하부의 실리콘 기판 내에 공통 소스 영역(108)이 형성된다.
도 2b를 참조하면, 상부 실리콘층(106) 상에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 감광막 패턴을 식각 마스크로 액티브 영역을 일정 깊이로 식각하여 트렌치 T1를 형성한다. 이때, 트렌치 T1의 측벽은 트랜지스터가 동작시 수직 채널이 형성되는 영역으로, 트렌치 T1는 수직 채널이 단채널 효과를 방지할 수 있는 정도의 길이를 가질 수 있는 깊이만큼 식각된다.
다음에, 트렌치 T1의 저부에 불순물을 주입하여 LDD(Lightly Doped Drain) 영역(114)을 형성한다. 이때, LDD 영역(114)은 공통 소스 영역과 연결되도록 형성된다.
도 2c를 참조하면, 트렌치 T1의 양 측벽에 문턱전압(VT) 조절용 불순물(예컨대, 보론)을 주입한다.
다음에 도 2d를 참조하면, 트렌치 T1에 대해 예컨대 열공정을 진행하여 트렌치 T1의 내면에 게이트 산화막(116)을 형성한 후 트렌치 T1의 내부가 완전히 매립되도록 게이트 산화막(116) 상에 도전층(118)을 형성한다. 이때, 도전층(118)은 폴리(poly)로 형성될 수 있다.
다음에 도 2e를 참조하면, 공통 소스 영역(108)이 노출될 때까지 도전층(118), 게이트 산화막(116) 및 LDD 영역(114)을 순차적으로 식각하여 트렌치 T2를 형성함으로써 소자 분리된 게이트 산화막(116a, 116b), 폴리층(118a, 118b) 및 LDD 영역(114)을 형성한다.
다음에 도 2f를 참조하면, 트렌치 T2의 내면에 절연막(질화막)(120)을 증착하고, 트렌치 T2가 매립되도록 질화막(120) 상에 게이트용 도전물질을 증착한다. 이때, 절연막(120)은 게이트용 도전물질을 공통 소스 영역(108) 및 LDD 영역(114)과 전기적으로 분리시키기 위해 형성되는 것이며, 이러한 게이트용 도전물질은 메탈(예컨대, TiN, W) 또는 폴리(poly)로 형성된다.
다음에, 절연막(120) 및 게이트용 도전물질을 에치백하여 트렌치 T2의 저부에 하부 게이트(122)를 형성한다. 이때, 절연막(120)은 하부 게이트(122)를 공통 소스 영역(108) 및 LDD 영역(114)과 전기적으로 분리시키기 위한 것이므로, 절연막(120)과 하부 게이트(122)는 절연막(120)이 하부 게이트(122)를 절연시켜줄 수 있는 정도의 높이 예컨대 그 상부면이 도전층(118a, 118b)의 저부에 도달하는 정도의 높이로 형성될 수 있다.
다음에 도 2g를 참조하면, 트렌치 T2가 매립되도록 하부 게이트(122) 상에 게이트용 도전물질을 증착한 후 이를 평탄화하여 상부 게이트(124)를 형성한다. 이때, 바람직하게는 상부 게이트용 도전물질과 하부 게이트용 도전물질은 같은 물질로 형성된다.
이로써 폴리층(118a, 118b) 및 하부 게이트(122)와 상부 게이트(124)로 이루어진 수직형 게이트(G)가 형성된다.
이어서, 게이트(G) 양측의 액티브 영역(110) 표면에 불순물을 주입하여 접합영역(드레인 영역)(126a, 126b)을 형성한다. 이로써 하나의 게이트(G)를 공유하는 두 개의 MOS 트랜지스터(TR1, TR2)가 형성된다. 즉, 공통 소스(108), 드레인(126b) 및 게이트(G)를 포함하는 MOS 트랜지스터(TR1)와 공통 소스(108), 드레인(126b) 및 게이트(G)를 포함하는 MOS 트랜지스터(TR2)가 형성된다.
다음에 도 2h를 참조하면, 도 2g의 결과물 상부에 층간 절연막(128)을 형성한 후 접합영역(126a, 126b)이 노출될 때까지 층간 절연막(128)을 식각하여 드레인 콘택용 콘택홀을 형성하고, 공통 소스 영역이 노출될 때까지 층간 절연막(128) 및 상부 실리콘층(106)을 식각하여 소스 콘택용 콘택홀을 형성한다.
이어서, 도전물질로 소스 콘택용 콘택홀 및 드레인 콘택용 콘택홀을 매립한후 이를 평탄화함으로써 소스 콘택(130) 및 드레인 콘택(132)을 형성한다.
도 3은 본 발명의 다른 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 단면도이다.
도 3은, 도 1과 비교하여, 게이트를 공유하는 두 MOS 트랜지스터(TR1, TR2)의 게이트 산화막(116c, 116d)의 두께를 서로 다르게 형성하는 경우를 보여주고 있다. 즉, 게이트를 공유하는 두 산화막(116c, 116d)의 두께를 서로 다르게 형성함으로써 동작 특성이 다른 두 개의 트랜지스터를 하나의 게이트로 동작시킬 수 있다.
이러한 이중 게이트 산화막(116c, 116d)을 형성하는 방법을 설명하면 다음과같다.
상술한 도 2a 및 도 2b의 공정을 거친 후, 두꺼운 게이트 산화막을 형성하고자 하는 트렌치 T1의 측벽에만 선택적으로 낮은 에너지를 이용한 불순물(예컨대, F 또는 Ar) 이온 주입 공정을 수행하여 해당 측벽에 의도적으로 손상(damage)을 입힌다. 즉, 액티브 영역과 접하는 트렌치 T1의 양측 실리콘 측벽 중 어느 한 측벽의 표면에만 F 또는 Ar 이온을 충돌시켜 해당 측벽의 표면이 울퉁불퉁해지도록 손상을 입힌다. 이어서, 트렌치 T1의 양 측벽에 문턱전압 조절용 불순물(예컨대, 보론)을 주입한다. 이때, 문턱전압 조절용 불순물의 주입 농도는 증착하고자 하는 게이트 산화막의 두께에 따라 달리한다. 즉, 두꺼운 게이트 산화막(116c)이 형성될 영역에는 불순물의 주입 농도를 높게 하고 얇은 게이트 산화막(116c)이 형성될 영역에는 상대적으로 낮은 농도로 불순물을 주입한다.
다음에, 도 2d에서와 같이 트렌치 T1에 대해 예컨대 열공정을 진행하여 트렌치 T1의 내면에 게이트 산화막을 형성한다.
이때, 손상을 많이 입은 실리콘 표면에서의 산화막 성장 속도가 그렇지 않은 반대편의 실리콘 표면에서의 산화막 성장 속도 보다 크기 때문에, 두 측벽에 대해 동일한 조건으로 산화 공정을 수행시 손상을 입은 측벽에 형성되는 게이트 산화막(116c)이 그 반대측 측벽에 형성되는 게이트 산화막(116d) 보다 더 두껍게 된다.
이후의 공정은 상술한 실시 예에서와 동일하므로 이에 대한 설명은 생략한다.
도 4는 본 발명의 또 다른 실시 예에 따른 수직형 반도체 장치의 구성을 보여주는 단면도이다.
상술한 실시 예들에서는 LDD 영역(114)을 형성하는 경우를 설명하였으나, 본 실시 예는 도 1과 비교하여 트랜지스터의 사이즈를 보다 크게 형성하는 경우로서 LDD 영역(114)을 형성하지 않는다.
도 5a 내지 도 5c를 참조하여, 도 4에 도시된 반도체 장치의 제조 방법을 설명하면 다음과 같다. 설명의 편의를 위해 도 1에서의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 부여하였다.
도 5a를 참조하면, 상부 실리콘층(106)에 불순물 이온을 주입하여 상부 실리콘층(106)의 하부에 공통 소스 영역(108)을 형성하고, STI(Shallow Trench Isolation) 마스크를 이용한 식각 공정을 통해 액티브 영역(110)을 정의하는 소자분리막(112)을 형성한다.
다음에, 게이트 영역을 정의하는 감광막 패턴(미도시)을 식각 마스크로 액티브 영역을 일정 깊이 식각하여 트렌치 T3를 형성한다.
다음에 도 5b를 참조하면, 트렌치 T3의 양 측벽에 문턱전압 조절용 불순물(예컨대, 보론)을 주입한 후 열공정을 진행하여 트렌치 T3의 내면에 게이트 산화막(미도시)을 형성한다. 이어서, 트렌치 T3의 내부가 완전히 매립되도록 게이트 산화막 상에 도전층(미도시)을 형성한다. 이때, 도전층은 폴리(poly)로 형성될 수 있다.
다음에, 공통 소스 영역(108)이 노출될 때까지 도전층(118), 게이트 산화막(116)을 순차적으로 식각하여 트렌치 T4를 형성함으로써 소자 분리된 게이트 산화막(116e, 116f) 및 폴리층(118c, 118d)을 형성한다.
다음에 도 5c를 참조하면, 트렌치 T4의 내면에 절연막(질화막)(134)을 형성하고, 트렌치 T4가 매립되도록 절연막(134) 상에 게이트용 도전물질을 증착한다. 이때, 절연막(134)은 게이트용 도전물질을 소스 영역(108)과 전기적으로 분리시키기 위해 형성되는 것이며, 게이트용 도전물질은 메탈(예컨대, TiN, W) 또는 폴리(poly)로 형성된다.
다음에, 절연막(134) 및 게이트용 도전물질을 에치백하여 트렌치 T4의 저부에 하부 게이트(136)를 형성한다.
이후, 상부 게이트, 드레인 영역 및 콘택을 형성하는 방법은 상술한 도 2g 및 도 2h와 동일하므로 이에 대한 설명은 생략한다.
상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시 예에서는 트랜지스터의 안정된 성능 구현을 위해 본 발명의 트랜지스터가 SOI(Silicon On Insulator) 기판에 형성되는 경우를 설명하였으나 일반적인 벌크 실리콘 기판에 형성될 수도 있다.
102 : 하부 실리콘층 104 : 매몰 산화막
106 : 상부 실리콘층 108 : 공통 소스 영역
110 : 액티브 영역 112 : 소자분리막
114 : LDD(Lightly Doped Drain) 116, 116a ～ 116f : 게이트 산화막
118, 118a ～ 118d : 폴리층 120, 134 : 절연막
122, 136 : 하부 게이트 124 : 상부 게이트
126 : 드레인 영역 128 : 층간절연막
130 : 소스콘택 132 : 드레인 콘택
TR1, TR2 : MOS 트랜지스터 T1 ～ T4 : 트렌치
106 : 상부 실리콘층 108 : 공통 소스 영역
110 : 액티브 영역 112 : 소자분리막
114 : LDD(Lightly Doped Drain) 116, 116a ～ 116f : 게이트 산화막
118, 118a ～ 118d : 폴리층 120, 134 : 절연막
122, 136 : 하부 게이트 124 : 상부 게이트
126 : 드레인 영역 128 : 층간절연막
130 : 소스콘택 132 : 드레인 콘택
TR1, TR2 : MOS 트랜지스터 T1 ～ T4 : 트렌치
Claims (13)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 실리콘 기판 내에 불순물을 주입하여 공통 소스 영역을 형성하는 단계;
상기 실리콘 기판에 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역을 식각하여 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치 하부의 상기 실리콘 기판 내에 상기 공통 소스 영역과 연결되는 LDD(Lightly Doped Drain) 영역을 형성하는 단계;
상기 제 1 트렌치의 양 측벽 중 일 측벽에만 불순물을 충돌시키는 단계;
상기 제 1 트렌치의 양 측벽에 산화 공정을 수행하여 상기 제 1 트렌치의 내면에 게이트 산화막을 형성하는 단계;
상기 제 1 트렌치가 매립되도록 상기 게이트 산화막 상에 제 1 도전층을 형성하는 단계;
상기 제 1 도전층 및 상기 게이트 산화막을 식각하여 상기 공통 소스 영역을 노출시키는 제 2 트렌치를 형성하는 단계;
상기 공통 소스 영역과 절연되며 상기 제 2 트렌치에 매립되는 게이트를 형성하는 단계; 및
상기 게이트 양측의 상기 액티브 영역 상에 접합 영역을 형성하는 단계를 포함하는 수직형 반도체 장치의 제조 방법. - 실리콘 기판 내에 불순물을 주입하여 공통 소스 영역을 형성하는 단계;
상기 실리콘 기판에 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역을 식각하여 상기 공통 소스 영역을 노출시키는 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치의 양 측벽 중 일 측벽에만 불순물을 충돌시키는 단계;
상기 제 1 트렌치의 양 측벽에 산화 공정을 수행하여 상기 제 1 트렌치 내면에 게이트 산화막을 형성하는 단계;
상기 제 1 트렌치가 매립되도록 상기 게이트 산화막 상에 제 1 도전층을 형성하는 단계; 및
상기 제 1 도전층 및 상기 게이트 산화막을 식각하여 상기 공통 소스 영역을 노출시키는 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 장치의 제조 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 7항 또는 제 8항에 있어서,
상기 게이트 산화막을 형성하기 이전에 상기 제 1 트렌치의 양 측벽에 문턱전압 조절용 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 장치의 제조 방법. - 삭제
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 7항 또는 제 8항에 있어서, 상기 불순물을 충돌시키는 단계는
F 또는 Ar 이온을 상기 일 측벽에 충돌시켜 해당 측벽의 표면이 울퉁불퉁해지도록 하는 것을 특징으로 하는 수직형 반도체 장치의 제조 방법. - 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 7항 또는 제 8항에 있어서, 상기 제 1 도전층은
폴리층인 것을 특징으로 하는 수직형 반도체 장치의 제조 방법. - 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 7항 또는 제 8항에 있어서, 상기 게이트를 형성하는 단계는
상기 제 2 트렌치의 내면에 절연막을 형성하는 단계;
상기 제 2 트렌치가 매립되도록 상기 절연막 상에 제 2 도전층을 형성하는 단계;
상기 절연막과 상기 제 2 도전층을 에치백하여 상기 제 2 트렌치 하부에 하부 게이트를 형성하는 단계; 및
상기 제 2 트렌치가 매립되도록 상기 하부 게이트 상에 제 3 도전층을 형성하여 상부 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 장치의 제조 방법.
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