CN101621074B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。一种半导体器件，包括：在衬底中形成的台阶型凹陷图案；栅电极，该栅电极掩埋于所述凹陷图案中并且具有在所述栅电极和所述凹陷图案的上部侧壁之间设置的间隙；填充所述间隙的绝缘层；和在所述凹陷图案的两侧的一部分衬底中形成的源极和漏极区。所述半导体器件通过抑制由于设计规则减小所导致的漏电流增加，从而能够确保所需的数据保持时间。

Description

半导体器件及其制造方法
相关申请
本申请要求2008年7月4日提交的韩国专利申请10-2008-0064937的优先权，通过引用将其全部内容并入本文。
技术领域
本发明涉及制造半导体器件的技术，并且更具体涉及能够确保在采用40nm制造工艺的半导体器件中期望的数据保持时间的半导体器件及其制造方法。
背景技术
近来，由于半导体器件的高度集成，已经难以确保晶体管的稳定操作特性。此外，随着半导体存储器件的制造工艺已经快速地减小至40nm制造工艺，单元晶体管的尺寸也减小，因此特征容限例如阈值电压、电流驱动能力、操作速度和数据保持时间容限均达到它们的极限。
特别地，在其中应用40nm制造工艺的半导体存储器件中，已经难以确保期望的具有合适特征容限的数据保持时间容限。这是因为在其中源极和漏极区与栅电极交迭的区域中产生的栅致漏极泄漏(GIDL)随着晶体管尺寸减小而快速地增加。
通过形成源极和漏极区的浅结，或增加在源极和漏极区与栅电极之间设置的栅极绝缘层的厚度，减小其中源极和漏极区与栅电极交迭的区域，从而可移除/减小由于在源极和漏极区与栅电极之间产生的电子隧穿所导致的GIDL。然而，随着晶体管尺寸减小，栅极绝缘层的厚度也不可避免地减小。因此，变得难以保持足够厚度的栅极绝缘层和防止由于GIDL所导致的漏电流增加。因此，为了防止由GIDL所导致的漏电流增加，期望源极和漏极区形成为具有浅结，由此减小其中源极和漏极区与栅电极交迭的区域。为此，引入对晶体管施加提升的源极/漏极(ESD)结构的方法。
通过形成具有浅结的源极和漏极区的方法形成ESD结构。即，通过外延生长方法例如选择性外延生长(SEG)方法仅仅在其中将形成源极和漏极区的区域中形成外延层之后，通过掺杂杂质进入外延层来形成具有浅结的源极和漏极区。
图1A和1B说明制造常规半导体器件的方法。此处，图1A和1B说明包含具有鞍鳍结构(saddle fin structure)的沟道的半导体器件。
参考图1A，通过蚀刻衬底11在有源区13中形成第一凹陷图案14，其中有源区13由隔离层12限定。在隔离层12中形成第二凹陷图案15以形成鞍鳍结构，其中第一凹陷图案14的下表面和下侧突出。
然后，在形成栅极19以填充第一凹陷图案14和第二凹陷图案15之后，在栅极19的侧壁上形成栅极间隔物20，其中栅极19包括依次堆叠的栅极绝缘层16、栅电极17和栅极硬掩模层18。
随后，在衬底11的整个表面上形成填充栅极19之间的空间的层间绝缘层21之后，形成接触孔22，以暴露其中通过实施自对准接触(SAC)蚀刻工艺将形成源极和漏极区的一部分衬底11的表面。然后，使用外延生长方法形成部分填充接触孔22的外延层23。
参考图1B，通过掺杂杂质进入外延层23形成源极和漏极区24以具有浅结。
然而，在其中应用40nm制造工艺的半导体器件中，由于在SAC蚀刻工艺之后暴露的衬底11的区域相对窄，并且衬底11的暴露区域在衬底11上不均匀，所以使用外延生长方法相对难以形成外延层23，花费大量时间来形成外延层23。
此外，由于在SAC蚀刻工艺期间产生的衬底11损伤25和副产物26，所以外延层23在衬底11上没有均匀形成，参考由图1A中附图标记A表示的部分，或异常形成外延层23，参考由图1A中附图标记B表示的部分。
即，在衬底11上没有均匀形成外延层23的情况下，难以调节源极和漏极区24的结深度。因此，由图1B中附图标记C表示的部分可看出，源极和漏极区24的结深度增加并因此不可能形成提升的源极/漏极结构。同时，在外延层23异常形成的情况下，由图1B中附图标记D表示的部分可看出，源极和漏极区24也异常地形成，使得半导体器件的性能劣化或半导体器件无法正常操作。
此外，在使用外延生长方法形成外延层23的过程中，通常期望约700℃至约800℃的高温，因此在外延层23形成之前，产生热应力和预掺杂的杂质向外扩散，这可导致半导体器件性能的劣化。
发明内容
本发明的一个实施方案涉及提供一种半导体器件及其制造方法，其能够提供其中应用40nm制造工艺的半导体器件中所需要的数据保持时间。
本发明的另一个实施方案涉及无需使用外延生长方法来提供一种包括提升的源极/漏极结构(elevated source/drain structure)的半导体器件及制造该半导体器件的方法，其中40nm制造工艺用于该半导体器件。
根据本发明的一个方面，提供一种半导体器件，包括：在衬底中形成的台阶型凹陷图案；栅电极，该栅电极掩埋于所述凹陷图案中并且在所述栅电极和所述凹陷图案的上部侧壁之间设置有间隙；填充所述间隙的绝缘层；和在所述凹陷图案的两侧处的一部分衬底中形成的源极和漏极区。
凹陷图案可包括：第一图案和第二图案，所述第二图案连接第一图案的底部并具有小于第一图案宽度的宽度，并且第二图案的深度可大于第一图案的深度。
栅电极的宽度可等于或大于第二图案的宽度。
所述方法还可包括：在凹陷图案和栅电极之间形成的栅极绝缘层，其中所述间隙的宽度可大于栅极绝缘层的厚度。
绝缘层可填充间隙并覆盖栅电极的侧壁。绝缘层可包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
源极和漏极区的功函数可等于栅电极的功函数，或者源极和漏极区与栅电极的功函数差异的绝对值可小于0.5eV。
栅电极可包括由半导体层或金属层形成的单个层、或者半导体层和金属层的堆叠层。
半导体层可包括多晶硅层，金属层可包括钨层。
根据本发明的另一个方面，提供一种半导体器件，包括：在包括有源区和隔离区的衬底中形成的台阶型鞍鳍凹陷图案；栅电极，该栅电极掩埋于所述凹陷图案中并且在所述栅电极和所述凹陷图案的上部侧壁之间设置有间隙；填充所述间隙的绝缘层；和在所述凹陷图案的两侧的一部分衬底中形成的源极和漏极区。
凹陷图案可包括与隔离区和有源区二者交叉的线形状。
凹陷图案可包括：同时交叉隔离区和有源区的第一图案；和在有源区中连接第一图案底部并且具有小于第一图案宽度的宽度的第二图案；以及第三图案，该第三图案在隔离区中连接第一图案底部、具有小于第一图案宽度的宽度，并且暴露出具有鞍鳍结构的第二图案下表面和下部侧壁。
第二图案的宽度可与第三图案的宽度基本相同。
在第一到第三图案中，第三图案可具有最大深度，第一图案可具有最小深度。
栅电极的宽度可等于或大于第二图案的宽度。
所述方法还可包括：在凹陷图案和栅电极之间形成的栅极绝缘层，其中所述间隙的宽度可大于栅极绝缘层的厚度。
绝缘层可填充间隙并覆盖栅电极的侧壁。
绝缘层可包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
源极和漏极区的功函数可等于栅电极的功函数，或者源极和漏极区与栅电极的功函数差异的绝对值可小于0.5eV。
栅电极可包括由半导体层或金属层形成的单个层、或者半导体层和金属层的堆叠层。
半导体层可包括多晶硅层，金属层可包括钨层。
根据本发明的另一个方面，提供一种制造半导体器件的方法，所述方法包括：在衬底中形成台阶型凹陷图案；形成栅电极，该栅电极填充所述凹陷图案并且在栅电极和凹陷图案的上部侧壁之间设置有间隙；形成填充间隙的绝缘层；和通过掺杂杂质进入衬底来形成源极和漏极区。
所述凹陷图案的形成可包括：使用第一蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第一蚀刻以形成第一图案；在第一图案的侧壁上和第一蚀刻阻挡图案的侧壁上形成第二蚀刻阻挡图案；和使用所述第一和第二蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第二蚀刻以形成第二图案，第二图案连接第一图案的底部并且具有小于第一图案宽度的宽度。
第一蚀刻的实施和第二蚀刻的实施可使用干蚀刻方法来进行。
第二图案的深度可大于第一图案的深度。
第一蚀刻阻挡图案可包括非晶碳层。
第二蚀刻阻挡图案可包括氮化物层。
氮化物层可在约400℃至约500℃的温度下形成。
栅电极的宽度可等于或大于第二图案的宽度。
所述方法还可包括：在凹陷图案和栅电极之间形成栅极绝缘层，其中所述间隙的宽度可大于栅极绝缘层的厚度。
绝缘层可包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
绝缘层的形成可包括：形成填充所述间隙和覆盖所述衬底的整个表面的绝缘层，和对绝缘层实施全面蚀刻工艺(overall etch process)，以在栅电极的侧壁上保留绝缘层，由此形成绝缘层。
源极和漏极区的形成可包括：在衬底上形成包含杂质的导电层，和实施热处理以将包含于导电层中的杂质扩散进入衬底。
源极和漏极区的形成可包括：离子注入第一杂质进入衬底；在衬底上形成包含第二杂质的导电层；和实施热处理以将包含于导电层中的第二杂质扩散进入衬底，同时激活离子注入到所述衬底中的第一杂质。
第一杂质和第二杂质可具有相同的导电类型。
源极和漏极区的功函数可等于栅电极的功函数，或者源极和漏极区与栅电极的功函数差异的绝对值可小于0.5eV。
栅电极可包括由半导体层或金属层形成的单个层、或者半导体层和金属层的堆叠层。
半导体层可包括多晶硅层，金属层可包括钨层。
根据本发明的另一个方面，提供一种制造半导体器件的方法，所述方法包括：通过选择性地蚀刻包括有源区和隔离区的衬底来形成台阶型鞍鳍凹陷图案；形成栅电极，该栅电极具有在栅电极和凹陷图案的上部侧壁之间设置的间隙并且填充凹陷图案；形成填充间隙的绝缘层；和通过掺杂杂质进入衬底来形成源极和漏极区。
凹陷图案可包括与隔离区和有源区二者交叉的线形状。
所述凹陷图案的形成可包括：使用第一蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第一蚀刻以形成同时与隔离区和有源区交叉的第一图案；在第一图案的侧壁上和第一蚀刻阻挡图案的侧壁上形成第二蚀刻阻挡图案；使用所述第一和第二蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第二蚀刻以形成第二图案，第二图案连接第一图案的底部并且具有小于第一图案宽度的宽度；和使用第一和第二蚀刻阻挡图案作为蚀刻阻挡，实施所述隔离区的第三蚀刻以形成第三图案，所述第三图案连接第一图案的底部、具有小于第一图案宽度的宽度，并且暴露出具有鞍鳍结构的第二图案的下表面和下部侧壁。
第一蚀刻的实施、第二蚀刻的实施和第三蚀刻的实施可使用干蚀刻方法来进行。
第二蚀刻的实施和第三蚀刻的实施可原位进行。
在第一到第三图案中，第三图案可具有最大深度，第一图案可具有最小深度。
第一蚀刻阻挡图案可包括非晶碳层。
第二蚀刻阻挡图案可包括氮化物层。
氮化物层可在约400℃至约500℃的温度下形成。
栅电极的宽度可等于或大于第二图案的宽度。
所述方法可还包括：在凹陷图案和栅电极之间形成栅极绝缘层，其中所述间隙的宽度可大于栅极绝缘层的厚度。
绝缘层可包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
绝缘层的形成可包括：形成填充所述间隙和覆盖所述衬底的整个表面的绝缘层，和对绝缘层实施全面蚀刻工艺，以在栅电极的侧壁上保留绝缘层，由此形成绝缘层。
源极和漏极区的形成可包括：在衬底上形成包含杂质的导电层；和实施热处理以将包含于导电层中的杂质扩散进入衬底。
源极和漏极区的形成可包括：离子注入第一杂质到衬底中；在衬底上形成包含第二杂质的导电层；和实施热处理以将包含于导电层中的第二杂质扩散进入衬底，同时激活离子注入到衬底中的第一杂质。
第一杂质和第二杂质可具有相同的导电类型。
源极和漏极区的功函数可等于栅电极的功函数，或者源极和漏极区与栅电极的功函数差异的绝对值可小于0.5eV。
栅电极可包括由半导体层或金属层形成的单个层、或者半导体层和金属层的堆叠层。
半导体层可包括多晶硅层，金属层可包括钨层。
附图说明
图1A和1B说明制造常规半导体器件的方法。
图2A至2C说明根据本发明第一实施方案的半导体器件。
图3A至3C说明根据本发明第二实施方案的半导体器件。
图4A至9C说明根据本发明第二实施方案制造半导体器件的方法。
具体实施方式
本发明的其它目的和优点可以通过以下描述来理解，并且通过参考本发明的实施方案将变得显而易见。
参考附图，层和区域的所示厚度是示例性的，可以不必是精确的。当第一层称为在第二层″上″或在衬底″上″的时候，其可表示第一层直接形成在第二层上或衬底上，或也可表示第三层可存在第一层和衬底之间。此外，虽然相同或类似的附图标记出现在本发明不同的实施方案或者附图中，但是它们表示相同或类似的构成元件。
本发明提供半导体器件及其制造方法，所述半导体器件能够确保在采用40nm制造工艺的半导体器件中所需的诸如阈值电压、电流驱动能力、操作速度和数据保持时间容限的特征容限，特别地，本发明提供用于制造能够有效确保在上述特征容限中数据保持时间容限的半导体器件的方法。
为了这些目的，本发明使用提升的源极/漏极结构，以减少在半导体器件例如动态随机存取存储器(DRAM)器件中减小数据保持时间容限的漏电流，特别地，以减少在源极和漏极区与栅电极之间的空间中产生的栅致漏极泄漏(GIDL)。此处，本发明不使用外延生长方法来形成提升的源极/漏极结构。作为替代，本发明使用在形成栅极之前通过选择性地蚀刻衬底来提升其中将形成源极和漏极区的区域的技术。
以下，本发明的第一实施方案说明其中上述技术应用于包含具有凹陷结构的沟道的半导体器件的情况。
图2A至2C说明根据本发明第一实施方案的半导体器件。此处，图2A显示半导体器件的平面图；图2B说明沿着图2A中描述的线X-X’截取的截面图；图2C说明沿着图2A中描述的线Y-Y’截取的截面图。
参考图2A～2C，半导体器件包括：在衬底31中的台阶型凹陷图案104；掩埋于凹陷图案104中的栅电极40，并且在栅电极40和凹陷图案104的上部处的两个侧壁之间设置有间隙44；掩埋于间隙44中的绝缘层45；以及在凹陷图案104的两侧处的一部分衬底31中形成并且具有浅结的源极和漏极区48。此外，半导体器件可包括由隔离层32限定的有源区33。此处，通常，其中形成隔离层32的区域称为隔离区，衬底31中除了隔离区以外的其余区域称为有源区33。
台阶型凹陷图案104可包括第一图案101和第二图案102，其中第二图案102连接第一图案101的下部部分并具有小于第一图案101的宽度。即，第一图案101的宽度W1大于第二图案102的宽度W2。此处，第二图案102的深度可大于第一图案101的深度。此外，凹陷图案104可具有同时与隔离区和有源区33二者交叉的线形状。为了有效地防止漏电流增加，凹陷图案104可形成为相对于衬底31的表面具有小于隔离层32的深度。
以下，将提供台阶型凹陷图案104的详述。
首先，第一图案101将提供提升的源极和漏极区48而不使用外延生长方法。可通过考虑提升的源极/漏极结构的结深度来调节第一图案101的深度。特别地，从衬底31的表面来计，第一图案101具有和半导体器件中所需的提升的源极/漏极结构的结深度基本相同的深度。第一图案101的深度可为约
Figure G2009101588024D00081
至约
Figure G2009101588024D00082
第二图案102用于提供具有凹陷结构的沟道。具有凹陷结构的沟道增加半导体器件的有效沟道长度，因此防止由于较小尺度的制造工艺引起沟道长度减小从而导致漏电流的增加和阈值电压的变化。因此，优选通过考虑具有凹陷结构的沟道的沟道长度来调节第二图案102的深度。特别地，第二图案102的深度从第一图案101的底部来计可为约
Figure G2009101588024D00083
至约
栅电极40的宽度W3可等于或大于第二图案102的宽度W2(W3≥W2)并小于第一图案的宽度W1(W1＞W3)。因此，在凹陷图案104的上部侧壁和栅电极40之间可产生间隙44。
间隙44抑制在源极和漏极区48与栅电极40之间产生漏电流例如GIDL，以及抑制在有源区33中形成的栅电极40和在隔离区中形成的栅电极40之间产生干扰即通过栅极效应(passing gate effect)。此时，为了有效地抑制GIDL和通过栅极效应的产生，优选形成间隙44具有大于栅极绝缘层39厚度的宽度W4，其中栅极绝缘层39形成为设置于凹陷图案104和栅电极40之间。
填充间隙44的绝缘层45具有实际抑制GIDL和通过栅极效应产生的作用，并且可覆盖栅电极40的侧壁同时填充间隙44。即，填充间隙44的绝缘层45可具有栅极间隔物结构。
填充间隙44的绝缘层45可以是选自氧化物层、氮化物层和氧氮化物层的单个层或者堆叠层。氧化物层可包括高密度等离子体(HDP)氧化物层、原硅酸四乙酯(TEOS)层等；氮化物层可包括氮化硅(Si3N4)层；氧氮化物层可包括氧氮化硅(SiON)层。
以下，将详细描述间隙44和填充间隙44的绝缘层45抑制GIDL的产生的原理。
通常，GIDL主要在其中源极和漏极区48与栅极绝缘层39和栅电极40交迭的区域中产生。通过采用提升的源极/漏极结构形成具有浅结的源极和漏极区48，能够减小其中源极和漏极区48与栅极绝缘层39和栅电极40交迭的区域。因此，能够减小在源极和漏极区48与栅极绝缘层39和栅电极40交迭的区域中产生的GIDL。
然而，在提升的源极/漏极结构中，在具有的高于衬底31表面的表面的区域中，即在其中提升的源极和漏极区48、填充间隙44的绝缘层45以及栅电极40彼此交迭的区域中，GIDL的产生反而可增加。因此，形成间隙44以具有大于栅极绝缘层39的厚度的宽度W4，因此填充间隙44的绝缘层45形成为具有大于栅极绝缘层39厚度的厚度，使得可抑制在绝缘层45和栅极绝缘层39之间产生GIDL。更具体地，GIDL所导致的漏电流由在栅电极40与源极和漏极区48之间产生的电子隧穿所引起。因此，由于在栅电极40与源极和漏极区48之间设置的阻挡，即填充间隙44的绝缘层45和栅极绝缘层39的厚度变得更大，所以能够更有效地防止电子隧穿。
此处，为了更有效地防止源极和漏极区48与栅电极40之间的电子隧穿，优选源极和漏极区48的功函数与栅电极40的功函数相同，或者调节源极和漏极区48与栅电极40的功函数之间的差异的绝对值小于0.5eV。这是因为在其中没有从外界供给偏压的状态中，在源极和漏极区48与栅电极40之间形成了高势垒，因此需要过度的能带弯曲以在源极和漏极区48与栅电极40之间产生有效的电子隧穿。为了在源极和漏极区48与栅电极40之间形成高势垒，源极和漏极区48与栅电极40的功函数之间的差异的绝对值应该相对大。因此，当调节源极和漏极区48与栅电极40的功函数变得彼此相等或者功函数之间的差异的绝对值变得小于0.5eV时，能够防止在源极和漏极区48与栅电极40之间产生过度的能带弯曲。因此，能够有效地抑制GIDL的产生。
例如，在源极和漏极区48是通过掺杂1×1018原子/cm3的N-型杂质例如磷(P)进入硅衬底来形成的情况下，源极和漏极区48的功函数变为约3.9eV。在此，为了有效地防止GIDL的产生，优选栅电极40的功函数为约3.4eV至约4.4eV。因此，在上述情况中，栅电极40可使用功函数为4.26eV的银(Ag)、功函数为4.28eV的铝(Al)、功函数为4.33eV的钛(Ti)等。如果不能调节构成栅电极40的材料，那么通过调节源极和漏极区48的杂质掺杂浓度，可控制源极和漏极区48与栅电极40之间的功函数的差异。
以下，将详细描述间隙44与填充间隙44的绝缘层45如何防止通过栅极效应的原理。
通常，包括栅电极40的所得结构，即栅极43同时通过有源区33和隔离区。在此，通过有源区33的栅极43称为主栅极，通过隔离区的栅极43称为通过栅极(passing gate)。此处，随着半导体器件集成度增加，主栅极和通过栅极之间的物理距离减小。因此，主栅极的阈值电压变化或者主栅极和通过栅极之间的寄生电容受到对通过栅极供给的偏压的影响而增加。这种现象称为通过栅极效应。
该通过栅极效应在邻近衬底31表面和其中有源区33与隔离层32彼此邻接的区域中产生，例如在图2A和2B中由附图标记‘P’表示的区域中产生。因此，由于凹陷图案104在隔离层32中形成以减少电路中信号传输的延迟时间，所以通过栅极效应变得更严重。这是因为由于凹陷图案104也在隔离层32中形成，所以主栅极和通过栅极之间的物理距离减小更多。
然而，虽然凹陷图案104也在隔离层32中形成，但是能够通过在栅电极40和凹陷图案104的上部侧壁之间形成间隙44来确保栅电极40和凹陷图案104之间的物理间隔，从而减小传输栅极效应。此外，通过采用绝缘层45来填充间隙44，能够有效地防止主栅极和通过栅极之间的干扰，即通过栅极效应。
此外，本发明的实施方案可包括在栅电极40和栅极绝缘层39上形成的栅极硬掩模层41，其中栅极绝缘层39设置于凹陷图案104和栅电极40之间。此处，其中依次地堆叠栅极绝缘层39、栅电极40和栅极硬掩模层41的结构称为栅极43。栅电极40的宽度W3与栅极43的宽度基本相同。
栅极绝缘层39可包括二氧化硅(SiO2)层并且具有约
Figure G2009101588024D00111
至约
Figure G2009101588024D00113
的厚度。栅电极40可以由半导体层(例如多晶硅层)、金属层和导电有机层的单个层或堆叠层所形成。金属层可包括：钨(W)层、铝(Al)层、氮化钛(TiN)层、氧化铱(IrO2)层、硅化钛(TiSi)层、硅化钨(WSi)层、氧化铟锡(ITO)层、氧化铟锌(IZO)层等。导电有机层可包括并五苯、并四苯、蒽等。
例如，当栅电极40包括堆叠层时，对二氧化硅层即栅极绝缘层39具有相对优异界面特性的多晶硅层40A可形成为具有约
Figure G2009101588024D00114
至约
Figure G2009101588024D00115
的厚度，然后可在多晶硅层40A上形成电阻率小于多晶硅层40A的金属层40B例如硅化钨(WSi)层或者钨(W)层，以具有约
Figure G2009101588024D00116
至约
Figure G2009101588024D00117
的厚度，以由此改善信号传输特征。
栅极硬掩模层41可由选自氧化物层、氮化物层、氧氮化物层和非晶碳层中的单个层或堆叠层形成，并且具有约
Figure G2009101588024D00118
至约
Figure G2009101588024D00119
的厚度，以提供制造工艺之间的足够的蚀刻容限。
如上所述，根据本发明第一实施方案的半导体器件通过凹陷图案104特别是第一图案101来形成具有浅结的源极和漏极区48，可抑制由于尺度较小的制造工艺所导致的GIDL增加。
此外，本发明通过包括具有浅结的源极和漏极区48，可增加沟道长度，并因此有效地抑制由于尺度较小的制造工艺所导致的漏电流增加。
通过形成填充间隙44的绝缘层45并具有大于栅极绝缘层39厚度的厚度，可有效地抑制GIDL的产生。
此外，本发明通过调节源极和漏极区48与栅电极40的功函数的差异可有效地抑制GIDL的产生。
因此，能够确保高密度半导体器件例如采用40nm制造工艺制造的半导体器件中需要的数据保持时间。
此外，本发明通过采用填充间隙44的绝缘层45可抑制通过栅极效应。
以下，在本发明的第二实施方案中，将描述本发明的技术原理用于包含具有鞍鳍结构的沟道的半导体器件中的情况，其中具有鞍鳍结构的沟道通过结合具有凹陷结构的沟道与具有鳍结构的沟道来形成。根据第二实施方案的半导体器件包括具有鳍结构的沟道，因此与根据第一实施方案的半导体器件相比，可提高电流驱动能力和操作速度。第二实施方案的和第一实施方案相同部分的详述将被省略。
图3A至3C说明根据本发明第二实施方案的半导体器件。此处，图3A显示半导体器件的平面图；图3B说明沿着图3A中描述的线X-X’截取的截面图；图3C说明沿着图3A中描述的线Y-Y’截取的截面图。在图3A至3C中，和第一实施方案中相同的组件通过与图2A至2C中相同的附图标记来表示。
如图3A至3C所示，根据本发明第二实施方案的半导体器件包括：在衬底31中形成的台阶型鞍鳍凹陷图案105，衬底31具有有源区33和其中在衬底31中形成隔离层32的隔离区；填充凹陷图案105的栅电极40，并且在栅电极40和凹陷图案105的上部侧壁之间设置有间隙44；填充间隙44的绝缘层45，以及在凹陷图案105的两侧处的一部分衬底31中形成并具有浅结的源极和漏极区48。
凹陷图案105可具有同时与隔离区和有源区33交叉的线形状。此外，凹陷图案105可包括：同时与隔离区和有源区33交叉的第一图案101；在有源区33中连接第一图案101的下部并且具有小于第一图案101宽度的宽度的第二图案102；以及第三图案103，该第三图案103在隔离区中连接第一图案101的下部、具有小于第一图案101宽度的宽度并且暴露出具有鞍鳍结构的第二图案102的底部和下部侧壁。此处，第二图案102的宽度W2和第三图案103的宽度W3基本相同，第一图案101的宽度W1大于第二图案102的宽度W2。此外，第二图案102的深度可大于第一图案101的深度，第三图案103的深度可大于第二图案102的深度。
以下将详细描述台阶型鞍鳍凹陷图案105。
首先，第一图案101将提供提升的源极和漏极区而不使用外延生长方法，因此可通过考虑提升的源极/漏极结构的结深度来调节第一图案101的深度。特别地，从衬底31的表面来计，第一图案101可具有与在半导体器件中所需的提升的源极/漏极结构的结深度具有基本相同水平的深度。例如，第一图案101具有约
Figure G2009101588024D00131
至约的深度。
第二图案102用于为沟道提供凹陷结构。具有凹陷结构的沟道通过增加半导体器件的有效沟道长度，可防止由于尺度较小的制造工艺引起沟道长度减小而导致漏电流增加和阈值电压变化。因此，通过考虑凹陷结构中沟道长度可调节第二图案102的深度。特别地，从第一图案101的底部开始计算，第二图案102的深度可为约
Figure G2009101588024D00133
至约
Figure G2009101588024D00134
以提供其中应用40nm制造工艺的半导体器件需要的沟道长度。因此，第二图案102的深度可大于第一图案101的深度。
第三图案103用于为沟道提供鳍结构。具有鳍结构的沟道通过增加用于沟道的栅电极40的可控性，从而在确保半导体器件的特征容限例如操作速度和电流驱动能力容限方面起作用。因此，优选通过考虑在具有鳍结构的沟道、即暴露第二图案102的底部和上部侧壁的沟道中所需沟道长度，来调节第三图案103的深度。特别地，通过考虑在具有鳍结构的沟道中所需沟道长度，优选第三图案103具有比第二图案102的底部低约
Figure G2009101588024D00135
至约的底部。因此，第三图案103的深度大于第二图案102的深度。
此外，通过考虑半导体器件的电特性，从衬底31的表面开始计算，优选形成第二图案102和第三图案103为具有小于隔离层32深度的深度。这用于防止衬底31和掩埋于第三图案103中的栅电极40之间的电短路和干扰。此外，这用于防止掩埋于第二图案102中的栅电极40和邻近于该栅电极40的有源区33之间的干扰。
栅电极40的宽度W3可等于或大于第二图案102的宽度W2，即W3≥W2，并优选小于第一图案101的宽度W1，即W1＞W3。因此，在凹陷图案105的上部侧壁和栅电极40之间可形成间隙44。
间隙44具有抑制源极和漏极区48与栅电极40之间产生漏电流例如GIDL的作用，并同时防止在有源区33中形成的栅电极40和在隔离区中形成的栅电极40之间在由图3A中附图标记‘P’表示的区域中产生干扰即通过栅极效应。在此，为了更有效地抑制GIDL和通过栅极效应的产生，优选间隙44的宽度W4大于在凹陷图案105和栅电极40之间设置的栅极绝缘层39的厚度。
填充间隙44的绝缘层45实际上具有防止GIDL和通过栅极效应产生的作用，并可覆盖栅电极40的侧壁和填充间隙44。即，填充间隙44的绝缘层45可具有栅极间隔物结构。
此外，填充间隙44的绝缘层45可由选自氧化物层、氮化物层和氧氮化物层的单个层或者堆叠层形成。
下文中，由于参考图2A至2C显示了其详述，所以间隙44和填充间隙44的绝缘层45抑制GIDL的产生和防止通过栅极效应的原理将进行简短描述。
本发明的实施方案还可包括在栅电极40和栅极绝缘层39上形成的栅极硬掩模层41，所述栅极绝缘层39设置于凹陷图案104和栅电极40之间。因此，其中依次地堆叠栅极绝缘层39、栅电极40和栅极硬掩模层41的结构称为栅极。栅电极40的宽度W3和所述栅极的宽度基本相同。
栅电极40可以是由多晶硅层、金属层和导电有机层形成的单个层或堆叠层。金属层可包括W层、Al层、TiN层、IrO2层、TiSi层、WSi层、ITO层、IZO层等。导电有机层可包括并五苯、并四苯、蒽等。
例如，当栅电极40由堆叠层形成时，对二氧化硅层即栅极绝缘层39具有相对优异界面特性的多晶硅层40A可形成为具有约
Figure G2009101588024D00141
至约
Figure G2009101588024D00142
的厚度，然后可在多晶硅层40A上形成电阻率小于多晶硅层40A的金属层40B例如硅化钨层或者钨层，以具有约至约
Figure G2009101588024D00144
的厚度，以由此改善信号传输特征。
此处，优选调节源极和漏极区48的功函数等于栅电极40的功函数，或者源极和漏极区48与栅电极40的功函数之间的差异的绝对值小于0.5eV。以上参考图2A至2C对此进行了详细描述，因此此处省略其详述。
如上所述，由于本发明第二实施方案通过凹陷图案105特别是第一图案101来形成具有浅结的源极和漏极区48，所以能够抑制由于尺度较小的制造工艺所导致的GIDL的增加。
此外，本发明通过包括具有浅结的源极和漏极区48，可增加沟道长度，因此有效地抑制由于尺度较小的制造工艺所导致的漏电流增加。
通过将填充间隙44的绝缘层45形成为具有大于栅极绝缘层39厚度的厚度，可有效地抑制GIDL的产生。
而且，本发明通过调节源极和漏极区48与栅电极40的功函数之间的差异可更有效地抑制GIDL的产生。
因此，能够确保高密度半导体器件中需要的数据保持时间容限。
而且，本发明通过使用第三图案103来提供具有鳍结构的沟道，从而可提高半导体器件的电流驱动能力和操作速度。
此外，本发明通过采用填充间隙44的绝缘层45可抑制通过栅极效应。
以下，将描述根据本发明第一和第二实施方案的制造半导体器件的方法。此处，根据本发明第二实施方案的制造半导体器件的方法将作为一个例子进行说明。
图4A至9C说明根据本发明第二实施方案制造半导体器件的方法。此处，对于图4A至9C，图NA显示半导体器件的平面图；图N B说明沿着图N A中描述的线X-X’截取的截面图；和图NC说明沿着图NA中描述的线Y-Y’截取的截面图，其中N为4至9。
如图4A至4C所示，在衬底31例如硅(Si)衬底中形成用于器件隔离的隔离层32。隔离层32可包括氧化物层，例如HDP氧化物层和旋涂电介质(SOD)层的单个层或堆叠层。
例如，根据以下工艺来形成包括SOD层和HDP氧化物层的堆叠层的隔离层32。
通过在衬底31上依次地堆叠垫氧化物层(未显示)和垫氮化物层(未显示)来形成隔离掩模(未显示)之后，使用所述隔离掩模作为蚀刻阻挡，通过蚀刻衬底31来形成沟槽。然后，在沟槽的侧壁上依次地形成侧壁氧化物层、衬垫氮化物层和衬垫氧化物层之后，采用具有相对优异间隙填充特性的SOD层填充沟槽的一部分，并然后采用具有比SOD层相对较大硬度的HDP氧化物层填充沟槽的其余部分。随后，实施退火以改善掩埋于沟槽中的SOD层和HDP氧化物层的膜品质之后，实施化学机械抛光(CMP)工艺直至暴露垫氮化物层的表面。通过移除垫氮化物层和垫氧化物层的序列工艺，能够形成由依次堆叠的SOD层和HDP氧化物层构成的隔离层32。
此处，通常，其中形成隔离层32的衬底31部分定义为隔离区，衬底31的除了隔离区以外的其余部分定义为有源区33。
然后，在衬底31上形成所述第一蚀刻阻挡图案34，以暴露其中将形成栅极的区域。在此，第一蚀刻阻挡图案34可由同时与隔离层32和有源区33交叉的线形形成。优选第一蚀刻阻挡图案34的开口34A形成为具有大于将通过后续工艺形成的栅极宽度的宽度，其中开口34A的宽度和第一图案101的宽度W1基本相同。
第一蚀刻阻挡图案34在形成凹陷图案以形成具有鞍鳍结构的沟道的工艺中用作蚀刻阻挡。因此，第一蚀刻阻挡图案34可由氧化物层、氮化物层、氧氮化物层和非晶碳层的单个层或堆叠层形成。在上述层中，对有源区33和隔离层32具有选择性并能够实施40nm线宽的稳定图案化的的非晶碳层可用于形成第一蚀刻阻挡图案34。作为参考，在使用氧化物层作为蚀刻阻挡来形成具有40nm线宽的图案的情况下，氧化物层可受到过度地损伤，因此难以稳定地获得具有40nm线宽的图案。
此外，优选第一蚀刻阻挡图案34具有约
Figure G2009101588024D00161
至约的厚度，以在后续工艺之间提供足够的蚀刻容限。
使用第一蚀刻阻挡图案34作为蚀刻阻挡，实施蚀刻衬底31至一定深度的第一蚀刻工艺，以形成具有同时与隔离区和有源区33交叉的线形状的第一图案101。此处，第一图案101用于形成提升的源极和漏极区而没有使用外延生长方法。因此，通过考虑提升的源极/漏极结构的结深度，可调节第一蚀刻工艺中的蚀刻深度即第一图案101的深度。特别地，优选实施第一蚀刻工艺，使得第一蚀刻工艺中的蚀刻深度和提升的源极/漏极结构的结深度从衬底31的表面来计时基本相同。例如，第一蚀刻工艺中的蚀刻深度为约
Figure G2009101588024D00163
至约
Figure G2009101588024D00164
此处，第一蚀刻工艺可使用干蚀刻方法来实施，干蚀刻方法可使用等离子体蚀刻法。在该蚀刻工艺中，可使用对有源区33的选择性与对隔离区32的选择性相同的蚀刻气体，来同时蚀刻有源区33和隔离层32，或者可使用对有源区33和隔离区32中一个的选择性大于对有源区33和隔离区32中另一个的选择性的蚀刻气体，来依次地蚀刻有源区33和隔离层32。
如图5A至5C所示，在通过第一蚀刻工艺暴露的衬底31的一部分上，即在第一图案101的侧壁上和所述第一蚀刻阻挡图案34的侧壁上，形成第二蚀刻阻挡图案35。在此，第二蚀刻阻挡图案35可具有间隔物结构。
此处，第二蚀刻阻挡图案35与第一蚀刻阻挡图案34在用于具有鞍鳍结构的沟道的凹陷图案后续形成工艺中一起作为蚀刻阻挡。因此，第二蚀刻阻挡图案35可由氧化物层、氮化物层、氧氮化物层和非晶碳层的单个层或堆叠层形成，并优选采用对有源区33和隔离层32具有选择性的氮化物层形成第二蚀刻阻挡图案35。氮化物层可包括氮化硅(Si3N4)层。此外，优选采用温度为约400℃至约500℃的低温氮化物层形成第二蚀刻阻挡图案35，以防止由非晶碳层构成的第一蚀刻阻挡图案34起皱(lifting)。此外，优选第二蚀刻阻挡图案35形成为具有约至约
Figure G2009101588024D00172
的厚度，以在后续工艺之间提供足够的蚀刻容限。
特别地，通过在衬底31上在约400℃至约500℃的温度下形成低温氮化物层，然后实施全面的蚀刻工艺例如回蚀工艺，实施使用低温氮化物层形成具有间隔物结构的第二蚀刻阻挡图案35的过程，以在第一蚀刻工艺中暴露的衬底31部分的侧壁上和在第一蚀刻阻挡图案34的侧壁上保留低温氮化物层。
此处，通过结合第一蚀刻阻挡图案34和第二蚀刻阻挡图案35而形成的第三蚀刻阻挡图案36可具有同时与隔离层32和有源区33交叉的线形状，并且第三蚀刻阻挡图案36的开口36A的宽度小于第一蚀刻阻挡图案34的开口34A的宽度。此外，优选第三蚀刻阻挡图案36的开口36A的宽度等于或小于在后续工艺中待形成的栅极的宽度，其中开口36A的宽度和第二图案102的宽度W2基本相同。
随后，通过使用第三蚀刻阻挡图案36即第一和第二蚀刻阻挡图案34和35作为蚀刻阻挡来蚀刻衬底31至一定深度，从而实施第二蚀刻工艺，以在有源区33中形成连接第一图案101底部的第二图案102，并且该第二图案102具有小于第一图案101的宽度。此时，由于第三蚀刻阻挡图案36具有同时与隔离区和有源区33交叉的线形状，所以在隔离层32中形成与在有源区33中形成的第二图案102相同的图案。
实施第二蚀刻工艺，以形成在具有鞍鳍结构的沟道中具有凹陷结构的沟道，该沟道通过组合具有凹陷结构的沟道和具有鳍结构的沟道而获得。作为参考，具有凹陷结构的沟道通过增加半导体器件的有效沟道长度，而起到确保特征容限例如阈值电压和数据保持时间容限的作用，该特征容限会因设计规则减小导致沟道长度减小而引起变化。因此，可通过考虑具有凹陷结构的沟道中的沟道长度来调节第二蚀刻工艺中的蚀刻深度，即第二图案102的深度。特别地，优选实施第二蚀刻工艺，使得第二图案102的深度从第一图案101的底部开始为约
Figure G2009101588024D00181
至约
Figure G2009101588024D00182
因此，第二蚀刻工艺中的蚀刻深度大于第一蚀刻工艺中的蚀刻深度。此外，从衬底31表面开始来计，优选第二图案102形成为具有小于隔离层32的深度，以防止漏电流增加。这用于防止在后续工艺中待掩埋于第二图案102中的栅电极和其相邻有源区33之间的干扰。
同时，根据第三蚀刻阻挡图案36的开口36A的宽度，特别是第二蚀刻阻挡图案35的厚度，可调节第二图案102的宽度W2。
第二蚀刻工艺可使用干蚀刻法实施，干蚀刻法可包括等离子体蚀刻法。在该蚀刻工艺中，可使用对有源区33的选择性与对隔离区32的选择性相同的蚀刻气体，来同时蚀刻有源区33和隔离层32，或者可使用对有源区33和隔离区32中一个的选择性大于对有源区33和隔离区32中另一个的选择性的蚀刻气体，依次地蚀刻有源区33和隔离层32。
通过上述第一和第二蚀刻工艺，可在有源区33中形成包括第一图案101和第二图案102的台阶型凹陷图案，其中第二图案102的宽度小于第一图案101的宽度并连接至第一图案101的底部。第一图案101的宽度W1大于第二图案102的宽度W2。
同时，在实施第二蚀刻工艺之后，在邻近于第一图案101的第二图案102的侧壁部分上形成由氮化物层构成的间隔物(未显示)，然后通过使用所述间隔物和第三蚀刻阻挡图案36作为蚀刻阻挡来实施各向同性蚀刻工艺，附加地蚀刻其中没有形成间隔物的第二图案102的侧壁，可形成灯泡型(bulb type)第二图案102。
如图6A至6C所示，使用第三蚀刻阻挡图案36作为蚀刻阻挡，通过蚀刻隔离层32实施第三蚀刻工艺，以在隔离层32中形成第三图案103，其中第三图案103提升了在具有鞍鳍结构的有源区33中形成的第二图案102的下表面和下部侧壁。在此，由于第三图案103使用第三蚀刻阻挡图案36来形成，所以第三图案103的宽度和第二图案102的宽度W2基本相同。
第三蚀刻工艺用于形成具有鳍结构的沟道。具有鳍结构的沟道改善栅极对沟道的可控性，并因此确保半导体器件的特征容限例如电流驱动能力容限和操作速度容限。因此，可通过考虑具有鳍结构的沟道中的沟道长度，调节第三蚀刻工艺中的蚀刻深度即第三图案103的深度。特别地，优选实施第三蚀刻工艺，使得第二图案102的下表面高于第三图案103的下表面约
Figure G2009101588024D00191
至约
Figure G2009101588024D00192
因此，第三蚀刻工艺中的蚀刻深度小于第一和第二蚀刻工艺中的蚀刻深度。这是因为通过上述第二蚀刻工艺在隔离层32中也形成与在有源区33中形成的第二图案102相同的图案。
此外，从衬底31的表面开始来计，优选形成第三图案103的深度小于隔离层32的深度，以由此防止衬底31和在后续工艺中待掩埋于第三图案103中的栅电极之间的电短路和干扰。
第三蚀刻工艺可使用干蚀刻法来实施，干蚀刻法可包括等离子体蚀刻法。在此，优选在第三蚀刻工艺中仅仅蚀刻隔离层32，以提升具有鞍鳍结构的第二图案102的下部表面和下部侧壁。因此，优选使用蚀刻仅仅隔离层32而没有蚀刻有源区33的蚀刻气体来实施第三蚀刻工艺。例如，在有源区33包括硅(Si)和隔离层32包括二氧化硅(SiO2)层的情况下，蚀刻二氧化硅层而不蚀刻硅层的蚀刻气体可包括氟化甲烷气体、碳氟化合物气体和混合气体。氟化甲烷气体可使用CHF3，碳氟化合物气体可使用CF4或C2F6或二者。
第二和第三蚀刻工艺可原位实施。
通过上述工艺，在衬底31中形成由第一图案101、第二图案102和第三图案103构成的台阶型鞍鳍凹陷图案105。
如图7A至7C所示，移除第三蚀刻阻挡图案36之后，在包括由第三图案103暴露的第二图案102的下部侧壁的凹陷图案105的表面上形成栅极绝缘层39。此处，栅极绝缘层39可由氧化物层形成，氧化物层可包括二氧化硅(SiO2)层。二氧化硅层可使用热氧化方法形成为具有约
Figure G2009101588024D00193
至约
Figure G2009101588024D00194
的厚度。
然后，形成填充凹陷图案105内部的栅电极40。如图7A至7C所示，可形成栅电极40以完全地填充凹陷图案105，栅电极40的一部分可覆盖衬底31的表面。虽然附图未显示，但是可形成栅电极40以填充凹陷图案105并且具有与衬底31的表面相同的表面。
栅电极40可包括由多晶硅层、金属层和导电有机层组成的单个层或堆叠层。金属层可包括W层、Al层、TiN层、IrO2层、TiSi层、WSi层、ITO层、IZO层等。导电有机层可包括并五苯、并四苯、蒽等。
例如，当栅电极40包括堆叠层时，对二氧化硅层即栅极绝缘层39具有相对优异界面特性的多晶硅层40A可形成为具有约
Figure G2009101588024D00201
至约
Figure G2009101588024D00202
的厚度，然后可在多晶硅层40A上形成电阻率小于多晶硅层40A的金属层40B例如硅化钨层或者钨层，以具有约至约
Figure G2009101588024D00204
的厚度，以由此改善信号传输特征。
此处，与在后续工艺中待形成的源极和漏极区交迭的栅电极40例如金属层40B可包括功函数等于源极和漏极区的功函数的金属材料，或者源极和漏极区与金属材料的功函数之间的差异的绝对值小于0.5eV。这用于有效地抑制在其中栅电极40与源极和漏极区交迭的区域中产生的漏电流，即GIDL。由于参考图2A至2C对其进行了详细描述，所以此处省略其详述。
同时，通过凹陷图案105可在栅电极40的顶表面处产生具有一定高度的台阶。由于在栅电极40的顶表面处产生的具有一定高度的台阶，所以在图案化栅极的后续工艺中对栅极的侧壁引起消极作用例如外形损坏，以及栅极图案化蚀刻性能的劣化，故而优选移除在栅电极40的顶表面处产生的台阶。通过平坦化工艺例如化学机械抛光或者回蚀工艺可移除台阶。
随后，在栅电极40上形成栅极硬掩模层41。栅极硬掩模层41具有在后续工艺中保护栅电极40的作用，并且作为栅极图案化工艺以及自对准接触(SAC)蚀刻工艺中的蚀刻阻挡。
栅极硬掩模层41可由选自氧化物层、氮化物层、氧氮化物层和非晶碳层中的单个层或堆叠层形成，并且具有约至约
Figure G2009101588024D00206
的厚度，由此在后续工艺之间提供足够的蚀刻容限。
然后，在栅极硬掩模层41上形成第四蚀刻阻挡图案42。第四蚀刻阻挡图案42用于栅极图案化工艺并可形成为具有同时与隔离层32和有源区33交叉的线形状。第四蚀刻阻挡图案42可由光刻胶(PR)形成。
此处，第四蚀刻阻挡图案42的宽度可小于第一图案101的宽度W1，而等于或者大于第二图案102或者第三图案103的宽度W2。
如图8A至8C所示，通过使用第四蚀刻阻挡图案42作为蚀刻阻挡，依次地蚀刻栅极硬掩模层41、栅电极40和栅极绝缘层39，形成具有在栅极43和凹陷图案105的侧壁之间设置的间隙44的栅极43。在此，栅极43的宽度和栅电极40的宽度W3基本相同，栅电极40的宽度W3等于或者大于第二图案102的宽度W2，而小于第一图案101的宽度W1。
此处，间隙44具有防止在通过后续工艺待形成的源极和漏极区与栅极43特别是栅电极40之间产生GIDL、防止源极和漏极区与栅极43之间的电短路、和在有源区33中形成的栅电极40和在隔离区中形成的栅电极40之间的干扰即通过栅极效应的作用。因此优选间隙44的宽度W4大于栅极绝缘层39的厚度。由于间隙44形成为具有宽度W4大于栅极绝缘层39的厚度的原因已经参考图2A至2C进行了详述，所以此处省略其详述。
同时，在形成栅极43的工艺期间可完全地移除第四蚀刻阻挡图案42。在形成栅极43之后保留第四蚀刻阻挡图案42的情况下，优选实施单独的移除工艺即剥离工艺来移除其余的第四蚀刻阻挡图案42，然后实施后续工艺。
由于通过上述工艺使得栅极43的一部分设置于衬底31的表面下方，所以其中将形成源极和漏极区的区域即栅极43两侧处的一部分衬底31，具有和使用常规外延生长方法形成的提升的源极/漏极结构相同的结构。因此，根据本发明的制造半导体器件的方法可形成提升的源极和漏极区而不使用外延生长方法。
如图9A至9C所示，形成绝缘层45以填充间隙44。在此，绝缘层45可形成为具有填充间隙44并覆盖栅极43的两个侧壁的间隔物结构。填充间隙44的绝缘层45在后续工艺期间具有如下作用：保护栅极43两个侧壁、抑制由于源极和漏极区与栅极43之间的GIDL所导致的漏电流的产生、防止在源极和漏极区与栅极43之间产生电短路、以及抑制通过栅极效应的产生。
填充间隙44的绝缘层45可由氧化物层、氮化物层和氧氮化物层的单个层或堆叠层形成。绝缘层45可形成为具有大于栅极绝缘层39厚度的厚度。
特别地，通过在包括栅极43的衬底31上形成填充间隙44的绝缘层45，然后对绝缘层45实施全面蚀刻工艺例如回蚀工艺，以仅仅在栅极43的侧壁上保留绝缘层45，可实现形成覆盖栅极43的侧壁并且填充间隙44的绝缘层45的方法。
以下，由于参考图2A至2C显示了其详述，所以间隙44和填充间隙44的绝缘层45抑制GIDL的产生和防止通过栅极效应的原理将进行简短描述。
随后，在衬底31上形成层间绝缘层46来填充栅极43之间的间隔。此处，层间绝缘层46可包括氧化物层，例如选自以下中一种：二氧化硅(SiO2)层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、原硅酸四乙酯(TEOS)层、未掺杂的硅酸盐玻璃(USG)层、旋涂玻璃(SOG)层、高密度等离子体(HDP)层、旋涂电介质(SOD)层及其组合。
在层间绝缘层46上形成自对准接触掩模(未显示)之后，通过使用自对准接触掩模作为蚀刻阻挡，实施蚀刻层间绝缘层46的自对准接触蚀刻工艺来形成接触孔47，其中接触孔47暴露其中将形成源极和漏极区的衬底31的一部分、即有源区33中凹陷图案105两侧处的一部分衬底31的表面。此处，接触孔47通常称为着陆塞接触(LPC)孔。
在本发明中，由于在形成接触孔47之前形成台阶型鞍鳍凹陷图案105特别是第一图案101，所以包括绝缘层45的栅极43的一部分设置于衬底31的表面下方。即，由于其中将形成源极和漏极区的衬底31的部分在形成接触孔47之前得到提升，所以栅极43的堆叠的高度减小，因此可更加容易地实施自对准接触蚀刻工艺。由此，能够抑制在自对准接触蚀刻工艺中产生副产物和衬底31的损伤的产生。
然后，通过掺杂杂质进入衬底31形成具有浅结的源极和漏极区48。在NMOS晶体管的情况下，杂质可使用N-型杂质例如磷(P)和砷(As)，并且在PMOS晶体管的情况下，杂质可使用P-型杂质例如硼(B)。
源极和漏极区48可通过各种方法来形成，以下将描述示例性方法。
根据一种方法，通过使用层间绝缘层46、栅极43和绝缘层45作为离子注入阻挡来离子注入杂质到衬底31中，然后实施热处理来活化离子注入的杂质，可形成源极和漏极区48。该方法具有易于调节源极和漏极区48的杂质掺杂浓度的优势。
根据另一个方法，在衬底31上形成包含杂质的导电层。即，通过采用包含杂质的导电层填充接触孔47来形成塞49。此处，塞49通常可称为着陆塞和由多晶硅层形成。然后，通过热处理使得包含于塞49中的杂质扩散到衬底31中，来形成源极和漏极区48。该方法具有简化工艺序列并因此改善半导体器件制造效率的优势。
根据另一个方法，使用层间绝缘层46、栅极43和绝缘层45作为离子注入阻挡，离子注入第一杂质到衬底31中。然后，在其中离子注入第一杂质的衬底31上形成包含第二杂质的导电层。即，通过采用包含第二杂质的导电层填充接触孔47来形成塞49。随后，通过将离子注入的第一杂质进行活化，同时通过热处理使得包含于塞49中的第二杂质扩散进入衬底31，可形成源极和漏极区48。在此，优选第一杂质和第二杂质具有相同的导电类型。该方法具有有效地减小塞49与源极和漏极区48之间的接触电阻的优势。
通过上述工艺可制造根据本发明第二实施方案的半导体器件。通过省略在上述工艺中形成第三图案103的第三蚀刻工艺，可制造根据本发明第一实施方案的半导体器件。
因此，本发明可通过在衬底31中形成凹陷图案105特别是第一图案101，形成提升的源极/漏极结构而没有使用外延生长方法。由此，本发明可提供制造半导体器件的方法，其中提升的源极/漏极结构稳定地应用于具有高集成度的半导体器件中。此外，能够从根本上防止根据使用外延生长方法形成提升的源极/漏极结构所产生的问题。
此外，根据本发明的实施方案，通过将提升的源极/漏极结构用于半导体器件以由此形成具有浅结的源极和漏极区48，能够抑制由于尺度较小的制造工艺所导致的漏电流增加，特别是GIDL增加。
根据本发明，通过形成填充间隙44的绝缘层45以具有大于栅极绝缘层39厚度的厚度，还能够有效地抑制GIDL的增加。
根据本发明，通过调节源极和漏极区48与栅电极40的功函数的差异，能够更加有效地抑制GIDL的产生。
因此，能够确保高密度半导体器件中需要的数据保持时间容限。
根据本发明，通过在衬底31中形成凹陷图案105并且采用包括绝缘层45的栅极结构43的一部分来填充凹陷图案105，由此提升其中将形成源极和漏极区的衬底31的部分，能够容易地实施自对准接触蚀刻工艺。
此外，根据本发明，通过采用填充间隙44的绝缘层45可抑制通过栅极效应。
虽然本发明已经对于具体的实施方案进行了描述，但是本领域技术人员可显而易见地做出各种变化和改变而未脱离在权利要求中限定的本发明的精神和范围。

Claims (52)

1.一种半导体器件，包括：
在衬底中的台阶型凹陷图案，所述凹陷图案包括第一图案和第二图案，所述第二图案连接所述第一图案的底部并且具有小于所述第一图案宽度的宽度；
栅电极，所述栅电极掩埋于所述凹陷图案中，并且在所述栅电极和所述凹陷图案的上部侧壁之间设置有间隙；
在所述凹陷图案和所述栅电极之间形成的栅极绝缘层，其中所述间隙的宽度大于所述栅极绝缘层的厚度；
填充所述间隙的绝缘层；和
形成在所述凹陷图案的两侧处的衬底部分中的源极和漏极区；
其中根据所述源极和漏极区的结深度确定所述第一图案的深度。
2.根据权利要求1所述的半导体器件，其中所述第二图案的深度大于所述第一图案的深度。
3.根据权利要求1所述的半导体器件，其中所述栅电极的宽度等于或大于所述第二图案的宽度。
4.根据权利要求1所述的半导体器件，其中所述绝缘层填充所述间隙并且覆盖所述栅电极的侧壁。
5.根据权利要求1所述的半导体器件，其中所述绝缘层包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
6.根据权利要求1所述的半导体器件，其中所述源极和漏极区的功函数等于所述栅电极的功函数，或者所述源极和漏极区与所述栅电极的功函数差异的绝对值小于0.5eV。
7.根据权利要求1所述的半导体器件，其中所述栅电极包括由半导体层或金属层形成的单个层、或者所述半导体层和所述金属层的堆叠层。
8.根据权利要求7所述的半导体器件，其中所述半导体层包括多晶硅层，所述金属层包括钨层。
9.一种半导体器件，包括：
在衬底中形成的台阶型鞍鳍凹陷图案，所述凹陷图案包括第一图案、第二图案和第三图案，所述第一图案同时与隔离区和有源区交叉，所述第二图案在所述有源区中连接所述第一图案的底部并且具有小于所述第一图案宽度的宽度，所述第三图案在所述隔离区中连接所述第一图案的底部、具有小于所述第一图案宽度的宽度、并且暴露出具有鞍鳍结构的所述第二图案的下表面和下部侧壁；
掩埋于所述凹陷图案中的栅电极，并且在所述栅电极和所述凹陷图案的上部侧壁之间设置有间隙；
在所述凹陷图案和所述栅电极之间形成的栅极绝缘层，其中所述间隙的宽度大于所述栅极绝缘层的厚度；
填充所述间隙的绝缘层；和
在所述凹陷图案的两侧处的衬底部分中形成的源极和漏极区；
其中根据所述源极和漏极区的结深度确定所述第一图案的深度。
10.根据权利要求9所述的半导体器件，其中所述凹陷图案包括与所述隔离区和所述有源区二者交叉的线形状。
11.根据权利要求9所述的半导体器件，其中所述第二图案的宽度和所述第三图案的宽度基本相同。
12.根据权利要求9所述的半导体器件，其中在所述第一到第三图案中，所述第三图案具有最大深度，所述第一图案具有最小深度。
13.根据权利要求9所述的半导体器件，其中所述栅电极的宽度等于或大于所述第二图案的宽度。
14.根据权利要求9所述的半导体器件，其中所述绝缘层填充所述间隙并且覆盖所述栅电极的侧壁。
15.根据权利要求9所述的半导体器件，其中所述绝缘层包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
16.根据权利要求9所述的半导体器件，其中所述源极和漏极区的功函数等于所述栅电极的功函数，或者所述源极和漏极区与所述栅电极的功函数差异的绝对值小于0.5eV。
17.根据权利要求9所述的半导体器件，其中所述栅电极包括由半导体层或金属层形成的单个层、或者所述半导体层和所述金属层的堆叠层。
18.根据权利要求17所述的半导体器件，其中所述半导体层包括多晶硅层，所述金属层包括钨层。
19.一种制造半导体器件的方法，所述方法包括：
在衬底中形成台阶型凹陷图案，所述凹陷图案包括第一图案和第二图案，所述第二图案连接所述第一图案的底部并且具有小于所述第一图案宽度的宽度；
形成填充所述凹陷图案的栅电极，并且在所述栅电极和所述凹陷图案的上部侧壁之间设置有间隙；
在所述凹陷图案和所述栅电极之间形成栅极绝缘层，其中所述间隙的宽度大于所述栅极绝缘层的厚度；
填充所述间隙的绝缘层；和
通过掺杂杂质到所述衬底中形成源极和漏极区；
其中根据所述源极和漏极区的结深度确定所述第一图案的深度。
20.根据权利要求19所述的方法，其中所述凹陷图案的形成包括：
使用所述第一蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第一蚀刻以形成所述第一图案；
在所述第一图案的侧壁上和所述第一蚀刻阻挡图案的侧壁上形成第二蚀刻阻挡图案；和
使用所述第一和第二蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第二蚀刻以形成所述第二图案。
21.根据权利要求20所述的方法，其中所述第一蚀刻的实施和所述第二蚀刻的实施使用干蚀刻方法来进行。
22.根据权利要求20所述的方法，其中所述第二图案的深度大于所述第一图案的深度。
23.根据权利要求20所述的方法，其中所述第一蚀刻阻挡图案包括非晶碳层。
24.根据权利要求20所述的方法，其中所述第二蚀刻阻挡图案包括氮化物层。
25.根据权利要求24所述的方法，其中所述氮化物层在400℃至500℃的温度下形成。
26.根据权利要求20所述的方法，其中所述栅电极的宽度等于或大于所述第二图案的宽度。
27.根据权利要求19所述的方法，其中所述绝缘层包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
28.根据权利要求19所述的方法，其中所述绝缘层的形成包括：
形成填充所述间隙和覆盖所述衬底的整个表面的绝缘层；和
对所述绝缘层实施全面蚀刻工艺，以在所述栅电极的侧壁上保留绝缘层，由此形成所述绝缘层。
29.根据权利要求19所述的方法，其中所述源极和漏极区的形成包括：
在所述衬底上形成包含杂质的导电层；和
实施热处理以使包含于所述导电层中的所述杂质扩散到所述衬底中。
30.根据权利要求19所述的方法，其中所述源极和漏极区的形成包括：
离子注入第一杂质到所述衬底中；
在所述衬底上形成包含第二杂质的导电层；和
实施热处理以使包含于所述导电层中的所述第二杂质扩散到所述衬底中，同时激活离子注入到所述衬底中的所述第一杂质。
31.根据权利要求30所述的方法，其中所述第一杂质和所述第二杂质具有相同的导电类型。
32.根据权利要求19所述的方法，其中所述源极和漏极区的功函数等于所述栅电极的功函数，或者所述源极和漏极区与所述栅电极的功函数差异的绝对值小于0.5eV。
33.根据权利要求19所述的方法，其中所述栅电极包括由半导体层或金属层形成的单个层、或者所述半导体层和所述金属层的堆叠层。
34.根据权利要求33所述的方法，其中所述半导体层包括多晶硅层，所述金属层包括钨层。
35.一种制造半导体器件的方法，所述方法包括：
形成台阶型鞍鳍凹陷图案，所述凹陷图案包括第一图案、第二图案和第三图案，所述第一图案同时与所述隔离区和所述有源区交叉，所述第二图案在所述有源区中连接所述第一图案的底部并且具有小于所述第一图案宽度的宽度，所述第三图案在所述隔离区中连接所述第一图案的底部、具有小于所述第一图案宽度的宽度、并且暴露出具有鞍鳍结构的所述第二图案的下表面和下部侧壁；
形成栅电极，所述栅电极填充所述凹陷图案并且在所述栅电极和所述凹陷图案的上部侧壁之间设置有间隙；
在所述凹陷图案和所述栅电极之间形成栅极绝缘层，其中所述间隙的宽度大于所述栅极绝缘层的厚度；
形成填充所述间隙的绝缘层；和
通过掺杂杂质形成源极和漏极区；
其中根据所述源极和漏极区的结深度确定所述第一图案的深度。
36.根据权利要求35所述的方法，其中所述凹陷图案包括与所述隔离区和所述有源区二者交叉的线形状。
37.根据权利要求35所述的方法，其中所述凹陷图案的形成包括：
使用第一蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第一蚀刻，以形成同时与所述隔离区和所述有源区交叉的所述第一图案；
在所述第一图案的侧壁上和所述第一蚀刻阻挡图案的侧壁上形成第二蚀刻阻挡图案；
使用所述第一和第二蚀刻阻挡图案作为蚀刻阻挡，实施所述衬底的第二蚀刻以形成所述第二图案；和
使用所述第一和第二蚀刻阻挡图案作为蚀刻阻挡，实施所述隔离区的第三蚀刻以形成所述第三图案。
38.根据权利要求37所述的方法，其中所述第一蚀刻的实施、所述第二蚀刻的实施和所述第三蚀刻的实施使用干蚀刻方法来进行。
39.根据权利要求37所述的方法，其中所述第二蚀刻的实施和所述第三蚀刻的实施是原位进行的。
40.根据权利要求37所述的方法，其中在所述第一到第三图案中，所述第三图案具有最大深度，所述第一图案具有最小深度。
41.根据权利要求37所述的方法，其中所述第一蚀刻阻挡图案包括非晶碳层。
42.根据权利要求37所述的方法，其中所述第二蚀刻阻挡图案包括氮化物层。
43.根据权利要求42所述的方法，其中所述氮化物层在400℃至500℃的温度下形成。
44.根据权利要求37所述的方法，其中所述栅电极的宽度等于或大于所述第二图案的宽度。
45.根据权利要求35所述的方法，其中所述绝缘层包括选自氧化物层、氮化物层和氧氮化物层中的单个层或堆叠层。
46.根据权利要求35所述的方法，其中所述绝缘层的形成包括：
形成填充所述间隙和覆盖所述衬底的整个表面的绝缘层；和
对所述绝缘层实施全面蚀刻工艺，以在所述栅电极的侧壁上保留绝缘层，由此形成所述绝缘层。
47.根据权利要求35所述的方法，其中所述源极和漏极区的形成包括：
在所述衬底上形成包含杂质的导电层；和
实施热处理以使包含于所述导电层中的所述杂质扩散到所述衬底中。
48.根据权利要求35所述的方法，其中所述源极和漏极区的形成包括：
离子注入第一杂质到所述衬底中；
在所述衬底上形成包含第二杂质的导电层；和
实施热处理以使包含于所述导电层中的所述第二杂质扩散到所述衬底中，同时激活离子注入到所述衬底中的所述第一杂质。
49.根据权利要求48所述的方法，其中所述第一杂质和所述第二杂质具有相同的导电类型。
50.根据权利要求35所述的方法，其中所述源极和漏极区的功函数等于所述栅电极的功函数，或者所述源极和漏极区与所述栅电极的功函数差异的绝对值小于0.5eV。
51.根据权利要求35所述的方法，其中所述栅电极包括由半导体层或金属层形成的单个层、或者所述半导体层和所述金属层的堆叠层。
52.根据权利要求51所述的方法，其中所述半导体层包括多晶硅层，所述金属层包括钨层。
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