JP2023024953A - 低誘電率スペーサを備えた半導体装置及びその製造方法 - Google Patents

低誘電率スペーサを備えた半導体装置及びその製造方法 Download PDF

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Abstract

【課題】隣り合ったパターン構造物間の寄生キャパシタンスを減少させることができる半導体装置及びその製造方法を提供すること。【解決手段】本技術による半導体装置は、基板上部から互いに離間して配置されたビットライン構造物及びストレージコンタクトと、前記ビットライン構造物の側壁上に形成されたビットラインスペーサと、前記ストレージコンタクト上のランディングパッドと、前記ビットライン構造物と前記ランディングパッドとの間のパッド分離トレンチ内に配置されたボロン含有キャッピング層と、前記ボロン含有キャッピング層上のボロン含有エッチング停止層と、前記ボロン含有エッチング停止層を貫通して前記ランディングパッドに接続されたストレージノードを含むキャパシタとを備えることができる。【選択図】図２Ａ

Description

本発明は、半導体装置に関し、詳細には、低誘電率スペーサ（Ｌｏｗ ｋ ｓｐａｃｅｒ）を備えた半導体装置及びその製造方法に関する。
半導体装置は、隣り合うパターン構造物間に絶縁物質（Ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）が形成される。半導体装置が高集積化されるにつれてパターン構造物間の距離が次第に近づいている。これにより、寄生キャパシタンス（Ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が増加されている。寄生キャパシタンスが増加されることにより、半導体装置の性能（Ｐｅｒｆｏｒｍａｎｃｅ）が低下する。
本発明の実施形態等は、隣り合ったパターン構造物間の寄生キャパシタンスを減少させることができる半導体装置及びその製造方法を提供する。
本発明の実施形態に係る半導体装置は、基板上部から互いに離間して配置されたビットライン構造物及びストレージコンタクトと、前記ビットライン構造物の側壁上に形成されたビットラインスペーサと、前記ストレージコンタクト上のランディングパッドと、前記ビットライン構造物と前記ランディングパッドとの間のパッド分離トレンチ内に配置されたボロン含有キャッピング層と、前記ボロン含有キャッピング層上のボロン含有エッチング停止層と、前記ボロン含有エッチング停止層を貫通して前記ランディングパッドに接続されたストレージノードを含むキャパシタとを備えることができる。
本発明の実施形態に係る半導体装置は、セル領域と周辺回路領域とを含む基板と、前記セル領域の基板上部に配置された複数のストレージコンタクトと、前記ストレージコンタクトのそれぞれの上部に形成されたランディングパッドと、前記周辺回路領域の基板上部に配置された金属配線と、前記ランディングパッド間に配置されたボロン含有キャッピング層と、前記金属配線間に配置されたボロン含有スペーサ層と、前記ボロン含有スペーサ層上のカーボン含有スペーサ層とを備えることができる。
本発明の実施形態に係る半導体装置の製造方法は、セル領域と周辺回路領域とを含む基板の前記セル領域の基板上部に複数のストレージコンタクトを形成するステップと、前記ストレージコンタクトのそれぞれの上部にランディングパッドを形成するステップと、前記周辺回路領域の基板上部に金属配線を形成するステップと、前記ランディングパッド間にボロン含有キャッピング層を形成するステップと、前記金属配線間にボロン含有スペーサ層を形成するステップと、前記ボロン含有スペーサ層上にカーボン含有スペーサ層を形成するステップとを含むことができる。
本技術は、ボロン含有物質とカーボン含有物質とを選択的に組み合わせて周辺回路領域ＰＡのＮＢＴＩ（ｎｅｇａｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）特性劣化なしにセル領域ＣＡで水素パッシベーション特性を改善できる。
本実施形態に係る半導体装置を示した平面図である。 図１のＡ－Ａ’線に沿う断面図である。 図１のＢ－Ｂ’線に沿う断面図である。 図１のＣ－Ｃ’線に沿う断面図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 半導体装置１００を製造する方法の一実施形態を示した図である。 他の実施形態等に係る半導体装置を説明するための断面図である。 他の実施形態等に係る半導体装置を説明するための断面図である。
本明細書において記載する実施形態等は、本発明の理想的な概略図である断面図、平面図、及びブロック図を参考して説明されるであろう。したがって、製造技術及び／又は許容誤差などにより例示図の形態が変形され得る。したがって、本発明の実施形態等は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面で例示された領域は、概略的な属性を有し、図面で例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
図１は、本実施形態に係る半導体装置を示した平面図である。図２Ａは、図１のＡ－Ａ’線に沿う断面図である。図２Ｂは、図１のＢ－Ｂ’線に沿う断面図である。図２Ｃは、図１のＣ－Ｃ’線に沿う断面図である。
図１～図２Ｃに示すように、半導体装置１００は、セル領域ＣＡ及び周辺回路領域ＰＡを含むことができる。セル領域ＣＡは、複数のメモリセルを含むことができ、それぞれのメモリセルは、埋め込みワードライン２０６を含むセルトランジスタ、ビットライン２１２、及びキャパシタ２３０を備えることができる。
半導体装置１００を詳細に説明する。
基板２０１に素子分離層２０２及び活性領域２０３が形成され得る。素子分離層２０２により複数の活性領域２０３が画定され得る。基板２０１は、半導体プロセシングに適した物質であることができる。基板２０１は、半導体基板を含むことができる。基板２０１は、シリコンを含有する物質からなることができる。基板２０１は、シリコン、単結晶シリコン、ポリシリコン、非晶質シリコン、シリコンゲルマニウム、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、炭素ドーピングされたシリコン、それらの組み合わせ、またはそれらの多層を含むことができる。基板２０１は、ゲルマニウムのような他の半導体物質を含むこともできる。基板２０１は、III／Ｖ族半導体基板、例えば、ＧａＡｓのような化合物半導体基板を含むこともできる。基板２０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を含むこともできる。素子分離層２０２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程により形成されることができる。
基板２０１にゲートトレンチ２０４が形成され得る。ゲートトレンチ２０４の表面上にゲート絶縁層２０５が形成される。ゲート絶縁層２０５上にゲートトレンチ２０４を部分的に満たす埋め込みワードライン２０６が形成され得る。埋め込みワードライン２０６上にゲートキャッピング層２０７が形成され得る。埋め込みワードライン２０６の上部表面は、基板２０１の表面より低いレベルであることができる。埋め込みワードライン２０６は、低抵抗金属物質であることができる。埋め込みワードライン２０６は、チタニウム窒化物とタングステンとが順に積層され得る。他の実施形態において、埋め込みワードライン２０６は、チタニウム窒化物単独（ＴｉＮ Ｏｎｌｙ）で形成されることができる。埋め込みワードライン２０６は、「埋め込みゲート電極」と称されることができる。埋め込みワードライン２０６は、第１の方向Ｄ１に長く延びることができる。
基板２０１に第１及び第２の不純物領域２０９、２１０が形成され得る。第１及び第２の不純物領域２０９、２１０は、ゲートトレンチ２０４により互いに離間することができる。第１及び第２の不純物領域２０９、２１０は、ソース／ドレイン領域と称されることができる。第１及び第２の不純物領域２０９、２１０は、ヒ素（Ａｓ）またはリン（Ｐ）ないずれかＮ型不純物を含むことができる。これにより、埋め込みワードライン２０６、第１及び第２の不純物領域２０９、２１０は、セルトランジスタになることができる。セルトランジスタは、埋め込みワードライン２０６により短チャネル効果を改善できる。
基板２０１上にビットラインコンタクトプラグ２１１が形成され得る。ビットラインコンタクトプラグ２１１は、第１の不純物領域２０９に接続されることができる。ビットラインコンタクトプラグ２１１は、ビットラインコンタクトホール（図面符号省略）内に位置することができる。ビットラインコンタクトホールは、ハードマスク層２０８を貫通して基板２０１に延びることができる。ハードマスク層２０８は、基板２０１上に形成されることができる。ハードマスク層２０８は、絶縁物質を含むことができる。ビットラインコンタクトプラグ２１１の下部面は、素子分離層２０２及び活性領域２０３の上部面より低いことができる。ビットラインコンタクトプラグ２１１は、ポリシリコンまたは金属物質で形成されることができる。ビットラインコンタクトプラグ２１１の一部は、ビットラインコンタクトホールの直径よりさらに小さい線幅を有することができる。ビットラインコンタクトプラグ２１１上にビットライン２１２が形成され得る。ビットライン２１２上にビットラインハードマスク２１３が形成され得る。ビットラインコンタクトプラグ２１１、ビットライン２１２、及びビットラインハードマスク２１３の積層構造物は、「ビットライン構造物ＢＬ」と称することができる。ビットライン２１２は、埋め込みワードライン２０６と交差する第２の方向Ｄ２に延びたライン形状を有することができる。ビットライン２１２の一部は、ビットラインコンタクトプラグ２１１と接続されることができる。Ａ－Ａ’方向からみるとき、ビットライン２１２とビットラインコンタクトプラグ２１１とは、線幅（ｌｉｎｅ ｗｉｄｔｈ）が同一でありうる。したがって、ビットライン２１２は、ビットラインコンタクトプラグ２１１をカバーリングしながら第２の方向Ｄ２に延びることができる。ビットライン２１２は、タングステンのような金属物質を含むことができる。ビットラインハードマスク２１３は、シリコン窒化物のような絶縁物質を含むことができる。
ビットラインコンタクトプラグ２１１及びビットライン２１２の側壁にビットラインスペーサ２１４が形成され得る。ビットラインスペーサ２１４は、ビットラインハードマスク２１３の側壁に形成されるように延びることができる。ビットラインスペーサ２１４は、シリコン酸化物、シリコン窒化物、ボロン窒化物、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。
隣り合うビットライン構造物ＢＬ間にストレージノードコンタクトプラグＳＮＣが形成され得る。ストレージノードコンタクトプラグＳＮＣは、第２の不純物領域２１０に接続されることができる。ストレージノードコンタクトプラグＳＮＣは、ストレージコンタクト２１５とランディングパッド２１６とを含むことができる。ストレージノードコンタクトプラグＳＮＣは、ストレージコンタクト２１５とランディングパッド２１６との間のオーミックコンタクト層（図示せず）をさらに備えることができる。オーミックコンタクト層は、金属シリサイドを含むことができる。例えば、ストレージコンタクト２１５は、ポリシリコンを含むことができ、ランディングパッド２１６は、金属窒化物、金属物質、またはこれらの組み合わせを含むことができる。
ビットライン構造物ＢＬと平行な方向からみるとき、隣り合うストレージノードコンタクトプラグＳＮＣ間にプラグ分離層（ｐｌｕｇ ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ、２１９）が形成され得る。プラグ分離層２１９により隣り合うストレージノードコンタクトプラグのＳＮＣが分離され得る。隣り合うビットライン構造物ＢＬ間で、複数のプラグ分離層２１９と複数のストレージノードコンタクトプラグＳＮＣとが交互に位置することができる。
ランディングパッド２１６間に低誘電率キャッピング層（ｌｏｗ－ｋ ｃａｐｐｉｎｇ ｌａｙｅｒ、２１７）が形成され得る。ランディングパッド２１６とビットライン構造物ＢＬとの間にパッド分離トレンチ（ｐａｄ ｉｓｏｌａｔｉｏｎ ｔｒｅｎｃｈ、２１７Ｔ）が形成され得るし、低誘電率キャッピング層２１７は、パッド分離トレンチ２１７Ｔ内に配置されることができる。
低誘電率キャッピング層２１７及びランディングパッド２１６上にエッチング停止層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ、２１８）が形成され得る。
ランディングパッド２１６上にキャパシタ２３０が形成され得る。キャパシタ２３０は、ストレージノード２２０、誘電層２２１、及びプレートノード２２２を備えることができる。ストレージノード２２０は、ピラー形態（Ｐｉｌｌａｒ ｔｙｐｅ）であって、ランディングパッド２１６に接続されることができる。ストレージノード２２０は、ピラー形態の他に、シリンダー形態になることもできる。
周辺回路領域ＰＡに少なくとも１つの周辺トランジスタが形成され得る。基板２０１に周辺活性領域２０３Ｐ及び素子分離層２０２が形成され得る。周辺活性領域２０３Ｐ上に周辺ゲート構造物が形成され得る。周辺ゲート構造物は、周辺ゲート絶縁層２３１、周辺ゲート電極ＰＧ、及びゲートハードマスク２３４のスタックを含むことができる。周辺ゲート電極ＰＧは、ポリシリコン電極２３２及び金属電極２３３のスタックを含むことができる。周辺ゲート構造物の側壁にゲートスペーサ２３５が形成され得る。周辺ゲート構造物の下の周辺活性領域２０３Ｐ内にソース／ドレイン領域２３６が形成され得る。ソース／ドレイン領域２３６に金属配線（Ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ、２３８）が接続され得る。金属配線２３８は、層間絶縁層２３７を貫通してソース／ドレイン領域２３６に接続されることができる。
金属配線２３８間に第１の低誘電率スペーサ層２１７Ｐが形成され得るし、第１の低誘電率スペーサ層２１７Ｐ上に第２の低誘電率スペーサ層２３９が形成され得る。
第２の低誘電率スペーサ層２３９上に金属間絶縁層ＩＭＤ、２４０が形成され得るし、金属間絶縁層２４０を貫通するビア（ｖｉａ、２４１）が形成され得る。ビア２４１は、第２の低誘電率スペーサ層２３９及び第１の低誘電率スペーサ層２１７Ｐを貫通して金属配線２３８に接続されることができる。ビア２４１上に上位レベル金属配線（ｕｐｐｅｒ ｌｅｖｅｌ ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ、２４２）が形成され得る。
金属配線２３８とランディングパッド２１６とは、同一レベルに位置することができる。
図１～図２Ｃによれば、低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、同一物質であることができる。低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、低誘電率物質を含むことができる。低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、ボロンが含有された低誘電率物質を含むことができる。低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、ボロン窒化物－ベース物質を含むことができる。例えば、低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、ボロン窒化物（ＢＮ）、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。低誘電率キャッピング層２１７は、セル領域ＣＡで水素パッシベーション特性を改善できる。第１の低誘電率スペーサ層２１７Ｐは、周辺回路領域ＰＡで水素パッシベーション特性を改善できる。低誘電率キャッピング層２１７と第１の低誘電率スペーサ層２１７Ｐとは、カーボン－フリー物質であることができ、第２の低誘電率スペーサ層２３９は、カーボン－含有物質であることができる。例えば、低誘電率キャッピング層２１７と第１の低誘電率スペーサ層２１７Ｐとは、ＳｉＢＮであることができ、第２の低誘電率スペーサ層２３９は、ＳｉＣＮであることができ、エッチング停止層２１８は、シリコン窒化物（Ｓｉ３Ｎ４）であることができる。
他の実施形態において、低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が１：１である１：１ＳｉＢＮを含むことができる。１：１ＳｉＢＮは、約１７～１８ａｔ％のボロン濃度を有することができる。
他の実施形態において、低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が１：２である１：２ＳｉＢＮを含むことができる。１：２ＳｉＢＮは、約２０～２１ａｔ％のボロン濃度を有することができる。
他の実施形態において、低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が２：３である２：３ＳｉＢＮを含むことができる。２：３ＳｉＢＮは、約１８～１９ａｔ％のボロン濃度を有することができる。
第２の低誘電率スペーサ層２３９は、周辺回路領域ＰＡでＮＢＴＩ（Ｎｅｇａｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）特性を改善する物質を含むことができる。ＮＢＴＩ特性とは、トランジスタが動作する間にゲート絶縁層と基板との間の界面に水素のような正電荷（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ）が捕獲（ｔｒａｐ）されてトランジスタの特性が低下することを称する。ＮＢＴＩ特性改善のために、第２の低誘電率スペーサ層２３９は、水素捕獲物質、例えば、水素を捕獲できるカーボンが含有された物質を含むことができる。第２の低誘電率スペーサ層２３９は、カーボンが含有された低誘電率物質、例えば、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮ、またはＳｉＢＣＮを含むことができる。第１の低誘電率スペーサ層２１７Ｐと第２の低誘電率スペーサ層２３９とは、互いに異なる物質であることができる。第２の低誘電率スペーサ層２３９は、第１の低誘電率スペーサ層２１７Ｐより硬い物質であることができる。例えば、第１の低誘電率スペーサ層２１７Ｐは、ＳｉＢＮであることができ、第２の低誘電率スペーサ層２３９は、ＳｉＣＮであることができる。ＳｉＢＮは、セル領域ＣＡでパッシベーション特性を改善し、ＳｉＣＮは、周辺回路領域ＰＡでＮＢＴＩ特性を改善できる。第２の低誘電率スペーサ層２３９は、周辺回路領域ＰＡに形成され、セル領域ＣＡに形成されないことができる。
エッチング停止層２１８は、シリコン窒化物を含むことができる。エッチング停止層２１８は、セル領域ＣＡに形成され、周辺回路領域ＰＡに形成されないことができる。エッチング停止層２１８は、プレートノード２２２を形成するためのエッチング工程の際に除去されることができる。
他の実施形態において、エッチング停止層２１８は、ボロン含有物質を含むことができる。エッチング停止層２１８は、ボロン窒化物－ベース物質を含むことができる。例えば、エッチング停止層２１８は、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が２：１である２：１ＳｉＢＮを含むことができる。２：１ＳｉＢＮは、１：１ＳｉＢＮより低いボロン濃度を有することができる。
低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐは、第１のボロン窒化物－ベース物質を含み、エッチング停止層２１８は、第２のボロン窒化物－ベース物質を含むものの、第１のボロン窒化物－ベース物質は、第２のボロン窒化物－ベース物質より大きいボロン濃度を有することができる。例えば、低誘電率キャッピング層２１７及び第１の低誘電率スペーサ層２１７Ｐが、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が１：２である１：２ＳｉＢＮを含む場合、エッチング停止層２１８は、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が２：１である２：１ＳｉＢＮを含むことができる。
低誘電率キャッピング層２１７とビットラインスペーサ２１４とは、各々ＳｉＢＮを含むものの、低誘電率キャッピング層２１７のＳｉＢＮがビットラインスペーサ２１４のＳｉＢＮよりさらに大きいボロン濃度を有することができる。
ビットラインスペーサ２１４、低誘電率キャッピング層２１７、及びエッチング停止層２１８は、各々ＳｉＢＮを含むものの、低誘電率キャッピング層２１７のＳｉＢＮは、ビットラインスペーサ２１４及びエッチング停止層２１８のＳｉＢＮよりさらに大きいボロン濃度を有することができ、ビットラインスペーサ２１４のＳｉＢＮは、エッチング停止層２１８のＳｉＢＮよりさらに大きいボロン濃度を有することができる。
低誘電率キャッピング層２１７により、隣り合うランディングパッド２１６間の寄生キャパシタンスを減らすことができる。第１の低誘電率スペーサ層２１７Ｐにより、隣り合う金属配線２７Ｐ間の寄生キャパシタンスを減らすことができる。
第２の低誘電率スペーサ層２３９が硬い物質であるので、ビア２４１のプロファイル制御が容易でありうる。第２の低誘電率スペーサ層２３９が省略された場合には、第１の低誘電率スペーサ層２１７Ｐの脆い特性のため、ビア２４１のプロファイルが不良でありうる。例えば、ビア２４１が満たされるビアホール形成のためのエッチング工程の際、第２の低誘電率スペーサ層２３９によりビアホールの底面臨界寸法を容易に確保することができる。
図３～図１４は、半導体装置１００を製造する方法の一実施形態を示した図である。図３～図１４は、図１のＡ－Ａ’及びＣ－Ｃ’による製造方法を説明するための断面図である。Ａ－Ａ’は、セル領域ＣＡに対する製造方法を図示し、Ｃ－Ｃ’は、周辺回路領域ＰＡの製造方法を図示する。
図３に示されたように、セル領域ＣＡと周辺回路領域ＰＡとを含む基板１１に素子分離層１２が形成され得る。素子分離層１２により複数の活性領域１３が画定される。素子分離層１２は、ＳＴＩ工程により形成されることができる。ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程は、次のとおりである。基板１１をエッチングして分離トレンチ（図面符号省略）を形成する。分離トレンチは、絶縁物質で満たされ、これにより、素子分離層１２が形成される。素子分離層１２は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。化学気相蒸着（ＣＶＤ）または他の蒸着工程は、絶縁物質で分離トレンチを満たすのに使用されることができる。ＣＭＰ（ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）のような平坦化工程（ｐｌａｎａｒｉｚａｔｉｏｎ ｐｒｏｃｅｓｓ）が付加的に使用され得る。周辺回路領域ＰＡの基板１１には、周辺活性領域１３Ｐが画定され得る。
基板１１の上部にハードマスク層１４が形成され得る。
続いて、図示していないが、基板１１のセル領域ＣＡに埋め込みワードライン構造物が形成され得る。埋め込みワードライン構造物は、図２Ｂを参照する。図２Ｂにさらに示すように、ゲートトレンチ２０４、ゲートトレンチ２０４の底面と側壁をカバーリングするゲート絶縁層２０５、ゲート絶縁層２０５上でゲートトレンチ２０４を部分的に満たす埋め込みワードライン２０６、埋め込みワードライン２０６上に形成されたゲートキャッピング層２０７を備えることができる。ゲートトレンチ２０４を形成するために、エッチング障壁としてハードマスク層１４が使用され得る。ハードマスク層１４は、マスクパターンによりパターニングされた形状であることができる。ハードマスク層１４は、シリコン酸化物を含むことができる。ハードマスク層１４は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を含むことができる。
次に、セル領域ＣＡにビットラインコンタクトホール１５が形成され得る。ビットラインコンタクトホール１５を形成するために、コンタクトマスク（図示せず）を用いてハードマスク層１４をエッチングすることができる。ビットラインコンタクトホール１５は、平面上からみるとき、サークル形状または楕円形状を有することができる。ビットラインコンタクトホール１５により基板１１の一部分が露出され得る。ビットラインコンタクトホール１５は、一定線幅で制御された直径を有することができる。ビットラインコンタクトホール１５は、活性領域１３の一部分を露出させる形態になることができる。ビットラインコンタクトホール１５を形成するためのエッチング工程で素子分離層１２及び活性領域１３の一部がエッチングされ得る。これにより、ビットラインコンタクトホール１５の底部を基板１１の内部に拡張させることができる。
図４に示されたように、予備プラグ（Ｐｒｅ－ｐｌｕｇ、１６Ａ）が形成される。予備プラグ１６Ａは、選択的エピタキシャル成長（ＳＥＧ）により形成されることができる。例えば、予備プラグ１６Ａは、リンがドーピングされたエピタキシャル層、例えば、ＳＥＧ ＳｉＰを含むことができる。このように、選択的エピタキシャル成長によりボイドなしに予備プラグ１６Ａを形成できる。他の実施形態において、予備プラグ１６Ａは、ポリシリコン層蒸着及びＣＭＰ工程により形成されることができる。予備プラグ１６Ａは、ビットラインコンタクトホール１５を満たすことができる。予備プラグ１６Ａの上部表面は、ハードマスク層１４の上部表面と同一レベルであることができる。
次に、セル領域ＣＡにビットライン導電層１８Ａとビットラインハードマスク層１９Ａとが積層され得る。予備プラグ１６Ａ及びハードマスク層１４上にビットライン導電層１８Ａとビットラインハードマスク層１９Ａとを順次積層することができる。ビットライン導電層１８Ａは、金属含有物質を含む。ビットライン導電層１８Ａは、金属、金属窒化物、金属シリサイド、またはこれらの組み合わせを含むことができる。本実施形態において、ビットライン導電層１８Ａは、タングステン（Ｗ）を含むことができる。他の実施形態において、ビットライン導電層１８Ａは、チタニウム窒化物とタングステンの積層（ＴｉＮ／Ｗ）を含むことができる。このとき、チタニウム窒化物は、バリアの役割を果たすことができる。ビットラインハードマスク層１９Ａは、ビットライン導電層１８Ａ及び予備プラグ１６Ａに対してエッチング選択比を有する絶縁物質で形成されることができる。ビットラインハードマスク層１９Ａは、シリコン酸化物またはシリコン窒化物を含むことができる。本実施形態において、ビットラインハードマスク層１９Ａは、シリコン窒化物で形成されることができる。
周辺回路領域ＰＡの基板１１の上部に周辺ゲート絶縁層１７Ａ、ポリシリコン層１６Ｂ、金属層１８Ｂ、及びゲートハードマスク層１９Ｂが形成され得る。周辺ゲート絶縁層１７Ａは、周辺回路領域ＰＡの周辺活性領域１３Ｐの上部表面及び素子分離層１２の上部表面上に形成されることができる。
図５に示されたように、ビットライン１８とビットラインコンタクトプラグ１６とが形成され得る。ビットライン１８とビットラインコンタクトプラグ１６とは、ビットラインマスク層（図示せず）を利用したエッチング工程により形成されることができる。
ビットラインマスク層をエッチングバリアとしてビットラインハードマスク層１９Ａ及びビットライン導電層１８Ａをエッチングする。これにより、ビットライン１８及びビットラインハードマスク１９が形成され得る。ビットライン１８は、ビットライン導電層１８Ａのエッチングにより形成されることができる。ビットラインハードマスク１９は、ビットラインハードマスク層１９Ａのエッチングにより形成されることができる。
続いて、ビットライン１８と同じ線幅で予備プラグ１６Ａをエッチングすることができる。これにより、ビットラインコンタクトプラグ１６が形成され得る。ビットラインコンタクトプラグ１６は、ビットラインコンタクトホール１５内に形成されることができる。ビットラインコンタクトプラグ１６の線幅は、ビットラインコンタクトホール１５の直径より小さい。したがって、ビットラインコンタクトプラグ１６の両側にギャップ１６Ｇが画定され得る。
上述したように、ビットラインコンタクトプラグ１６が形成されることにより、ビットラインコンタクトホール１５内にギャップ１６Ｇが形成される。これは、ビットラインコンタクトプラグ１６がビットラインコンタクトホール１５の直径よりさらに小さくエッチングされて形成されるためである。ギャップ１６Ｇは、ビットラインコンタクトプラグ１６を囲むサラウンディング形状でなく、ビットラインコンタクトプラグ１６の両側壁に独立的に形成される。つまり、ビットラインコンタクトホール１５内には、１つのビットラインコンタクトプラグ１６と一対のギャップ１６Ｇが位置し、一対のギャップ１６Ｇは、ビットラインコンタクトプラグ１６により分離される。ギャップ１６Ｇの底面は、素子分離層１２の内部に拡張されることができる。ギャップ１６Ｇの底面は、ビットラインコンタクトプラグ１６の底より低いレベルであることもできる。
ビットラインコンタクトプラグ１６、ビットライン１８、及びビットラインハードマスク１９の順に積層された構造物は、「ビットライン構造物ＢＬ」と称されることができる。上面からみるとき、ビットライン構造物ＢＬは、いずれか１つの方向に長く延びたライン形状のパターン構造物であることができる。
周辺回路領域ＰＡの基板１１の上部に周辺ゲート構造物が形成され得る。周辺ゲート構造物は、周辺ゲート絶縁層１７、ポリシリコン電極１６Ｐ、金属電極１８Ｐ、及びゲートハードマスク１９Ｐを備えることができる。
周辺ゲート構造物を形成した後に、周辺回路領域ＰＡの基板１１内にソース／ドレイン領域２０が形成され得る。
図６に示されたように、ビットライン構造物ＢＬの側壁にビットラインスペーサ２３を形成できる。ビットラインスペーサ２３の一部分は、ギャップ１６Ｇを満たすことができる。ビットラインスペーサ２３は、シリコン酸化物、シリコン窒化物、低誘電率物質、またはこれらの組み合わせを含むことができる。低誘電率物質は、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。他の実施形態において、ビットラインスペーサ２３は、エアーギャップ及び低誘電率物質の組み合わせを含むことができる。ビットラインスペーサ２３は、ＮＫＯＫ、ＮＫＮ、ＮＫＯＮ、ＫＯＮ、ＫＯＫ、またはＮＫＡＫ（Ｎｉｔｒｉｄｅ－Ｌｏｗ ｋ－Ａｉｒ ｇａｐ－Ｌｏｗ ｋ）を含むことができ、ここで、「Ｋ」は、低誘電率物質を称し、「Ｎ」は、シリコン窒化物を称し、「Ｏ」は、シリコン酸化物を称することができる。ビットラインスペーサ２３は、絶縁性スペーサ間のエアーギャップを含むこともできる。
周辺ゲート構造物の両側壁にゲートスペーサ２１を形成できる。ゲートスペーサ２１は、シリコン酸化物、シリコン窒化物、低誘電率物質、またはこれらの組み合わせを含むことができる。低誘電率物質は、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。他の実施形態において、ゲートスペーサ２３は、エアーギャップを含むことができる。
ビットラインスペーサ２３とゲートスペーサ２１とは、同一物質で形成されることができる。
ゲートスペーサ２１を形成した後に、層間絶縁層２２が形成され得る。層間絶縁層２２は、周辺回路領域ＰＡに形成されることができる。
図７に示されたように、ビットライン構造物ＢＬ間に複数のコンタクトオープニング２４が形成され得る。コンタクトオープニング２４に自己－整列されるように下部物質をエッチングすることができる。これにより、ビットライン構造物ＢＬ間で活性領域１３の一部分を露出させる複数のリセス領域２４Ｒが形成され得る。リセス領域２４Ｒを形成するために、異方性エッチングまたは異方性エッチングと等方性エッチングとの組み合わせを利用できる。例えば、ビットライン構造物ＢＬ間でコンタクトオープニング２４を介して露出される活性領域１３及び素子分離層１２の一部分をエッチングすることができる。他の実施形態において、ハードマスク層１４も等方性エッチングすることができる。リセス領域２４Ｒは、基板１１の内部に拡張されることができる。コンタクトオープニング２４とリセス領域２４Ｒとは、相互連結されることができる。コンタクトオープニングの２４とリセス領域２４Ｒとの垂直構造は、「ストレージノードコンタクトホール」と称されることができる。
図８に示されたように、ストレージコンタクト２５が形成され得る。ストレージコンタクト２５は、コンタクトオープニング２４及びリセス領域２４Ｒを満たすことができる。ストレージコンタクト２５は、ビットライン構造物ＢＬと隣り合うことができる。上面からみるとき、複数のビットライン構造物ＢＬ間に複数のストレージコンタクト２５が位置しうる。ビットライン１８に平行な方向で、隣り合うビットライン１８間に複数のストレージコンタクト２５が交互に位置することができる。
ストレージコンタクト２５は、シリコン含有物質を含むことができる。ストレージコンタクト２５は、ポリシリコンを含むことができ、ポリシリコンは、不純物がドーピングされることができる。ストレージコンタクト２５の上部表面は、ビットライン１８の上部表面より高いことができる。ストレージコンタクト２５を形成するために、コンタクトオープニング２４及びリセス領域２４Ｒを満たすようにポリシリコンを蒸着した後、平坦化及びエッチバック工程が順次行われ得る。ストレージコンタクト２５は、セル領域ＣＡにのみ形成されることができる。
図９に示されたように、ストレージコンタクト２５の上部を覆うマスク層２５Ｍが形成され得る。マスク層２５Ｍは、周辺回路領域ＰＡでコンタクトホールを形成するための物質であることができる。マスク層２５Ｍをエッチングバリアとして周辺回路領域ＰＡの層間絶縁層２２をエッチングすることができる。これにより、ソース／ドレイン領域２０を露出させるコンタクトホール２６が形成され得る。
図１０に示されたように、マスク層２５Ｍを除去した後に、ストレージコンタクト２５の上部に金属－ベース物質２７Ａを形成できる。金属－ベース物質２７Ａは、周辺回路領域ＰＡのコンタクトホール２６を満たすことができる。図示していないが、金属－ベース物質２７Ａ形成以前に、ストレージコンタクト２５上に金属シリサイド層が形成され得る。金属－ベース物質２７Ａは、タングステンを含有する物質を含むことができる。金属－ベース物質２７Ａは、タングステン層またはタングステン化合物を含むことができる。
図１１に示されたように、金属－ベース物質２７Ａをエッチングしてランディングパッド２７を形成できる。ランディングパッド２７は、ストレージコンタクト２５上に形成されることができる。ランディングパッド２７を形成する間に、周辺回路領域ＰＡに金属配線２７Ｐが形成され得る。ランディングパッド２７の上端部は、ビットラインハードマスク１９の上部面をオーバーラップするように延びることができる。隣り合うランディングパッド２７間にパッド分離トレンチ２７Ｔが形成され得る。パッド分離トレンチ２７Ｔは、ランディングパッド２７とビットラインハードマスク１９との間に形成されることができる。ランディングパッド２７と金属配線２７Ｐとは、同一レベルに位置することができる。
図１２に示されたように、ランディングパッド２７間のパッド分離トレンチ２７Ｔを満たす第１の低誘電率スペーサ層２８Ａを形成できる。第１の低誘電率スペーサ層２８Ａは、周辺回路領域ＰＡで金属配線２７Ｐ間にも満たされることができる。第１の低誘電率スペーサ層２８Ａは、ボロンが含有された低誘電率物質、例えば、ボロン窒化物（ＢＮ）、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。第１の低誘電率スペーサ層２８Ａは、セル領域ＣＡで水素パッシベーション特性を改善できる。水素パッシベーション特性とは、水素の拡散により基板表面のダングリングボンドを除去することを称する。
第１の低誘電率スペーサ層２８Ａ上に第２の低誘電率スペーサ層２９Ａが形成され得る。第２の低誘電率スペーサ層２９Ａは、周辺回路領域ＰＡでＮＢＴＩ（Ｎｅｇａｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）特性を改善する物質を含むことができる。ＮＢＴＩ特性とは、トランジスタが動作する間にゲート絶縁層と基板との間の界面に水素のような正電荷（ｐｏｓｉｔｉｖｅ ｃｈａｒｇｅ）が捕獲（ｔｒａｐ）されてトランジスタの特性が低下することを称する。ＮＢＴＩ特性改善のために、第２の低誘電率スペーサ層２９Ａは、水素捕獲物質、例えば、水素を捕獲できるカーボンが含有された物質を含むことができる。第２の低誘電率スペーサ層２９Ａは、カーボンが含有された低誘電率物質、例えば、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮ、またはＳｉＢＣＮを含むことができる。第１の低誘電率スペーサ層２８Ａと第２の低誘電率スペーサ層２９Ａとは、互いに異なる物質であることができる。第２の低誘電率スペーサ層２９Ａは、第１の低誘電率スペーサ層２８Ａより硬い物質であることができる。例えば、第１の低誘電率スペーサ層２８Ａは、ＳｉＢＮであることができ、第２の低誘電率スペーサ層２９Ａは、ＳｉＣＮであることができる。ＳｉＢＮは、セル領域ＣＡでパッシベーション特性を改善し、ＳｉＣＮは、周辺回路領域ＰＡでＮＢＴＩ特性を改善できる。第１の低誘電率スペーサ層２８Ａにより隣り合うランディングパッド２７間の寄生キャパシタンスを減らすことができる。また、第１の低誘電率スペーサ層２８Ａにより隣り合う金属配線２７Ｐ間の寄生キャパシタンスを減らすことができる。比較例として、第１の低誘電率スペーサ層２８Ａとしてシリコン窒化物が使用され得るが、この場合には、隣り合うランディングパッド２７間の寄生キャパシタンス及び隣り合う金属配線２７Ｐ間の寄生キャパシタンスが増加しうる。
図１３に示されたように、セル領域ＣＡから第２の低誘電率スペーサ層２９Ａを選択的に除去することができる。続いて、セル領域ＣＡから第１の低誘電率スペーサ層２８Ａを部分的にエッチングすることができる。これにより、ランディングパッド２７間に低誘電率キャッピング層２８が形成され得る。低誘電率キャッピング層２８は、ボロンが含有された低誘電率物質、例えば、ボロン窒化物（ＢＮ）、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。低誘電率キャッピング層２８は、パッド分離トレンチ２７Ｔを各々満たすことができ、ビットラインスペーサ２３の上部をキャッピングすることができる。低誘電率キャッピング層２８の上部面は、ランディングパッド２７の上部面より低いレベルであることができる。ビットラインスペーサ２３がエアーギャップを含む場合、低誘電率キャッピング層２８は、エアーギャップをキャッピングすることができる。
周辺回路領域ＰＡには、第１の低誘電率スペーサ層２８Ａ及び第２の低誘電率スペーサ層２９Ａが残留することができる。
図１４に示されたように、エッチング停止層３０が形成され得る。エッチング停止層３０は、シリコン窒化物または低誘電率物質を含むことができる。エッチング停止層３０は、セル領域ＣＡ及び周辺回路領域ＰＡに同時に形成されることができる。エッチング停止層３０は、シリコン窒化物またはボロン含有物質を含むことができる。エッチング停止層３０は、Ｓｉ３Ｎ４、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＮ、またはＳｉＢＣＮを含むことができる。
続いて、図２Ｂ及び図２Ｃに示されたように、ストレージノード２２０、誘電層２２１、及びプレートノード２２２を備えるキャパシタ２３０を形成できる。キャパシタ２３０のストレージノード２２０は、セル領域ＣＡのエッチング停止層３０を貫通してランディングパッド２７に接続されることができる。プレートノード２２２を形成するためのエッチング工程の際、第２の低誘電率スペーサ層２９Ａでエッチングが停止し得るし、周辺回路領域ＰＡでエッチング停止層３０が除去され得る。
セル領域ＣＡには、ランディングパッド２７間に低誘電率キャッピング層２８が残留し得るし、周辺回路領域ＰＡには、金属配線２７Ｐ間に第１の低誘電率スペーサ層２８Ａが残留し得る。セル領域ＣＡの低誘電率キャッピング層２８上にエッチング停止層３０が残留し得るし、周辺回路領域ＰＡの第１の低誘電率スペーサ層２８Ａ上に第２の低誘電率スペーサ層２９Ａが残留し得る。低誘電率キャッピング層２８と第１の低誘電率スペーサ層２８Ａとは、カーボン－フリー物質（ｃａｒｂｏｎ－ｆｒｅｅ ｍａｔｅｒｉａｌ）であることができ、第２の低誘電率スペーサ層２９Ａは、カーボン－含有物質であることができる。低誘電率キャッピング層２８と第１の低誘電率スペーサ層２８Ａとは、ＳｉＢＮであることができ、第２の低誘電率スペーサ層２９Ａは、ＳｉＣＮであることができ、エッチング停止層３０は、シリコン窒化物（Ｓｉ３Ｎ４）であることができる。
上述した実施形態によれば、第１、第２の低誘電率スペーサ層２８Ａ、２９Ａを形成するので、周辺回路領域ＰＡに形成されるトランジスタのオフセットを改善でき、さらに、水素パッシベーション特性を確保できる。つまり、ＮＢＴＩ劣化なしにセル領域ＣＡの水素パッシベーション特性を維持できる。
比較例として、金属配線２７Ｐ間に満たされる物質としてシリコン窒化物が使用され得るし、シリコン窒化物は、水素パッシベーション特性を改善できる。しかし、周辺回路領域ＰＡにシリコン窒化物が最初厚みを維持して残留する場合、ＮＢＴＩが劣化されることがある。
これに対し、本実施形態は、周辺回路領域ＰＡに第２の低誘電率スペーサ層２９Ａを形成するので、ＮＢＴＩ特性が劣化されないことができる。例えば、第２の低誘電率スペーサ層２９Ａが水素を捕獲するカーボンを含有しているので、すなわち、周辺回路領域ＰＡに水素を捕獲する第２の低誘電率スペーサ層２９Ａが残留するので、ＮＢＴＩ特性の劣化が発生しないことができる。セル領域ＣＡでは、第２の低誘電率スペーサ層２９Ａが残留しないので、ボロンが含有された低誘電率キャッピング層２８による水素パッシベーション特性を維持できる。
図１５及び図１６は、他の実施形態等に係る半導体装置を説明するための断面図である。図１５及び図１６の半導体装置３００、３０１は、図２Ａの半導体装置１００と類似することができる。以下、重複する構成要素についての詳細な説明は省略する。
図１５及び図１６に示すように、半導体装置３００、３０１は、ビットラインスペーサ２１４を含むことができ、ビットラインスペーサ２１４は、絶縁性スペーサ２１４Ａ及びエアーギャップ２１４Ｂを含むことができる。絶縁性スペーサ２１４Ａは、シリコン酸化物、シリコン窒化物、低誘電率物質、またはこれらの組み合わせを含むことができる。エアーギャップ２１４Ｂは、少なくとも１つ以上の絶縁性スペーサ２１４Ａ間に提供されることができる。例えば、ビットラインスペーサ２１４は、ＮＫＡＫ、ＮＡＮ、ＮＫＡＮ、ＮＫＡＫＮ、またはＮＡＫを含むことができ、Ｋは、低誘電率物質を含むことができる。ビットラインスペーサ２１４の低誘電率物質は、ＳｉＢＮを含むものの、ＳｉＢＮは、ＳｉＮとＢＮとの割合が１：１でありうる。
図１５のエアーギャップ２１４Ｂは、ビットライン２１２の側壁に形成されながら、ビットラインコンタクトプラグ２１１の側壁に位置するように延びることができる。
図１６のエアーギャップ２１４Ｂは、ビットライン２１２の側壁に形成され、ビットラインコンタクトプラグ２１１の側壁に位置しないことができる。
図１５及び図１６において低誘電率キャッピング層２１７は、エアーギャップ２１４Ｂの上部を密封させることができる。低誘電率キャッピング層２１７は、ＳｉＢＮを含むものの、ＳｉＢＮは、シリコン窒化物（ＳｉＮ）とボロン窒化物（ＢＮ）との割合が１：２または２：３であることができる。
ビットラインスペーサ２１４は、少なくとも第１のＳｉＢＮを含み、低誘電率キャッピング層２１７は、第２のＳｉＢＮを含むものの、第２のＳｉＢＮは、第１のＳｉＢＮよりさらに大きいボロン濃度を有することができる。
前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有する者にとって明らかであろう。
２０１ 基板
２０２ 素子分離層
２０３ 活性領域
２０４ ゲートトレンチ
２０５ ゲート絶縁層
２０６ 埋め込みワードライン
２０７ ゲートキャッピング層
２０８ ハードマスク層
２０９ 第１の不純物領域
２１０ 第２の不純物領域
２１１ ビットラインコンタクトプラグ
２１２ ビットライン
２１３ ビットラインハードマスク
２１４ ビットラインスペーサ
２１５ ストレージコンタクト
２１６ ランディングパッド
２１７ 低誘電率キャッピング層
２１８ エッチング停止層
２１９ プラグ分離層
２２０ ストレージノード

Claims (20)

  1. 基板上部から互いに離間して配置されたビットライン構造物及びストレージコンタクトと、
    前記ビットライン構造物の側壁上に形成されたビットラインスペーサと、
    前記ストレージコンタクト上に形成されたランディングパッドと、
    前記ビットライン構造物と前記ランディングパッドとの間のパッド分離トレンチ内に配置されたボロン含有キャッピング層と、
    前記ボロン含有キャッピング層上のボロン含有エッチング停止層と、
    前記ボロン含有エッチング停止層を貫通して前記ランディングパッドに接続されたストレージノードを含むキャパシタと、
    を備える半導体装置。
  2. 前記ボロン含有キャッピング層とボロン含有エッチング停止層とは、ボロン窒化物－ベース物質を含む請求項１に記載の半導体装置。
  3. 前記ボロン含有キャッピング層は、第１のボロン窒化物－ベース物質を含み、前記ボロン含有エッチング停止層は、第２のボロン窒化物－ベース物質を含むものの、前記第１のボロン窒化物－ベース物質は、前記第２のボロン窒化物－ベース物質より大きいボロン濃度を有する請求項１に記載の半導体装置。
  4. 前記ボロン含有キャッピング層は、第１のＳｉＢＮを含み、前記ボロン含有エッチング停止層は、第２のＳｉＢＮを含むものの、前記第１のＳｉＢＮは、前記第２のＳｉＢＮより大きいボロン濃度を有する請求項１に記載の半導体装置
  5. 前記ビットラインスペーサは、シリコン酸化物、シリコン窒化物、低誘電率物質、またはこれらの組み合わせを含む請求項１に記載の半導体装置。
  6. 前記ビットラインスペーサは、ＳｉＣＯ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＢＮ、ＳｉＢＣＮ、またはこれらの組み合わせを含む請求項１に記載の半導体装置。
  7. 前記ビットラインスペーサは、エアーギャップ及び絶縁性スペーサの組み合わせを含む請求項１に記載の半導体装置。
  8. 前記ビットラインスペーサは、第１のＳｉＢＮを含み、前記ボロン含有キャッピング層は、第２のＳｉＢＮを含むものの、前記第２のＳｉＢＮは、前記第１のＳｉＢＮよりさらに大きいボロン濃度を有する請求項１に記載の半導体装置。
  9. セル領域と周辺回路領域とを含む基板と、
    前記セル領域の基板上部に配置された複数のストレージコンタクトと、
    前記ストレージコンタクトのそれぞれの上部に形成されたランディングパッドと、
    前記周辺回路領域の基板上部に配置された金属配線と、
    前記ランディングパッド間に配置されたボロン含有キャッピング層と、
    前記金属配線間に配置されたボロン含有スペーサ層と、
    前記ボロン含有スペーサ層上のカーボン含有スペーサ層と、
    を備える半導体装置。
  10. 前記ボロン含有キャッピング層と前記ボロン含有スペーサ層とは、同一低誘電率物質を含む請求項９に記載の半導体装置。
  11. 前記ボロン含有キャッピング層と前記ボロン含有スペーサ層とは、ＳｉＢＮを含む請求項９に記載の半導体装置。
  12. 前記カーボン含有スペーサ層は、ＳｉＣＮを含む請求項９に記載の半導体装置。
  13. 前記セル領域の基板上部で前記ストレージコンタクト及びランディングパッドに対面するビットライン構造物と、
    前記ビットライン構造物のそれぞれの側壁上に形成されたビットラインスペーサと、
    前記ボロン含有キャッピング層上のボロン含有エッチング停止層と、
    前記ボロン含有エッチング停止層を貫通して前記ランディングパッドに接続されたストレージノードを含むキャパシタと、
    をさらに備える請求項９に記載の半導体装置。
  14. 前記ボロン含有キャッピング層は、第１のＳｉＢＮを含み、前記ボロン含有エッチング停止層は、第２のＳｉＢＮを含むものの、前記第１のＳｉＢＮは、前記第２のＳｉＢＮより大きいボロン濃度を有する請求項１３に記載の半導体装置。
  15. 前記ビットラインスペーサは、エアーギャップ及び絶縁性スペーサの組み合わせを含む請求項１３に記載の半導体装置。
  16. 前記ビットラインスペーサは、第１のＳｉＢＮを含み、前記ボロン含有キャッピング層は、第２のＳｉＢＮを含むものの、前記第２のＳｉＢＮは、前記第１のＳｉＢＮよりさらに大きいボロン濃度を有する請求項１３に記載の半導体装置。
  17. 前記ビットラインスペーサは、第１のＳｉＢＮを含み、前記ボロン含有キャッピング層は、第２のＳｉＢＮを含み、前記ボロン含有エッチング停止層は、第３のＳｉＢＮを含むものの、前記第２のＳｉＢＮは、前記第１のＳｉＢＮ及び第３のＳｉＢＮよりさらに大きいボロン濃度を有し、前記第１のＳｉＢＮは、前記第３のＳｉＢＮよりさらに大きいボロン濃度を有する請求項１３に記載の半導体装置。
  18. セル領域と周辺回路領域とを含む基板の前記セル領域の基板上部に複数のストレージコンタクトを形成するステップと、
    前記ストレージコンタクトのそれぞれの上部にランディングパッドを形成するステップと、
    前記周辺回路領域の基板上部に金属配線を形成するステップと、
    前記ランディングパッド間にボロン含有キャッピング層を形成するステップと、
    前記金属配線間にボロン含有スペーサ層を形成するステップと、
    前記ボロン含有スペーサ層上にカーボン含有スペーサ層を形成するステップと、
    を含む半導体装置の製造方法。
  19. 前記ボロン含有キャッピング層及びボロン含有スペーサ層は、カーボン－フリー物質を含む請求項１８に記載の半導体装置の製造方法。
  20. 前記ボロン含有キャッピング層及びボロン含有スペーサ層は、ＳｉＢＮを含み、前記カーボン含有スペーサ層は、ＳｉＣＮを含む請求項１８に記載の半導体装置の製造方法。
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