CN106206584A - 存储元件及其制造方法 - Google Patents

Abstract

本发明提供一种存储元件及其制造方法，存储元件包括：多条位线、多个电容器、多个接触插塞以及多个半导体层。所述位线位于衬底上。所述电容器位于所述位线之间的所述衬底上。所述接触插塞位于所述电容器与所述衬底之间。所述半导体层位于所述接触插塞与所述衬底之间。从而可降低存储节点接触窗与有源区之间的电阻值，以提高存储元件的操作速度。

Description

存储元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种存储元件及其制造方法。

背景技术

一般而言，存储元件中常利用掺杂多晶硅(Doped Poly)填入存储节点接触窗(Storage Node Contact)中，以电性连接存储电容(Storage Capacitor)与有源区(Active Area，AA)。但随着科技日新月异，提高存储元件的积集度且缩小关键尺寸已然逐渐成为一种趋势。因此，在存储元件的积集度提高与关键尺寸缩小的情况下，存储元件中的接触窗尺寸也逐渐缩小，其导致存储元件中的存储节点接触窗与有源区之间的接触电阻增加，产生较慢的电阻-电容延迟(RC Delay)，进而影响所述存储元件的操作速度。因此，如何降低存储节点接触窗与有源区之间的电阻值，以提高存储元件的操作速度将变成相当重要的一门课题。

发明内容

本发明提供一种存储元件及其制造方法，其可降低存储节点接触窗与有源区之间的电阻值，以提高存储元件的操作速度。

本发明提供一种存储元件包括：多条位线、多个电容器、多个接触插塞以及多个半导体层。所述位线位于衬底上。所述电容器位于所述位线之间的所述衬底上。所述接触插塞位于所述电容器与所述衬底之间。所述半导体层位于所述接触插塞与所述衬底之间。所述半导体层的材料包括硅锗(SiGe)、碳化硅(SiC)或其组合。

在本发明的一实施例中，所述半导体层的厚度为5nm至30nm。

在本发明的一实施例中，所述接触插塞的材料包括钨(W)。

在本发明的一实施例中，还包括多个阻障层位于所述接触插塞与所述半导体层之间。所述阻障层的材料包括钛(Ti)、氮化钛(TiN)或其组合。

在本发明的一实施例中，还包括多个隔离结构，位于所述位线下方的所述衬底中。

本发明提供一种存储元件的制造方法，其步骤如下。在衬底上形成多条位线。进行选择性外延生长工艺，以在所述位线之间的所述衬底上形成多个半导体层，其中所述半导体层的材料包括硅锗、碳化硅或其组合。所述位线之间的所述半导体层上形成多个接触插塞。在所述接触插塞上形成多个电容器。

本发明提供另一种存储元件的制造方法，其步骤如下。在衬底上形成多条位线。在所述衬底上共形形成半导体层。所述半导体层覆盖所述位线的表面，其中所述半导体层的材料包括硅锗、碳化硅或其组合。进行回蚀刻工艺，移除部分所述半导体层，以暴露所述位线的顶面。所述位线之间的所述半导体层上形成多个接触插塞。在所述接触插塞上形成多个电容器。

在本发明的一实施例中，所述半导体层的厚度为5nm至30nm。

在本发明的一实施例中，所述接触插塞的材料包括钨。

在本发明的一实施例中，在形成所述接触插塞之前，还包括在所述半导体层上形成多个阻障层，其中所述阻障层的材料包括钛、氮化钛或其组合。

基于上述，本发明利用选择性外延生长工艺，在位线之间的衬底上形成多个半导体层，或是在位线之间的衬底上共形形成半导体层。所述半导体层的材料可例如是可例如是低电阻值的硅锗、碳化硅或其组合。相较于现有技术中的掺杂多晶硅，本发明的半导体层可降低存储节点接触窗与有源区之间的电阻值，产生较快的电阻-电容延迟，进而提升所述存储元件的操作速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1F为本发明的第一实施例的存储元件的制造流程的剖面示意图；

图2A至图2G为本发明的第二实施例的存储元件的制造流程的剖面示意图。

附图标记说明：

10：开口；

100：衬底；

101：隔离结构；

102：位线；

104：栅介电层；

106：导体层；

108、120：阻障层；

110：导体层；

112：顶盖层；

114、128：介电层；

116：间隙壁；

118：半导体层；

118a：半导体结构；

122：接触插塞；

124：电容器；

124a：下电极；

124b：介电层；

124c：上电极；

126：保护层。

具体实施方式

图1A至图1F为本发明的第一实施例的存储元件的制造流程的剖面示意图。

请参照图1A，本发明的第一实施例提供一种存储元件的制造方法，其步骤如下。首先，提供衬底100(可例如是有源区)。在本实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(SOI)。

接着，在衬底100上形成多条位线102，相邻位线102之间具有开口10。详细地说，位线102由栅介电层104、导体层106、阻障层108、导体层110、顶盖层112以及介电层114依序堆叠而成。在本实施例中，栅介电层104的材料可例如是氧化硅，其形成方法可例如是化学气相沉积法、热氧化法等。导体层106的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可例如是化学气相沉积法。阻障层108的材料可例如是钛(Ti)、氮化钛(TiN)或其组合，其形成方法可例如是化学气相沉积法。导体层110的材料可例如是钨(W)，其形成方法可例如是物理气相沉积法。顶盖层112的材料可例如是氮化硅，其形成方法可例如是化学气相沉积法。介电层114的材料可例如是氧化硅，其形成方法可例如是化学气相沉积法、热氧化法等。位线102的两侧具有间隙壁116。间隙壁116的材料可例如是氧化硅、氮化硅或其组合，其形成方法为本领域技术人员所公知，在此便不再详述。

此外，本实施例还包括在位线102下方的衬底100中形成隔离结构101。所述隔离结构101的材料可例如是掺杂或未掺杂的氧化硅、高密度电浆氧化物、氮氧化硅、旋涂式氧化硅、低介电常数介电材料或其组合。隔离结构101可例如是浅沟渠隔离结构。

请参照图1B，进行选择性外延生长(SEG)工艺，以在开口10中形成半导体层118。详细地说，由于选择性外延生长工艺仅会在被暴露的衬底100的表面上进行，因此，半导体层118仅位于位线102之间的衬底100上。在本实施例中，半导体层118的材料可例如是硅锗(SiGe)、碳化硅(SiC)或其组合。半导体层118的厚度可介于5nm至30nm之间。以硅锗为例，由于硅锗的电阻值小于掺杂多晶硅的电阻值，因此，本实施例将具有硅锗的半导体层118填入开口10中，其可降低后续接触插塞122与衬底100(可例如是有源区)之间的电阻值，产生较快的电阻-电容延迟，进而提升所述存储元件的操作速度。在另一实施例中，在形成半导体层118之前，也可在衬底100上形成掺杂多晶硅层(未示出)，使得所述掺杂多晶硅层位于衬底100与后续形成的半导体层118之间。

请参照图1B与图1C，在开口10中共形地形成阻障层120，阻障层120覆盖半导体层118的表面。在本实施例中，阻障层120的材料可例如是钛(Ti)、氮化钛(TiN)或其组合，其厚度可介于5nm至30nm之间，其形成方法可例如是物理气相沉积法。

接着，请参照图1C与图1D，在开口10中形成接触插塞122。详细来说，在衬底100上形成导体材料层(未示出)，导体材料层填入开口10中。导体材料层的材料可包括金属，所述金属可例如是钨，其形成方法可例如是物理气相沉积法。之后，利用化学机械研磨法(CMP)移除介电层114表面上的导体材料层，以在开口10中形成接触插塞122。在本实施例中，每一开口10中的接触插塞122以及阻障层120可视为存储节点接触窗，其可用以电性连接衬底100(可例如是有源区)、半导体层118以及后续形成的电容器124(如下图1F所示)。

请参照图1E与图1F，在接触插塞122上形成多个电容器124。详细地说，先于位线102与接触插塞122上形成保护层126。在本实施例中，保护层126的材料可例如是氧化硅、氮化硅或其组合。之后，再在保护层126上形成介电层128。介电层128可例如是氧化硅、氮化硅、硼磷硅玻璃(BPSG)等，其形成方法可例如是化学气相沉积法(如图1E所示)。接着，再在保护层126与介电层128中形成电容器124(如图1F所示)。具体来说，每一电容器124包括下电极124a、上电极124c以及介电层124b。每一介电层124b位于下电极124a与上电极124c之间。每一下电极124a与所对应的接触插塞122电性连接。在一实施例中，介电层124b可包括高介电常数材料层，其材料可例如是氧化铪(HfO)、氧化锆(ZrO)、氧化铝(AlO)、氮化铝(AlN)、氧化钛(TiO)、氧化镧(LaO)、氧化钇(YO)、氧化钆(GdO)、氧化钽(TaO)或其组合。下电极124a与上电极124c的材料可例如是氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛钨(TiW)、铝(Al)、铜(Cu)或金属硅化物。所述下电极124a、上电极124c以及介电层124b的形成方法为本领域技术人员所公知，在此便不再详述。

请参照图1F，本实施例提供一种存储元件包括：多条位线102、多个接触插塞122、多个电容器124以及多个半导体层118。位线102位于衬底100上，且位线102由栅介电层104、导体层106、阻障层108、导体层110、顶盖层112以及介电层114依序堆叠而成。接触插塞122位于相邻位线102之间的衬底100上。半导体层118位于接触插塞122与衬底100之间。所述半导体层118的材料可例如是硅锗、碳化硅或其组合。电容器124位于位线102之间的衬底100上，且接触插塞122位于电容器124与衬底100之间。在本实施例中还包括多个阻障层120位于接触插塞122与半导体层118之间。

由于本实施例的具有低电阻值的半导体层118位于接触插塞122与衬底100之间，因此，其可降低接触插塞122与衬底100(可例如是有源区)之间的电阻值，产生较快的电阻-电容延迟，进而提升所述存储元件的操作速度。此外，本实施例中的半导体层118的材料可例如是硅锗、碳化硅或其组合。硅锗或是碳化硅不仅具有较低的电阻值，其与衬底100(可例如是有源区)的材料的性质接近。因此，相较于其他金属材料而言，具有硅锗或是碳化硅的半导体层118也可降低接触插塞122与衬底100之间的漏电流。

图2A至图2G为本发明的第二实施例的存储元件的制造流程的剖面示意图。

以下的实施例中，相同或相似的元件、构件、层以相似的元件符号来表示。举例来说，图1A的位线102与图2A的位线102为相同或相似的构件。在后便不再逐一赘述。

请参照图2A，本发明的第二实施例提供另一种存储元件的制造方法，其步骤如下。由于图1A与图2A的衬底100、隔离结构101、位线102、栅介电层104、导体层106、阻障层108、导体层110、顶盖层112、介电层114以及间隙壁116的配置、材料以及形成方法相似，于此便不再赘述。

请参照图2B，在衬底100上共形形成半导体层118。半导体层118覆盖位线102的表面。详细地说，半导体层118覆盖衬底100、间隙壁116以及介电层114的表面。所述半导体层118的材料可例可例如是硅锗、碳化硅或其组合，其厚度可介于5nm至30nm之间。在本实施例中，半导体层118的形成方法可例如是在炉管(Furnace)中通入反应气体，在反应温度介于400℃至550℃之间，并且持续进行60分钟至600分钟。以硅锗为例，所述反应气体至少包括含硅气体、含锗气体或其组合。含硅气体可例如是硅甲烷、硅乙烷或二氯硅甲烷；含锗气体可例如是锗烷。

请参照图2B与图2C，进行回蚀刻工艺，移除部分半导体层118，以暴露位线102的顶面。详细地说，回蚀刻工艺暴露介电层114的表面以及部分间隙壁116的表面，其使得连续的半导体层118变成多个不连续的半导体结构118a。所述半导体结构118a位于位线102之间(亦即开口10中)的衬底100上。在本实施例中，回蚀刻工艺可例如是干式蚀刻工艺。

请参照图2C与图2D，在衬底100上共形地形成阻障层120。阻障层120覆盖介电层114、部分间隙壁116以及半导体层118的表面。在本实施例中，阻障层120的材料可例如是钛、氮化钛或其组合，其厚度可介于5nm至30nm之间，其形成方法可例如是物理气相沉积法。

接着，请参照图2D与图2E，在开口10中形成接触插塞122。详细来说，在衬底100上形成导体材料层(未示出)，导体材料层填入开口10中。导体材料层的材料可包括金属，所述金属可例如是钨，其形成方法可例如是物理气相沉积法。之后，利用化学机械研磨法(CMP)移除介电层114表面上的导体材料层以及部分阻障层120，以在开口10中形成接触插塞122。在本实施例中，每一开口10中的接触插塞122以及阻障层120可视为存储节点接触窗，其可用以电性连接衬底100(可例如是有源区)、半导体层118以及后续形成的电容器124(如下图2G所示)。

请参照图2F与图2G，在接触插塞122上形成多个电容器124。具体来说，先于位线102与接触插塞122上依序形成保护层126以及介电层128(如图2F所示)。接着，再在保护层126与介电层128中形成电容器124(如图2G所示)。每一电容器124与所对应的接触插塞122电性连接。由于图2G的保护层126、介电层128以及电容器124的结构、材料以及形成方法与所述图1F的保护层126、介电层128以及电容器124的结构、材料以及形成方法相同，于此便不再赘述。

综上所述，本发明利用选择性外延生长工艺，在位线之间的衬底上形成多个半导体层，或是在位线之间的衬底上共形形成半导体层。所述半导体层的材料可例如是低电阻值的硅锗、碳化硅或其组合。相较于现有技术中的掺杂多晶硅，本发明的半导体层可降低存储节点接触窗与有源区之间的电阻值，产生较快的电阻-电容延迟，进而提升所述存储元件的操作速度。

此外，由于具有硅锗或是碳化硅的半导体层与衬底(可例如是有源区)的材料的性质接近。因此，相较于其他金属材料而言，本发明的半导体层也可降低接触插塞与衬底之间的漏电流。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种存储元件，其特征在于，包括：

多条位线，位于衬底上；

多个电容器，位于所述位线之间的所述衬底上；

多个接触插塞，位于所述电容器与所述衬底之间；以及

多个半导体层，位于所述接触插塞与所述衬底之间，所述半导体层的材料包括硅锗、碳化硅或其组合。

2.根据权利要求1所述的存储元件，其特征在于，所述半导体层的厚度为5nm至30nm。

3.根据权利要求1所述的存储元件，其特征在于，所述接触插塞的材料包括钨。

4.根据权利要求1所述的存储元件，其特征在于，还包括多个阻障层位于所述接触插塞与所述半导体层之间，所述阻障层的材料包括钛、氮化钛或其组合。

5.根据权利要求1所述的存储元件，其特征在于，还包括多个隔离结构，位于所述位线下方的所述衬底中。

6.一种存储元件的制造方法，其特征在于，包括：

在衬底上形成多条位线；

进行选择性外延生长工艺，以在所述位线之间的所述衬底上形成多个半导体层，所述半导体层的材料包括硅锗、碳化硅或其组合；

所述位线之间的所述半导体层上形成多个接触插塞；以及

在所述接触插塞上形成多个电容器。

7.一种存储元件的制造方法，其特征在于，包括：

在衬底上形成多条位线；

在所述衬底上共形形成半导体层，所述半导体层覆盖所述位线的表面，所述半导体层的材料包括硅锗、碳化硅或其组合；

进行回蚀刻工艺，移除部分所述半导体层，以暴露所述位线的顶面；

所述位线之间的所述半导体层上形成多个接触插塞；以及

在所述接触插塞上形成多个电容器。

8.根据权利要求6或7所述的存储元件的制造方法，其特征在于，所述半导体层的厚度为5nm至30nm。

9.根据权利要求6或7所述的存储元件的制造方法，其特征在于，所述接触插塞的材料包括钨。

10.根据权利要求6或7所述的存储元件的制造方法，其特征在于，在形成所述接触插塞之前，还包括在所述半导体层上形成多个阻障层，所述阻障层的材料包括钛、氮化钛或其组合。