CN116314223A - 一种有效降低随机电报噪声的复合介质栅光敏探测器 - Google Patents
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Abstract
本发明公开了一种有效降低随机电报噪声的复合介质栅光敏探测器。该探测器包括形成在同一P型半导体衬底上方的复合介质栅MOS电容和复合介质栅MOSFET部分，二者通过衬底中设置的浅沟槽隔离区实现功能区的分离；复合介质栅MOSFET部分包括复合介质栅结构、形成于衬底上方的鳍状结构以及埋层介质层，鳍状结构位于复合介质栅结构和埋层介质层之间；鳍状结构包括垂直于衬底的源极和漏极，其中，漏极与衬底相邻，源极位于漏极上方，源极和漏极中间为鳍状衬底。本发明有效提高了晶体管的沟道宽度，进而降低了光敏探测器的时域噪声，解决了当前由于光敏探测器尺寸减小所带来的噪声增加的问题。
Description
技术领域
本发明涉及成像探测器件，尤其是红外、可见光波段至紫外波段的成像探测器件，具体涉及一种有效降低随机电报噪声的复合介质栅光敏探测器的结构。
背景技术
由于数码和视频相机、移动成像、监控和生物测定领域的需求，固态成像传感器市场一片繁荣，正经历指数式增长。为满足某些特定场景下对高分辨率图像传感器的需求，像素尺寸日益减小，像素规模目前最高已达亿级。但由于目前主流的CMOS图像传感器通常由光电二极管、源极跟随器晶体管、行选择晶体管、复位晶体管、转移晶体管等多个晶体管组成，在像素尺寸缩放过程中严重限制了感光区域的大小，导致像素满阱降低。与此同时像素内其他晶体管的尺寸也受到极大的约束，一方面，在实际制备过程中会使得掺杂的不均匀性增加，另一方面，晶体管有效沟道面积的减小，即栅氧电容减小，这些都会使得晶体管工作时沟道内单个载流子的影响作用增强，进而导致晶体管的噪声增加，尤其是随机电报噪声(Random Telegraph Noise，RTN)。
由于随机电报噪声的大小满足RTN∝Tox/(W·L)，其中Tox为晶体管的栅介质层厚度，W为晶体管栅极宽度，L为晶体管栅极长度，因此减薄晶体管栅氧的有效厚度以及增加沟道的有效面积都可以对该噪声进行降低。若选择增加沟道的有效面积的方法，则优先选择增加晶体管的沟道宽度，这样不仅可以降低噪声，而且可以提高晶体管跨导，进而增强自身的驱动能力。
发明内容
针对以上现有技术存在的缺陷，本发明提出一种有效降低随机电报噪声的复合介质栅光敏探测器。
本发明采用的技术方案如下：
一种有效降低随机电报噪声的复合介质栅光敏探测器，包括形成在同一P型半导体衬底上方的复合介质栅MOS电容和复合介质栅MOSFET部分，二者通过衬底中设置的浅沟槽隔离区实现功能区的分离；所述复合介质栅MOSFET部分包括复合介质栅结构、形成于所述衬底上方的鳍状结构以及埋层介质层，鳍状结构位于复合介质栅结构和埋层介质层之间；所述鳍状结构包括垂直于所述衬底的源极和漏极，其中，漏极与所述衬底相邻，源极位于漏极上方，所述源极和漏极中间为鳍状衬底。
进一步地，所述复合介质栅MOSFET部分的电子沟道的长度方向为垂直所述衬底水平面的方向，其电子沟道的宽度方向为平行于所述衬底水平面方向，所述电子沟道位于所述源极和漏极之间。
进一步地，所述复合介质栅结构包括隔离介质层、第一浮栅、栅介质层和第一顶层介质层，所述隔离介质层位于所述衬底上方，所述第一浮栅位于所述隔离介质层上方，所述第一顶层介质层位于所述第一浮栅上方，所述栅介质层位于所述第一浮栅与所述鳍状衬底之间。
进一步地，所述复合介质栅MOS电容从下到上依次包括底层介质层、第二浮栅、第二顶层介质层和控制栅，所述底层介质层的侧面与隔离介质层相邻，所述第二浮栅与所述第一浮栅相连，所述第二顶层介质层与所述第一顶层介质层相连，所述第一顶层介质层包围住所述控制栅的侧面。
进一步地，当多个所述光敏探测器并列形成阵列时，光敏探测器之间通过另外设置一个所述浅沟槽隔离区实现分离。
进一步地，所述漏极位于所述浅沟槽隔离区的上方。
进一步地，所述漏极延伸于所述浅沟槽隔离区内部，形成突出结构。
进一步地，所述突出结构的底部与所述浅沟槽隔离区的底部间距为5～10纳米。
进一步地，所述浅沟槽隔离区的深度为0.1～0.3um。
进一步地，当多个所述光敏探测器并列形成阵列时，光敏探测器之间通过所述浅沟槽隔离区实现分离。
本发明通过改变光敏探测器中的复合介质栅MOSFET结构，有效提高了晶体管的沟道宽度，进而降低了光敏探测器的时域噪声，解决了当前由于光敏探测器尺寸减小所带来的噪声增加的问题。同时，在相同大小的光敏探测器尺寸约束下，通过优化单一光敏探测器尺寸中浅沟槽隔离的使用数量，增大MOS电容的面积，使得改进后的结构的满阱容量得到提升。在缩小光敏探测器尺寸的过程中，本发明三维的MOSFET立体结构相较于二维平面结构，能够在保持高满阱容量的同时，有效降低随机电报噪声。
附图说明
图1为复合介质栅MOSFET部分为二维结构的代表性光敏探测器平面图；
图2为图1光敏探测器的横截面；
图3为复合介质栅MOSFET部分为三维结构的实施例1光敏探测器的平面图；
图4为图3光敏探测器的横截面；
图5为复合介质栅MOSFET部分为三维结构的实施例2光敏探测器的平面图；
图6为图5光敏探测器的横截面；
图7为光敏探测器的阵列结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方案做进一步地详细描述。
图1示意性地展示复合介质栅结构的代表性光敏探测器100，图2为所述光敏探测器在X1-X′1的截面，该截面包含两个光敏探测器结构，左右完全相同，光敏探测器的MOS电容208和MOSFET部分209形成于同一P型衬底210，二者通过衬底中设置的浅沟槽隔离区205实现功能区的分离，同时不同光敏探测器结构之间也采用另一浅沟槽隔离区实现分离，等效于单一光敏探测器在MOS电容和MOSFET排列方向包含两个浅沟槽隔离宽度。图1中P型衬底有源区以外的其他区域均为浅沟槽隔离区205，即所述浅沟槽隔离区位置和宽度Wiso的大小取决于MOS电容和MOSFET部分的P型衬底有源区的设定，至少应使得MOS电容的面积占光敏探测器面积的30％，MOS电容的面积占比越大，光敏探测器的满阱容量越大。浅沟槽隔离区205的XZ平面的截面形状可以为长方形、梯形、三角形等，本实施例中为优选的梯形结构，但并不限于此。复合介质栅的结构自下而上包括共用的底层介质层204、浮栅203、顶层介质层202和控制栅201；当多个光敏探测器排列时，在相邻探测器之间设有深沟槽隔离区207。
所述光敏探测器中的MOSFET部分为图2所示的二维平面结构时，当控制栅201所施加的电压超过所述MOSFET的阈值电压时将会形成平面电子沟道，所述的平面电子沟道仅为图1中XY平面的薄层，平面电子沟道的宽度为Te，长度为Le。随着晶体管尺寸的缩小，栅氧面积也逐渐缩小，已知随机电报噪声的大小满足RTN∝Tox/(W·L)，这就使得随机电报噪声愈加显著，为有效降低该噪声，可以选择减薄晶体管栅氧的有效厚度以及增加沟道的有效面积。若选择增加沟道的有效面积的方法，则优先选择增加晶体管的沟道宽度，这样不仅可以降低噪声，而且可以提高晶体管跨导，进而增强自身的驱动能力。但由于该探测器结构中的MOSFET部分仍为二维的平面结构，随着光敏探测器尺寸的减小，MOS电容的尺寸也逐渐减小，光敏探测器的满阱容量逐渐降低，此时该结构无法兼顾在保持高满阱容量的同时，降低随机电报噪声的需求。
如下文详细描述，本发明所述光敏探测器中的MOSFET部分为三维结构，可以通过增加沟道宽度的方法降低由于晶体管缩小所带来的RTN的影响，同时在该结构的基础上进行优化，可以实现兼顾高满阱容量的效果。下面通过具体实施例来详细描述不同的实现结构。
实施例1
图3示意性地展示所述复合介质栅结构的MOSFET部分为垂直栅极结构的代表性光敏探测器300，图4为所述光敏探测器在X1-X1 ′的截面400，该截面包含两个光敏探测器结构，左右完全相同。光敏探测器的MOS电容415和MOSFET部分416通过浅沟槽隔离区410实现功能区的分离，不同光敏探测器结构之间也采用浅沟槽隔离区实现分离。所述复合介质栅MOS电容415形成于P型衬底417上方，从下到上依次包括底层介质层413、浮栅407、顶层介质层402和控制栅401。所述的光敏探测器的MOSFET部分包括复合介质栅结构、形成于所述P型衬底417的上方的鳍状结构412以及埋层介质层404，鳍状结构412位于复合介质栅结构和埋层介质层404之间。其中，复合介质栅结构包括隔离介质层414、浮栅407、栅介质层405、顶层介质层402。其中，隔离介质层414位于P型衬底417上方，与MOS电容的底层介质层413侧面相邻紧挨，隔离介质层414用以降低浮栅结构对自身光敏探测器漏极409的影响；隔离介质层414的上方设置浮栅407，浮栅407与MOS电容共用；浮栅407的上方设置顶层介质层402，顶层介质层402与MOS电容的顶层介质层相连，并且包围住MOS电容控制栅401的侧面。鳍状结构412可以由刻蚀P型衬底形成或外延单晶硅形成或外延多晶硅形成，该结构包括垂直于衬底417的源极403和漏极409，其中，漏极409与衬底417相邻，源极403位于漏极409上方，两者的中间是P型衬底408，即MOSFET的沟道长度方向为垂直于衬底417水平面的方向，沟道的宽度方向为图3所示的Y方向，大于图1中二维平面MOSFET的沟道宽度Te。鳍状结构412的漏极409与隔离介质层414紧挨，源极403与顶层介质层402紧挨，源漏极之间的衬底408与浮栅407之间为所述栅介质层405，栅介质层405用于MOSFET部分的绝缘层。多个光敏探测器并列形成阵列时，埋层介质层404设置在MOS电容和MOSFET之间起隔离作用，用以降低MOSFET部分受到相邻光敏探测器浮栅的影响。
介质层均采用化学气相沉积工艺形成。本实施例中，底层介质层413、栅介质层405、隔离介质层414、以及埋层介质层404采用二氧化硅、氮化硅或其他高介电常数介质，顶层介质层402采用二氧化硅单层结构或二氧化硅/氮化硅双层结构或二氧化硅/氮化硅/二氧化硅或二氧化硅/氧化铝/二氧化硅三层结构，底层介质层413、栅介质层405厚度越薄降低随机电报噪声的效果越好，优选的厚度小于5纳米，隔离介质层414和埋层介质层404宽度越大，浮栅结构对MOSFET特性的影响越小，但宽度超过浅沟槽隔离区的宽度时，光敏探测器的满阱容量将小于使用二维平面结构MOSFET的复合介质栅光敏探测器，浮栅407和控制栅401采用N型掺杂的多晶硅，浅沟槽隔离区410采用二氧化硅填充。当多个光敏探测器排列时，在相邻探测器之间设有深沟槽隔离区411，深沟槽隔离区采用二氧化硅以及high-k材料填充。
当控制栅401和源极403之间的电压差超过所述MOSFET的阈值电压时将会形成垂直于衬底417水平面方向的沟道406，沟道宽度为图3中P型衬底有源区的宽度We，即光敏探测器的宽度减去浅沟槽隔离区的宽度。在相同的MOS电容的大小情况下，与图1所述平面栅极结构相比，三维结构MOSFET的电子沟道宽度有明显提高。
实施例2
本实施例在实施例1三维结构方案的基础上进行优化，在光敏探测器尺寸减小的过程中，降低随机电报噪声的同时，提高光敏探测器的满阱容量。
图5示意性地展示所述复合介质栅结构的MOSFET部分为垂直栅极结构的代表性光敏探测器500，图6为所述光敏探测器在X1-X′1的截面600，该截面包含两个光敏探测器结构，左右完全相同。光敏探测器的MOS电容615和MOSFET部分616通过浅沟槽隔离区614实现功能区的分离，不同光敏探测器结构之间也采用浅沟槽隔离区实现分离。
与实施例1的结构不同之处在于，同一个光敏探测器结构中，MOS电容和MOSFET之间采用一个浅沟槽隔离区614实现分离，不同光敏探测器结构之间也采用同一个浅沟槽隔离区实现分离，这样可以在相同的像素大小的情况下，有效增加MOS电容的面积，提高光敏探测器的满阱容量。并且本实施例中鳍状结构611的漏极609位于浅沟槽隔离区614上方并延伸于浅沟槽隔离区614内，形成突出结构，其形状可以为梯形、长方形、三角形等，本实施例中为长方形。浅沟槽隔离区614的深度一般为0.1～0.3um，漏极609底部和P型衬底617之间的介质层厚度可自由调节，优选为5～10纳米。MOSFET的沟道长度方向为垂直于衬底617水平面的方向，沟道的宽度方向为图5所示的Y方向，大于图1中二维平面MOSFET的沟道宽度Te。
复合介质栅MOS电容615形成于P型衬底617上方，从下到上依次包括底层介质层612、浮栅607、顶层介质层602和控制栅601。光敏探测器的MOSFET部分包括复合介质栅结构、形成于所述P型衬底617上方的鳍状结构611以及埋层介质层604，鳍状结构611位于复合介质栅结构和埋层介质层604之间。其中复合介质栅结构包括隔离介质层613、浮栅607、栅介质层605,、顶层介质层602。其中隔离介质层613位于P型衬底617上方，与MOS电容的底层介质层612侧面紧挨，隔离介质层613用以降低浮栅结构对自身光敏探测器漏极609的影响；隔离介质层613上方设置浮栅607，浮栅607与MOS电容并用；浮栅607的上方设置顶层介质层602，顶层介质层602与MOS电容的顶层介质层相连，并且包围住MOS电容控制栅601的侧面。鳍状结构611可以由刻蚀P型衬底形成或外延单晶硅形成或外延多晶硅形成，该结构包括垂直于衬底617的源极603和漏极609，其中，漏极609与衬底617相邻，源极603位于漏极609上方，两者的中间是P型衬底608，即MOSFET的沟道长度方向为垂直于衬底617水平面的方向，沟道的宽度方向为图3所示的Y方向，大于图1中二维平面MOSFET的沟道宽度Te。鳍状结构611的漏极609与隔离介质层613紧挨，源极603与顶层介质层602紧挨，源漏极之间的衬底608与浮栅607之间为所述栅介质层605。埋层介质层604用以降低MOSFET部分受到相邻光敏探测器浮栅的影响。
介质层均采用化学气相沉积工艺形成。本实施例中，底层介质层612、栅介质层605、隔离介质层613、以及埋层介质层604采用二氧化硅、氮化硅或其他高介电常数介质，顶层介质层602采用二氧化硅单层结构或二氧化硅/氮化硅双层结构或二氧化硅/氮化硅/二氧化硅或二氧化硅/氧化铝/二氧化硅三层结构，底层介质层612、栅介质层605厚度越薄降低随机电报噪声的效果越好，优选的厚度小于5纳米，隔离介质层613的宽度和埋层介质层604的宽度越大，浮栅结构对MOSFET特性的影响越小，但随着宽度的增加，光敏探测器的满阱容量也会略有下降，浮栅607和控制栅601采用N型掺杂的多晶硅，浅沟槽隔离区614采用二氧化硅填充。当多个光敏探测器排列时，在相邻探测器之间设有深沟槽隔离区610，深沟槽隔离区采用二氧化硅以及high-k材料填充。
当控制栅601和源极603之间的电压差超过所述MOSFET的阈值电压时将会形成Z方向的沟道606，沟道宽度为图5中P型衬底有源区的宽度We，即光敏探测器的宽度减去浅沟槽隔离区的宽度。在相同的光敏探测器的大小情况下，与图4所述三维MOSFET结构相比，在相同的沟道宽度下，通过增加MOS电容的面积，光敏探测器的满阱容量得到提高。
图7示意性地展示了上述两种实施例光敏探测器的结构形成的探测器阵列。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之中。
Claims (10)
1.一种有效降低随机电报噪声的复合介质栅光敏探测器，包括形成在同一P型半导体衬底上方的复合介质栅MOS电容和复合介质栅MOSFET部分，二者通过衬底中设置的浅沟槽隔离区实现功能区的分离；其特征在于，所述复合介质栅MOSFET部分包括复合介质栅结构、形成于所述衬底上方的鳍状结构以及埋层介质层，鳍状结构位于复合介质栅结构和埋层介质层之间；所述鳍状结构包括垂直于所述衬底的源极和漏极，其中，漏极与所述衬底相邻，源极位于漏极上方，所述源极和漏极中间为鳍状衬底。
2.根据权利要求1所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述复合介质栅MOSFET部分的电子沟道的长度方向为垂直所述衬底水平面的方向，其电子沟道的宽度方向为平行于所述衬底水平面方向，所述电子沟道位于所述源极和漏极之间。
3.根据权利要求1所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述复合介质栅结构包括隔离介质层、第一浮栅、栅介质层和第一顶层介质层，所述隔离介质层位于所述衬底上方，所述第一浮栅位于所述隔离介质层上方，所述第一顶层介质层位于所述第一浮栅上方，所述栅介质层位于所述第一浮栅与所述鳍状衬底之间。
4.根据权利要求3所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述复合介质栅MOS电容从下到上依次包括底层介质层、第二浮栅、第二顶层介质层和控制栅，所述底层介质层的侧面与隔离介质层相邻，所述第二浮栅与所述第一浮栅相连，所述第二顶层介质层与所述第一顶层介质层相连，所述第一顶层介质层包围住所述控制栅的侧面。
5.根据权利要求1至4之一所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，当多个所述光敏探测器并列形成阵列时，光敏探测器之间通过另外设置一个所述浅沟槽隔离区实现分离。
6.根据权利要求1所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述漏极位于所述浅沟槽隔离区的上方。
7.根据权利要求6所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述漏极延伸于所述浅沟槽隔离区内部，形成突出结构。
8.根据权利要求7所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述突出结构的底部与所述浅沟槽隔离区的底部间距为5～10纳米。
9.根据权利要求8所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，所述浅沟槽隔离区的深度为0.1～0.3um。
10.根据权利要求6至9之一所述的一种有效降低随机电报噪声的复合介质栅光敏探测器，其特征在于，当多个所述光敏探测器并列形成阵列时，光敏探测器之间通过所述浅沟槽隔离区实现分离。
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| CN202310130225.8A CN116314223A (zh) | 2023-02-17 | 2023-02-17 | 一种有效降低随机电报噪声的复合介质栅光敏探测器 |
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