TWI541877B - 半導體元件及形成方法 - Google Patents

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Description

半導體元件及形成方法
本發明係有關於一種半導體元件，且特別是有關於一種半導體元件及其形成方法。
半導體積體電路(IC)工業已歷經快速發展的階段。積體電路材料及設計在技術上的進步已生產出許多代的積體電路。每一代的積體電路比前代的積體電路具有更小且更複雜的電路。然而，這些進步也增加了積體電路在加工和製造上的複雜度。
在積體電路發展的進程中，功能性密度(亦即每一個晶片區域中內連接元件的數目)已經普遍增加，而幾何尺寸(亦即製程中所能創造出最小的元件或線路)則是下降。這種微縮化的過程通常可藉由增加生產效率及降低相關支出提供許多利益。
然而，因為特徵尺寸持續縮小，製程也持續變得更加難以實施。因此，形成具有越來越小的尺寸之可靠的半導體元件將是一個挑戰。
根據一實施例，本發明提供一種半導體元件，包括：一半導體基板、位於半導體基板之上的一第一閘極堆疊、 位於半導體基板之上的一第二閘極堆疊。第一閘極堆疊包括：一第一閘極介電層；一第一功函數金屬層，位於第一閘極介電層之上；一第二功函數金屬層，直接位於第一功函數金屬層上，其中第二功函數金屬層和第一功函數金屬層包括相同的金屬元素。第二閘極堆疊包括：一第二閘極介電層；一阻障層，位於第二閘極介電層之上；一第二功函數金屬層，直接位於阻障層上，其中第二功函數金屬層和阻障層不包括相同的金屬元素。其中第一閘極堆疊的第二功函數金屬層的一第一厚度大於第二閘極堆疊的第二功函數金屬層的一第二厚度。
根據另一實施例，本發明提供一種半導體元件，包括：一半導體基板、位於半導體基板之上的一第一閘極堆疊、位於半導體基板之上的一第二閘極堆疊。第一閘極堆疊包括：一第一閘極介電層；一第一功函數金屬層，位於第一閘極介電層之上；一第二功函數金屬層，直接位於第一功函數金屬層上，其中第二功函數金屬層和第一功函數金屬層包括相同的金屬元素；一第三功函數金屬層，位於第一閘極介電層和第一功函數金屬層之間。第二閘極堆疊包括：一第二閘極介電層；一第三功函數金屬層，位於第二閘極介電層之上；一第二功函數金屬層，直接位於第三功函數金屬層上，其中第二功函數金屬層和第三功函數金屬層不包括相同的金屬元素。其中第一閘極堆疊的第二功函數金屬層的一第一厚度大於第二閘極堆疊的第二功函數金屬層的一第二厚度。
又根據另一實施例，本發明提供一種半導體元件的形成方法，包括：接收一半導體基板，其具有一絕緣層形成 於其上，其中絕緣層具有一第一開口和一第二開口；形成一閘極介電層於第一開口和第二開口中；形成一第一膜層於閘極介電層上，其中第一膜層包括一阻障層或一金屬層；形成一第一功函數金屬層於第一開口中；形成一第二功函數金屬層於第一開口和第二開口中且與第一開口中的第一功函數金屬層和第二開口中的第一膜層直接接觸，其中第二功函數金屬層和第一功函數金屬層包括相同的金屬元素，第二功函數金屬層和第一膜層不包括相同的金屬元素，第二功函數金屬層具有一第一部分位於第一功函數金屬層上以及一第二部分位於第一膜層上，且第一部分比第二部分厚。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100a、100b、100c‧‧‧半導體元件
101‧‧‧半導體基板
102‧‧‧隔離結構
104、134‧‧‧閘極介電層
106‧‧‧虛設閘極
108a、108b‧‧‧開口
110a、110b‧‧‧間隔
112a、112b‧‧‧摻雜區域
120‧‧‧絕緣層
132‧‧‧界面層
140‧‧‧蓋層
150‧‧‧阻障層
160、170、210‧‧‧功函數金屬層
172‧‧‧厚的部分
174‧‧‧薄的部分
180‧‧‧閘極電極層
K1、K2、K3‧‧‧厚度
G1、G1’‧‧‧第一閘極堆疊
G2、G2’‧‧‧第二閘極堆疊
T1、T1’‧‧‧第一電晶體
T2、T2’‧‧‧第二電晶體
為了更加完整地了解實施例及其優點，下文特舉出參考，並配合所附圖式，作詳細說明如下：第1A~1H圖為根據一些實施例顯示一半導體元件形成製程的各階段剖面圖。
第2圖為根據一些實施例顯示一半導體元件的剖面圖。
第3A~3E圖為根據一些實施例顯示一半導體元件形成製程的各階段剖面圖。
本揭露實施例之製造和使用在下文詳細討論。然而，應理解的是，這些實施例可在各式各樣特定的內容下被實 現。所討論的實施例僅作為示例，而不用以限定本揭露。
應理解的是，以下的揭露內容提供許多不同的實施例或範例以實施本發明的不同特徵。以下描述構件及排列方式的特定範例以簡化本揭露。當然，這些特定的範例僅作為示例而並非用以限定本揭露。此外，以下當本揭露敘述一第一製程於一第二製程之前實施，其可能包含在上述第一製程之後馬上接著實施上述第二製程的實施例，亦可能包含了在上述第一製程與上述第二製程之間實施額外製程的實施例。為了簡化與清晰的目的，各個特徵可依不同的比例任意繪製。此外，以下當本揭露敘述第一特徵形成於一第二特徵之上或上方，其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有額外的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。
下文描述一些實施例的變化。透過各種視角和所示的實施例中，類似的參考符號用來標記類似的元件。可理解的是，可在上述方法之前、期間、及之後提供額外的操作，且在上述方法的其他實施例中，所述的一些操作可被置換或刪除。
系統單晶片(system-on-chip；SoC)元件整合了各種單晶片的功能，且系統單晶片元件具有許多具有不同閾值電壓的電晶體。在形成電晶體的製程中，離子注入製程被實施在電晶體的通道上以調整電晶體的閾值電壓。然而，在一些實施例中，因為特徵尺寸持續縮小，離子注入製程不能夠正確地調整 電晶體的閾值電壓。為了解決上述的問題，以下提供系統單晶片元件的製造方法。
第1A~1H圖為根據一些實施例顯示一半導體元件100a形成製程的各階段剖面圖。參照第1A圖，接收一半導體基板101。半導體基板101可為一半導體晶圓(像是一矽晶圓)或半導體晶圓的一部份。
在一些實施例中，半導體基板101是由一元素(elementary)半導體材料包括單晶、多晶、或非晶形(amorphous)結構的矽或鍺。在一些其他的實施例中，半導體基板101是由一化合物半導體，像是碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、合金半導體像是SiGe、或GaAsP、或前述之組合。半導體基板101也可包括多層半導體、絕緣物上半導體(semiconductor on insulator；SOI)(像是絕緣體上覆矽或絕緣體上覆鍺)、或前述之組合。
於半導體基板101中形成隔離結構102以定義半導體基板101中各種主動區域，並將相鄰的元件(例如：電晶體)彼此電性隔離。隔離結構102可由一介電材料，像是氧化矽、氮化矽、氮氧化矽、氯摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數(low-k)介電材料、其他合適的材料、或前述之組合。可利用隔離技術形成隔離結構102，像是半導體局部氧化(local oxidation of semiconductor；LOCOS)、淺溝槽隔離(shallow trench isolation；STI)、或其類似的技術。
在一些實施例中，隔離結構102的形成包括利用微影製程來圖案化半導體基板101、於半導體基板101中蝕刻一溝 槽(舉例來說，利用乾蝕刻、濕蝕刻、電漿蝕刻製程、或前述之組合)、並以介電材料填充溝槽(舉例來說，利用一化學氣相沉積製程)。在一些實施例中，經填充的溝槽可具有一多層結構，像是經氮化矽或氧化矽填充的一熱氧化襯層。然而，在一些實施例中，隔離結構102為選擇性的(optional)。
如第1A圖所示，閘極介電層104和虛設閘極(dummy gate)106形成於半導體基板101之上以定義半導體基板101中的主動區域。可接著實施閘極後(gate-last)製程或替代閘極(replacement-gate；RPG)製程以形成金屬閘極。虛設閘極106可由多晶矽組成。
閘極介電層104可作為虛設閘極介電層並在後續製程中被移除。閘極介電層104可由氧化矽所組成。然而，在一些其他實施例中，閘極介電層104並不作為虛設閘極介電層且不會在後續製程中被移除。在這些情況中，閘極介電層104可由氧化矽、氮氧化矽、高介電常數材料(high-k材料)、或前述之組合所組成。
如第1A圖所示，間隔110a和110b形成於虛設閘極106的側壁之上。間隔110a和110b可由一介電材料組成，像是氮化矽層、氮氧化矽層、或前述之組合。第1A圖所示間隔110a和110b的結構僅作為一個範例。間隔110a和110b的結構也可能具有其他的構造。舉例來說，密封層(未顯示)形成於間隔110a和110b與虛設閘極106之間。
可利用合適的製程，像是離子注入製程，形成摻雜區域112a和112b於半導體基板101中。摻雜區域112a可為一 重摻雜源極區域和一重摻雜汲極區域。摻雜區域112b可為一重摻雜源極區域和一重摻雜汲極區域。摻雜區域112a和112b可於間隔110a和110b形成之後形成。
如第1A圖所示，根據一些實施例，絕緣層120接著沉積於虛設閘極106和半導體基板101之上。絕緣層120可由任何合適的絕緣材料組成，像是氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數(low-k)材料、多孔介電材料、或前述之組合。絕緣層120可由任何合適的製程沈積，像是化學氣相沉積(CVD)製程、高密度電漿化學氣相沉積(HDPCVD)、旋塗式製程(spin-on process)、濺鍍製程、或前述之組合。
之後，如第1B圖所示，於絕緣層120上實施平坦化製程，像是化學機械研磨(CMP)或其類似的製程，直到曝露出虛設閘極106的頂表面為止。在實施平坦化製程之後，絕緣層120可具有實質上(substantially)平坦的表面以助於後續的製程步驟的進行。
接著，利用合適的製程移除虛設閘極106，像是濕蝕刻製程、乾蝕刻製程、或前述之組合。在一些實施例中，閘極介電層104也被移除。在移除虛設閘極106和閘極介電層104之後，開口108a和108b分別形成於間隔110a之間和間隔110b之間。開口108a和108b可為溝槽。
如第1C圖所示，界面層132形成於開口108a和108b 的底部之上。界面層132可由任何合適的介電材料組成，像是氧化矽、矽酸鉿、氮氧化矽、或前述之組合。在一些實施例中，界面層132是由熱氧化製程所形成。在一些其他實施例中，界面層132是由化學氣相沉積(CVD)或任何其他合適的製程所形成。
此後，根據一些實施例，閘極介電層134沉積於半導體基板101之上以覆蓋開口108a和108b的底部。閘極介電層134可由介電材料所組成，像是高介電常數(high-k)材料。高介電常數(high-k)材料可由氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、其它合適的高介電常數(high-k)介電材料、或前述之組合所組成。
高介電常數(high-k)材料更可由金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、氧化鋁、二氧化鉿氧化鋁(HfO2-Al2O3)合金、其他合適的材料、或前述之組合所組成。
可利用任何合適的製程沉積閘極介電層134，像是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、電鍍、其他合適的製程、或前述之組合。在一些實施例中，閘極介電層134需要進一步被退火。
之後，蓋層140可沉積於閘極介電層134之上以保護閘極介電層134不被後續製程所影響。蓋層140可由金屬碳氮化物(像是碳氮化鈦或碳氮化鉭)、或金屬氮化物(像是氮化鈦或氮化鉭)組成。蓋層140可由任何合適的製程沉積，像是化學氣 相沉積、原子層沉積、或物理氣相沉積。
此後，阻障層150可沉積於蓋層140之上。阻障層150被配置以避免後續形成的功函數金屬層的金屬擴散至閘極介電層134中。阻障層150可由金屬碳氮化物(像是碳氮化鈦或碳氮化鉭)、或金屬氮化物(像是氮化鈦或氮化鉭)組成。阻障層150可由任何合適的製程沉積，像是化學氣相沉積、原子層沉積、或物理氣相沉積。
如第1D圖所示，第一功函數金屬層160形成於阻障層150之上及開口108a和108b中。第一功函數金屬層160可由金屬碳氮化物、金屬鋁化物(像是TiAlN、TiAl、或TaAl)、金屬矽氮化物(像是TiSiN)、或金屬氮化物(像是TiN)組成。第一功函數金屬層160可由任何合適的製程沉積，像是化學氣相沉積、原子層沉積、或物理氣相沉積。在一些實施例中，第一功函數金屬層160的厚度K1範圍介於約1Å至約20Å。
此後，如第1E圖所示，第一功函數金屬層160被圖案化以移除位於開口108b中和開口108a和108b之外的一部分第一功函數金屬層160。圖案化製程包括，例如，微影製程和蝕刻製程。第一功函數金屬層160的剩餘部分位於開口108a中及開口108a之上。
之後，如第1F圖所示，第二功函數金屬層170沉積於阻障層150和第一功函數金屬層160上及開口108a和108b中。第二功函數金屬層170可由金屬碳氮化物、金屬鋁化物(像是TiAlN、TiAl、或TaAl)、金屬矽氮化物(像是TiSiN)、或金屬氮化物(像是TiN)組成。
在一些實施例中，第二功函數金屬層170和第一功函數金屬層160具有相同的金屬元素，且第二功函數金屬層170和阻障層150不具有相同的金屬元素。金屬元素包括鈦(Ti)、鋁(Al)、鉭(Ta)、或其他合適的金屬元素。在一些實施例中，第一功函數金屬層160和阻障層150是由不同的材料所組成。
可藉由原子層沉積(ALD)製程或化學氣相沉積(CVD)製程沉積第二功函數金屬層170。原子層沉積(ALD)製程或化學氣相沉積(CVD)製程中所使用的前驅物傾向於沉積在與前驅物具有相同金屬元素的膜上。因此，第一功函數金屬層160上的沉積速率大於阻障層150上的沉積速率。
因此，根據一些實施例，第二功函數金屬層170具有直接位於第一功函數金屬層160上之厚的部分172，和直接位於阻障層150上的薄的部分174。厚的部分172可與第一功函數金屬層160直接接觸，且薄的部分174可與阻障層150直接接觸。厚的部分172具有一厚度K2大於薄的部分174的厚度K3。
厚度K2和厚度K3的比例範圍介於例如約1.2至約3。在一些實施例中，厚度K2範圍介於約1.2Å至約60Å。在一些實施例中，厚度K3範圍介於約1Å至約20Å。
原子層沉積製程(或化學氣相沉積製程)的醞釀時間(incubation time)定義為施加前驅物(前驅物氣體)至反應爐中以在反應爐中的基板上沉積一膜層的時間。第二功函數金屬層170的醞釀時間範圍可介於約0.1分鐘至約3分鐘。如果第二功函數金屬層170的醞釀時間太長，則第一功函數金屬層160和阻障層150上沉積速率的差異可能縮小。因此，厚的部分172和 薄的部分174可具有相似的厚度，此並非期望的結果。
如第1G圖所示，閘極電極層180(也稱為金屬閘極電極層)接著沉積於第二功函數金屬層170之上以填充開口108a和108b。閘極電極層180可由合適的金屬材料組成，像是鋁、鎢、金、鉑、鈷、其他合適的金屬、前述之合金、或前述之組合。可利用物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、電鍍製程、其類似的製程、或前述之組合沉積閘極電極層180。
之後，如第1H圖所示，實施平坦化製程以移除位於開口108a和108b之外的閘極電極層180、第二功函數金屬層170、第一功函數金屬層160、阻障層150、蓋層140、和閘極介電層134。平坦化製程包括化學機械研磨(CMP)製程或其類似的製程。在此步驟中，半導體元件100a大致上(substantially)形成。
在開口108a中，閘極電極層180、第二功函數金屬層170的厚的部分172、第一功函數金屬層160、阻障層150、蓋層140、閘極介電層134、和界面層132一起形成第一閘極堆疊G1(亦即，金屬閘極堆疊)。第一閘極堆疊G1被絕緣層120圍繞。剩餘在開口108a中的閘極電極層180可作為第一閘極堆疊G1的第一金屬閘極電極。第一閘極堆疊G1和摻雜區域112a一起形成第一電晶體T1。
在開口108b中，閘極電極層180、第二功函數金屬層170的薄的部分174、阻障層150、蓋層140、閘極介電層134、和界面層132一起形成第二閘極堆疊G2(亦即，金屬閘極堆疊)。 第二閘極堆疊G2被絕緣層120圍繞。剩餘在開口108b中的閘極電極層180可作為第二閘極堆疊G2的第二金屬閘極電極。第二閘極堆疊G2和摻雜區域112b一起形成第二電晶體T2。
根據以上描述，可知厚的部分172的厚度K2大於薄的部分174的厚度K3。因此，第一電晶體T1的總功函數金屬層厚度(亦即，K1+K2)大於第二電晶體T2的總功函數金屬層厚度(亦即，K3)。
第一和第二功函數金屬層160和170被配置以調整第一和第二電晶體T1和T2的閾值電壓(threshold voltage)。因此，具有較大總功函數金屬層厚度的第一電晶體T1比第二電晶體T2具有較低的閾值電壓。第一電晶體T1可具有超低閾值電壓(ultra-low threshold voltage；ULVT)，且第二電晶體T2可具有標準閾值電壓(SVT)。
第二功函數金屬層170在第一和第二電晶體T1和T2中具有不同的厚度(亦即，K2和K3，且K2>K3)。因此，第一電晶體T1中的第一功函數金屬層160可具有小的厚度K1，其仍可達到第一電晶體T1的閾值電壓低於第二電晶體T2的閾值電壓。
因此，移除部分的第一功函數金屬層160(如第1E圖所示)的蝕刻時間可為短的。因此，可避免因為長蝕刻時間對阻障層150(或蓋層140)造成傷害的問題並避免第二電晶體T2的閘極洩漏電流增加。從而，改良了半導體元件100a的產率和可靠度。
第一電晶體T1的總功函數金屬層厚度(亦即，厚度 K1和K2的總和)和第二電晶體T2的總功函數金屬層厚度(亦即，厚度K3)之間的差異可根據需要而調整。調整方法包括調整第一功函數金屬層160的厚度K1、阻障層150及第一和第二功函數金屬層160和170的材料、和第二功函數金屬層170的醞釀時間。
第2圖為根據一些實施例顯示半導體元件100b的剖面圖。在一些其他實施例中，如第2圖所示，半導體元件100b更包括其他功函數金屬層210，位於第二功函數金屬層170和閘極電極層180之間。
功函數金屬層210可由金屬碳氮化物、金屬鋁化物(像是TiAlN、TiAl、或TaAl)、金屬矽氮化物(像是TiSiN)、或金屬氮化物(像是TiN)組成。功函數金屬層210可由任何合適的製程沉積，像是化學氣相沉積、原子層沉積、或物理氣相沉積。
又在其他實施例中，半導體元件100b更包括許多功函數金屬層(未顯示)，位於第二功函數金屬層170和閘極電極層180之間。
第3A~3E圖為根據一些實施例顯示形成半導體元件100c各製程階段的剖面圖。在第1C圖的步驟之後，如第3A圖所示，第三功函數金屬層310沉積於阻障層150之上及開口108a和108b中。第三功函數金屬層310可由金屬碳氮化物、金屬鋁化物(像是TiAlN、TiAl、或TaAl)、金屬矽氮化物(像是TiSiN)、或金屬氮化物(像是TiN)組成。第三功函數金屬層310可由任何合適的製程沉積，像是化學氣相沉積、原子層沉積、或物理氣相沉積。
此後，第一功函數金屬層160形成於第三功函數金屬層310之上及開口108a和108b中。第一功函數金屬層160可由金屬碳氮化物、金屬鋁化物(像是TiAlN、TiAl、或TaAl)、金屬矽氮化物(像是TiSiN)、或金屬氮化物(像是TiN)組成。在一些實施例中，第一功函數金屬層160的厚度K1範圍介於約1Å至約20Å。
此後，如第3B圖所示，第一功函數金屬層160被圖案化以移除位於開口108b中和開口108a和108b之外的一部分第一功函數金屬層160。圖案化製程包括例如：微影製程和蝕刻製程。第一功函數金屬層160的剩餘部分位於開口108a中及開口108a之上。
之後，如第3C圖所示，第二功函數金屬層170沉積於第三功函數金屬層310和第一功函數金屬層160之上及開口108a和108b中。第二功函數金屬層170可由金屬碳氮化物、金屬鋁化物(像是TiAlN、TiAl、或TaAl)、金屬矽氮化物(像是TiSiN)、或金屬氮化物(像是TiN)組成。
在一些實施例中，第二功函數金屬層170和第一功函數金屬層160具有相同的金屬元素，且第二功函數金屬層170和第三功函數金屬層310不具有相同的金屬元素。金屬元素包括例如：鈦(Ti)、鋁(Al)、或鉭(Ta)。在一些實施例中，第一功函數金屬層160和第三功函數金屬層310是由不同的材料所組成。
可藉由原子層沉積(ALD)製程或化學氣相沉積(CVD)製程沉積第二功函數金屬層170。第二功函數金屬層170 的醞釀時間範圍可介於約0.1至約3分鐘。原子層沉積(ALD)製程或化學氣相沉積(CVD)製程中所使用的前驅物傾向於沉積在與前驅物具有相同金屬元素的膜上。因此，第一功函數金屬層160上的沉積速率大於第三功函數金屬層310上的沉積速率。
因此，根據一些實施例，第二功函數金屬層170具有直接位於第一功函數金屬層160上之厚的部分172，和直接位於第三功函數金屬層310上的薄的部分174。厚的部分172可與第一功函數金屬層160直接接觸，且薄的部分174可與第三功函數金屬層310直接接觸。厚的部分172具有一厚度K2大於薄的部分174的厚度K3。
厚度K2和厚度K3的比例範圍介於例如：約1.2至約3。在一些實施例中，厚度K2範圍介於約1.2Å至約60Å。在一些實施例中，厚度K3範圍介於約1Å至約20Å。
如第3D圖所示，閘極電極層180(也稱為金屬閘極電極層)接著沉積於第二功函數金屬層170之上以填充開口108a和108b。
之後，如第3E圖所示，實施平坦化製程以移除位於開口108a和108b之外的閘極電極層180、第二功函數金屬層170、第一功函數金屬層160、第三功函數金屬層310、阻障層150、蓋層140、和閘極介電層134。在此步驟中，半導體元件100c大致上(substantially)形成。
在開口108a中，閘極電極層180、第二功函數金屬層170的厚的部分172、第一功函數金屬層160、第三功函數金屬層310、阻障層150、蓋層140、閘極介電層134、和界面層132 一起形成第一閘極堆疊G1’(亦即，金屬閘極堆疊)。根據一些實施例，第一閘極堆疊G1’的第三功函數金屬層310沉積於阻障層150和第一功函數金屬層160之間。第一閘極堆疊G1’被絕緣層120圍繞。剩餘在開口108a中的閘極電極層180可作為第一閘極堆疊G1’的第一金屬閘極電極。第一閘極堆疊G1’和摻雜區域112a一起形成第一電晶體T1’。
在開口108b中，閘極電極層180、第二功函數金屬層170的薄的部分174、第三功函數金屬層310、阻障層150、蓋層140、閘極介電層134、和界面層132一起形成第二閘極堆疊G2’(亦即，金屬閘極堆疊)。第二閘極堆疊G2’被絕緣層120圍繞。剩餘在開口108b中的閘極電極層180可作為第二閘極堆疊G2’的第二金屬閘極電極。第二閘極堆疊G2’和摻雜區域112b一起形成第二電晶體T2’。
第一和第二電晶體T1’和T2’之間的總功函數金屬層厚度差異(亦即，K1+K2-K3)可根據需要而調整。調整方法包括調整第一功函數金屬層160的厚度K1、第三功函數金屬層310及第一和第二功函數金屬層160和170的材料、和第二功函數金屬層170的醞釀時間。
第二功函數金屬層170在第一和第二電晶體T1’和T2’中具有不同的厚度(亦即，K2和K3，且K2>K3)。因此，第一電晶體T1’中的第一功函數金屬層160可具有小的厚度K1，其仍可達到第一電晶體T1’的閾值電壓低於第二電晶體T2’的閾值電壓。
因此，移除部分的第一功函數金屬層160(如第3B 圖所示)的蝕刻時間可為短的。因此，可避免因為長蝕刻時間對第三功函數金屬層310(及/或阻障層150)造成傷害的問題。從而，改良了半導體元件100c的產率。
此外，根據一些實施例，第三功函數金屬層310是用來調整第一電晶體T1’和第二電晶體T2’的閾值電壓。可藉由調整第一功函數金屬層160、第二功函數金屬層170的厚的部分172、和第三功函數金屬層310來調整第一電晶體T1’的閾值電壓。可藉由調整第二功函數金屬層170的薄的部分174和第三功函數金屬層310來調整第二電晶體T2’的閾值電壓。因此，第三功函數金屬層310可提高第一電晶體T1’和第二電晶體T2’的閾值電壓的調整彈性，其有助於第一電晶體T1’和第二電晶體T2’具有期望的閾值電壓。
上述用以形成半導體元件的機制之實施例包括形成位於不同的閘極堆疊中且具有不同厚度的第二功函數金屬層，進而形成具有不同閾值電壓的第一和第二電晶體。因此，可降低用來調整第一電晶體閾值電壓的第一金屬功函數金屬層的厚度，也可降低用來圖案化第一金屬功函數金屬層的蝕刻時間。因此，避免因為長蝕刻時間而對第一功函數金屬層之下的膜層所造成的傷害，並改良了半導體元件的產率和可靠度。
根據一些實施例，提供一種半導體元件。半導體元件包括一半導體基板和位於半導體基板之上的一第一閘極堆疊。第一閘極堆疊包括：一第一閘極介電層、位於第一閘極介電層之上的一第一功函數金屬層、以及直接位於第一功函數金屬層上的一第二功函數金屬層。第二功函數金屬層和第一功 函數金屬層具有相同的金屬元素。半導體元件也包括位於半導體基板之上的一第二閘極堆疊。第二閘極堆疊包括：一閘極介電層、位於閘極介電層之上的一阻障層、以及直接位於阻障層上的一第二功函數金屬層。第二功函數金屬層和阻障層不具有相同的金屬元素。第一閘極堆疊的第二功函數金屬層的一第一厚度大於第二閘極堆疊的第二功函數金屬層的一第二厚度。
根據一些實施例，提供一種半導體元件。半導體元件包括一半導體基板和位於半導體基板之上的一第一閘極堆疊。第一閘極堆疊包括：一第一閘極介電層、位於第一閘極介電層之上的一第一功函數金屬層、直接位於第一功函數金屬層上的一第二功函數金屬層、以及一第三功函數金屬層。第三功函數金屬層位於閘極介電層和第一功函數金屬層之間。第二功函數金屬層和第一功函數金屬層具有相同的金屬元素。半導體元件也包括位於半導體基板之上的一第二閘極堆疊。第二閘極堆疊包括：一閘極介電層、位於閘極介電層之上的一第三功函數金屬層、以及直接位於第三功函數金屬層上的一第二功函數金屬層。第二功函數金屬層和第三功函數金屬層不具有相同的金屬元素。第一閘極堆疊的第二功函數金屬層的一第一厚度大於第二閘極堆疊的第二功函數金屬層的一第二厚度。
根據一些實施例，提供一種半導體元件的形成方法。此方法包括接收一半導體基板，具有一絕緣層形成於其上。絕緣層具有一第一開口和一第二開口。此方法包括形成一閘極介電層於第一開口和第二開口中。此方法包括形成一第一膜層於閘極介電層上。前述第一膜層包括一阻障層或一功函數金屬 層。此方法包括形成一第一功函數金屬層於第一開口中。此方法包括形成一第二功函數金屬層於第一開口和第二開口中且與第一開口中的第一功函數金屬層和第二開口中的第一膜層直接接觸。第二功函數金屬層和第一功函數金屬層具有相同的金屬元素。第二功函數金屬層和第一膜層不具有相同的金屬元素。第二功函數金屬層具有一厚的部分位於第一功函數金屬層上以及一薄的部分位於第一膜層上。此方法包括形成一閘極電極層於第二功函數金屬層之上。
雖然已詳述許多實施例及其優點，應了解的是，在不背離後附之申請專利範圍所界定實施例之精神與範圍之前提下，可進行各種改變、置換或修改。此外，本發明之範圍並非用以限制為說明書中所述之加工、機械、製造、物質組合物、手段、方法、及步驟的特定實施例。如本技術領域中具有通常知識者可由本揭露清楚理解的，根據本揭露，可利用現存或即將發展的加工、機械、製造、物質組合物、手段、方法、或步驟以實現與此述相應實施例大致相同的功能或達到與此述相應實施例大致相同的結果。因此，後附之申請專利範圍係用以包括在其範圍內的加工、機械、製造、物質組合物、手段、方法、或步驟。此外，每一項申請專利範圍構成一個獨立的實施例，並且各種申請專利範圍和實施例的組合也落在本揭露的範圍內。
100b‧‧‧半導體元件
101‧‧‧半導體基板
102‧‧‧隔離結構
108a、108b‧‧‧開口
110a、110b‧‧‧間隔
112a、112b‧‧‧摻雜區域
120‧‧‧絕緣層
132‧‧‧界面層
134‧‧‧閘極介電層
140‧‧‧蓋層
150‧‧‧阻障層
160、170、210‧‧‧功函數金屬層
172‧‧‧厚的部分
174‧‧‧薄的部分
180‧‧‧閘極電極層
K1、K2、K3‧‧‧厚度

Claims (10)

  1. 一種半導體元件，包括：一半導體基板；一第一閘極堆疊，位於該半導體基板之上，且包括：一第一閘極介電層；一第一功函數金屬層，位於該第一閘極介電層之上；一第二功函數金屬層，直接位於該第一功函數金屬層上，其中該第二功函數金屬層和該第一功函數金屬層包括相同的金屬元素；一第二閘極堆疊，位於該半導體基板之上，且包括：一第二閘極介電層；一阻障層，位於該第二閘極介電層之上；一第二功函數金屬層，直接位於該阻障層上，其中該第二功函數金屬層和該阻障層不包括相同的金屬元素；其中該第一閘極堆疊的該第二功函數金屬層的一第一厚度大於該第二閘極堆疊的該第二功函數金屬層的一第二厚度；其中介於一第一閘極堆疊之閘極電極層與該第一閘極堆疊之第二功函數金屬層之間，以及介於一第二閘極堆疊之閘極電極層與該第二閘極堆疊之第二功函數金屬層之間，具有相同層數之功函數金屬層，且該層數等於或大於0。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一厚度和該第二厚度的比例範圍介於1.2至3。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一厚度 範圍介於1.2Å至60Å。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第二功函數金屬層和該第一功函數金屬層都包括鈦、鋁、或鉭。
  5. 如申請專利範圍第1項所述之半導體元件，其中一第一源極區域和一第一汲極區域位於該半導體基板中且相鄰該第一閘極堆疊，一第二源極區域和一第二汲極區域位於該半導體基板中且相鄰該第二閘極堆疊，該第一閘極堆疊、該第一源極區域、和該第一汲極區域一起形成一第一電晶體，且該第二閘極堆疊、該第二源極區域、和該第二汲極區域一起形成一第二電晶體，該第二電晶體具有一閾值電壓(threshold voltage)大於該第一電晶體之閾值電壓。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極堆疊更包括一阻障層，位於該第一閘極介電層和該第一功函數金屬層之間。
  7. 一種半導體元件的形成方法，包括：接收一半導體基板，其具有一絕緣層形成於其上，其中該絕緣層具有一第一開口和一第二開口；形成一閘極介電層於該第一開口和該第二開口中；形成一第一膜層於該閘極介電層上，其中該第一膜層包括一阻障層或一金屬層；形成一第一功函數金屬層於該第一開口中；形成一第二功函數金屬層於該第一開口和該第二開口中且與該第一開口中的該第一功函數金屬層和該第二開口中的該第一膜層直接接觸，其中該第二功函數金屬層和該第一 功函數金屬層包括相同的金屬元素，該第二功函數金屬層和該第一膜層不包括相同的金屬元素，該第二功函數金屬層具有一第一部分位於該第一功函數金屬層上以及一第二部分位於該第一膜層上，且該第一部分比該第二部分厚。
  8. 如申請專利範圍第7項所述之半導體元件的形成方法，更包括：形成一閘極電極層於該第二功函數金屬層之上。
  9. 如申請專利範圍第7項所述之半導體元件的形成方法，其中該形成該第二功函數金屬層包括一原子層沉積製程或一化學氣相沉積製程，其中用以形成該第二功函數金屬層之該原子層沉積製程或該化學氣相沉積製程的一醞釀時間(incubation time)的範圍介於約0.1分鐘至約3分鐘。
  10. 如申請專利範圍第9項所述之半導體元件的形成方法，其中位於該第一功函數金屬層上之該第二功函數金屬層之一沉積速度大於位於該第一膜層上之該第二功函數金屬層之一沉積速度。
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