CN104835726A - 一种制作半导体器件的方法 - Google Patents
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Abstract
本发明提供一种制作半导体器件的方法，根据本发明的制造工艺采用硅化工艺提高了金属栅极间隙填充的能力。在金属栅极形成之后，多晶硅层填充到金属栅极沟槽中，再在多晶硅上沉积形成镍或者钴金属层，执行热处理工艺（退火）以使多晶硅转换成金属硅化物，接着实施平坦化工艺。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种在后金属栅极技术（metal gate last process）中形成电极的方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。目前为了满足半导体技术的发展，在形成有不同厚度的wetting layer（金属层）的结构（该结构顶部侧壁的间距约为10nm）中填充形成铝金属层来代替现有技术中的金属栅极。
然而对于更先进的技术节点以及满足下一代集成电路的制造要求，在间隙填充(gap fill)之前顶部侧壁的距离的关键尺寸（criticaldimension，CD）缩小或者采用PVD工艺填充时在沟槽中形成突悬（overhang），这将影响后续的间隙填充工艺。
在现有技术中，在金属层的顶部填充金属薄膜以形成新的器件结构，该结构用于代替目前的金属栅极，在该结构中填充的金属薄膜优选金属铝。为了进一步提高金属铝间隙填充的能力或者在回流之后的填充，需要在填充金属铝之前形成钛或者钴wetting layer（金属层），但是，wetting layer很容易产生突悬，这将增加在沟槽中填充金属电极薄膜的难度和引起空洞（void）的产生。
因此，需要提出一种新的半导体器件的制作方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上形成虚拟栅极，其中所述虚拟栅极包括虚拟栅极材料层、覆盖层和高K介电层；在所述半导体衬底上形成层间介电层，所述层间介电层的顶部和所述虚拟栅极的顶部齐平；去除所述虚拟栅极材料层，以露出所述覆盖层；在所述半导体衬底上依次形成功函数金属层、阻挡层、多晶硅层和金属层；执行热处理工艺，以使所述多晶硅层和所述金属层反应形成金属硅化物层；执行平坦化工艺，以露出所述层间介电层。
优选地，采用CVD工艺或者熔炉工艺形成所述多晶硅层。
优选地，所述金属层的材料为镍、钴或者铂中的一种或者几种。
优选地，所述热处理工艺的反应温度为300℃至600℃，所述热处理工艺的反应时间为10s至3600s，在通入氮气或者氩气的条件下执行所述热处理工艺。
优选地，所述功函数金属层为N型功函数金属层或者P型功函数金属层。
优选地，采用ALD工艺或者PVD工艺形成所述P型功函数金属层，所述P型功函数金属层的厚度为10埃至200埃，所述P型功函数金属层为TiN层、TaN层或者TaN和TiN组成的金属层。
优选地，采用ALD工艺或者PVD工艺形成所述N型功函数金属层，所述N型功函数金属层的厚度为10埃至200埃，所述N型功函数金属层为TiAl层、Ti和Al组成的金属层或者Al和TiN组成的金属层。
优选地，采用ALD工艺或者PVD工艺形成所述阻挡层，所述阻挡层的材料为TaN或者TiN，所述阻挡层的厚度为20埃至80埃。
综上所述，根据本发明的制造工艺采用硅化工艺提高了金属栅极间隙填充的能力。在金属栅极形成之后，多晶硅层填充到金属栅极沟槽中，再在多晶硅上沉积形成镍或者钴金属层，执行热处理工艺（退火）以使多晶硅转换成金属硅化物，接着实施平坦化工艺。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：
图1A-图1H为根据本发明一个方面的实施例制作金属栅极结构的方法的相关步骤的示意性剖面图；
图2为根据本发明一个方面的实施例制作金属栅极结构的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图1A-图1H来描述本发明提出的形成金属栅极结构的方法的详细步骤。
首先，如图1A所示，提供半导体衬底100，半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。半导体衬底100还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。
在本发明一具体实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构，本实施例中，所述隔离结构为浅沟槽隔离(STI)结构，所述隔离结构将所述半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
半导体衬底100上包括NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区上的第一虚拟栅极结构101N，PMOS区域具有形成在均匀掺杂的沟道区上的第二虚拟栅极结构101P。所述第一虚拟栅极结构101N从下而上依次包括界面层（IL）（未示出）、高K电介质层102、覆盖层103和虚拟栅极材料层104N、以及在第一虚拟栅极结构101N的两侧形成栅极侧墙结构105。所述第二虚拟栅极结构101P从下而上依次包括界面层（未示出）、高K电介质层103、覆盖层103和虚拟栅极材料层104P、以及在第二栅极结构101P的两侧形成栅极侧墙结构105。分别在第一虚拟栅极结构101N和第二虚拟栅极结构101P的两侧的半导体衬底100中形成有源/漏极（未示出）。分别在第一虚拟栅极结构101N和第二虚拟栅极结构101P两侧的源/漏极的上表面上形成自对准金属硅化物层。自对准金属硅化物层的材料为NiSi。虚拟栅极材料层104N和虚拟栅极材料层104P材料优选多晶硅。
界面层IL的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
高K电介质层102的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
覆盖层103的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。
栅极侧墙结构105可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述侧墙结构为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、氮氧化硅层以及第二氧化硅层，然后采用刻蚀方法形成侧墙结构。
沉积层间介电层106（ILD）于半导体衬底100、第一虚拟栅极结构101N和第二虚拟栅极结构101P上。所述层间介电层106可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
沉积层间介电层106之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述第一虚拟栅极结构101N和第二虚拟栅极结构101P上。
接着，去除所述第二虚拟栅极结构101P中的虚拟栅极材料层104P露出覆盖层103以形成金属沟槽107。具体地，在本发明一实施例中，选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的虚拟栅极材料层104P和以形成金属栅极沟槽107。其中，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
在第一虚拟栅极材料层101N、层间介电层106、所述金属沟槽107的底部以及侧壁上依次形成P型功函数金属层108，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层可以包括一层金属层或者多层金属层，P型功函数金属层（PWF）的材料可以选择为但不限于TixN1-x,TaC,MoN,TaN或者其他适合的薄膜层，优选地，所述P型功函数金属层为TiN层、TaN层或者TaN和TiN组成的金属层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至200埃。在P型功函数金属层108上形成阻挡层109，阻挡层的材料可以选择为但不限于TiN、TiSiN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为20埃至80埃。
如图1B所示，在阻挡层109上沉积形成多晶硅层110，多晶硅层110填充金属沟槽107并且覆盖层间介电层106，所述多晶硅层110的形成方法可选用化学气相沉积(CVD)工艺或者熔炉（furnace）工艺。为了减小多晶硅生长温度，优选采用等离子体增强化学气相沉积(CVD)工艺形成多晶硅层110。采用熔炉工艺形成多晶硅层110的反应温度为300℃至500℃。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
在多晶硅层110上形成wetting layer（金属层）111，金属层的材料镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，在本发明一具体实施例中，在多晶硅层110表面溅镀金属层111，例如镍金属层，
如图1C所示，然后进行热处理工艺，使金属层111与多晶硅层110发生反应成金属硅化物层112，完成硅化工艺(silicidation)。
示例性地，热处理工艺包括快速升温退火(RTA)工艺，RTO（Rapid thermal oxidation，快速热氧化）工艺采用的气体可以包含氧气、氢气、氮气、氨气和氩气等。ISSG（In-Situ steam generation，原位水汽生成）是RTP（快速热处理）在氧化方面的一个应用，ISSG工艺的反应压强范围为667帕至2000帕之间。
在本发明一具体实施例中，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或氩气或惰性气体，所述热退火步骤的温度为300-600℃，所述热退火步骤时间为10s-3600s。作为进一步的优选，
在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。
如图1D所示，采用平坦化工艺去除位于层间介电层106上的P型功函数金属层108、阻挡层109和金属硅化物层112，以使层间介电层106、第一虚拟栅极材料层101N、P型功函数金属层108、阻挡层109和金属硅化物层112的顶部齐平，在PMOS区域中形成PMOS金属栅极113P。金属栅极113P从下而上依次包括界面层、高K介电层102、覆盖层103、P型功函数金属层108、阻挡层109和金属硅化物层112。
示例性地，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化（CMP）方法。化学机械抛光平坦化（CMP）方法更常用。
如图1E所示，去除所述第一虚拟栅极结构101N中的虚拟栅极材料层104N露出覆盖层103以形成金属沟槽114。具体地，在本发明一实施例中，选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层104N以形成金属栅极沟槽114。其中，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体（remote plasma）工艺或者微波（microwave）工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
如图1F所示，在所述半导体衬底100上依次形成N型功函数金属层115、阻挡层116、多晶硅层117和金属层118。具体的，在金属栅极113P、层间介电层106、所述金属沟槽114的底部以及侧壁上依次形成N型功函数金属层115，N型功函数金属层（NWF）为NMOS功函数金属可调层，N型功函数金属层可以包括一层金属层或者多层金属层，N型功函数金属层的材料可以选择为但不限于TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层，优选地，所述N型功函数金属层为TiAl层、Ti和Al组成的金属层或者Al和TiN组成的金属层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至200埃。在N型功函数金属层115上形成阻挡层116，阻挡层的材料可以选择为但不限于TiN、TiSiN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为20埃至80埃。
在阻挡层116上沉积形成多晶硅层117，多晶硅层117填充金属沟槽114并且覆盖层间介电层106，所述多晶层117的形成方法可选用化学气相沉积(CVD)工艺或者熔炉（furnace），其中，采用熔炉工艺形成多晶硅层110的反应温度为300℃至500℃。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
在多晶硅层117上形成金属层（wetting layer）118，金属层118的材料镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，在本发明一具体实施例中，在多晶硅层117表面溅镀金属层118，例如镍金属层。
如图1G所示，然后进行热处理工艺，使金属层118与多晶硅层117发生反应成金属硅化物层119，完成硅化工艺(silicidation)。
示例性地，热处理工艺包括快速升温退火(RTA)工艺，RTO（Rapid thermal oxidation，快速热氧化）工艺采用的气体可以包含氧气、氢气、氮气、氨气和氩气等。ISSG（In-Situ steam generation，原位水汽生成）是RTP（快速热处理）在氧化方面的一个应用，ISSG工艺的反应压强范围为667帕至2000帕之间。
在本发明一具体实施例中，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或氩气或惰性气体，所述热退火步骤的温度为300-600℃，所述热退火步骤时间为10s-3600s。
在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。
如图1H所示，采用平坦化工艺去除位于层间介电层106上的N型功函数金属层115、阻挡层116和金属硅化物层119，以使层间介电层106、金属栅极113P、N型功函数金属层115、阻挡层116和金属硅化物层119的顶部齐平，在NMOS区域中形成NMOS金属栅极113N。金属栅极113N从下而上依次包括界面层、高K介电层102、覆盖层103、N型功函数金属层115、阻挡层116和金属硅化物层119。
示例性地，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化（CMP）方法。化学机械抛光平坦化（CMP）方法更常用。
参照图2，其中示出了根据本发明一实施例制作金属栅极结构的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有层间介电层，在NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构，虚拟栅极结构包括虚拟栅极材料层、覆盖层和高K介电层；
在步骤202中，去除PMOS区域中的虚拟栅极材料层，在所述半导体衬底上依次形成P型功函数金属层、阻挡层、多晶硅层和金属层；
在步骤203中，执行热处理工艺，以多晶硅层和金属层发生反应形成第一金属硅化物层；
在步骤204中，执行平坦化工艺，露出所述层间介电层；
在步骤205中，去除NMOS区域中的虚拟栅极材料层，在所述半导体衬底上依次形成N型功函数金属层、阻挡层、多晶硅层和金属层；
在步骤206中，执行热处理工艺，以多晶硅层和金属层发生反应形成第二金属硅化物层；
在步骤207中，执行平坦化工艺，露出所述层间介电层。
综上所述，根据本发明的制造工艺采用硅化工艺提高了金属栅极间隙填充的能力。在金属栅极形成之后，多晶硅层填充到金属栅极沟槽中，再在多晶硅上沉积形成镍或者钴金属层，执行热处理工艺（退火）以使多晶硅转换成金属硅化物，接着实施平坦化工艺。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
Claims (8)
1.一种制作半导体器件的方法，包括：
提供半导体衬底，在所述半导体衬底上形成虚拟栅极，
其中所述虚拟栅极包括虚拟栅极材料层、覆盖层和高K介电层；
在所述半导体衬底上形成层间介电层，所述层间介电层的顶部和所述虚拟栅极的顶部齐平；
去除所述虚拟栅极材料层，以露出所述覆盖层；
在所述半导体衬底上依次形成功函数金属层、阻挡层、多晶硅层和金属层；
执行热处理工艺，以使所述多晶硅层和所述金属层反应形成金属硅化物层；
执行平坦化工艺，以露出所述层间介电层。
2.根据权利要求1所述的方法，其特征在于，采用CVD工艺或者熔炉工艺形成所述多晶硅层。
3.根据权利要求1所述的方法，其特征在于，所述金属层的材料为镍、钴或者铂中的一种或者几种。
4.根据权利要求1所述的方法，其特征在于，所述热处理工艺的反应温度为300℃至600℃，所述热处理工艺的反应时间为10s至3600s，在通入氮气或者氩气的条件下执行所述热处理工艺。
5.根据权利要求1所述的方法，其特征在于，所述功函数金属层为N型功函数金属层或者P型功函数金属层。
6.根据权利要求5所述的方法，其特征在于，采用ALD工艺或者PVD工艺形成所述P型功函数金属层，所述P型功函数金属层的厚度为10埃至200埃，所述P型功函数金属层为TiN层、TaN层或者TaN和TiN组成的金属层。
7.根据权利要求5所述的方法，其特征在于，采用ALD工艺或者PVD工艺形成所述N型功函数金属层，所述N型功函数金属层的厚度为10埃至200埃，所述N型功函数金属层为TiAl层、Ti和Al组成的金属层或者Al和TiN组成的金属层。
8.根据权利要求1所述的方法，其特征在于，采用ALD工艺或者PVD工艺形成所述阻挡层，所述阻挡层的材料为TaN或者TiN，所述阻挡层的厚度为20埃至80埃。
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