CN102931066A - 金属栅堆叠结构的制作方法 - Google Patents

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Abstract

本发明涉及一种金属栅堆叠结构的制作方法，在所述半导体衬底上形成虚设栅堆叠结构，所述虚设栅堆叠结构由底层向上依次包括高介电常数材料层、氮化钛层、氮化硅层以及多晶硅层；进行高温退火工艺后刻蚀去除所述虚设栅堆叠结构的多晶硅层和氮化硅层；在所述半导体衬底及虚设栅堆叠结构上依次覆盖功函数金属层和金属栅层。相比于现有技术，本发明在制作金属栅堆叠结构的过程中，在所述氮化钛层和多晶硅层之间形成所述氮化硅层，有效阻隔氮化钛层和多晶硅层，避免氮化钛层和多晶硅层发生反应，避免减小氮化钛层和高介电常数材料层的厚度，进而保持后续形成的金属栅堆叠结构的功函数不发生改变，提高金属栅堆叠结构的整体性能。

Description

金属栅堆叠结构的制作方法
技术领域
本发明涉及一种半导体器件结构的制作方法，尤其涉及一种金属栅堆叠结构的制作方法。
背景技术
处理器(CPU)性能的不断提高离不开其核心微架构的发展，随着制作其核心架构-芯片的集成电路制造工艺的快速发展，处理器的创新设计不断更新换代。每一次集成电路制造工艺的更新换代都给新一轮处理器高速发展铺平了大道。随着半导体工艺生产过程中晶体管的尺寸不断缩小，晶体管元件工作需要的电压和电流不断降低，晶体管开关的速度也随之加快，随之对半导体工艺各方面要求大幅提高。
从单个晶体管的角度来看，为了延续摩尔定律，业界每两年把晶体管的尺寸缩小到原来的一半。现有技术工艺已经将晶体管以及其他种类的半导体器件组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了物理电气特性的极限。最早达到这种极限的部分就是组成半导体器件的栅极氧化层，又称栅介质层，现有的工艺通常采用二氧化硅(SiO2)作为栅极介质层的材料。同1995年晶体管中二氧化硅层相比，65纳米工艺的晶体管中的二氧化硅层已经缩小到只有前者的十分之一，达到仅有5个氧原子的厚度。作为阻隔栅极导电层和其下层(例如半导体衬底)之间的绝缘层，二氧化硅层已经不能再缩小了，否则产生的漏电流会让晶体管无法正常工作，如果提高有效工作的电压和电流，更会使芯片功耗增大到惊人的地步。
因此，业界找到了比二氧化硅具有更高的介电常数和更好的场效应特性的材料-高介电常数材料(High-K Material)，用以更好的分隔栅极和晶体管其他部分，大幅减少漏电量。同时，为了与高介电常数材料兼容，采用金属材料代替原有多晶硅作为栅导电层材料，从而形成了新的栅极结构-金属栅堆叠结构，常见的金属栅堆叠结构由底层向上依次包括高介电常数材料层、氮化钛层和金属栅层。为解决金属栅堆叠结构的金属栅层在高温退火工艺过程中功函数(WorkFunction)大幅变化、导致栅极耗尽和RC延迟等影响半导体器件性能的问题，形成了栅极最后工艺(Gate-Last Process)，即，先形成具有多晶硅层的虚设栅堆叠结构，进行源漏掺杂离子注入及高温退火工艺后，去除虚设栅堆叠结构中的多晶硅层，并沉积金属材料，形成金属栅堆叠结构(Metal Gate Stack)。
然而，上述工艺同样存在问题，据文献记载(Interface Evolution ofTiN/PolySi as Gate Material on Si/HfO2 Stack，CHIN.PHYS.LETT，Vol.25，No.6，2008，2190)，在所述高温退火工艺过程中，多晶硅层与其下方的氮化钛层发生反应，在多晶硅层与氮化钛层的界面处生成氮硅钛化合物，使氮化钛层和高介电常数材料层的厚度减少，改变金属栅堆叠结构的功函数，进而影响半导体器件的整体性能。
发明内容
本发明的目的是提供一种金属栅堆叠结构的制作方法，以避免在高温退火工艺中氮化钛层与多晶硅层发生反应，进而减小金属栅堆叠结构的功函数的改变，进而提高整体性能。
为解决上述问题，本发明提供一种金属栅堆叠结构的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成虚设栅堆叠结构，所述虚设栅堆叠结构包括依次形成于所述半导体衬底上的高介电常数材料层、氮化钛层、氮化硅层以及多晶硅层；
向所述半导体衬底进行源漏掺杂离子注入，并进行高温退火工艺；
在所述半导体衬底及虚设栅堆叠结构上覆盖层间介质层；
进行第一次化学机械研磨工艺，去除部分所述层间介质层，直至暴露出所述虚设栅堆叠结构；
刻蚀去除所述虚设栅堆叠结构中的多晶硅层和氮化硅层；
在所述半导体衬底及虚设栅堆叠结构上依次覆盖功函数金属层和金属栅层；
进行第二次化学机械研磨工艺，去除部分所述功函数金属层和金属栅层，直至暴露出所述层间介质层，以形成金属栅堆叠结构。
进一步的，在金属栅堆叠结构的制作方法中，在所述半导体衬底上形成所述虚设栅堆叠结构的步骤包括：在所述半导体衬底上依次形成高介电常数材料层薄膜、氮化钛层薄膜、氮化硅层薄膜以及多晶硅层薄膜；图形化所述多晶硅层薄膜、氮化硅层薄膜、氮化钛层薄膜以及高介电常数材料层薄膜，形成虚设栅堆叠结构。
进一步的，在形成所述虚设栅堆叠结构的步骤中，还包括，所述虚设栅堆叠结构还包括氧化层，位于所述半导体衬底和所述高介质常数材料层之间的氧化层。
较佳的，所述氧化硅层的厚度范围为3～20埃，采用热氧化法或原子层沉积法形成。
进一步的，向所述半导体衬底进行源漏掺杂离子注入之前，还包括在所述虚设栅堆叠结构的侧壁上形成栅氧化侧墙的步骤。
较佳的，在刻蚀去除所述虚设栅堆叠结构的多晶硅层和氮化硅层的步骤包括：采用干法刻蚀工艺去除所述多晶硅层采用干法刻蚀，以及采用湿法刻蚀工艺去去除所述氮化硅层的步骤采用湿法刻蚀去除。
较佳的，所述高介电常数材料层的材料为氧化铪或碳化铪，所述高介电常数材料层的厚度范围为10～50埃，采用原子层沉积法形成。
较佳的，所述氮化钛层的厚度范围为5～50埃。
较佳的，所述功函数金属层的材料为氮化钛、铝钛化合物或铝的其中的一种或几种组合，所述功函数金属层的厚度范围为20～100埃，采用原子层沉积法形成。
较佳的，所述金属栅层的材料为铝或钨，采用原子层沉积法或等离子体化学气相沉积法形成。
相比于现有技术，本发明在制作金属栅堆叠结构的过程中，在形成虚设栅堆叠结构时，在所述氮化钛层和多晶硅层之间形成所述氮化硅层，氮化硅的键能稳定，且在后续高温退火过程中不与氮化钛层以及多晶硅层发生反应，从而有效阻隔氮化钛层和多晶硅层，避免氮化钛层和多晶硅层发生反应，从而避免减小氮化钛层和高介电常数材料层的厚度，进而保持后续形成的金属栅堆叠结构的功函数不发生改变，提高金属栅堆叠结构的整体性能。
附图说明
图1为本发明一实施例中金属栅堆叠结构制作方法的简要流程示意图。
图2～图9为本发明一实施例中金属栅堆叠结构制作过程中的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
图1为本发明一实施例中金属栅堆叠结构制作方法的简要流程示意图。图2～图9为本发明一实施例中金属栅堆叠结构制作过程中的结构示意图。
如图1至图9所示，本发明一实施例中金属栅堆叠结构的制作方法包括：
步骤S01：如图3所示，提供半导体衬底200，在所述半导体衬底200上形成虚设栅堆叠结构100，所述虚设栅堆叠结构100由底层向上依次包括高介电常数材料层102、氮化钛层103、氮化硅层104以及多晶硅层105。
其中，所述半导体衬底200可以为单晶硅、多晶硅或者锗硅化合物等半导体材料，所述半导体衬底200中还形成有各种隔离元件以及各种掺杂区等用以形成半导体器件的必要结构，所述隔离元件例如是浅沟槽隔离结构(STI)，所述掺杂区例如是N阱、P阱以及轻掺杂源漏区(LDD)，上述结构根据实际半导体器件制作工艺过程确定，为本领域技术人员所熟知技术内容，在此不再赘述。
其中，所述高介电常数材料层102的材料为氧化铪或碳化铪，所述高介电常数材料层102的厚度范围为10～50埃，所述氮化钛层103的厚度范围为5～50埃，所述氮化硅层104的厚度范围为10～500埃，所述多晶硅层105的厚度范围为100～2000埃。在本发明另一实施例中，所述虚设栅堆叠结构100还可以包括氧化层101，所述氧化层101位于所述半导体衬底200和所述高介质常数材料层102之间。
具体地，如图2所示，金属栅堆叠结构101的形成过程包括以下步骤：
首先，在所述半导体衬底200上形成高介电常数材料层薄膜102a，所述高介电常数材料层薄膜102a的厚度范围为10～50埃。所述高介电常数材料层薄膜102a的材料可以为氧化铪(HfO2)或碳化铪(HfC)或其他金属氮化物、金属氧化物或金属硅化物，可以采用原子层沉积法(Atomic Layer Deposition，ALD)、有机金属化学气相沉积(Metal Organic Chemical Vapor Deposition，MOCVD)以及分子束外延法(Molecular Beam Epitaxy，MBE)等形成，本实施例中采用原子层沉积法。
可选的，在形成高介电常数材料层薄膜102a之前，利用热氧化法或原子层沉积法在半导体衬底200上形成氧化硅层薄膜101a，所述氧化硅层薄膜101a位于所述半导体衬底200和所述高介电常数材料层薄膜102a之间，所述氧化硅层薄膜101a的厚度范围为3～20埃，其中较佳的厚度为10埃，所述氧化硅层薄膜101a能够起到进一步隔离金属栅堆叠结构与半导体衬底200的作用。
接着，在所述高介电常数材料层102上形成氮化钛层(Tantalum Nitride layer)薄膜103a，所述氮化钛层薄膜103a的厚度范围为5～50埃，其中较佳的厚度为20埃，所述氮化钛层薄膜103a可以采用化学气相沉积法形成。
然后，在所述氮化钛层薄膜103a上形成氮化硅层薄膜104a，所述氮化硅层薄膜104a的厚度范围为10～500埃，可以采用化学气相沉积法形成。
接着，在所述氮化硅层薄膜104a上形成多晶硅层薄膜105a，所述多晶硅层薄膜105a的厚度范围为100～2000埃。
最后，在所述多晶硅层薄膜105a上涂抹光刻胶，对光刻胶进行曝光和显影，图形化光刻胶，以所述图形化光刻胶为掩模依次刻蚀去除部分的多晶硅层薄膜105a、氮化硅层薄膜104a、氮化钛层薄膜103a、高介电常数材料层薄膜102a以及氧化硅层薄膜101a，最终形成如图3所示的虚设栅堆叠结构(Dummy GateStack)100。
在步骤S01之后和步骤S02之前，在所述半导体衬底200和所述虚拟栅堆叠结构100上沉积介质层并进行刻蚀工艺，在虚设栅堆叠结构100的侧壁上形成栅氧化侧墙206，形成如图4所示结构。
步骤S02：如图5所示，向所述半导体衬底200进行源漏掺杂离子注入400，并进行高温退火工艺。所述高温退火工艺的反应温度例如为800～1300℃。
详细的，在步骤S02中，以虚设栅堆叠结构100作为硬掩模，向半导体衬底200中进行源漏掺杂离子注入；接着进行高温退火工艺，以激活半导体衬底200中的源漏掺杂，形成源区、漏区，分别为与所述虚设栅堆叠结构100两侧的半导体衬底200中。在高温条件下，作为虚设替代作用的多晶硅层105代替金属栅层309的位置，避免金属栅层309在高温作用下其功函数大幅改变，保持了金属栅堆叠结构良好的电学特性；同时氮化硅层105有效阻隔了氮化钛层103和多晶硅层105，避免氮化钛层103和多晶硅层105发生反应，减小氮化钛层103和高介电常数材料层102的厚度，进而保持后续形成的金属栅堆叠结构的功函数不发生改变，提高金属栅堆叠结构的整体性能。
步骤S03：在半导体衬底200及虚设栅堆叠结构100上覆盖层间介质层207；
步骤S04：进行第一次化学机械研磨工艺，去除部分所述层间介质层207，直至暴露出所述虚设栅堆叠结构100的表面(即暴露出多晶硅层105的表面)，从而形成如图6所示的结构。本实施例中层间介质层207的材料为氧化硅或氮化硅。
步骤S05：如图7所示，刻蚀去除所述虚设栅堆叠结构100的多晶硅层105和氮化硅层104。
在本实施例中，刻蚀去除所述虚设栅堆叠结构100的多晶硅层105和氮化硅层104的过程包括如下步骤：首先，利用光刻工艺，在所述层间介质层207表面涂覆光刻胶，对光刻胶进行曝光和显影以形成图形化光刻胶，并以图形化光刻胶为掩膜，利用干法刻蚀去除所述多晶硅层105；接着，去除光刻胶，并利用湿法刻蚀的方式去除所述氮化硅层104，例如利用磷酸去除。此外，所述氮化硅层104亦可以采用干法刻蚀去除。
所述虚设栅堆叠结构100作为金属栅堆叠结构的前期替代结构，在后续步骤中经历高温退火工艺，避免因先形成金属栅堆叠结构，其金属栅层在高温退火工艺中受热而改变其功函数，进而保持金属栅堆叠结构的电学特性。相比于现有技术，所述氮化硅层104形成于氮化钛层103和多晶硅层105之间，氮化硅的键能稳定，且在高温条件下不与氮化钛层103以及多晶硅层105发生反应，从而有效阻隔氮化钛层103和多晶硅层105，避免氮化钛层103和多晶硅层105发生反应，减小氮化钛层103和高介电常数材料层102的厚度，从而保持后续形成的金属栅堆叠结构的功函数不发生改变，提高金属栅堆叠结构的整体性能。
步骤S06：，如图8所示，在所述半导体衬底200及虚设栅堆叠结构100上依次覆盖功函数金属层(Work Function Material，WFM)和金属栅层309。
其中，所述功函数金属层308的厚度范围为20～100埃，其中较佳的厚度为50埃，所述功函数金属层308可以采用原子层沉积法形成。功函数金属层308能够调节器件的功函数，提高器件的整体性能。所述功函数金属层308的材料为氮化钛(TiN)、铝钛化合物(TiAl)或铝(Al)的其中一种或几种组合，所述金属栅层309的材料为铝或钨(W)。其中较佳的，所述功函数金属层308的材料为铝钛合金，所述金属栅层309的材料为铝，在后续进行的第二次化学机械研磨过程中所述功函数金属层的研磨速率与金属栅层309的研磨速率相近，进而在研磨后获得良好的界面结构。
步骤S07：进行第二次化学机械研磨，去除部分所述功函数金属层308和金属栅层309，直至暴露出所述层间介质层207的表面，形成如图9所示结构。
最终，如图9所示，形成的金属栅堆叠结构300由高介电常数材料层102、氮化钛层103、功函数金属层308以及金属栅层309组成；在本发明另一实施例中，所述金属栅堆叠结构300由氧化硅层101、高介电常数材料层102、氮化钛层103、功函数金属层308以及金属栅层309组成。
综上所述，相比于现有技术，本发明在制作金属栅堆叠结构的过程中，在形成虚设栅堆叠结构100时，在所述氮化钛层103和多晶硅105之间形成所述氮化硅层104，氮化硅的键能稳定，且在后续高温退火过程中不与氮化钛层103以及多晶硅层105发生反应，从而有效阻隔氮化钛层103和多晶硅层105，避免氮化钛层103和多晶硅层105发生反应，避免减小氮化钛层103和高介电常数材料层102的厚度，进而保持后续形成的金属栅堆叠结构300的功函数不发生改变，提高金属栅堆叠结构300的整体性能。
本发明所述的金属栅堆叠结构可以应用于单栅极晶体管、双栅极晶体管以及其他多栅极晶体管等，同时，本发明中金属栅堆叠结构并不仅限于具有MOS晶体管的半导体器件的应用，还可以延伸至其他具有金属栅堆叠结构的半导体器件，例如动态随机存储器(DRAM)等。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种金属栅堆叠结构的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成虚设栅堆叠结构，所述虚设栅堆叠结构包括依次形成于所述半导体衬底上的高介电常数材料层、氮化钛层、氮化硅层以及多晶硅层；
向所述半导体衬底进行源漏掺杂离子注入，并进行高温退火工艺；
在所述半导体衬底及虚设栅堆叠结构上覆盖层间介质层；
进行第一次化学机械研磨工艺，去除部分所述层间介质层，直至暴露出所述虚设栅堆叠结构；
去除所述虚设栅堆叠结构中的多晶硅层和氮化硅层；
在半导体衬底及虚设栅堆叠结构上依次覆盖功函数金属层和金属栅层；
进行第二次化学机械研磨工艺，去除部分功函数金属层和金属栅层，直至暴露出所述层间介质层，以形成金属栅堆叠结构。
2.如权利要求1所述的金属栅堆叠结构的制作方法，其特征在于，在所述半导体衬底上形成所述虚设栅堆叠结构的步骤包括：
在所述半导体衬底上依次形成高介电常数材料层薄膜、氮化钛层薄膜、氮化硅层薄膜以及多晶硅层薄膜；
图形化所述多晶硅层薄膜、氮化硅层薄膜、氮化钛层薄膜以及高介电常数材料层薄膜，形成虚设栅堆叠结构。
3.如权利要求1所述的金属栅堆叠结构的制作方法，其特征在于，所述虚设栅堆叠结构还包括位于所述半导体衬底和高介质常数材料层之间的氧化层。
4.如权利要求3所述的金属栅堆叠结构的制作方法，其特征在于，所述氧化层的厚度范围为3～20埃，采用热氧化法或原子层沉积法形成。
5.如权利要求1至4中任意一项所述的金属栅堆叠结构的制作方法，其特征在于，向所述半导体衬底进行源漏掺杂离子注入之前，还包括在所述虚设栅堆叠结构的侧壁上形成栅氧化侧墙的步骤。
6.如权利要求1至4中任意一项所述的金属栅堆叠结构的制作方法，其特征在于，去除所述虚设栅堆叠结构的多晶硅层和氮化硅层的步骤包括：
采用干法刻蚀工艺去除所述多晶硅层；以及
采用湿法刻蚀工艺去除所述氮化硅层。
7.如权利要求1至4中任意一项所述的金属栅堆叠结构的制作方法，其特征在于，所述高介电常数材料层的材料为氧化铪或碳化铪，所述高介电常数材料层的厚度范围为10～50埃，采用原子层沉积法形成。
8.如权利要求1至4中任意一项所述的金属栅堆叠结构的制作方法，其特征在于，所述氮化钛层的厚度范围为5～50埃。
9.如权利要求1至4中任意一项所述的金属栅堆叠结构的制作方法，其特征在于，所述功函数金属层的材料为氮化钛、铝钛化合物或铝中的一种或几种组合，所述功函数金属层的厚度范围为20～100埃，采用原子层沉积法形成。
10.如权利要求1至4中任意一项所述的金属栅堆叠结构的制作方法，其特征在于，所述金属栅层的材料为铝或钨，采用原子层沉积法或等离子体化学气相沉积法形成。
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