TWI399798B - 具有金屬閘極堆疊的半導體裝置之製造方法 - Google Patents

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Description

具有金屬閘極堆疊的半導體裝置之製造方法
本發明係有關於具有金屬閘極堆疊的半導體裝置及其製造方法。
當金氧半導體場效電晶體(metal-oxide-semiconductor field-effect transistor;MOSFET)隨著各種技術節點(technology node)而微縮化時，係分別採用高介電常數(high k)介電材料與金屬用作閘極介電質與閘極電極以形成閘極堆疊。然而，閘極堆疊相關的各種寄生電容會使閘極介電質的微縮化對裝置速度沒有明顯的增益。使用傳統製程與由該製程形成的結構並無法有效減少接觸窗與閘極堆疊之間的寄生電容，以及閘極堆疊與基底之間的寄生電容。此外，其他與傳統方法相關的可能問題包括閘極填充與矽凹槽。
本發明提供一種製造具有金屬閘極堆疊的半導體裝置的方法，包括：於一半導體基底上形成一高介電常數介電材料層；於該高介電常數介電材料層上形成一金屬閘極層；於該金屬閘極層上形成一頂閘極層；圖案化該頂閘極層、該金屬閘極層及該高介電常數介電材料層以形成一閘極堆疊；進行一蝕刻製程以選擇性地凹蝕該金屬閘極層；以及於該閘極堆疊的側壁上形成一閘極間隙壁。
本發明也提供一種製造具有金屬閘極堆疊的半導體裝置的方法，包括：於一半導體基底上形成一圖案化閘極堆疊；形成源極/汲極元件於該半導體基底中並實質上插介於該些源極/汲極元件中；於該半導體基底上形成一層間介電層；對該層間介電層進行一第一化學機械研磨製程；進行一蝕刻製程以形成一閘極溝槽，對準於該閘極堆疊並延伸至該層間介電層；以及以一閘極電極填充該閘極溝槽。
本發明還提供一種半導體裝置，包括：一源極與一汲極，於一半導體基底中，其中該源極與汲極自該源極至該汲極定義一第一尺寸；以及一金屬閘極堆疊，設置於該半導體基底上並實質上插介於該源極與汲極之間，其中該金屬閘極堆疊包括：一高介電常數介電元件；一第一金屬元件，設置於該高介電常數介電元件上並橫跨該第一尺寸中的一第一長度；以及一第二金屬元件，實質上設置於該第一金屬元件上並橫跨該第一尺寸中的一第二長度，該第二長度大於該第一長度。
有關各實施例之製造和使用方式是如以下所詳述。然而，值得注意的是，本發明所提供之各種可應用的發明概念是依具體內文的各種變化據以實施，且在此所討論的具體實施例僅是用來顯示具體使用和製造本發明的方法，而不用以限制本發明的範圍。以下是透過各種圖示及例式說明本發明較佳實施例的製造過程。在本發明各種不同之各種實施例和圖示中，相同的符號代表相同或類似的元件。此外，當一層材料層是位於另一材料層或基板之上時，其可以是直接位於其表面上或另外插入有其他中介層。
第1圖為根據本發明概念製造具有金屬閘極結構的半導體裝置的方法100流程圖。第2圖至第7圖為根據本發明概念的各種實施例中所製造具有金屬閘極結構的半導體裝置200剖面圖。以下整體地說明半導體裝置200及其製造方法100。
請參考第1圖及第2圖，方法100起始於步驟102，於半導體基底210上形成各種閘極材料層。半導體基底210包括矽。基底210更包括各種隔離結構，例如淺溝槽隔離，以及各種摻雜元件，例如藉由各種習知離子佈植或擴散技術所形成的n型井及p型井。基底210可額外地包括鍺、矽鍺或其他合適的半導體材料。於其他實施例中，基底210可額外地包括其他半導體材料，例如鑽石、碳化矽(silicon carbide)、鎵石申(gallium arsenic)、GaAsP、AlInAs、AlGaAs、GaInP或其他合適的上述材料之組合。
在此步驟，高介電常數介電材料層212形成於基底上。高介電常數介電材料層212藉由例如原子層沉積法的合適製程形成。其他形成高介電常數介電材料層的方法包括金屬有機化學氣相沉積法、物理氣相沉積法、紫外線臭氧氧化法及分子束磊晶法。於一實施例中，高介電常數介電材料包括氧化鉿(HfO2 )。於其他實施例中，高介電常數介電材料層212包括金屬氮化物、金屬矽化物或其他金屬氧化物。
界面層(interfacial layer;IL)(未顯示)可額外地形成在基底上，並插介於半導體基底210與高介電常數介電材料層212之間。在一例子中界面層可包括薄氧化矽層。薄氧化矽層係在形成高介電常數介電材料層之前形成於基底210上。薄氧化矽層可以原子層沉積法或熱氧化法形成。
金屬層214形成於高介電常數介電材料層上。金屬層214係以物理氣相沉積法或其他合適的製程形成。於一實施例中，金屬層包括氮化鈦。於其他實施例中，金屬層可包括氮化鉭(tantalum nitride)、氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、鎢、碳化鉭(tantalum carbide)、氮碳化鉭(tantalum carbide nitride)、氮化鈦鋁(titanium aluminum nitride)或上述之組合。為符合場效電晶體的設計，所選擇的金屬層具有適當的功函數。於一實施例中，金屬層214的厚度小於約50埃(angstrom)。於其他實施例中，金屬層可具有多層膜結構(multi-film structure)。
覆蓋層(capping layer)(未顯示)可設置於高介電常數介電材料層上。覆蓋層插介於高介電常數介電材料層與金屬層之間。於一實施例中，覆蓋層包括氧化鑭(lanthanum oxide;LaO)。或者覆蓋層可包括其他合適的材料，例如氧化鋁(aluminum oxide;Al2 O3 )。覆蓋層可以合適的方法形成，例如物理氣相沉積法或原子層沉積法。
頂閘極層216更形成於金屬層214上。頂閘極層的厚度可介於約500埃至約1000埃之間。頂閘極層可包括多層膜結構。於一實施例中，頂閘極層包括第二金屬層。舉例來說，頂閘極層包括鋁、銅或鎢。金屬層可以例如物理氣相沉積法的合適方法形成。於其他實施例中，頂閘極層包括矽層，例如多晶矽或非結晶矽。矽層可以化學氣相沉積製程形成。可在化學氣相沉積製程中使用矽烷(silane;SiH4 )作為化學氣體以形成矽層。於其它實施例中，頂閘極層包括例如氧化矽的介電材料層。
請參考第1圖與第2圖，方法100進行至步驟104，圖案化各種閘極材料層以形成閘極堆疊。於一實施例中，定義一或更多個開口的圖案化光阻層形成於閘極材料層上。圖案化光阻層係以微影製程形成。示例的微影製程可包括光阻塗佈、軟烤(soft baking)、遮罩對準、曝光、曝光後烘烤(post-exposure baking)、顯影(developing photoresist)及硬烤(hard baking)的製程步驟。微影曝光製程也可以其他適合的方法進行或取代，例如無光罩微影(maskless photolithography)、電子束刻寫(electron-beam writing)、離子束刻寫(ion-beam writing)及分子轉印(molecular imprint)法。於此例子中，閘極材料層係藉由圖案化光阻層作為蝕刻罩幕蝕刻閘極材料層而被圖案化。
然後藉由蝕刻製程(etching process)將圖案化光阻層開口中的各種閘極材料層蝕刻移除。於一實施例中，蝕刻製程使用乾式蝕刻製程。於一實施例中，乾式蝕刻製程使用含氟電漿以移除矽層。於其他實施例中，乾式蝕刻製程使用含氟電漿以移除矽層、金屬層及高介電常數介電材料層。於實施例的進化中，蝕刻氣體包括四氟化碳(CF4 )。或者，蝕刻製程可包括多個蝕刻步驟以蝕刻各種閘極材料層。
於其他實施例中，硬罩幕形成於閘極層上。舉例來說，當頂閘極層包括金屬時，硬罩幕層形成於金屬頂閘極層上。硬罩幕層包括一或更多個介電材料，且係以例如化學氣相沉積法的合適製程形成。於一實施例中，硬罩幕層包括氧化矽、氮化矽、氮氧化矽或由上述材料之組合所構成的多層膜結構。圖案化光阻層形成於硬罩幕層上。然後蝕刻掉圖案化光阻層開口中的硬罩幕層，而形成圖案化硬罩幕層。施加至硬罩幕層的蝕刻製程可為濕式蝕刻製程或乾式蝕刻製程。舉例來說，可使用氫氟酸溶液蝕刻氧化矽硬罩幕層。
於其他實施例中，當頂閘極層包括矽或介電材料層時，頂閘極層係用作硬罩幕層。於此例子中，係先圖案化頂閘極層，並然後使用圖案化頂閘極層作為蝕刻罩幕而圖案化閘極材料層的剩餘部分。於其他實施例中，頂閘極層包括多層膜。部分頂閘極層係用作硬罩幕以圖案化閘極材料層。
請參考第1圖及第3圖，方法100進行至步驟106，進行蝕刻製程以選擇性地蝕刻金屬層214，而藉此將金屬層相對於閘極堆疊水平地凹蝕，此也稱為凹口型金屬閘極(notched metal gate)。閘極堆疊具有長度L，如第3圖所示。由於金屬層被凹蝕，因此金屬層的長度短於閘極堆疊的長度“L”。於一實施例中，閘極堆疊的長度約為30nm。金屬層214從閘極堆疊的每個側壁被凹蝕約5nm。蝕刻製程可使用濕式蝕刻程序或乾式蝕刻程序。舉例來說，當金屬層包括氮化鈦時，可使用氨水-過氧化氫-水(ammonia-hydrogen peroxide-water;NH3 /H2 O2 /H2 O)溶液從閘極堆疊的側壁選擇性地移除氮化鈦。於其他實施例中，也可使用含氯電漿凹蝕氮化鈦金屬層214。
請參考第1圖、第4圖及第5圖，方法100進行至步驟108，於基底210上形成各種源極與汲極元件。於一實施例中，輕摻雜汲極(lightly doped drain；LDD)區域218係利用閘極堆疊作為佈植罩幕進行離子佈植步驟而形成。輕摻雜汲極區域實質上對準閘極堆疊的邊緣。由於金屬層214被凹蝕，因此閘極堆疊的邊緣為閘極堆疊中高介電常數介電材料層的邊緣。此外，可進行口袋離子佈植製程以消除短通道效應。
然後藉由習知技術於閘極堆疊的側壁(或介電層的側壁，若存在時)上形成間隙壁222。舉例來說，間隙壁包括例如氮化矽或氧化矽的介電層。間隙壁222可具有多層結構。間隙壁可以化學氣相沉積以及然後的乾式蝕刻製程形成。於一實施例中，介電層220形成於閘極堆疊的側壁與基底上。介電層220設置於閘極堆疊的側壁上，如此之後形成的源極/汲極元件會偏移閘極堆疊而得到較佳的裝置效能。此外，使用介電層填充金屬層的凹槽並密封高介電常數介電材料層，藉此保護這些閘極材料。介電層220包括氧化矽、氮化矽或其他合適的介電材料。介電層220的形成方法包括化學氣相沉積法、物理氣相沉積法或其他適合的製程。然後對介電層進行乾式蝕刻製程以實質上移除之，且乾式蝕刻製程終止於閘極堆疊側壁上的間隙壁222，如第5圖所示。
然後藉由另一離子佈植製程在基底中形成源極與汲極。這樣形成的源極與汲極藉由間隙壁222偏移自閘極堆疊。輕摻雜汲極與源極/汲極在第5圖中整體標示為224。之後可對基底進行退火製程以活化源極/汲極元件224。退火製程可以合適的技術進行，例如快速熱退火或雷射退火。
金屬矽化接觸窗(silicide contact)元件(未顯示)可在此步驟形成於源極與汲極上。舉例來說，首先沉積金屬材料層於基底上。金屬材料層與源極與汲極區域中的矽基底直接接觸。然後以適當的溫度對半導體裝置200進行退火步驟，使金屬層與矽基底反應而形成金屬矽化物。在退火步驟之後尚未反應的金屬可自基底移除。金屬矽化接觸窗可形成於閘極堆疊上，同時頂閘極層包括矽且閘極堆疊上不存在額外的硬罩幕。於各種實施例中，用來形成金屬矽化物的金屬材料包括鈦、鎳、鈷、鉑、鈀、鎢、鉭或鉺。
由於這樣形成的閘極將維持在最終裝置中，因此上述從步驟102至步驟108的方法被稱為閘極最先(gate-first)法。或者，從步驟102至步驟112的方法100也可應用於閘極最後(gate-last)製程，其中部分閘極堆疊在之後會被移除，並重建構成n型MOS電晶體或p型MOS電晶體適當的功函數。閘極最後製程更以額外的步驟110及112作說明。
請參考第1圖及第6圖，方法100可進行至步驟110，從閘極堆疊移除頂閘極層或部分頂閘極層。層間介電層226係以例如化學氣相沉積法或旋塗式玻璃法的合適製程形成於基底上。層間介電層包括介電材料，例如氧化矽、低介電常數介電材料或其他合適的介電材料。舉例來說，層間介電層係以高密度電漿化學氣相沉積法形成。層間介電層設置於多個閘極堆疊之間的基底上及閘極堆疊上。
然後對基底進行化學機械研磨製程研磨直到露出頂閘極層，或露出硬罩幕層，若硬罩幕層存在時。在第二個情況中，硬罩幕層也作用為蝕刻停止層。也進行額外的濕式蝕刻製程以選擇性地移除硬罩幕。舉例來說，若硬罩幕係由氮化矽構成時，係使用熱磷酸(H3 PO4 )溶液作為蝕刻劑以選擇性地移除硬罩幕層。於其他實施例中，也可繼續化學機械研磨製程以移除硬罩幕層。
然後，藉由蝕刻製程選擇性地將頂閘極層自閘極堆疊移除而形成閘極溝槽。於一實施例中，蝕刻製程為濕式蝕刻製程。所選擇的蝕刻劑可選擇性地移除頂閘極層。舉例來說，若頂閘極層包括矽時，可使用氫氧化鉀(potassium hydroxide;KOH)溶液移除矽頂閘極層。於其他實施例中，蝕刻製程包括調整多個蝕刻步驟以移除頂閘極層的多層膜。
請參考第1圖及第7圖，方法100可進行至步驟110，形成閘極電極228。閘極電極包括金屬並可具有含有多個金屬材料的多層結構。首先，藉由例如物理氣相沉積法、化學氣相沉積法或電鍍法的適當技術，以一或更多個金屬材料填充閘極溝槽。於一實施例中，p型金屬層沉積在p型閘極溝槽中以得到適當的功函數。然後在閘極溝槽中填充例如鋁或鎢的額外導電材料。然後進行化學機械研磨製程移除在層間介電層上的金屬材料、移除閘極堆疊中多餘的金屬材料並為了後續的製程步驟平坦化基底表面。
第8圖為另一實施例中根據本發明概念製造具有金屬閘極結構的半導體裝置的方法250流程圖。方法250應用於閘極最後製程，其中部分閘極堆疊在之後會被移除並再填充。第9圖至第14圖為各種實施例中根據本發明概念所製造出具有金屬閘極結構的半導體裝置280剖面圖。以下整體說明半導體裝置280及其製造方法250。半導體裝置280相似於第2圖至第7圖的半導體裝置200。因此，相似的元件以相同號碼標示以求簡潔。
請參考第8圖及第9圖，方法250起始於步驟252，於半導體基底210上形成各種閘極材料層，與方法100的步驟102相似。半導體基底210包括矽。基底210更包括各種隔離結構，例如淺溝槽隔離，以及各種摻雜元件，例如藉由各種習知離子佈植或擴散技術所形成的n型井及p型井。基底210可額外地包括鍺、矽鍺或其他合適的半導體材料。
在此步驟，高介電常數介電材料層212形成於基底上。高介電常數介電材料層212藉由例如原子層沉積法的合適製程形成。其他形成高介電常數介電材料層的方法包括金屬有機化學氣相沉積法、物理氣相沉積法、紫外線臭氧氧化法及分子束磊晶法。於一實施例中，高介電常數介電材料包括氧化鉿(HfO2 )。於其他實施例中，高介電常數介電材料層212包括金屬氮化物、金屬矽化物或其他金屬氧化物。
界面層(未顯示)可額外地形成在基底上，並插介於半導體基底210與高介電常數介電材料層212之間。在一例子中界面層包括薄氧化矽層。薄氧化矽層係在形成高介電常數介電材料層之前形成於基底210上。薄氧化矽層可以原子層沉積法或熱氧化法形成。
金屬層214形成於高介電常數介電材料層上。金屬層214係以物理氣相沉積法或其他合適的製程形成。於一實施例中，金屬層包括氮化鈦。於其他實施例中，金屬層可包括氮化鉭(tantalum nitride)、氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、鎢、碳化鉭(tantalum carbide)、氮碳化鉭(tantalum carbide nitride)、氮化鈦鋁(titanium aluminum nitride)或上述之組合。所選擇的金屬層具有適當的功函數。於一實施例中，金屬層可具有多層膜結構。
覆蓋層(未顯示)可設置於高介電常數介電材料層上。覆蓋層插介於高介電常數介電材料層與金屬層之間。於一實施例中，覆蓋層包括氧化鑭(lanthanum oxide;LaO)。覆蓋層也可包括其他合適的材料，例如氧化鋁(aluminum oxide;Al2 O3 )。覆蓋層可以合適的製程形成，例如物理氣相沉積法或原子層沉積法。
頂閘極層216更形成於金屬層214上。頂閘極層可包括多層膜結構。於各種實施例中，頂閘極層可包括金屬、矽、氧化矽或多層結構中的上述材料之組合。
請參考第8圖與第9圖，方法250進行至步驟254，圖案化各種閘極材料層以形成閘極堆疊。圖案化的閘極堆疊具有長度“L”，如第9圖所示。於一實施例中，閘極堆疊的長度“L”約為30nm。於一實施例中，定義一或更多個開口的圖案化光阻層形成於閘極材料層上。圖案化光阻層係以微影製程形成。示例的微影製程可包括光阻塗佈、軟烤、遮罩對準、曝光、曝光後烘烤、顯影及硬烤的製程步驟。微影曝光製程也可以其他適合的方法進行或取代，例如無光罩微影、電子束刻寫、離子束刻寫及分子轉印。於此例子中，閘極材料層係利用圖案化光阻層作為蝕刻罩幕蝕刻閘極層而被圖案化。
然後藉由蝕刻製程將於圖案化光阻層開口中的各種閘極材料層蝕刻移除。於一實施例中，蝕刻製程使用乾式蝕刻製程。於一實施例中，乾式蝕刻製程使用含氟電漿以移除矽層。於其他實施例中，乾式蝕刻製程使用含氟電漿以移除矽層、金屬層及高介電常數介電材料層。於實施例的進化中，蝕刻氣體包括四氟化碳(CF4 )。或者，蝕刻製程可包括多個蝕刻步驟以蝕刻各種閘極材料層。
於其他實施例中，硬罩幕形成於閘極層上。舉例來說，當頂閘極層包括金屬時，硬罩幕層形成於金屬頂閘極層上。硬罩幕層包括一或更多個介電材料，且係以例如化學氣相沉積法的合適製程形成。於各種實施例中，硬罩幕層包括氧化矽、氮化矽、氮氧化矽或由上述材料之組合所構成的多層膜結構。圖案化光阻層形成於硬罩幕層上。然後蝕刻掉圖案化光阻層開口中的硬罩幕層，而形成圖案化硬罩幕層。施加至硬罩幕層的蝕刻製程可為濕式蝕刻製程或乾式蝕刻製程。舉例來說，可使用氫氟酸溶液以蝕刻氧化矽硬罩幕層。
於其他實施例中，當頂閘極層包括矽或介電材料層時，頂閘極層係用作硬罩幕層。於此例子中，係先圖案化頂閘極層，並然後使用圖案化頂閘極層作為蝕刻罩幕而圖案化閘極材料層的剩餘部分。於其他實施例中，頂閘極層包括多個層膜。部分頂閘極層係用作硬罩幕以圖案化閘極材料層。
請參考第8圖、第10圖與第11圖，方法250進行至步驟256，於基底210上形成各種源極與汲極元件。於一實施例中，輕摻雜汲極區域218係利用閘極堆疊作為佈植罩幕進行離子佈植製程而形成。輕摻雜汲極區域實質上對準於閘極堆疊的邊緣。由於金屬層214被凹蝕，因此閘極堆疊的邊緣為閘極堆疊中高介電常數介電材料層的邊緣。
然後藉由習知技術於閘極堆疊的側壁(或介電層的側壁，若存在時)上形成間隙壁222。舉例來說，間隙壁包括例如氮化矽或氧化矽的介電層。間隙壁222可具有多層結構。間隙壁可以化學氣相沉積以及然後的乾式蝕刻製程形成。於一實施例中，介電層220形成於閘極堆疊的側壁與基底上。介電層220設置於閘極堆疊的側壁上，如此之後形成的源極/汲極元件會偏移自閘極堆疊而得到較佳的裝置效能。此外，使用介電層填充金屬層的凹槽並密封高介電常數介電材料層，藉此保護這些閘極材料。介電層220包括氧化矽、氮化矽或其他合適的介電材料。介電層220的形成方法可包括化學氣相沉積法、物理氣相沉積法或其他適合的製程。然後對介電層進行乾式蝕刻製程以實質上移除之，且乾式蝕刻製程終止於閘極堆疊側壁上的間隙壁222，如第11圖所示。
然後藉由另一離子佈植製程在基底中形成源極與汲極。這樣形成的源極與汲極藉由間隙壁222偏移自閘極堆疊。輕摻雜汲極區域與源極/汲極在第11圖中整體標示為224。之後可對基底進行退火製程以活化源極/汲極元件224。退火製程可以合適的技術進行，例如快速熱退火或雷射退火。
金屬矽化接觸窗元件(未顯示)可在此步驟形成於源極與汲極上。舉例來說，首先於基底上沉積金屬材料層。金屬材料層與源極及汲極區域中的矽基底直接接觸。然後以適當的溫度對半導體裝置200進行退火步驟，使金屬層與矽基底反應而形成金屬矽化物。在退火步驟之後尚未反應的金屬可自基底移除。金屬矽化接觸窗可形成於閘極堆疊上，同時頂閘極層包括矽且閘極堆疊上不存在額外的硬罩幕。於各種實施例中，用來形成金屬矽化物的金屬材料包括鈦、鎳、鈷、鉑、鈀、鎢、鉭或鉺。
請參考第8圖及第12圖，方法250進行至步驟258，從閘極堆疊移除頂閘極層以形成延伸閘極溝槽(extended gate trench)282。閘極溝槽282的長度“W”大於閘極堆疊的長度“L”。因此，延伸閘極溝槽可藉由移除部分閘極間隙壁及甚至部分層間介電層而形成。層間介電層226係以例如化學氣相沉積法或旋塗式玻璃法的合適製程形成於基底上。層間介電層包括介電材料，例如氧化矽、低介電常數介電材料或其他合適的介電材料。舉例來說，層間介電層係以高密度電漿化學氣相沉積法形成。層間介電層設置於多個閘極堆疊之間的基底上及閘極堆疊上。
然後對基底進行化學機械研磨製程研磨直到露出頂閘極層，或露出硬罩幕層，若硬罩幕層存在時。在第二個情況中，硬罩幕層也作用為蝕刻停止層。也進行額外的濕式蝕刻製程以選擇性地移除硬罩幕。舉例來說，若硬罩幕係由氮化矽構成時，係使用熱磷酸(H3 PO4 )溶液作為蝕刻劑以選擇性地移除硬罩幕層。於其他實施例中，也可繼續化學機械研磨製程以移除硬罩幕層。
然後可於裝置280上形成圖案化光阻層，該圖案化光阻層定義對準閘極堆疊的開口並具有長度約“W”。然後利用圖案化光阻層作為蝕刻罩幕進行蝕刻製程，例如電漿蝕刻，以移除頂閘極層、部分間隙壁及部分層間介電層。於其他實施例中，閘極溝槽係藉由蝕刻製程選擇性地將頂閘極層移除而形成。然後對閘極溝槽的側壁進行第二蝕刻製程，使閘極溝槽延伸至閘極間隙壁及/或層間介電層中。舉例來說，在從閘極堆疊移除頂閘極層之後，更可在閘極堆疊的側壁施予稀釋的氫氟酸溶液以擴大閘極溝槽的長度。
請參考第8圖及第13圖，方法250進行至步驟260，於閘極溝槽282中形成延伸閘極電極284。延伸閘極電極284的長度“W”大於尺寸“L”，該尺寸“L”為金屬層214與高介電常數介電材料層212的長度。延伸閘極電極284可包括各種一或更多個金屬材料。舉例來說，閘極電極284包括鋁、鎢或其他合適的材料以填充在閘極溝槽中。於其他實施例中，閘極電極可包括額外的金屬層，形成於金屬層214上並調整為適當的功函數。舉例來說，p型金屬層沉積在p型閘極溝槽中以得到適當的功函數。然後在p型金屬層上形成鋁或鎢。然後進行化學機械研磨製程移除多餘的導電材料並為了後續的製程步驟平坦化基底表面。
於參照第14圖的其他實施例中，延伸閘極電極可具有多層結構及階梯輪廓，使閘極電極朝頂表面具有更大的長度。舉例來說，延伸閘極電極包括兩層膜。第一電極層286設置於金屬層214上並具有大於“L”的長度。第二電極層288設置於第一電極層286上且長度大於第一電極層286，如第14圖所示。這樣具有階梯輪廓的延伸閘極電極可以多個蝕刻步驟形成。然後將一或更多個金屬材料填充至具有階梯輪廓的閘極溝槽中。然後對裝置280進行化學機械研磨製程以平坦化半導體裝置280的表面。
雖然未顯示，本發明實施例亦可包含其他製程步驟以形成各種摻雜區域，例如n型井及p型井，或形成例如多層內連線(multilayer interconnection;MLI)的元件。於一實施例中，更形成多層內連線。多層內連線包括垂直的內連線，例如一般的介層窗(via)或接觸窗(contact)，並包括水平的內連線，例如金屬線(metal lines)。可使用包括銅、鎢及金屬矽化物的各種導電材料形成各種內連線元件。於一實施例中，係利用鑲嵌(damascene)製程形成銅相關的多層內連線結構。於其他實施例中，係利用鎢於接觸洞內形成鎢插塞(plug)。
於其他實施例中，基底中的隔離元件可包括淺溝槽隔離。淺溝槽隔離的形成步驟可包括於基底內蝕刻出溝槽，並以例如氧化矽、氮化矽或氮氧化矽的絕緣材料填充溝槽。所填充的溝槽可具有多層結構，例如具有熱氧化襯層並以氮化矽填充溝槽。於一實施例中，淺溝槽隔離結構可利用連續製程形成，例如：成長墊氧化物(pad oxide)，以低壓化學氣相沉積法形成氮化層，利用光阻及罩幕圖案化淺溝槽隔離開口，於基底內蝕刻出溝槽，選擇性地成長熱氧化溝槽襯墊(thermal oxide trench liner)以增進溝槽界面(trench interface)特性，以化學氣相沉積氧化物填充溝槽，利用化學機械研磨法回蝕刻，以及利用氮化物剝離法(nitride stripping)法留下淺溝槽隔離結構。
於其他實施例中，具有個別調整功函數的n型MOS電晶體與p型MOS電晶體的金屬層不同。於其他實施例中，閘極間隙壁可具有多層結構，且可包括氧化矽、氮化矽、氮氧化矽、或其他介電材料。用以形成相關摻雜區域的N型摻雜質可包括磷、砷及/或其他材料。P型摻雜質可包括硼、銦及/或其他材料。
本發明並未限制應用於包括MOS電晶體的半導體結構，而更可延伸至其他具有金屬閘極堆疊的積體電路。舉例來說，半導體裝置可包括動態隨機存取記憶體(dynamic random access memory;DRAM)單元、單電子電晶體(single electron transistor;SET)及/或其他微電子元件(於此統稱為微電子元件)。於其他實施例中，半導體裝置200包括鰭式場效電晶體(FinFET transistor)。當然，本發明的概念亦可應用於及/或為已可取得的其他類型的電晶體，包括單閘極電晶體(single-gate transistor)、雙閘極電晶體(double-gate transistor)及其他多閘極電晶體(multiple-gate transistor)，並可使用於不同的應用中，包括感測單元(sensor cell)、記憶體單元(memory cell)、邏輯單元(logic cell)及其他的應用。
雖然本發明的實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。於一實施例中，半導體基底可包括磊晶層。舉例來說，基底可具有覆蓋塊半導體(bulk semiconductor)的磊晶層。於其他實施例中，基底包括為了應力效果而藉由選擇性磊晶成長(selective epitaxial growth;SEG)製程於源極與汲極中所形成的矽鍺(silicon germanium)。應力係藉由利用所述完全金屬矽化閘極的方法形成於通道區域中。再者，基底可包括例如埋藏介電層的絕緣層上覆半導體(semiconductor-on-insulator;SOI)結構。或者，基底可包括例如埋藏氧化層(buried oxide;BOX)的埋藏介電層，其可藉由被稱為埋藏氧化層氧植入隔離(separation by implantation of oxygen;SIMOX)的方法、晶圓接合法(wafer bonding)、選擇性磊晶成長法(selective epitaxial growth;SEG)或其他合適的方法所形成。
再者，可藉由混合的方法形成各種閘極堆疊，其中堆疊中的其中一種係藉由閘極最先法形成，其他種的閘極堆疊係藉由閘極最後法形成。於此例子中，閘極最先或閘極最後法中的至少一個係使用上述利用凹蝕的金屬層或延伸的閘極電極方法。在上述方法及結構的各個實施例可存在一或更多的益處。舉例來說，閘極堆疊的金屬層214與金屬接觸窗之間的寄生電容降低。於其他實施例中，基底與閘極電極之間的寄生電容也降低。第15圖顯示不具有凹蝕的金屬層的閘極堆疊剖面圖。第16圖顯示具有凹蝕的金屬層的閘極堆疊剖面圖。使用閘極最先及閘極最後製程降低電容Cov並不會有龐大的製程費用。降低電容Cco也能不損失面積(不會降低元件密度)。於如第13圖與第14圖所示的半導體裝置280示例中，閘極最後的金屬填充被增進而不會增加閘極長度。
因此，本發明提供一種製造具有金屬閘極堆疊的積體電路的方法。該方法包括於一半導體基底上形成一高介電常數介電材料層；於該高介電常數介電材料層上形成一金屬閘極層；於該金屬閘極層上形成一頂閘極層；圖案化該頂閘極層、該金屬閘極層及該高介電常數介電材料層以形成一閘極堆疊；進行一蝕刻製程以選擇性地凹蝕該金屬閘極層；以及於該閘極堆疊的側壁上形成一閘極間隙壁。
上述方法可更包括在形成該閘極間隙壁之前於該半導體基底中形成一輕摻雜汲極元件；以及在形成該閘極間隙壁之後形成一重摻雜源極/汲極元件。上述方法可更包括在該圖案化以形成該閘極堆疊之前於該頂閘極層上形成一圖案化罩幕層。該圖案化罩幕層可包括一圖案化光阻層。該圖案化罩幕層可包括一圖案化介電層。上述方法可更包括於該半導體基底上形成一層間介電層材料層；對該層間介電層材料層進行一化學機械研磨製程；移除該頂閘極層而造成一閘極溝槽；以及於該閘極溝槽中填充一第二金屬閘極層。該金屬閘極層可包括一多層結構。該頂閘極層可包括一導電材料，擇自由金屬、摻雜的多晶矽、摻雜的非結晶矽或上述之組合所構成的群組。該頂閘極層可包括氧化矽。該金屬閘極層可包括氮化鈦。該進行該蝕刻製程可包括施予氨水-過氧化氫-水(ammonia-hydrogen peroxide-water;NH3 /H2 O2 /H2 O)溶液以選擇性地蝕刻該金屬閘極層。該進行該蝕刻製程可包括施予一含氯電漿以選擇性地蝕刻該金屬閘極層。上述方法可更包括形成一氧化矽層插介於該半導體基底與該高介電常數介電材料層之間。
本發明另一實施例也提供一種製造具有金屬閘極堆疊的半導體裝置的方法。上述方法包括於一半導體基底上形成一圖案化閘極堆疊；形成源極/汲極元件於該半導體基底中並實質上插介於該些源極/汲極元件中；於該半導體基底上形成一層間介電層；對該層間介電層進行一第一化學機械研磨製程；進行一蝕刻製程以形成一閘極溝槽，對準於該閘極堆疊並延伸至該層間介電層；以及以一閘極電極填充該閘極溝槽。
於此方法中，該填充該溝槽可包括於該閘極溝槽與該層間介電層中沉積一閘極電極層；以及進行一第二化學機械研磨製程以移除該閘極電極層的多餘部分。該填充該閘極溝槽可包括於該閘極溝槽中填充多個金屬層膜。該進行該蝕刻製程可包括施予多個蝕刻步驟以形成具有階梯輪廓的該閘極溝槽。
本發明也提供一種半導體裝置的實施例。該半導體裝置包括一源極與一汲極，於一半導體基底中，其中該源極與汲極自該源極至該汲極定義一第一尺寸；以及一金屬閘極堆疊，設置於該半導體基底上並實質上插介於該源極與該汲極之間。該金屬閘極堆疊更包括一高介電常數介電元件；一第一金屬元件，設置於該高介電常數介電元件上並橫跨該第一尺寸中的一第一長度；以及一第二金屬元件，實質上設置於該第一金屬元件上並以大於該第一長度的一第二長度橫跨。
於上述半導體裝置中，該金屬閘極堆疊可更包括一第三金屬元件，實質上設置於該第二金屬元件上並以大於該第二長度的一第三長度橫跨。該高介電常數介電元件可橫跨該第一尺寸中的該第一長度並對準於該第一金屬元件。該高介電常數介電元件可橫跨該第一尺寸中的該第二長度並對準於該第二金屬元件。該第一金屬元件可包括氮化鈦。該第一金屬元件可包括一多層膜結構。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200．．．半導體裝置
210．．．半導體基底
212．．．高介電常數介電材料層
214．．．金屬層
216．．．頂閘極層
218．．．淺摻雜汲極區
220．．．介電層
222．．．間隙壁
224．．．輕摻雜汲極與源/汲極
226．．．層間介電層
228．．．閘極電極
280．．．半導體裝置
282．．．閘極溝槽
284．．．延伸閘極電極
286．．．第一電極層
第1圖為根據本發明概念製造具有金屬閘極結構的半導體裝置的方法流程圖。
第2圖至第7圖為根據本發明概念在各種實施例中所製造出具有金屬閘極結構的半導體裝置的製程剖面圖。
第8圖為另一實施例中根據本發明概念製造具有金屬閘極結構的半導體裝置的方法流程圖。
第9圖至第14圖為各種實施例中根據本發明概念所製造出具有金屬閘極結構的半導體裝置製程剖面圖。
第15圖顯示不具有凹蝕的金屬層的閘極堆疊剖面圖。
第16圖顯示具有凹蝕的金屬層的閘極堆疊剖面圖。
210．．．半導體基底
212．．．高介電常數介電材料層
214．．．金屬層
222．．．間隙壁
224．．．輕摻雜汲極與源極/汲極
226．．．層間介電層
286．．．第一電極層

Claims (16)

  1. 一種製造具有金屬閘極堆疊的半導體裝置的方法，包括：於一半導體基底上形成一高介電常數介電材料層；於該高介電常數介電材料層上形成一金屬閘極層；於該金屬閘極層上形成一頂閘極層；圖案化該頂閘極層、該金屬閘極層及該高介電常數介電材料層以形成一閘極堆疊；進行一蝕刻製程以選擇性地凹蝕該金屬閘極層；於該閘極堆疊的側壁上形成一閘極間隙壁；於該半導體基底上形成一層間介電層；對該層間介電層層進行一化學機械研磨製程；移除該頂閘極層而造成一閘極溝槽；以及於該閘極溝槽中填充一第二金屬閘極層。
  2. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，更包括：在形成該閘極間隙壁之前於該半導體基底中形成輕摻雜汲極元件；以及在形成該閘極間隙壁之後形成重摻雜源極/汲極元件。
  3. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，更包括在該圖案化以形成該閘極堆疊之前於該頂閘極層上形成一圖案化罩幕層。
  4. 如申請專利範圍第3項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該圖案化罩幕層包括一 圖案化光阻層。
  5. 如申請專利範圍第3項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該圖案化罩幕層包括一圖案化介電層。
  6. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該金屬閘極層包括一多層結構。
  7. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該頂閘極層包括一導電材料，擇自由金屬、多晶矽、非結晶矽或上述之組合所構成的群組。
  8. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該頂閘極層包括氧化矽。
  9. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該金屬閘極層包括氮化鈦。
  10. 如申請專利範圍第9項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該進行蝕刻製程包括施予氨水-過氧化氫-水溶液以選擇性地蝕刻該金屬閘極層。
  11. 如申請專利範圍第9項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該進行蝕刻製程包括施予含氯電漿以選擇性地蝕刻該金屬閘極層。
  12. 如申請專利範圍第1項所述之製造具有金屬閘極堆疊的半導體裝置的方法，更包括形成一氧化矽層插介 於該半導體基底與該高介電常數介電材料層之間。
  13. 一種製造具有金屬閘極堆疊的半導體裝置的方法，包括：於一半導體基底上形成一閘極堆疊，其中該閘極堆疊包括一閘極介電層、一第一金屬層以及一頂閘極層；形成源極/汲極元件於該半導體基底中並實質上插介於該些源極/汲極元件中；於該半導體基底上與該閘極堆疊上形成一層間介電層；對該層間介電層進行一第一化學機械研磨製程；進行一蝕刻製程以移除該頂閘極層，以形成一閘極溝槽，對準於該閘極堆疊並延伸至該層間介電層；以及以一閘極電極填充該閘極溝槽。
  14. 如申請專利範圍第13項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該填充該溝槽包括：於該閘極溝槽與該層間介電層中沉積一閘極電極層；以及進行一第二化學機械研磨製程以移除該閘極電極層的多餘部分。
  15. 如申請專利範圍第13項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該填充該閘極溝槽包括於該閘極溝槽中填充多個金屬層膜。
  16. 如申請專利範圍第13項所述之製造具有金屬閘極堆疊的半導體裝置的方法，其中該進行該蝕刻製程包括施予多個蝕刻步驟以形成具有階梯輪廓的該閘極溝 槽。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101079203B1 (ko) * 2009-09-28 2011-11-03 주식회사 하이닉스반도체 반도체 장치의 게이트 패턴 및 그의 제조 방법
US8518811B2 (en) 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US8587074B2 (en) 2011-05-05 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Device having a gate stack
US8314022B1 (en) * 2011-05-20 2012-11-20 Intermolecular, Inc. Method for etching gate stack
US8822283B2 (en) 2011-09-02 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned insulated film for high-k metal gate device
US20130099330A1 (en) * 2011-10-25 2013-04-25 Intermolecular, Inc. Controllable Undercut Etching of Tin Metal Gate Using DSP+
US8912610B2 (en) * 2011-11-11 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MOSFETS with high-K and metal gate structure
KR101908288B1 (ko) * 2012-05-09 2018-10-16 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
CN103426755B (zh) 2012-05-14 2015-12-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
WO2014119596A1 (ja) * 2013-02-01 2014-08-07 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
CN104241343B (zh) * 2013-06-09 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种高k/金属栅极结构及其制作方法
US10079283B2 (en) 2014-07-17 2018-09-18 E Ink Holdings Inc. Manufacturing method of a transistor
CN106033730A (zh) * 2015-03-17 2016-10-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
KR102480219B1 (ko) 2015-09-16 2022-12-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102551349B1 (ko) * 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9741821B1 (en) 2016-03-24 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Two-step dummy gate formation
TWI612674B (zh) 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
CN108121933B (zh) * 2016-11-28 2022-02-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US10163651B1 (en) 2017-09-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to expose memory cells with different sizes
JP7402401B2 (ja) * 2018-09-05 2023-12-21 東京エレクトロン株式会社 モノリシック集積型３次元ｃｍｏｓロジック及びメモリを製造するためのアーキテクチャ設計及びプロセス
US11522012B2 (en) * 2018-09-28 2022-12-06 Intel Corporation Deep in memory architecture using resistive switches
US11133226B2 (en) 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation
DE102020126070A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und entsprechende struktur
CN115224119A (zh) * 2021-04-21 2022-10-21 长鑫存储技术有限公司 半导体结构及半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544873B1 (en) * 1996-06-07 2003-04-08 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit field effect transistors including multilayer gate electrodes having narrow and wide conductive layers
US20040132236A1 (en) * 2003-01-08 2004-07-08 International Business Machines Corporation Mos transistor
US6790734B2 (en) * 2002-04-26 2004-09-14 Nec Electronics Corporation Manufacturing method of semiconductor device
US20060177983A1 (en) * 2002-06-20 2006-08-10 Trivedi Jigish D Method for forming a notched gate

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287096A (ja) * 2005-04-04 2006-10-19 Sharp Corp 半導体記憶装置及びその製造方法
US7671421B2 (en) * 2006-05-31 2010-03-02 International Business Machines Corporation CMOS structure and method for fabrication thereof using multiple crystallographic orientations and gate materials
DE102008046400B4 (de) * 2008-06-30 2011-05-19 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544873B1 (en) * 1996-06-07 2003-04-08 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit field effect transistors including multilayer gate electrodes having narrow and wide conductive layers
US6790734B2 (en) * 2002-04-26 2004-09-14 Nec Electronics Corporation Manufacturing method of semiconductor device
US20060177983A1 (en) * 2002-06-20 2006-08-10 Trivedi Jigish D Method for forming a notched gate
US20040132236A1 (en) * 2003-01-08 2004-07-08 International Business Machines Corporation Mos transistor

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