CN102103994B - 高介电常数介电层和/或金属栅极元件的制造方法 - Google Patents

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Abstract

本发明提供一种高介电常数介电层和/或金属栅极元件的制造方法，该方法包括提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层于该半导体基板上；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顶盖层于该阻挡层之上，部分地填入该沟槽；实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及实施一化学机械研磨法以移除该沟槽外部的各层。本发明可改善最终元件中的high-k介电层的品质。

Description

高介电常数介电层和/或金属栅极元件的制造方法
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种高介电常数介电层和/或金属栅极元件的制造方法。
背景技术
半导体集成电路(IC)工业已经历快速成长。IC材料和设计的技术进步已造成数世代的IC演进，相较于前一世代，各世代的IC都具有较小及更复杂的电路。然而，上述的进步已增加制造IC和工艺的复杂性，并且为了使这些先进技术得以实现，类似的IC工艺和制造的开发是必要的。
在IC演进的进程中，功能的密度(也即每芯片面积互连的装置的数目)已逐渐地增加，当几何尺寸(也即使用一工艺所能创造出最小元件(或线))已降低。此微缩化的过程通过制造效率和降低相关的成本而增加逐渐地提供益处。此微缩化也产生相对高的功率耗损值，其可通过使用低功率损耗装置例如互补式金属-氧化物-半导体(CMOS)装置而解决。CMOS装置典型地是由栅极氧化层和多晶硅栅极电极所形成。随着构造尺寸持续地减少，因而有一种期望将栅极氧化层和多晶硅栅极电极取代为high-k栅极介电层和金属栅极以改善元件效能。
然而，当集成化一high-k(高介电常数)介电/金属栅极构造在一CMOS技术制造流程时，基于各种不同的因素例如金属不相容性、复杂的工艺、及热预算(thermal budget)，问题也随之发生。例如，high-k栅极介电层引发的议题为较低的热稳定性。有鉴于此，在CMOS技术制造流程中，在一道或多道热工艺循环(例如虚置多晶硅热步骤、间隙子热步骤、及源极和漏极的活化步骤)可导致该high-k栅极介电层的品质降低。
发明内容
为了克服现有技术的缺陷，根据本发明的一实施例，其提供一种高介电常数介电层和/或金属栅极元件的制造方法，包括：提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层于该半导体基板上；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顶盖层于该阻挡层之上，部分地填入该沟槽；实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及实施一化学机械研磨法以移除该沟槽外部的各层。
根据本发明另一实施例，一种高介电常数介电层和/或金属栅极元件的制造方法包括：提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层位于该沟槽的一底部部分；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顺应顶盖层于该阻挡层之上；之后实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及移除该沟槽外部的各层，由此形成一金属栅极。
根据本发明又一实施例，一种高介电常数介电层和/或金属栅极元件的制造方法包括：提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；形成一层间介电层于该半导体基板和该栅极结构之上；实施一第一化学机械研磨法于该层间介电层，以露出该虚置栅极；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层位于该沟槽的一底部部分；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顺应顶盖层于该阻挡层之上；之后实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及实施一第二化学机械研磨法以移除该沟槽外部的各层，由此形成一金属栅极。
本发明所揭示的方法提供一简单且具有低成本效益的方法，以形成high-k介电层和金属栅极在后形成栅极工艺中，其使用一虚置介电层和虚置多晶硅栅极。因此，由于该high-k介电层经历较低的热工艺(例如施于该high-k介电层较低的热循环)，可以改善于最终元件中的该high-k介电层的品质。此外，在此所揭示的方法和装置利用一顺应的顶盖层，通过低温沉积工艺形成，其可改善在退火工艺中该接口层、high-k介电层、和阻挡层的品质，并且改善在退火工艺后移除该顶盖层的蚀刻工艺。上述优点变得非常重要，对于先进工艺节点中的微小构造，例如32nm、22nm、或更小的节点工艺。
附图说明
图1显示根据本发明实施例的制造具有high-k介电和金属栅极的半导体装置的流程示意图。
图2A显示根据本发明的实施例在实施一化学机械研磨法(CMP)和蚀刻法于该层间介电层(ILD)，露出该虚置多晶硅栅极的剖面示意图。
图2B显示根据本发明的实施例将该栅极结构内的该虚置多晶硅栅极208及该栅极介电层206移除的剖面示意图。
图2C显示根据本发明的实施例形成一界面层232、一high-k介电层234、和一阻挡层236部分地填入该沟槽230中的剖面示意图。
图2D显示根据本发明的实施例实施一退火工艺250于该半导体装置200的剖面示意图。
图2E显示根据本发明的实施例在完成该退火工艺之后，实施一蚀刻工艺255以移除该顶盖层的剖面示意图。
图2F显示在完成移除该顶盖层240的步骤后该半导体装置200的剖面示意图。
图2G显示根据本发明的实施例形成一金属层260，以填入该构槽230的剩余部分的剖面示意图。
图2H显示根据本发明的实施例实施一CMP工艺265于该半导体装置，以移除位于该沟槽230外的各层的剖面示意图。
上述附图中的附图标记说明如下：
100～制造方法；
102-118～工艺区块；
200～半导体装置；
202～基板；
206～虚置介电层；
208～虚置多晶硅层；
210～侧壁或栅极间隙子；
220～层间介电层(ILD)；
230～沟槽；
232～界面层；
234～high-k介电层；
236～阻挡层；
240～顶盖层；
250～退火工艺；
255～蚀刻工艺；
260～金属层；
265～CMP工艺。
具体实施方式
为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分都使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未示出或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。此外，本发明揭示所提供的“后栅极”high-k介电/金属栅极工艺的实施例应为本领域普通技术人员所能理解并应用于其他工艺和/或使用其他材料。
请参阅图1，其显示一方法100的流程，用以制造一具有high-k介电和金属栅极的半导体装置，根据本发明所揭示的各种不同的样态。该方法100始于工艺区块102，提供一半导体基板。接续进行该方法100的工艺区块104，将一栅极结构形成于该基板之上，该栅极结构包括一虚置介电层和一虚置栅极。接续进行该方法100的工艺区块106，自该栅极结构移除该虚置介电层和该虚置栅极，由此形成一沟槽。接续进行该方法100的工艺区块108，形成一界面层、high-k介电层、及阻挡层部分地填入该沟槽。
接续进行该方法100的工艺区块110，形成一顺应性的顶盖层于该阻挡层之上。接续进行该方法100的工艺区块112，实施一退火步骤。接续进行该方法100的工艺区块114，移除该顶盖层。接续进行该方法100的工艺区块116，形成一金属层于该阻挡层之上，填入该构槽的剩余部分。接续进行该方法100的工艺区块118，实施一化学机械研磨(CMP)工艺。接下来所讨论显示一半导体装置的各种不同的实施例，该半导体装置是根据图1所揭示的方法100所制造的。
请参阅图2A至图2H，其显示根据图1所揭示的方法100所制造一半导体装置200在各阶段的剖面示意图。应注意的是，该半导体装置200的部分可通过一CMOS工艺制造。有鉴于此，应了解的是在图1的方法100之前、当中、或之后可提供额外的工艺步骤，并且一些其他工艺步骤在此仅简略地描述。应了解的是，图2A至图2H已经过简化，为了清楚地使能更了解本发明所揭示的发明概念。该半导体装置200可通过一后high-k介电/金属栅极工艺所制造。在后high-k介电/金属栅极工艺中，最初地形成一虚置介电层和虚置多晶硅栅极结构，并且接续进行一典型的CMOS制造流程，直到沉积一层间介电层(ILD)。接着，可移除该虚置介电层和虚置多晶硅栅极结构，并且取代以一high-k栅极介电/金属栅极结构。
在图2A中，其显示一半导体装置200，接续实施一化学机械研磨法(CMP)和蚀刻法于该层间介电层(ILD)，露出该虚置多晶硅栅极。该半导体装置200包括一半导体基板202，例如一硅基板。该基板202可替换地包括硅锗、砷化镓，或其他适合的半导体材料。该基板202还可包括掺杂区域，例如一P-型阱(P-well)和N-型阱(N-well)。该基板202还可包括其他构造例如一阻挡层、和/或绝缘层上有硅(SOI)。在其他实施例中，该半导体基板202可包括一掺杂的外延层、一渐层半导体层、和/或还可包括一半导体层位于另一具有不同形态的半导体层之上，例如一硅层位于一硅锗层之上。在其他范例中，一化合物半导体基板可包括一多层硅结构或一硅基板可包括一多层化合物半导体结构。
该半导体基板202还包括一隔离结构例如一浅沟槽隔离(STI)构造形成于该基板202内，以隔离该基板的主动区域。另可替换地，该隔离结构可选择性地包括一硅的局部氧化(LOCOS)构造。该隔离结构可由氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐(FSG)、和/或一low-k介电材料。该主动区域可配置成n-型金属-氧化物-半导体场效晶体管(也即NMOSFET或NFET)以及p-型金属-氧化物-半导体场效晶体管(也即PMOSFET或PFET)。虽然在此仅示出一个栅极结构，应了解的是，该半导体装置200可包括多个栅极结构对应于多个NFET和PFET，分别包括短沟道晶体管和长沟道晶体管。
形成栅极结构的方法步骤包括形成各种不同的材料层，以及蚀刻/图案化这些各式的材料层以形成一PFET元件的栅极结构或一NFET元件的栅极结构。
在本实施例中，该半导体装置200包括一虚置介电层206形成于该基板202上。该虚置介电层206可包括一氧化物(例如形成热氧化物或化学氧化物)。该虚置介电层206可包括一厚度范围介于10埃
Figure GSA00000070667500061
至大约50埃
Figure GSA00000070667500062
。该虚置介电层206还可包括一虚置多晶硅(或简称poly)层208，通过适当的工艺形成于该虚置介电层206之上。在其他实施例中，一虚置非晶硅层可形成于该虚置介电层206之上。例如，可将硅烷(SiH4)、二硅烷(Si2H6)、或二氯硅烷(SiCl2H4)使用于化学气相沉积(CVD)工艺中，以形成虚置多晶硅层208。该虚置多晶硅层208可包括一厚度范围从大约200埃至大约2000埃
Figure GSA00000070667500064
。
该半导体装置200还可包括一硬掩模层(未示出)形成于该虚置多晶硅层208上。该硬掩模层可包括氮化硅、氮氧化硅、碳化硅、和/或其他适合的介电材料，并且通过一方法形成，例如CVD或物理气相沉积法(PVD或溅镀法)。该硬掩模层可包括一厚度范围从大约
Figure GSA00000070667500065
至大约
Figure GSA00000070667500066
另外，可将一抗氧化涂层或一底部抗反射涂层(BARC)用于辅助黄光光刻工艺以图案化一光致抗蚀剂层。例如，可将一图案化光致抗蚀剂层(未示出)形成于该硬掩模层，该图案化光致抗蚀剂层包括一栅极图案。该栅极图案可用于图案化该硬掩模层，通过干式蚀刻工艺或湿式蚀刻工艺。该图案化硬掩模层可用于形成一栅极结构，通过干式蚀刻、湿式蚀刻，或干式和湿式蚀刻的组合。因此，该栅极结构可包括一虚置介电层206、一虚置多晶硅层208、及一硬掩模层。
在完成栅极结构的形成步骤(例如栅极的蚀刻和图案化步骤)之后，将该半导体装置200进行额外的CMP工艺，以形成该NFET元件和PFET元件的各种构造，如同先前技术中所熟知。就其本身而论，上述各种构造在此仅简单地描述。上述各种构造可包括轻掺杂源极/漏极区域(n-型和p-型LDD)、侧壁或栅极间隙子210、源极/漏极(S/D)区域、硅化物构造、接触蚀刻终止层(CESL)，以及一层间介电层(ILD)220。应注意的是，可将应变结构例如硅锗(SiGe)和氮化硅(SiC)构造形成于各自的该NFET元件和PFET元件中，以促进及提升这些元件的效能。
该层间介电层(ILD)220可包括一氧化物，其通过一高深宽比工艺(HARP)和/或高密度等离子体(HDP)沉积工艺形成。该层间介电层(ILD)220沉积填入位于相邻栅极结构之间的间隙。在此之后，实施一CMP工艺和蚀刻工艺于该层间介电层(ILD)220上，直至显露出该虚置多晶硅栅极208。
在图2B中，将该栅极结构内的该虚置多晶硅栅极208及该栅极介电层206移除，可通过干式蚀刻、湿式蚀刻、干式和湿式蚀刻的组合、或其他适合的工艺。移除该虚置栅极208及该栅极介电层206可在一单一步骤的蚀刻工艺或多重步骤的蚀刻工艺中进行。例如，可使用一第一湿式蚀刻工艺以移除该虚置多晶硅栅极208。该第一湿式蚀刻工艺可包括暴露于含氢氧化物溶液(例如氢氧化铵)、双氧水、和/或其他适合的溶液。可使用一第二湿式蚀刻工艺以移除该栅极介电层206。该第二湿式蚀刻工艺可包括暴露于缓冲HF溶液或缓冲氧化蚀刻液(BOE)。该第二湿式蚀刻工艺可选择性地移除该栅极介电层206，并且停止于该基板202，由此形成一沟槽230于该栅极结构中。应了解的是，也可使用其他蚀刻化学药剂，以选择性地移除该栅极介电层和该虚置多晶硅栅极。
在图2C中，形成一界面层232、一high-k介电层234、和一阻挡层236，部分地填入该沟槽230中。该界面层232可包括一氧化硅(SiO2)层(例如热或化学氧化层)，具有一厚度范围从大约
Figure GSA00000070667500071
至大约可替换地，该界面层232可选择性地包括HfSiO或SiON，通过原子层沉积法(ALD)、CVD、PVD、热氧化和氮化、等离子体氧化和氮化、或上述方法的组合形成。在一些实施例中，可将一Hf膜形成于热氧化层上，通过ALD、CVD、或PVD，并且接着将其氧化通过热O2以形成HfSiO。在其他实施例中，可将一Hf膜形成于热氧化层上，通过ALD、CVD、或PVD在一反应性的O2和H2O的氛围中。
该high-k介电层234可形成于该界面层232上。该high-k介电层234可通过ALD、CVD、有机金属化学气相沉积法(MOCVD)、PVD、等离子体辅助化学气相沉积法(PECVD)、等离子体辅助原子层沉积法(PEALD)、热氧化法、上述方法的任意组合、或其他适合的制法。该high-k介电层234可具有一厚度范围从大约
Figure GSA00000070667500081
至大约该high-k介电层234可包括一二元或三元high-k膜例如HfOx。可替换地，该high-k介电层234可选择性地包括其他high-k介电材料，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Si，Ba)TiO3(BST)、Al2O3、Si3O4、氮氧化物、或其他适合的材料。
该阻挡层236可形成于该high-k介电层234上。该阻挡层236可包括TiN或TaN，其具有厚度范围从大约
Figure GSA00000070667500083
至大约
Figure GSA00000070667500084
该阻挡层236的功能可做为一阻挡物以保护该high-k介电层234。该阻挡层236可通过各种沉积技术形成，例如ALD、PVD、CVD、PECVD、或其他适合的技术。
将一顶盖层240形成于该阻挡层236之上。该顶盖层240的作用避免该界面层232成长，以及在后续的退火工艺中避免该high-k介电层234和该阻挡层236劣化，上述退火工艺将在下文中详细描述。再者，在形成该high-k介电层之后，对于热性有相当要求，以维持较低的栅极漏电流。例如，该顶盖层240可包括一非晶硅层。利用非晶硅可在大约低于530℃的温度下沉积。相对地，多晶硅典型地形成于高于590℃的温度。该低温沉积工艺允许较佳的控制，以最小化氧扩散进入阻挡层236、high-k介电层234、和界面层232，而先于顶盖。另外，从high-k介电层的形成至顶盖层的形成过程中，低压和/或无氧环境为其他阻碍氧扩散的因子。该非晶质硅层可通过PVD、CVD、ALD、及PECVD法形成。在其他实施例中，该顶盖层240可选择性地由低温氮化硅层构成，且通过ALD、CVD、和PECVD形成。在一些实施例中，该顶盖层240可选择性地由低温旋转涂布介电层(例如旋转涂布玻璃(SOG))、高分子、及低熔点陶瓷构成。更有甚者，可选择该顶盖层240材料，使得在该顶盖层240和阻挡层236之间具有高的蚀刻选择性，当后续移除该顶盖层时，以较佳地控制后续工艺。
在先进的技术节点例如32nm、22nm、及更进一步的节点中已观察到，栅极长度可小于28nm，在一些情况下甚至小于22nm，并且该high-k介电层的厚度可小于
Figure GSA00000070667500091
有鉴于此，该沟槽230的开口的尺寸大抵上等于该栅极长度的尺寸。因此，该顶盖层240的厚度小于
Figure GSA00000070667500092
且在一些情况下甚至小于是非常重要的。上述顶盖层240的厚度将避免栅极封住(gate seal)或完全地填入该沟槽230。因此，该顶盖层240为顺应性地形成于该阻挡层236上。例如，低温沉积的掺杂非晶质硅可轻易地形成一顺应的顶盖层。当移除该顶盖层时，上述实施例能允许较佳的蚀刻均匀性，此移除步骤将于下文中详细讨论。若该栅极(例如短沟道元件)被该顶盖层封住(例如非顺应的顶盖层)，将会有大的顶盖层蚀刻负载效应，相较于其他栅极(例如长沟道元件)其并未被该顶盖层封住。有鉴于此，在该短沟道元件中移除该顶盖层会比在长沟道元件中移除顶盖层更困难。通过运用一顺应的顶盖层在短沟道元件和长沟道元件的所有栅极结构，由于蚀刻均匀性增加，可使移除该顶盖层更加容易。
在图2D中，实施一退火工艺250于该半导体装置200。该退火工艺250包括一快速热工艺(RTP)例如快速加热退火(RTA)工艺于低于一秒钟。所述RTA工艺实施在从大约700℃至大约1000℃的温度范围中。在其他实施例中，该退火工艺250可选择性地包括一闪退火(flash anneal)或一激光退火持续时间为百万分之一秒。该退火工艺250修复缺陷并且改善该阻挡层236、high-k介电层234和界面层232之间的界面，其可改善元件的效能。如同以上所强调，该顶盖层240避免界面层232的成长并且避免该阻挡层236和high-k介电层234在该退火工艺250中劣化。
在图2E中，在完成该退火工艺之后，实施一蚀刻工艺255以移除该顶盖层240。该蚀刻工艺255可包括湿式蚀刻或干式蚀刻。例如，一湿式蚀刻可使用一蚀刻剂例如一含氢氧化物溶液(例如氢氧化铵)、和/或本领域普通技术人员所知的其他适合的蚀刻剂溶液。由于该顶盖层240为顺应性的，该蚀刻剂可轻易地抵达该沟槽230内的区域，并且因此可改善蚀刻均匀性(相较于非顺应的顶盖层，其封住该栅极)。如同以上所强调，该阻挡层236的功能是作为一蚀刻终止层，基于该顶盖层240和该阻挡层236之间具有高度的蚀刻选择性。在其他实施例中，一干式蚀刻可使用气体的组合，适用于移除该顶盖层240。在完成该蚀刻工艺255之后，可实施一选用的清洗工艺。图2F显示在完成移除该顶盖层240的步骤后该半导体装置200的剖面示意图。
在图2G中，可形成一金属层260，以填入该构槽230的剩余部分。该金属层260可包括任何金属，适用于形成一金属栅极或其部分，包括功函数层、衬垫层、界面层、晶种层、粘结层、阻挡层等。例如，一P-型功函数金属(P-metal)可形成于该阻挡层236上。该P-型功函数金属层可通过ALD、PVD、CVD、或其他适合的工艺形成。另可替换地，该P-型功函数金属层可选择地包括其他适合的金属，例如WN、TaN、或Ru，其适合用于PFET元件中。再者，该P-型功函数金属层可也包括多重金属层结构，例如TiN/WN。
在其他实施例中，一N-型功函数金属(N-metal)可形成于该阻挡层236上。该N-型功函数金属层可包括一TiAl层。该N-型功函数金属层可通过ALD、PVD、CVD、或其他适合的工艺形成。另可替换地，该N-型功函数金属层可选择地包括其他适合的金属，例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、或Zr，其适合用于NFET元件中。再者，一填充金属层可沉积于该功函数金属层之上。例如，可沉积一钛(Ti)层，其作用为一润湿层(wetting layer)供后续的铝(Al)填入。该钛层可通过PVD或其他适合的工艺形成。一铝层可形成于该钛层上，以填入该沟槽230的剩余部分。该铝层的形成方式可通过CVD形成一第一铝层，并接着通过PVD形成一第二铝层。另可替换地，该填充金属可选择地包括钨(W)、铜(Cu)、或其他适合的金属材料。
在图2H中，可实施一CMP工艺265于该半导体装置，以移除位于该沟槽230外的各层(high-k介电层234、阻挡层236、和金属层260)。该CMP工艺265可具有高度选择性，提供一实质的平坦表面供栅极结构和ILD层220。有鉴于此，该金属栅极可展现适当的P功函数或N功函数。因此，由此可达到该PFET和NFET元件的所欲的起始电压，而不会增加复杂度。再者，该界面层232、high-k介电层234、和阻挡层236的品质和整合性得以维持，由于这些层经历较低的热循环在一后形成high-k介电/金属栅极工艺。应了解的是，该半导体装置200可进行更进一步的工艺以形成各种构造，例如电性接触/导通孔、内连金属层、保护层等。
本发明所揭示的上述各实施例可达成不同的优点。应了解的是在此揭示的不同的实施例提供多种不同的优点，并且并未有某一特定的优点需要所有的实施例。例如，本发明所揭示的方法提供一简单且具有低成本效益的方法，以形成high-k介电层和金属栅极在后形成栅极工艺中，其使用一虚置介电层和虚置多晶硅栅极。因此，由于该high-k介电层经历较低的热工艺(例如施于该high-k介电层较低的热循环)，可以改善于最终元件中的该high-k介电层的品质。此外，在此所揭示的方法和装置利用一顺应的顶盖层，通过低温沉积工艺形成，其可改善在退火工艺中该界面层、high-k介电层、和阻挡层的品质，并且改善在退火工艺后移除该顶盖层的蚀刻工艺，如同先前所讨论。上述优点变得非常重要，对于先进工艺节点中的微小构造，例如32nm、22nm、或更小的节点工艺。
本发明虽以各种实施例揭示如上，然而其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更改与润饰。本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种高介电常数介电层和金属栅极元件的制造方法，包括：
提供一半导体基板；
形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；
自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；
形成一界面层于该半导体基板上；
形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；
形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；
形成一顶盖层于该阻挡层之上，部分地填入该沟槽，其中该顶盖层为顺应性地形成于该阻挡层之上；
实施一退火工艺；
移除该顶盖层；
形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及
实施一化学机械研磨法以移除该沟槽外部的各层。
2.如权利要求1所述的高介电常数介电层和金属栅极元件的制造方法，其中该顶盖层具有一厚度不大于100埃。
3.如权利要求1所述的高介电常数介电层和金属栅极元件的制造方法，其中该顶盖层形成于一温度环境中低于530℃。
4.如权利要求3所述的高介电常数介电层和金属栅极元件的制造方法，其中该顶盖层包括一非晶硅层、以及一旋转涂布介电层的其中之一。
5.如权利要求3所述的高介电常数介电层和金属栅极元件的制造方法，其中该顶盖层包括一氮化硅层。
6.如权利要求1所述的高介电常数介电层和金属栅极元件的制造方法，其中该金属层包括一p-型功函数金属层和一n-型功函数金属层的其中之一。
7.如权利要求1所述的高介电常数介电层和金属栅极元件的制造方法，其中该退火工艺实施于一温度范围介于700℃至1000℃。
8.一种高介电常数介电层和金属栅极元件的制造方法，包括：提供一半导体基板；
形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；
形成一层间介电层于该半导体基板和该栅极结构之上；
实施一第一化学机械研磨法于该层间介电层，以露出该虚置栅极；
自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；
形成一界面层位于该沟槽的一底部部分；
形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；
形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；
形成一顺应顶盖层于该阻挡层之上；
之后实施一退火下艺；
移除该顶盖层；
形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及实施一第二化学机械研磨法以移除该沟槽外部的各层，由此形成一金属栅极。
9.如权利要求8所述的高介电常数介电层和金属栅极元件的制造方法，其中该顶盖层形成于一温度低于530℃，以及一无氧的环境中。
10.如权利要求8所述的高介电常数介电层和金属栅极元件的制造方法，其中该沟槽具有一开口宽度小于28纳米。
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