CN103545186B - 一种制造金属栅半导体器件的方法 - Google Patents
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Abstract
本发明提供一种制造金属栅半导体器件的方法，包括步骤：提供半导体衬底，包括核心器件区域和I/O器件区域；在所述I/O器件区域的衬底上形成氧化层；在所述核心器件区域的衬底上以及在所述I/O器件区域的氧化层上形成伪栅极介质层；在所述伪栅极介质层上形成伪栅极；在所述衬底中形成源漏极；去除所述伪栅极和所述伪栅极介质层以形成沟槽；填充所述沟槽形成金属栅极。本发明中刻蚀核心器件区域和I/O器件区域的伪栅极介质层可以同步进行且不需要掩膜来对I/O器件区域进行保护，从而很好地把该步骤整合到了金属栅半导体器件的高k后栅极制造工艺中。
Description
技术领域
本发明是涉及一种半导体制造技术领域，更确切的说，本发明涉及一种制造金属栅半导体器件的方法。
背景技术
高k后栅极工艺是金属栅半导体器件制造领域中的重要工艺。在现有技术中虽然可以把制造核心器件和制造输出输入（I/O）器件大致整合在一个高k后栅极工艺流程中，但是某些关键步骤的整合依然无法实现。例如，如何在去除核心器件区域的伪栅极介质层的同时不影响I/O器件区域的栅极氧化层的厚度和一致性等。虽然也有尝试提供另外的掩膜在该步骤中对I/O器件区域进行保护，即先使用掩膜对I/O器件进行遮盖，然后进行核心器件区域的伪栅极介质层的去除，然后再去除I/O器件区域的掩膜，再对I/O器件区域的栅极介质层进行处理等。这样不仅需要增加额外的工艺步骤，效果也不尽理想。
但是目前制造金属栅半导体器件的工艺中没有方法来克服上述问题。
发明内容
鉴于以上问题，本发明提供一种制造金属栅半导体器件的方法，包括步骤：a)提供半导体衬底，包括核心器件区域和I/O器件区域；b)在所述I/O器件区域的衬底上形成氧化层；c)在所述核心器件区域的衬底上以及在所述I/O器件区域的氧化层上形成伪栅极介质层；d)在所述伪栅极介质层上形成伪栅极；e)在所述衬底中形成源漏极；f)去除所述伪栅极和所述伪栅极介质层以形成沟槽；g)填充所述沟槽形成金属栅极。
进一步，其中使用热氧化的方法执行所述步骤b)的氧化层的形成。
进一步，其中使用SiO2形成所述伪栅极介质层。
进一步，其中使用CVD或化学氧化的方法形成所述伪栅极介质层。
进一步，其中所述CVD的方法包括使用LPCVD、PECVD或APCVD
进一步，其中所述化学氧化的方法包括使用SC-1或Ozone处理液。
进一步，其中所述去除伪栅极介质层的方法是湿刻蚀或湿刻蚀加干刻蚀的方法。
进一步，其中所述去除核心器件区域的伪栅极介质层以及所述去除I/O器件区域的伪栅极介质层同时进行。
进一步，其中所述去除伪栅极的方法是湿刻蚀或干刻蚀加湿刻蚀的方法。
进一步，其中所述伪栅极的去除停止于所述伪栅极介质层上。
进一步，还包括在步骤f)之后形成栅极界面层于所述沟槽中的步骤。
进一步，其中使用化学氧化或热氧化的方法来形成所述栅极界面层。
进一步，其中使用SiO2形成所述栅极界面层。
进一步，还包括在步骤g)之前形成高k栅极介电层于所述沟槽中。
进一步，其中所述金属栅极包括依次堆栈的功函数金属层和导电层。
进一步，其中所述功函数金属层具有两层堆栈结构。
进一步，其中使用钴形成所述导电层。
进一步，其中使用沉积和CMP的方法形成所述金属栅极。
进一步，其中还包括在步骤e)之后在所述半导体衬底上沉积层间介电层，以及进行平坦化以露出所述伪栅极的步骤。
在本发明的制造金属栅半导体器件的方法中，由于在使用CVD或化学氧化形成伪栅极介质层之前在I/O器件区域的衬底上使用热氧化形成有氧化层，且由于CVD或化学氧化形成伪栅极介质层可以在湿刻蚀或湿刻蚀加干刻蚀步骤中具有较高的刻蚀速率，以及热氧化形成的I/O器件区域氧化层和CVD或化学氧化形成的I/O器件区域的伪栅极介质层的刻蚀速率存在极大不同，所以不需要掩膜来对I/O器件区域进行保护，刻蚀核心器件区域和I/O器件区域的伪栅极介质层可以同步进行。从而很好地把该步骤整合到了金属栅半导体器件的高k后栅极制造工艺中。
附图说明
图1-7是本发明各个工艺步骤的器件剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的制造金属栅半导体器件的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。
参照图1。首先，提供半导体衬底200。包括核心器件区域和输出输入（I/O）器件区域。所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。
然后使用热氧化的方法在I/O器件区域的衬底上形成氧化层100。
参照图2。然后在核心器件区域和I/O器件区域形成伪栅极的介质层300。该介质层可以是SiO2的介质层。可以使用化学气相沉积法（CVD）或化学氧化的方法。其中CVD的非限制性实例包括低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)或常压化学气相淀积（APCVD）、亚常压化学气相淀积（SACVD）等。其中化学氧化的方法可以包括使用SC-1或臭氧（Ozone）处理液的方法。在使用SC-1的实施例中，SC-1是由NH4OH-H2O2-H2O组成，其比例可以是（1:1:5）-（1:2:7），反应的温度可以是50-80摄氏度；在使用Ozone处理液的实施例中，反应条件包括使用O3和去离子水。反应可以是在常温下进行。该介质层还可以作为之后将进行的刻蚀步骤的刻蚀停止层。
然后进行在伪栅极介质层上形成伪栅极400的步骤。参照图3，其示出了在核心器件区域和I/O器件区域的伪栅极介质层上形成伪栅极。形成该伪栅极的步骤可以包括：首先使用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)等方法来形成多晶硅层于核心器件区域和I/O器件区域的伪栅极介质层上；然后，可以使用光刻工艺进行图案化处理以在核心器件区域和I/O器件区域形成多晶硅的伪栅极。
参见图4。还可以进行形成偏移侧墙（offsetspacer）211的步骤。偏移侧墙的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。形成偏移侧墙的工艺可以是化学气相沉积。在一个实施例中所形成的偏移侧墙的厚度可以小到80埃。
以及形成轻掺杂源极/漏极(LDD)于伪栅极结构任一侧的衬底中的步骤，图中未示出。所述形成LDD的方法可以是离子注入工艺或扩散工艺。LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
以及在衬底200和上述步骤所形成的偏移侧墙211上形成间隙壁（Spacer）212的步骤。可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM的厚度。
以及用离子注入工艺或扩散工艺重掺杂源极和漏极（S/D）形成于栅极间隙壁任一侧的衬底中的步骤，图中未示出。
以及进行应力记忆的工艺。其可以包括形成覆盖衬底和伪栅极的应力记忆层，可以用沉积的方法来形成该应力记忆层，应力记忆层的材料可以是氮化硅。在本发明的一个实施例中，应力记忆层是用等离子增强化学气相沉积（PECVD）工艺在温度350至450℃，功率50至150W，反应腔压力4至10Torr，SiH4流量为50-100sccm，NH3流量为400-700sccm，N2流量800-1500sccm的条件下形成，应力记忆层的厚度可以为200-800埃,其应力值为500至800MPa。以及对源漏区进行热退火的步骤以使应力记忆层所诱发的应力被记忆到半导体器件中；以及使用湿刻蚀或干刻蚀把应力记忆层去除。
还可以包括形成层间介电层（ILD）213于衬底和伪栅极上。可以采用化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀等方法，可以采用氧化硅、氮氧化硅、氮化硅等材料来形成该ILD。还可以包括对层间介电层进行平坦化处理的步骤。平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。以暴露伪栅极的上表面。在一个实施例中平坦化ILD以暴露伪栅极的多晶硅层400。
参见图5。使用湿刻蚀或干刻蚀加湿刻蚀的方法去除前述步骤在核心器件区域和I/O器件区域所形成的伪栅极多晶硅层400。该步骤的刻蚀将会停止于伪栅极多晶硅层下作为科室停止层的伪栅极介质层，从而形成沟槽10。
参见图6。进行去除核心器件区域和I/O器件区域的伪栅极介质层的步骤。使用湿刻蚀或湿刻蚀加干刻蚀的方法来去除核心器件区域和I/O器件区域的伪栅极介质层。该蚀刻步骤可以具有较高的刻蚀速率，并且由于该伪栅极介质层具有较高的刻蚀速率，以及热氧化形成的I/O器件区域氧化层和CVD或化学氧化形成的I/O器件区域的伪栅极介质层的刻蚀速率存在极大不同，所以不需要掩膜来对I/O器件区域进行保护，刻蚀核心器件区域和I/O器件区域的伪栅极介质层可以同步进行。该步骤后便可以形成沟槽20。
参见图7。然后进行形成栅极界面层401的步骤。其可以用化学氧化的方法或热氧化的方法形成于核心器件区域和I/O器件区域的沟槽中。化学氧化的方法可以使用SC-1，SC-1是由NH4OH-H2O2-H2O组成，其比例可以是（1:1:5）-（1:2:7），反应的温度可以是50-80摄氏度。热氧化的条件可以包括：反应温度为900-1200摄氏度，氧化剂可以是纯氧、水蒸气或氧和水蒸气的混合物。
然后形成栅极介电层402，可以沉积高K材料来形成所述栅极介电层。例如用在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。所述形成栅极介电层的方法可以是物理气相沉积工艺或原子层沉积工艺(ALD)。其厚度为15到60埃。
还可以在栅极介电层201上形成覆盖层，图中未示出，可以是ALD所形成的TiN或TaN的覆盖层。
然后在所述覆盖层上形成金属栅极403。
所述金属栅极可以通过沉积多个薄膜堆栈形成。该薄膜可以包括功函数金属层和导电层。
所述功函数金属层可以包括一层或多层金属层。金属层可以是TiN、TaN、TiN和TaN、上述的组合。优选的，所形成具有两层结构的功函数金属层于NMOS和/或PMOS栅极。所述金属层可以用ALD、PVD或CVD的方法形成。优选地，所述功函数金属层的厚度在10-200埃之间。
所述导电层可以使用铝、铜或钨等金属来形成，优选的，使用钴来形成该导电层。可以用CVD或PVD的方法形成该导电层。
在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。最后进行导电层的平坦化，可以使用CMP的方法以除去沟槽以外的导电层而形成金属栅极。
由于伪栅极介质层采用化学氧化的方法来形成，基于此，还可以进一步的减少衬底与界面层之间的界面在制造过程中受到的不良影响，从而可以提高器件的电子迁移率以及栅极绝缘层的可靠性。
之后还可以进行后续工艺以完成半导体元件的制造。
为了说明和描述的目的，给出了本发明各个方面的以上描述。其并不旨在穷尽列举或将本发明限制为所公开的精确形式，且明显地，可以进行多种修改和变化。本发明旨在将对本领域技术人员是显而易见的这些修改和变化包括在由所附权利要求限定的本发明的范围内。
Claims (17)
1.一种制造金属栅半导体器件的方法，包括步骤：
a)提供半导体衬底，包括核心器件区域和I/O器件区域；
b)使用热氧化的方法在所述I/O器件区域的衬底上形成氧化层；
c)使用CVD或化学氧化的方法在所述核心器件区域的衬底上以及在所述I/O器件区域的氧化层上形成伪栅极介质层；
d)在所述伪栅极介质层上形成伪栅极；
e)在所述衬底中形成源漏极；
f)去除所述伪栅极和所述伪栅极介质层以形成沟槽；
g)填充所述沟槽形成金属栅极。
2.根据权利要求1所述的方法，其中使用SiO2形成所述伪栅极介质层。
3.根据权利要求1所述的方法，其中所述CVD的方法包括使用LPCVD、PECVD或APCVD。
4.根据权利要求1所述的方法，其中所述化学氧化的方法包括使用SC-1或Ozone处理液。
5.根据权利要求1所述的方法，其中所述去除伪栅极介质层的方法是湿刻蚀或湿刻蚀加干刻蚀的方法。
6.根据权利要求1所述的方法，其中去除所述核心器件区域的伪栅极介质层以及去除所述I/O器件区域的伪栅极介质层同时进行。
7.根据权利要求1所述的方法，其中所述去除伪栅极的方法是湿刻蚀或干刻蚀加湿刻蚀的方法。
8.根据权利要求1所述的方法，其中所述伪栅极的去除停止于所述伪栅极介质层上。
9.根据权利要求1所述的方法，还包括在步骤f)之后形成栅极界面层于所述沟槽中的步骤。
10.根据权利要求9所述的方法，其中使用化学氧化或热氧化的方法来形成所述栅极界面层。
11.根据权利要求9所述的方法，其中使用SiO2形成所述栅极界面层。
12.根据权利要求1所述的方法，还包括在步骤g)之前形成高k栅极介电层于所述沟槽中。
13.根据权利要求1所述的方法，其中所述金属栅极包括依次堆栈的功函数金属层和导电层。
14.根据权利要求13所述的方法，其中所述功函数金属层具有两层堆栈结构。
15.根据权利要求13所述的方法，其中使用钴形成所述导电层。
16.根据权利要求1所述的方法，其中使用沉积和CMP的方法形成所述金属栅极。
17.根据权利要求1所述的方法，其中还包括在步骤e)之后在所述半导体衬底上沉积层间介电层，以及进行平坦化以露出所述伪栅极的步骤。
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