CN103378096B - 半导体器件及其形成方法 - Google Patents

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Abstract

提供了一种电阻器系统和用于形成该电阻器系统的方法。实施例包括形成U形的电阻器。电阻器可以包括多层导电材料，具有填充U形的剩余部分的介电层。电阻器可以与双金属栅极制造工艺结合或者可以与多种类型的电阻器结合。本发明还提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明一般涉及半导体技术领域，更具体地涉及半导体器件及其形成方法。
背景技术
集成电路通常形成在多种有源器件和无源器件之外的半导体材料的衬底上。有源器件可以包括诸如互补金属氧化物半导体(CMOS)晶体管(NMOS晶体管或PMOS晶体管)的器件，并且可以由衬底内的半导体材料的一部分以及结合半导体材料形成的附加结构形成。然后，可以使用可以形成在有源器件上方的一系列导电层和绝缘层来互连这些有源器件。
无源器件可以包括诸如电阻器的器件。这些电阻器可以被形成为具有理想电阻，以帮助控制集成电路的理想路径和功能。用于电阻器的理想电阻可以通过在电阻器的材料内提供期望量的导电性来获得。例如，精确数量的掺杂剂可以引入可以由诸如多晶硅的材料制成的电阻器。
然而，这些年来随着集成电路及其有源和无源器件尺寸减小(并且甚至在未来几年随着它们尺寸继续最小化)，要求用于制造和操作电阻器的精度增加。另外，用于制造电阻器的材料和工艺赶不上对期望用于进一步最小化的高精度电阻器同时还保持期望批量生产集成电路的制造工艺的集成的便利性的需求。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一介电层，位于半导体衬底上方；开口，位于所述第一介电层内；第二介电层，内衬所述开口；势垒金属层，在所述开口内上覆所述第二介电层；栅极金属层，在所述开口内上覆所述势垒金属层；以及第三介电层，位于所述栅极金属层上方，其中，所述势垒金属层和所述栅极金属层形成第一电阻器。
在该半导体器件中，所述第三介电层是旋涂玻璃。
在该半导体器件中，所述势垒金属层进一步包括氮化钛层和氮化钽层。
在该半导体器件中，所述栅极金属层包括氮化钛。
该半导体器件进一步包括：位于所述半导体衬底上的PMOS器件，其中，所述PMOS器件包括栅电极，所述栅电极包括第一材料，所述势垒金属层包括所述第一材料。
该半导体器件进一步包括：位于所述半导体衬底上的NMOS器件，其中，所述NMOS器件不包括所述第一材料。
在该半导体器件中，所述PMOS器件、所述NMOS器件以及所述第三介电层都具有相互共面的顶面。
该半导体器件进一步包括：第二电阻器，位于所述半导体衬底上，所述第二电阻器包括不同于所述第一电阻器的材料；以及第三电阻器，位于所述半导体衬底上，所述第三电阻器具有不同于所述第一电阻器的形状。
根据本发明的另一方面，提供了一种半导体器件，包括：位于衬底上的第一电阻器，所述第一电阻器包括：U形第一金属层，包括第一金属；U型第二金属层，与所述第一金属层相邻，所述第二金属层包括第二金属；介电材料，位于所述U形第二金属层内；以及U形介电层，被定位为与所述第一金属层相邻。
该半导体器件进一步包括：位于所述衬底上的第二电阻器，所述第二电阻器包括U形介电材料和填充所述U形介电材料的第三金属层，所述第三金属层包括第三金属。
该半导体器件进一步包括：位于所述衬底上的第三电阻器，所述第三电阻器包括多晶硅。
该半导体器件进一步包括：位于所述衬底上的第一有源器件，所述第一有源器件包括第一栅电极，所述第一栅电极包括所述第一金属和所述第二金属。
该半导体器件进一步包括：位于所述衬底上的第二有源器件，所述第二有源器件包括第二栅电极，所述第二栅电极不包括所述第一金属和所述第二金属。
在该半导体器件中，所述第一金属层包括氮化钛层和氮化钽层，并且所述第二金属层包括氮化钛层。
根据本发明的又一方面，提供了一种半导体器件，包括：位于半导体衬底上的第一电阻器，所述第一电阻器包括第一顶层；以及位于所述半导体衬底上的第二电阻器，所述第二电阻器包括第二顶层，其中，所述第二顶层包括不同于所述第一顶层的材料。
在该半导体器件中，所述第一电阻器是多晶硅电阻器。
该半导体器件进一步包括：位于所述半导体衬底上的第三电阻器，所述第三电阻器具有第三顶层，所述第三顶层包括不同于所述第一顶层和所述第二顶层的材料。
在该半导体器件中，所述第一电阻器是多晶硅电阻器，并且所述第三电阻器是金属电阻器。
在该半导体器件中，所述第二顶层具有“U”形。
该半导体器件进一步包括：位于所述第二顶层的所述“U”形内的旋涂玻璃。
附图说明
为了更完整地理解本实施例及其优点，现在将结合附图所进行的以下描述作为考，其中：
图1示出根据一个实施例的具有NMOS器件区、PMOS器件区、以及电阻器器件区的半导体衬底；
图2A至图2B示出根据一个实施例的位于半导体衬底上方的第一介电层、第一金属层、以及第二介电层；
图3示出根据一个实施例的第一介电层、第一金属层、以及第二介电层的第一图案化；
图4示出根据一个实施例的第一介电层、第一金属层、以及第二介电层的第二图案化；
图5示出根据一个实施例的第二介电层的回蚀；
图6示出根据一个实施例的平坦化工艺；
图7示出根据一个实施例的位于衬底上的多个电阻器的第二实施例；
图8示出根据一个实施例的多晶硅电阻器的形成；
图9示出根据一个实施例的伪区的去除；
图10示出根据一个实施例的介电层和金属层的形成；
图11示出根据一个实施例的用于金属栅极的金属的形成；以及
图12示出根据一个实施例的帮助形成电阻器和金属电阻器的平坦化工艺。
除非另外指出，否则不同图中的相应数字和符号通常是指相应部分。绘制附图以清楚地示出实施例的相关方面并且没有必要按比例绘制。
具体实施方式
以下详细地论述本实施例的制造和使用。然而，应该理解，本公开内容提供可以在多种具体环境中实现的多个可应用概念。所论述的特定实施例仅示出制造和使用所公开的主题的特定方式，并且不限于不同实施例的范围。
关于特定上下文，即，用于20nm工艺节点的具有电阻器的半导体器件，描述了实施例。然而，其他实施例也可以应用于其他半导体或电子器件。
现在参考图1，示出具有半导体衬底101的半导体器件100的一部分，半导体衬底101具有NMOS器件区103、PMOS器件区105以及电阻器器件区107。半导体衬底101可以包括掺杂或未掺杂的体硅、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合。可以使用的其他衬底包括多层衬底、梯度衬底或混合定向衬底。
在半导体衬底101的NMOS器件区103内，可以形成P阱111。P阱111可以用于提供将结合P阱111形成的NMOS晶体管604(在图1中未示出，但是以下关于图6示出和论述)的p型导电性基底。在一个实施例中，可以通过将p型掺杂剂(例如，硼、镓、铟等)注入到半导体衬底101的NMOS器件区103中形成P阱111，但是，可选地可以利用用于形成P阱111的任何其他合适方法，诸如，扩散制程。
在半导体衬底101的PMOS器件区105内，可以形成N阱113。N阱113可以用于提供用于将结合N阱113形成的PMOS晶体管605(在图1中未示出，但是以下关于图6示出和论述)的n型导电性基底。在一个实施例中，可以通过将n型掺杂剂(例如，磷、砷、锑等)注入到半导体衬底101的PMOS器件区105中形成N阱113，但是可选地，可以利用用于形成N阱113的任何合适方法。
第一隔离区115可以形成在NMOS器件区103和PMOS器件区105之间的半导体衬底101内，以相互隔离NMOS器件区103和PMOS器件区105。在一个实施例中，第一隔离区115是浅沟槽隔离件(STI)，并且可以通过蚀刻半导体衬底101以形成沟槽并且用本领域中已知的介电材料填充沟槽来第一隔离区115。例如，第一隔离区115可以填充有通过本领域已知的方法形成的诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料。
第二隔离区117还可以形成在半导体衬底101内，以提供(在图1中未示出，但是以下关于图6示出和论述)在其上形成电阻器602而不与半导体衬底101接触的非导电表面。在一个实施例中，第二隔离区117可以在半导体衬底101的顶面之下的深度在约150nm和约250nm之间的位置处(诸如，约200nm)形成。另外，第二隔离区117可以被形成为具有足够大的宽度以提供用于电阻器602的空间。同样，在一个实施例中，虽然第二隔离区117的宽度可以至少部分地取决于电阻器602的尺寸，但是第二隔离区117可以具有在约0.3μm和约2μm之间的宽度，诸如1μm。
在一个实施例中，第二隔离区117可以使用与第一隔离区115类似的工艺(或甚至相同工艺并且同时)形成。例如，第二隔离区117还可以是通过最初形成沟槽，然后用介电材料填充沟槽所形成的STI。然而，第二隔离区117可以可选地使用不同工艺或材料与第一隔离区115独立地形成。可以使用任何合适工艺或工艺的组合形成第一隔离区115和第二隔离区117，并且所有这样的工艺都完全包括在本实施例的范围内。
在半导体衬底101上方，可以形成第一伪界面层119、伪栅电极121以及隔离件123。第一伪界面层119可以是介电材料，诸如，氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等，并且可以通过热氧化、氮化、CVD等形成。第一伪界面层119可以具有在约1nm和约10nm之间的厚度，诸如，约4nm。
伪栅电极121可以包括诸如掺杂或未掺杂的多晶硅(或非晶硅)、金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(氮化钛、氮化钽)、其他导电材料、它们的组合等的材料。在伪栅电极121是多晶硅的实施例中，可以通过由低压化学汽相沉积(LPCVD)沉积掺杂或未掺杂的多晶硅将伪栅电极121形成为在约至约的范围内(诸如约)的厚度。
一旦形成第一伪界面层119和伪栅电极121，就可以图案化第一伪界面层119和伪栅电极121。在一个实施例中，例如，可以使用光刻掩模和蚀刻工艺图案化第一伪界面层119和伪栅电极121，从而光刻掩模(在图1中未示出)在伪栅电极121上方形成并且暴露在图案化光下。在曝光之后，去除光刻掩模的期望部分，以暴露下面的伪栅电极121，然后，可以蚀刻该伪栅电极以去除曝光部分，从而图案化伪栅电极121和第一伪界面层119。
可以通过在伪栅电极121和半导体衬底101上方均匀沉积一个或多个隔离件层(未示出)来形成隔离件123。隔离件层可以包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通过通用方法形成，诸如，化学汽相沉积(CVD)、等离子体增强CVD、溅射、以及本领域中已知的其他方法。诸如可以通过各向同性或各向异性蚀刻图案化隔离件层，从而从结构的水平表面去除隔离件层并且形成如图1所示的隔离件123。
然而，本领域普通技术人员应该认识到，以上描述的工艺和如图1所示的生成的隔离件123的形状仅是示意性的并不旨在将实施例限制于这些描述。而是，可以利用任何合适数量的隔离件层以及隔离件层和形状的组合，以形成隔离件123，并且可以可选地利用隔离件的任何合适组合。
第一源极区/漏极区125可以在半导体衬底101的NMOS器件区103内形成在NMOS器件区103上方的第一伪界面层119的相对侧上。在一个实施例中，可以形成第一源极区/漏极区125，以限定位于NMOS器件区103内的第一伪界面层119下面的沟道区。可以通过利用例如掩模保护PMOS器件区105和电阻器器件区107并且然后实施一次或多次将诸如n型杂质的杂质注入到半导体衬底101来形成第一源极区/漏极区125。可以形成第一源极区/漏极区125，使得器件是NMOS器件。因为伪栅电极121和隔离件123用作掩模，所以第一源极区/漏极区125与NMOS器件区103内的伪栅电极121和对应隔离件123基本对准。
应该注意，虽然形成第一源极区/漏极区125的上述工艺描述特定工艺，但是本领域普通技术人员应该认识到，可以使用多种其他工艺、步骤等。例如，本领域普通技术人员应该认识到，可以使用隔离件和衬里的多种组合实施多次注入，以形成具有适用于特定目的的特定形状或特性的第一源极区/漏极区125。这些工艺中的任何一个都可以用于形成第一源极区/漏极区125，并且以上说明不旨在将本发明限制于以上阐述的步骤。
第二源极区/漏极区127可以在PMOS器件区105内形成在半导体衬底101的PMOS器件区105内的第一伪界面层119和伪栅电极121的相对侧上。例如，第二源极区/漏极区127可以是复合区，其中，第二源极区/漏极区127包括由半导体衬底101形成的注入区129和邻近注入区129的凸起区131。可以形成注入区129，以限定位于PMOS器件区105内的第一伪界面层119下面的沟道区。可以通过用例如掩模保护NMOS器件区103和电阻器器件区107，然后隔离件123形成之前实施一次或多次将诸如p型杂质的杂质注入半导体衬底101中来形成注入区129。可以形成注入区129，使得器件是PMOS器件。因为伪栅电极121用作掩模，所以注入区128与PMOS器件区105内的伪栅电极121基本对准。
在形成注入区128和隔离件123之后，可以形成凸起区131以提供用于PMOS器件的凸起源极区/漏极区。可以通过最初在半导体衬底101中形成凹槽(未示出)并且在凹槽中外延生长材料来形成凸起区131。在一个实施例中，可以通过各向异性蚀刻形成凹槽。可选地，凹槽可以通过各向同性方向相关蚀刻工艺(isotropicorientationdependentetchingprocess)形成，其中，四甲基氢氧化铵(TMAH)等可以用作蚀刻剂。
在形成凹槽之后，可以通过在凹槽中外延生长材料形成凸起区131。在外延工艺期间，可以将诸如HCl气体的蚀刻气体添加(作为蚀刻气体)至工艺气体中，使得在凹槽中选择性地生长凸起区131，但是不在栅极结构或电阻器结构上。在另一个实施例中，可以通过牺牲层(未示出)覆盖NMOS器件区103和电阻器器件区107，以防止在其上外延生长。当生长材料时，可以通过上述注入方法或通过原位掺杂来掺杂凸起区131。
凸起区131的形成方法可以包括原子层沉积(ALD)；诸如减压CVD(RPCVD)、金属有机物化学汽相沉积(MOCVD)的CVD；或者其他可应用方法。根据凸起区131的期望成分，用于外延的前体可以包括含Si气体和含Ge气体，诸如SiH4和GeH4等，并且调节含Si气体和含Ge气体的部分压力，以改变锗与硅的原子比。
在另一个实施例中，形成凸起区131以在PMOS器件区105内的第一伪界面层119下面的沟道区上施加应力。在半导体衬底101包括硅的实施例中，然后，可以通过选择性外延生长(SEG)利用具有与硅不同的晶格常数的诸如硅锗、硅碳等的材料来形成凸起区131。在PMOS器件区105内的凸起区131和形成在第一伪界面层119下面的沟道区中的应激源材料之间的晶格失配将应力施加至沟道区中，该沟道区增加了载流子迁移率和器件的总体性能。
在半导体衬底101、伪栅电极121和隔离件123上方可以形成第一层间介电(ILD)层133。在一个实施例中，可以通过ALD、PVD、CVD或用于形成ILD的其他可接受方法形成第一ILD层133。第一ILD层133可以包括掺杂或未掺杂的氧化硅，但是可选地，可以利用诸如掺氮化硅的硅酸盐玻璃、高-k材料、它们的组合等的其他材料。在形成第一ILD层133之后，可以使用诸如化学机械抛光(CMP)工艺的合适技术平坦化第一ILD层133、伪栅电极121和隔离件123。
图2A示出伪栅电极121和第一伪界面层119的去除和第一介电层201和位于第一ILD层133和隔离件123上方的第一金属层203的形成。可以使用适用于被选择为形成伪栅电极121和第一伪界面层119的材料的去除工艺来去除伪栅电极121和第一伪界面层119。同样地，虽然去除的准确方法将至少部分地取决于所选择的材料，但是在伪栅电极121是多晶硅并且第一伪界面层119是氧化硅的实施例中，可以使用通过诸如HBr/Cl2、F2的蚀刻剂的等离子体蚀刻或诸如NH4OH的湿蚀刻、它们的组合等的工艺去除伪栅电极121。
一旦去除伪栅电极121和第一伪界面层119，就可以形成第一介电层201。在一个实施例中，第一介电层201可以是高-k介电层，并且可以包括氧化铪(HfO2)、或诸如HfSiOx的硅酸盐。在可选实施例中，第一介电层201包括其他含铪材料，诸如HfZrOx、HfAlOx、HfLaOx、HfO2、HfTiOx、HfTaOx、HfTiTaOx、以及它们的组合。在又一个实施例中，第一介电层201可以包括金属氧化物，诸如LaO3、ZrO2、Al2O3、Ta2O5、TiO2、以及它们的组合。第一介电层201可以具有在约和约之间的厚度，诸如，约并且可以使用诸如原子层沉积(ALD)的沉积工艺形成。然而，还可以使用其他通用方法，诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、金属有机物化学汽相沉积(MOCVD)、等离子体增强原子层沉积(PEALD)等。
图2B示出图2A中的虚线圆207的放大示图，并且帮助示出第一金属层203在第一介电层201上方的形成。在一个实施例中，第一金属层203可以由诸如第一子层209和第二子层211的多个子层形成。第一子层209可以由诸如氮化钛、氮化钽、氮化钛和氮化钽的组合(诸如，氮化钛层位于氮化钽层下方)的势垒材料形成，并且可以使用CVD、PVD、ALD、它们的组合等形成。在第一子层209由氮化钛层和氮化钽层形成的实施例中，该氮化钛层可以具有在约和约之间的第一厚度，诸如，约并且该氮化钽层可以具有约和约之间的厚度，诸如约
可以利用第二子层211调节第一子层209的功函，并且可选地，可以是还可以用作位于PMOS器件区105中的器件的栅电极的材料。同样地，虽然第二子层的准确材料可能至少部分地取决于被选择用于第一子层209的材料，但是在第一子层209包括氮化钛层和氮化钽层的实施例中，第二子层211可以由氮化钛形成，以调节第一子层209的功函。第二子层211可以使用诸如ALD、PVD、或CVD的沉积工艺形成，并且可以被形成为在约和约之间的厚度，诸如约
再次参考图2A，在第一介电层201上方形成第一金属层203之后，可以形成第二介电层205以填充和过填充通过去除伪栅电极121之后留下的开口。第二介电层205可以是例如旋涂玻璃(SOG)，并且可以是硅酸盐、硅氧烷、聚硅氧烷、有机硅氧烷、它们的组合等。在一个实施例中，可以通过引入包括SOG溶质(例如，硅酸盐)的溶剂同时以预定旋转速率旋转半导体衬底101来形成第二介电层205。来自旋转的向心力在半导体衬底101上方均匀地涂覆溶剂和溶质溶液并且涂覆到通过去除伪栅电极121后留下的开口的剩余部分中。在平坦化溶剂之后，然后可以使用诸如热烘焙的工艺固化溶剂，其中，将溶剂加热到约150℃至约450℃之间的温度。
必要时，可以重复该旋转和烘焙的工艺，以获得期望厚度的第二介电层205。在一个实施例中，可以重复该工艺，直到第二介电层205在第一金属层203的最高点上方具有在约和约之间的厚度，诸如约然而，可以利用任何合适厚度。
另外，虽然将第二介电层205描述为SOG层，但是该描述不旨在将第二介电层205限于SOG层。可选地，可以利用其他合适介电材料，诸如通过CVD工艺形成的氧化硅；通过CVD工艺、等离子体增强CVD、它们的组合等形成的氮化硅。用于保护PMOS器件区105和电阻器器件区107中的第一金属层203的这些和任何其他合适材料全部旨在包括在该实施例的范围内。
图3示出第一光刻胶301的形成和图案化。第一光刻胶301可以包括诸如深紫外线(DUV)光刻胶的传统光刻胶材料，并且例如，可以通过使用旋涂工艺沉积在第二介电层205上方。然而，可以可选地利用形成或放置第一光刻胶301的任何其他合适材料或方法。
一旦第一光刻胶301被放置在第二介电层205上方，就可以图案化第一光刻胶301。在一个实施例中，可以形成第一光刻胶301，以提供PMOS器件区105和电阻器器件区107的保护以免受随后蚀刻工艺(以下进一步描述)。可以通过将第一光刻胶301暴露至通过图案化中间掩模的诸如光的能量源来图案化第一光刻胶301，以导致在暴露至能量源的第一光刻胶301的那些部分中的反应。一旦发生反应，就可以利用正性或负性显影剂，以显影第一光刻胶301，并且可以去除第一光刻胶301的不期望部分，留下第一光刻胶301作为掩模。
一旦形成第一光刻胶301以掩蔽PMSO器件区105和电阻器器件区107，就可以从NMOS器件区103去除第一金属层203中的第二子层211，并且可以从第一ILD层133上方去除第二子层211，同时保持通过去除NMOS器件区103中的伪栅电极121之后所留下的开口。在一个实施例中，可以使用利用第一光刻胶301作为掩模的诸如各向异性蚀刻的一种或多种蚀刻工艺去除第一金属层203和第一介电层201。例如，在一个实施例中，可以使用诸如HCl的蚀刻剂去除第一金属层203。然而，可以可选地利用任何合适去除工艺或去除工艺的组合。
图4示出第一光刻胶301的去除、第二光刻胶401的形成、以及第二介电层205的第二图案化。可以使用诸如灰化的工艺去除第一光刻胶301，从而可以提高第一光刻胶301的温度，直到第一光刻胶301经过热分解并且可以被去除为止。然而，可以可选地利用用于去除第一光刻胶301的任何其他合适工艺。
一旦去除第一光刻胶301，第二光刻胶401就可以形成在第二介电层205上。第二光刻胶401可以类似于第一光刻胶301，并且可以以与上述关于图3的类似方式形成。例如，第二光刻胶401可以是DUV光刻胶，并且可以使用旋涂技术施加，但是可以可选地利用其它合适材料和方法。
在施加第二光刻胶401之后，可以图案化第二光刻胶401，以保护位于半导体衬底101的电阻器器件区107中的第二介电层205。在一个实施例中，第二光刻胶401可以图案化为具有在约0.3μm和约2μm之间的第一宽度W1，诸如，约1μm。同样地，在蚀刻期间，将该第一宽度W1转印至下面第二介电层205。
可以以与第一光刻胶301(以上关于图3描述的)类似的方式图案化第二光刻胶401。例如，第二光刻胶401可以暴露至诸如通过图案化中间掩模的光的能量源，并且然后，可以使用正性或负性显影剂显影第二光刻胶。然后，可以去除第二光刻胶401的不期望部分，以在第二介电层205的期望保留的那些部分上方形成掩模。
一旦通过第二光刻胶401保护半导体衬底101的电阻器器件区107上方的第二介电层205，就可以去除PMOS器件区105中的第一ILD层133上方的第二介电层205，同时留下通过去除PMOS器件区105中的伪栅电极121所留下的开口中的第二介电层205。可以使用一次或多次去除工艺实施去除。例如，在一个实施例中，可以使用诸如HCl的蚀刻剂去除第一金属层203。然而，可以利用任何合适工艺或工艺的组合从PMOS器件区105中的第一ILD层133上方去除第二介电层205。
图5示出第二光刻胶401的去除和第二介电层205的选择性的回蚀。在一个实施例中，可以使用诸如灰化的工艺去除第二光刻胶401，从而可以提高第二光刻胶401的温度，直到第二光刻胶401经过热分解并且可以被去除为止。然而，可以可选地利用用于去除第二光刻胶401的任何其他合适工艺。
一旦从第二介电层205上去除第二光刻胶401，就可以回蚀第二介电层205，以减小电阻器器件区107中的第二介电层205的厚度并且使随后平坦化(以下关于图6进一步论述)更容易。在一个实施例中，第二介电层205可以使用诸如CF4和CHF3的蚀刻剂回蚀至第一金属层203的顶部上方在约和约之间的厚度(诸如，)。然而，可以可选地利用回蚀第二介电层205的其他蚀刻剂或方法。
图6示出通过去除NMOS器件区103和PMOS器件区105中的伪栅电极的形成的开口中的第二金属层601和栅极填充材料603的形成。然而，因为第二介电层205阻止第二金属层601和栅极填充材料603沉积在通过去除电阻器器件区107中的伪栅电极121后留下的开口中，没有第二金属层601或栅极填充材料603可以沉积在该开口中。在一个实施例中，第二金属层601可以是适于在NMOS器件中使用的金属，诸如，Al、Ti、TiAl、或Ta。可以使用诸如CVD、PVD或ALD的形成工艺来形成第二金属层601，并且可以将第二金属层601形成为在约和约之间的厚度，诸如，约
栅极填充材料603可以是用于填充由NMOS器件区103和PMOS器件区105中的伪栅电极121所留下的开口的材料。栅极填充材料603可以是铝(Al)，但是可以可选地利用诸如AlSiCu或AlCu的任何其他合适材料。栅极填充材料603可以进行均匀沉积，以填充和过填充通过去除NMOS器件区103和PMOS器件区105中的伪栅电极121留下的开口，并且还沉积在电阻器器件区107中的第二介电层205上方。
图6还示出诸如CMP工艺的平坦化工艺，该平坦化工艺可以用于从第一ILD层133上方去除第二介电层205、第二金属层601、栅极填充材料603。该平坦化工艺帮助形成NMOS器件区103中的NMOS晶体管604、PMOS器件区105中的PMOS晶体管605、以及电阻器器件区107中的电阻器602。平坦化工艺另外去除第二介电层205和第二金属层601，使得在通过去除电阻器器件区107中的伪栅极121留下的开口内，第二介电层205内衬开口的侧壁和底部，形成“U”的形状。另外，当第二金属层601内衬第二介电层205时，第二金属层601也为“U”的形状。
一旦形成NMOS晶体管604、PMOS晶体管605、以及电阻器602，它们就可以被相互互连并且互连至半导体衬底101上的其他有源和无源器件。例如，一系列交替的导电层和绝缘层可以形成在NMOS晶体管604、PMOS晶体管605、以及电阻器602上方，包括与NMOS晶体管604、PMOS晶体管605、以及电阻器602的电连接的接触件。如所期望的，导电和绝缘材料的这些互连层提供了将NMOS晶体管604、PMOS晶体管604、以及电阻器602连接至内部或外部器件的期望电路。
通过形成上述U形的电阻器602，电阻器602可以满足半导体区域(诸如，20nm工艺节点)中的正在进行的器件减小，同时还满足期望薄膜电阻(诸如，在约400和约1000ohm/sq之间)。另外，通过与双金属栅极工艺同时形成电阻器，电阻器602的形成可以容易地结合到具有诸如第二光刻胶401的仅一个附加光刻胶掩蔽工艺的当前制造工艺中。该容易集成允许电阻器602容易地结合到具有较少成本并且比制造其他类型的电阻器更有效的当前制造工艺中。
图7帮助示出另一个实施例，其中，可以在第二衬底701的第三隔离区703上形成电阻器602以及其他类型的电阻器，诸如，第一类型的电阻器1203(例如，金属电阻器，在图7中未示出，但是以下关于图12示出和论述)和第二类型的电阻器801(例如，多晶硅电阻器，在图7中未示出，但是在以下图8中示出)。在该实施例中，电阻器602可以具有在约400至约900ohm/sq之间的电阻，第一类型的电阻器1203可以具有小于约100ohm/sq的电阻，并且第二类型的电阻器801可以具有在约700和约1000ohm/sq之间的电阻。
本实施例中的第二衬底701和第三隔离区703可以是与半导体衬底101和第二隔离区117(以上关于图1描述)类似的材料和由与半导体衬底101和第二隔离区117类似的工艺形成。例如，第二衬底701可以是硅衬底，并且第三隔离区703可以是形成在硅衬底内的STI。然而，第二衬底701和第三隔离区703可以可选地是与半导体衬底101和第二隔离区117不同的材料并且由与半导体衬底101和第二隔离区117不同的方法制成。
第二衬底701中的第三隔离区703可以具有第二电阻器区705、第一类型的电阻器区707、以及第二类型的电阻器区709。应该注意，虽然第二电阻器区705、第一类型的电阻器区707和第二类型的电阻器区709被示出为形成在第三隔离区703上方，但是该描述不旨在进行限制。可选地，第二电阻器区705、第一类型的电阻器区707、以及第二类型的电阻器区709可以形成在相互分离以及在一些它们组合中的多个隔离区上方。可以使用隔离区和电阻器区的任何合适组合，并且所有这样的组合都完全包括在本实施例的范围内。
在第三隔离区703上方，可以形成第二伪界面层711。第二伪界面层711可以由与第一伪界面层119(以上关于图1描述)类似的材料和类似的工艺形成。例如，第二伪界面层711可以是热或CVD氧化物或氮化物。第二伪界面层711可以形成为在约和约之间的厚度，诸如，约
在形成第二伪界面层711之后，在第二伪界面层711上方可以形成伪层713。在一个实施例中，第二层713可以类似于伪电极121(以上关于图1描述)，诸如，多晶硅材料。伪层713可以使用CVD、PVD、ALD等形成为在约和约之间的厚度，诸如约在一个实施例中，可以非掺杂形成多晶硅材料，但是可选地，在形成工艺期间可以原位掺杂多晶硅材料。
在伪层713上方，可以形成第三光刻胶715。第三光刻胶715可以被用作注入掩模，以保护第一类型的电阻器区707和第二电阻器区705免受随后注入，同时对于随后注入暴露第二类型的电阻器区709内的伪层713。第三光刻胶715可以类似于第一光刻胶301，并且可以以上述关于图3描述的类似方式形成。例如，第三光刻胶713可以是(DUV)光刻胶，并且可以使用旋涂技术施加，但是可以可选地利用其它合适材料和方法。在施加第三光刻胶715之后，可以图案化第三光刻胶715，以保护第一类型的电阻器区707和第二电阻器区705中的伪层713，同时暴露第二类型的电阻器区709中的伪层713。
在图案化第三光刻胶715以暴露第二类型的电阻器区709内的伪层713之后，可以实施第一注入(在图7中由标注为717的箭头表示)，以掺入第二类型的电阻器区709中的伪层713的暴露部分。第一注入717可以将n-型或p-型掺杂剂注入伪层713中并且可以将期望掺杂剂注入到用于期望第二类型的电阻器801的期望浓度。同样地，虽然浓度至少部分地取决于期望电阻，但是第一注入717可以将掺杂剂注入到在约1E15(1/cm2)和约5E15(1/cm2)之间的浓度，诸如约3E15(1/cm2)。
图8示出一旦掺杂第二类型的电阻器区709内的伪层713，就可以使用诸如灰化或H2SO4的合适工艺去除第三光刻胶715，并且伪层713可以图案化为第二类型的电阻器801、第一类型的电阻器区707中的第一伪区803、以及第二电阻器区705中的第二伪区805。可以使用合适光刻掩模和蚀刻工艺图案化伪层713，从而施加和图案化光刻胶掩模(在图8中未单独示出)，使得该光刻胶掩模保护期望保留的这些区域，并且利用蚀刻剂去除伪层713的任何暴露区域。在一个实施例中，第二类型的电阻器801、第一伪区803、以及第二伪区805中的每一个都可以具有在约0.02μm和约5μm之间的宽度，诸如，约0.36μm。
图9示出一旦将伪层713图案化为第二类型的电阻器801，第一伪区803、以及第二伪区805，就可以在第二类型的电阻器801、第一伪区803、以及第二伪区805上方形成第三ILD层901，以隔离第二类型的电阻器801、第一伪区803、以及第二伪区805。第三ILD层901可以由与第一ILD层133(以上关于图1论述)类似的材料并且使用与第一ILD层133类似的工艺形成，但是可以可选地利用其它材料或工艺。一旦形成第三ILD层901，就使用诸如CMP的工艺平坦化第三ILD层901、第二类型的电阻器801、第一伪区803、以及第二伪区805。
在形成第三ILD层901之后，可以形成第四光刻胶903，以在随后去除第一伪区803和第二伪区805期间保护第二类型的电阻器801。第四光刻胶903可以类似于第一光刻胶301，并且可以以与以上关于图3描述的类似方式形成。例如，第四光刻胶903可以是DUV光刻胶，并且可以使用旋涂技术施加，但是可以可选地利用其它合适材料和方法。在施加第四光刻胶903之后，可以图案化第四光刻胶903，以保护第二类型的电阻器801，同时暴露第一伪区803和第二伪区805。
一旦通过第四光刻胶903保护第二类型的电阻器801，就可以安全地从第三ILD层901去除第一伪区803和第二伪区805，而不损害第二类型的电阻器801。可以使用利用诸如HBr/Cl2的蚀刻剂的湿或干蚀刻工艺实施去除。第一伪区803和第二伪区805的去除分别留下第一开口905和第二开口907。
图10示出在去除第一伪区803和第二伪区805之后，可以使用诸如灰化的工艺去除第四光刻胶903，并且可以形成内衬第一开口905和第二开口907的第三介电层1001和第三金属层1003。在一个实施例中，第三介电层1001可以形成在“后”类型工艺的(其中，第三介电层1001在第三ILD层901之后形成)第三介电层1001中而不是“先”类型的工艺的第三介电层1001中，其中，第三介电层1001可以形成在第三绝缘区703上方，然后进行图案化，从而导致第三介电层1001仅沿着第二开口907的底部进行定位但没有沿着侧壁进行定位。第三介电层1001和第三金属层1003可以由分别与第一介电层201和第一金属层203类似材料制成，并且可以使用分别与第一介电层201和第一金属层203(以上关于图2描述)类似的工艺形成。例如，第三介电层1001可以是诸如氧化铪的高-k电介质，并且第三金属层1003可以是氮化钛、氮化钽、以及氮化钛的复合层。
一旦形成第三金属层1003，就可以形成第四介电层1005以填充和过填充第一开口905和第二开口907的其余部分。第四介电层1005可以由与第二介电层205(以上关于图2描述)类似的材料并且使用与第二介电层205类似的工艺形成。例如，第四介电层1005可以是使用旋涂工艺形成的SOG。然而，可以可选地利用其他合适工艺和诸如CVD沉积的氧化物的材料。第四介电层1005形成在第一开口905和第二开口907内。
在形成第四介电层1005之后，可以形成第五光刻胶1009以保护第二电阻器区705中的第四介电层1005，并且暴露第一类型的电阻器区707中的第四介电层1005。第五光刻胶1009可以类似于第一光刻胶301，并且可以以与以上关于图3描述的类似方式形成。例如，第五光刻胶1009可以是DUV光刻胶，并且可以使用旋涂技术施加，但是可以可选地利用其它合适材料和方法。在施加第五光刻胶1009之后，可以使用曝光和显影工艺图案化第五光刻胶1009，以保护第二电阻器区705中的第四介电层1005，同时暴露第一类型的电阻器区707中的第四介电层1005。
图11示出从第一类型的电阻器区707去除第四介电层1005。可以使用诸如湿或干蚀刻工艺的合适去除工艺去除第四介电层1005。在一个实施例中，可以使用诸如CF4和CHF3的蚀刻剂从第一类型的电阻器区707去除第四介电层1005。
一旦从第一类型的电阻器区707去除第四介电层1005，就可以在通过去除第一类型的电阻器区707中的第四介电层1005留下的开口中形成第四金属层1101。第四金属层1101可以是诸如铝的金属，并且可以使用诸如CVD、PVD、ALD等的沉积工艺形成。可以沉积第四金属层1101以填充和过填充通过去除第一类型的电阻器区707中的第四介电层1005留下的开口。然而，因为第四介电层1005保留在第二电阻器区705中，所以第四金属层1101形成在第二电阻器区705中的剩余第四介电层1005的顶部上，而不是在第四介电层的位置上。
图12示出可以用于帮助形成电阻器602和第一类型的电阻器1203的平坦化工艺。在一个实施例中，平坦化工艺可以用于从第三ILD层901上方去除任何多余材料，诸如，保留在第三ILD层901上方的第三介电层1001或第三金属层1003的任何部分。该去除工艺还电分离和隔离电阻器602与第一类型的电阻器1203。平坦化工艺可以是CMP工艺，但是可选地可以利用任何其他合适工艺。
一旦形成第一类型的电阻器1203、第二类型的电阻器801、以及电阻器602，它们就可以被相互互连并且互连至半导体衬底101上的其他有源和无源器件。例如，一系列交替导电和绝缘层可以形成在第一类型的电阻器1203、第二类型的电阻器801、以及电阻器602上方，包括与第一类型的电阻器1203、第二类型的电阻器801、以及电阻器602的电连接的接触件。如所期望的，导电和绝缘材料的这些互连层提供了将第一类型的电阻器1203、第二类型的电阻器801、以及电阻器602连接至内部或外部器件的期望电路。
通过利用以上关于图7至图12描述的步骤，电阻器602以及其他类型的电阻器(诸如，第一类型的电阻器1203和第二类型的电阻器801)可以被结合到半导体器件中。另外，当电阻器602的添加仅以第五光刻胶1009的形式使用单个附加掩模时，电阻器602可以容易地与制造工艺一体形成。这样的容易结合使制造工艺更有效，并且可以以更快速度和更少资金制造更高质量的电阻器。
根据一个实施例，提供了一种包括位于半导体衬底上方的第一介电层和位于第一介电层内的开口的半导体器件。第二介电层内衬开口，并且势垒金属层覆盖开口内的第二介电层。栅极金属层覆盖开口中的势垒金属层，并且第三介电层在栅极金属层上方，其中，势垒金属层和栅极金属层形成第一电阻器。
根据另一个实施例，提供了包括在衬底上的第一电阻器的半导体器件。第一电阻器包括含有第一金属的U-形第一金属层和邻近第一金属层的U-型第二金属层，第二金属层含有第二金属。介电材料位于U-形第二金属层内，并且U-型介电层邻近第一金属层进行定位。
根据又一个实施例，提供了包括半导体衬底上的第一电阻器的半导体器件，第一电阻器包括第一顶层。第二电阻器位于半导体衬底、第二电阻器位于第二顶层上，其中，第二顶层包括不同于第一顶层的材料。
虽然已经详细地描述了本实施例及其优点，但是应该理解，在不脱离由所附权利要求限定的本公开内容的精神和范围的情况下，本文中可以进行多种改变、替换和更改。例如，用于形成电阻器和CMOS器件的步骤的准确顺序可以被改变，同时仍然保持在本实施例的范围内。另外，可以可选地利用不同材料。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (15)

1.一种半导体器件，包括：
第一介电层，位于半导体衬底上方；
开口，位于所述第一介电层内；
第二介电层，内衬所述开口；
势垒金属层，在所述开口内上覆所述第二介电层；
栅极金属层，在所述开口内上覆所述势垒金属层；以及
第三介电层，位于所述开口内且位于所述栅极金属层上方并与所述栅极金属层接触，其中，所述势垒金属层和所述栅极金属层形成第一电阻器；
位于所述半导体衬底上的PMOS器件，其中，所述PMOS器件包括栅电极，所述栅电极包括第一材料，所述势垒金属层包括所述第一材料；
位于所述半导体衬底上的NMOS器件，其中，所述NMOS器件不包括所述第一材料，
其中，所述PMOS器件、所述NMOS器件以及所述第三介电层都具有相互共面的顶面。
2.根据权利要求1所述的半导体器件，其中，所述第三介电层是旋涂玻璃。
3.根据权利要求1所述的半导体器件，其中，所述势垒金属层进一步包括氮化钛层和氮化钽层。
4.根据权利要求3所述的半导体器件，其中，所述栅极金属层包括氮化钛。
5.根据权利要求1所述的半导体器件，进一步包括：
第二电阻器，位于所述半导体衬底上，所述第二电阻器包括不同于所述第一电阻器的材料；以及
第三电阻器，位于所述半导体衬底上，所述第三电阻器具有不同于所述第一电阻器的形状。
6.一种半导体器件，包括：
位于衬底上的第一电阻器，所述第一电阻器包括：
U形第一金属层，包括第一金属；
U形第二金属层，与所述第一金属层相邻，所述第二金属层包括第二金属；
介电材料，位于所述U形第二金属层内；
U形介电层，被定位为与所述第一金属层相邻；
位于所述衬底上的第一有源器件，所述第一有源器件包括第一栅电极，所述第一栅电极包括所述第一金属和所述第二金属；
位于所述衬底上的第二有源器件，所述第二有源器件包括第二栅电极，所述第二栅电极不包括所述第一金属和所述第二金属，
其中，所述第一有源器件、所述第二有源器件以及所述介电材料都具有相互共面的顶面。
7.根据权利要求6所述的半导体器件，进一步包括：位于所述衬底上的第二电阻器，所述第二电阻器包括U形介电材料和填充所述U形介电材料的第三金属层，所述第三金属层包括第三金属。
8.根据权利要求7所述的半导体器件，进一步包括：位于所述衬底上的第三电阻器，所述第三电阻器包括多晶硅。
9.根据权利要求6所述的半导体器件，其中，所述第一金属层包括氮化钛层和氮化钽层，并且所述第二金属层包括氮化钛层。
10.一种半导体器件，包括：
位于半导体衬底上的第一电阻器，所述第一电阻器包括第一顶层；
位于所述衬底上的第一有源器件，所述第一有源器件包括第一栅电极，所述第一栅电极包括第一金属和第二金属；
位于所述衬底上的第二有源器件，所述第二有源器件包括第二栅电极，所述第二栅电极不包括所述第一金属和所述第二金属；以及
位于所述半导体衬底上的第二电阻器，所述第二电阻器包括所述第一金属、所述第二金属和第二顶层，其中，所述第二顶层包括不同于所述第一顶层的材料，
其中，所述第一有源器件、所述第二有源器件以及所述第二顶层都具有相互共面的顶面。
11.根据权利要求10所述的半导体器件，其中，所述第一电阻器是多晶硅电阻器。
12.根据权利要求10所述的半导体器件，进一步包括：位于所述半导体衬底上的第三电阻器，所述第三电阻器具有第三顶层，所述第三顶层包括不同于所述第一顶层和所述第二顶层的材料。
13.根据权利要求12所述的半导体器件，其中，所述第一电阻器是多晶硅电阻器，并且所述第三电阻器是金属电阻器。
14.根据权利要求10所述的半导体器件，其中，所述第二顶层具有“U”形。
15.根据权利要求14所述的半导体器件，进一步包括：位于所述第二顶层的所述“U”形内的旋涂玻璃。
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