CN105355558A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件制造方法，包括：在半导体衬底之上形成界面氧化物层；在界面氧化物层上形成高K栅介质层，具有水平的第一部分以及垂直的第二部分；在高K栅介质层上形成金属栅层；选择性刻蚀高K栅介质层，去除高K栅介质层的垂直的第二部分，仅保留水平的第一部分。依照本发明的半导体器件及其制造方法，通过创新性工艺选择性去除了一部分高K栅介质层，仅在金属栅导电层与界面氧化物层之间保留水平方向的高K栅介质层，有效减小器件面积并且提高器件可靠性。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，具体地涉及包括金属栅和高k栅介质的半导体器件及其制造方法。

背景技术

为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

但是，随着器件的不断小型化，FINFET的制造也面临更多挑战。例如，在后栅工艺(gate-last)中，通常是先在鳍片上形成假栅极堆叠，并沉积层间介质层(ILD)以覆盖假栅极堆叠，去除假栅极堆叠之后，形成露出鳍片顶部的栅极沟槽，在栅极沟槽中依次沉积界面层、高K栅介质层和金属栅导电层。通常，高k栅介质层的沉积工艺为HDPCVD、MBE、ALD等台阶覆盖性较好的沉积工艺，以便防止在沟槽顶部过早聚集而在沟槽中部留下空隙，影响后续金属栅极填充率。然而，受制于传统的沉积工艺限制，特别是在亚20nm技术中，这种台阶覆盖性较好的共形沉积工艺将使得高k栅介质层近似均匀地沉积在栅极沟槽底部以及侧壁，也即侧壁厚度与底部厚度接近或者两者差别小于10％。因此，形成的高k栅介质层不仅具有水平的第一部分而且还具有垂直的第二部分，完全包裹了后续沉积的金属栅导电层。

在特征尺寸大于20nm时，金属栅导电层的宽度可以通过合理调整高k栅介质层侧壁厚度来达到所需数值。然而，在20nm以下，由于高k栅介质层自身沉积工艺限制，侧壁厚度减小存在瓶颈，因此栅极沟槽中能够利用于金属栅导电层的有效宽度大大下降，使得器件整体占地面积(footprint)难以有效地等比例缩减，并且缩窄的金属栅极线宽可能会导致侧向断裂等可靠性问题，从而降低了器件的整体性能。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种能够有效减小器件面积、提高器件可靠性的新型半导体器件及其制造方法。

为此，本发明提供了一种半导体器件制造方法，包括：在半导体衬底之上形成鳍片；在鳍片顶部形成界面氧化物层；在界面氧化物层上形成高K栅介质层，具有水平的第一部分以及垂直的第二部分；在高K栅介质层上形成金属栅层；选择性刻蚀高K栅介质层，去除高K栅介质层的垂直的第二部分，仅保留水平的第一部分。

其中，形成鳍片的步骤进一步包括：在半导体衬底上形成掩模图案，以掩模图案为掩模，刻蚀半导体衬底形成沿第一方向延伸的多个鳍片；或者在半导体衬底上选择性外延形成沿第一方向延伸的多个垂直的鳍片。

其中，形成鳍片之后进一步包括，在鳍片两侧形成隔离层。

其中，形成隔离层的步骤进一步包括：沉积绝缘层，绝缘层在鳍片顶部厚度远小于鳍片之间的开口内的厚度；选择性刻蚀绝缘层，去除鳍片顶部上的部分绝缘层并且同时减小鳍片之间的开口内的部分绝缘层厚度。

其中，形成界面氧化物层步骤之前进一步包括：在鳍片上形成沿第二方向延伸的牺牲介质层和牺牲导体层；在牺牲导体层沿第一方向的两侧形成栅极侧墙。

其中，以栅极侧墙为掩模，在鳍片沿第一方向的两侧中形成源漏区。

其中，形成界面氧化物层的步骤进一步包括：在鳍片上形成层间介质层；刻蚀去除牺牲介质层和牺牲导体层，在层间介质层中留下暴露鳍片顶部的栅极开口；在栅极开口中氧化形成界面氧化物层，具有水平的第一部分以及垂直的第二部分。

其中，高K栅介质层和/或金属栅层与界面氧化物层共形。

其中，采用离子注入调整金属栅层的功函数。

其中，形成金属栅层之前还包括，对高K栅介质层进行退火。

其中，选择性刻蚀高K栅介质层之后进一步包括选择性刻蚀界面氧化物层，仅保留界面氧化物层的水平的第一部分。

其中，选择性刻蚀高K栅介质层之后进一步包括，在水平的高K栅介质层的两侧形成应力衬层。

本发明另一方面还提供了一种半导体器件，包括：鳍片，位于半导体衬底之上；界面氧化物层，在鳍片的顶部；高K栅介质层，在界面氧化物层顶部；金属栅极，在高K栅介质层顶部；其中，高K栅介质层仅保留位于界面氧化物层与金属栅极之间的水平的第一部分。

其中，金属栅极包括具有掺杂离子的第一金属栅极，以及第二金属栅极。

其中，高K栅介质层水平的第一部分两侧具有应力衬层。

依照本发明的半导体器件及其制造方法，通过创新性工艺选择性去除了一部分高K栅介质层，仅在金属栅导电层与界面氧化物层之间保留水平方向的高K栅介质层，有效减小器件面积并且提高器件可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图13为依照本发明半导体器件制造方法各个步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能够有效减小器件面积、提高器件可靠性的新兴半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等、刻蚀等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。

根据本发明的一个实施例，参照图1至13说明制造半导体器件的方法。

首先，参照图1至图4，在半导体衬底1000上形成沿第一方向延伸的(多个，虽然图中仅示出一个)鳍片1002。

如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等及化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以厚体(bulk，例如体Si)衬底及硅系材料(例如SOI)为例进行描述。

在半导体层上形成光致抗蚀剂层1001，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层1001形成用于限定半导体鳍片的形状的图案。

采用光致抗蚀剂1001作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除半导体层的暴露部分。

然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层1001，形成鳍片1002，沿第一方向(图7顶视图中的A-A方向)延伸。值得注意的是，本申请各个附图中仅示出了一个鳍片1002，但是实际上在衬底1000上具有平行分布的多个鳍片，鳍片之间为相应的间隔沟槽(以下称作半导体鳍片1002之间的开口)。

在此需要指出的是，存在多种方式来衬底上形成鳍。例如，可以通过在衬底上外延半导体层并对该外延半导体层进行构图来形成鳍。因此，本申请中的描述“在衬底上形成鳍”包括在任意合适的衬底上任意合适的方式来形成任意适当形状的鳍。

另外优选地，在衬底1000为体硅衬底的情况下，还可以在衬底1000上再鳍1002两侧形成隔离层1003。通过已知的淀积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的表面上形成第一绝缘层1003(例如，氧化硅)，如图3所示。

第一绝缘层1003覆盖半导体鳍片，并且填充用于限定半导体鳍片的开口。如果需要，可以对第一绝缘层1003进行化学机械抛光(CMP)，以获得平整的表面。

在一个示例中，可以通过高密度等离子体沉积(HDP)工艺形成第一绝缘层1003。通过控制工艺淀积参数，使得第一绝缘层1003在半导体鳍片1002的顶部上的部分厚度远远小于位于半导体鳍片1002之间的开口内的部分厚度，优选为半导体鳍片1002的顶部上的部分厚度小于位于半导体鳍片1002之间的开口内的部分厚度的三分之一，优选小于四分之一，且优选为第一绝缘层1002在半导体鳍片1002的顶部上的部分的厚度小于半导体鳍片1002之间间距(即开口宽度)的一半。在一个示例中，第一绝缘层1003在开口内的部分的厚度大于80nm，第一绝缘层1003位于半导体鳍片顶部的部分的厚度小于20nm。

然后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层1003，如图4所示。该蚀刻不仅去除第一绝缘层1003位于半导体鳍片1002的顶部上的部分，而且减小第一绝缘层1003位于开口内的部分的厚度。控制蚀刻的时间，使得第一绝缘层1003的位于开口内的部分的顶部与半导体鳍片1002的底部齐平或更低，从而可完全暴露半导体鳍片1002的顶部和侧壁。

在此需要指出的是，形成隔离层并非是必需的。例如，在衬底1000为SOI衬底(可以包括基底衬底、埋入绝缘层和SOI半导层)的情况下，可以由该SOI衬底本身的埋入绝缘层来充当这种隔离层，而SOI半导体层则可以用来形成鳍。

然后，参照图5至图8，形成主要包括牺牲栅介质层1004和牺牲栅导体层1005的假栅极堆叠结构。

通过上述已知的沉积工艺，在半导体结构的表面上形成假栅极电介质1004(例如，氧化硅或氮化硅)，如图5所示。在一个示例中，假栅极电介质1004为约0.8-1.5nm厚的氧化硅层。假栅极电介质1004覆盖半导体鳍片1002的顶部表面和侧面。

进一步地，通过上述已知的沉积工艺，在半导体结构的表面上形成假栅导体1005(例如，多晶硅或非晶硅层(α-Si))，如图6所示。如果需要，可以对假栅导体1005进行化学机械抛光(CMP)，以获得平整的表面。

接下来，可以采用光致抗蚀剂掩模(未示出)或硬掩模(未示出)对假栅介质层1004和假栅导体层1005进行图案化以形成假栅叠层构图。在图案化中，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，选择性地去除假栅导体1005的暴露部分，图7示出了假栅导体层1005图案化后的俯视图。如图7所示，条状的假栅导体层1005(沿第二方向也即BB方向)与鳍1002(沿第一方向也即AA方向)相交。但假栅导体1005也可以是其他形状。

然后，通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-30nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于假栅导体1005的侧面上的垂直部分保留，从而形成栅极侧墙1006，如图8所示。假栅导体1005的高度例如是半导体鳍片1002的高度的两倍或更大。由于形状因子，半导体鳍片1002侧面上的氮化物层厚度比假栅导体1005的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鳍片1002侧壁上的氮化物层。否则，半导体鳍片1002侧面上的氮化物层厚度太大可能妨碍形成栅极侧墙。可以采用附加的掩模进一步去除半导体鳍片1002侧面上的氮化物层。结果，栅极侧墙1006围绕假栅导体1005，而没有形成在半导体鳍片1002的侧壁上。

值得特别注意的是，本申请中图7、图8所示假栅导体1005沿第二方向也即BB方向的宽度要大于最后图13中金属栅极层1010所需的线宽，例如是层1010宽度的1～3倍并优选1.2～1.5倍，这有利于以较粗线条的光刻技术低成本地实现精细线条，有效地减小了占地面积、缩减了制造成本。

随后，本领域技术人员可以应用本领域各种技术，来进一步制作FIFENT的其他部分。

例如，可以采用假栅导体及其侧墙为硬掩模，进行源/漏注入，并可以进行退火以激活注入的杂质，从而形成源/漏区。优选地，形成源漏晕圈(halo)和延伸区(extension)。

制作FINFET的工艺不限于上述示例。本领域技术人员可以应用各种合适的工艺。例如，可以栅导体和第二侧墙为掩模，选择性刻蚀鳍。随后，在鳍的两侧上通过外延来生长源/漏区。

接下来，参照图9至图13(为沿图7中B-B方向也即第二方向的剖视图)，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。

然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层1007(例如，氧化硅或其他低k材料)。第二绝缘层1007覆盖假栅导体1005以及半导体鳍片1002。对第二绝缘层1007进行化学机械抛光(CMP)，以获得平整的表面。该CMP可以去除第二绝缘层1007位于假栅导体1005的顶部的部分，并且可以进一步去除假栅导体1005的一部分。

然后，以第二绝缘层1007以及栅极侧墙1006作为硬掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，选择性地去除假栅导体1005，并且进一步去除假栅极电介质1004位于假栅导体1005下方的部分，如图9所示。

在一个示例中，假栅导体1005由多晶硅组成，并且在该蚀刻中，通过其中使用合适的蚀刻剂(例如四甲基氢氧化铵，缩写为TMAH)溶液的湿法蚀刻去除。该蚀刻形成暴露半导体鳍片1002的顶部表面和侧壁的栅极开口。

然后，通过化学氧化或附加的热氧化，在半导体鳍片1002的暴露表面和侧壁上形成界面氧化物层1008(例如，氧化硅)。在一个示例中，通过在约600-900℃的温度下进行20—120s的快速热氧化形成界面氧化物层1008。在另一个示例中，通过含臭氧(O₃)的水溶液中进行化学氧化形成界面氧化物层1008。优选地，在形成界面氧化物层1008之前，对半导体鳍片1002的表面进行清洗。该清洗包括首先进行常规的清洗，然后浸入包括氢氟酸、异丙醇和水的混合溶液中，然后采用去离子水冲洗，最后甩干。在一个示例中，该混合溶液的成分为氢氟酸：异丙醇：水的体积比约为0.2-1.5％：0.01-0.10％：1，并且浸入时间约为1-10分钟。该清洗可以获得半导体鳍片1002的洁净的表面，抑制硅表面自然氧化物的生成和颗粒污染，从而有利于形成高质量的界面氧化物层1008。如此氧化形成层1008不仅包含水平的第一部分(底部)还包含垂直的第二部分(侧壁)，最终构成了“U”型或“凵”型剖面。

然后，通过已知的沉积工艺，如ALD(原子层沉积)、CVD(化学气相沉积)、MOCVD(金属有机化学气相沉积)、PVD(物理气相沉积)、溅射等，在半导体结构的表面上依次形成共形的高K栅介质1009和第一金属栅层1010，如图10所示。值得特别注意的是，传统的后栅工艺为了防止沉积的介质层在栅极开口顶部过早汇聚堵塞底部、提高后续金属栅极导电层的沟槽填充率，特意采用HDPCVD、MBE、MOCVD、ALD等台阶覆盖率良好的共形沉积工艺，如此使得层1009不仅包含水平的第一部分(底部)还包含垂直的第二部分(侧壁)，最终构成了“U”型或“凵”型剖面。如本申请背景技术部分所述，这种“U”型或“凵”型剖面缩减了后续金属导电层的宽度空间，可能引起侧向断裂，也可能增大栅极与源漏之间寄生电容，大大减小了器件的可靠性。

通常，高K栅介质1009由介电常数大于SiO₂的合适材料构成，例如可以是选自ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON及其任意组合的一种。第一金属栅层1010由可以用于形成金属栅的合适材料构成，例如可以是选自TiN、TaN、MoN、WN、TaC和TaCN的一种。在一个示例中，界面氧化物层1008例如是厚度约为0.2-1.1nm的氧化硅层。高K栅介质1009例如是厚度约1-5nm的HfO2层，第一金属栅层1010例如是厚度约0.5-5nm的TiN层。

优选地，采用共形掺杂(conformaldoping)在第一金属栅层1010中注入掺杂剂，如图11所示。控制离子注入的能量和剂量，使得注入的掺杂剂仅仅分布在第一金属栅层1010中，而没有进入高K栅介质1009，并且控制离子注入的能量和剂量，使得第一金属栅层1010具有合适的掺杂深度和浓度(也即调整其功函数)以获得期望的阈值电压。

对于N型FinFET在第一金属栅层1010中注入负掺杂剂，用于金属栅的负掺杂剂可以是选自P、As、Sb、La、Er、Dy、Gd、Sc、Yb、Er和Tb的一种。在一个示例中，离子注入的能量约为0.2KeV-30KeV，剂量约为1E13～1E15cm^-2。

对于P型FinFET在第一金属栅层1010中注入正掺杂剂，用于金属栅的正掺杂剂可以是选自In、B、BF₂、Ru、W、Mo、Al、Ga、Pt的一种。在一个示例中，离子注入的能量约为0.2KeV-30KeV，剂量约为1E13～1E15cm^-2。

优选地，在形成高K栅介质1009和形成第一金属栅层1010之间还可以包括高K栅介质沉积后退火(postdepositionannealing)，以改善高K栅介质的质量，这有利于随后形成的第一金属栅层1010获得均匀的厚度。在一个示例中，通过在500-1000℃的温度进行5-100s的快速热退火作为沉积后退火。

优选地，通过上述已知的沉积工艺，在半导体结构的表面上形成第二金属栅层1011。以第二绝缘层1007作为停止层进行化学机械抛光(CMP)，以去除第二金属栅层位于栅极开口外的部分，而仅仅保留位于栅极开口内的部分，如图12所示。第二金属栅层可以由与第一金属栅层相同或不同的材料组成，例如可以是选自W、TiN、TaN、MoN、WN、TaC和TaCN的一种。在一个示例中，第二金属栅层例如是厚度约2-30nm的W层。

选择性刻蚀栅极侧墙1006，并且进一步去除栅极电介质1009(以及界面氧化物层1008)位于栅极侧墙与第一金属栅层1010间的垂直部分，及位于其下的界面氧化物层1008部分，如图13所示。例如，以第一金属栅层1010、第二金属栅层1011为掩模，采用各向异性的干法刻蚀，例如采用碳氟基(C_xH_yF_z，氟取代的饱和或不饱和烃，x优选1～4，y优选0～6，z优选1～8，xyz三者满足化学价配平关系)刻蚀气体或其他含氟气体(NF₃、SF₆)，调整气体配比，使其对于高k材料层1009和氧化硅的界面层1009垂直刻蚀速率远大于侧向腐蚀速率(刻蚀比大于10:1，优选大于15:1)，去除了高k材料层1009的垂直的侧壁(第二部分)，使其从“U”型或“凵”型剖面(图12)转变为“一”型剖面(图13)。如此，可以有效减小器件的栅极最终宽度(如前所述，原始的层1010受制于层1009侧面占据宽度而无法进一步缩减)，提高了器件集成密度，并且通过去除侧壁高K材料减小了栅极与源漏之间寄生电容，提高了器件电学性能。

优选地，进一步刻蚀界面层1009，也一并去除了其较薄的垂直侧壁。

此后，可以进一步沉积应力氮化硅、类金刚石无定形碳(DLC)等高密度材质构成的应力衬层(未示出)，对鳍片1002中形成的源漏区施加应力，增大了沟道区载流子迁移率，提高器件的驱动能力。与常规结构(图12)相比，本申请(图13)通过去除高k介质层1009的垂直侧壁部分，缩减了栅极宽度并使得应力衬层更加靠近沟道区，由此进一步提高了器件性能。

在上文中并未描述制造半导体器件的所有细节，例如源/漏接触、附加的层间电介质层和导电通道的形成。本领域的技术人员熟知形成上述部分的标准CMOS工艺以及如何应用于上述实施例的半导体器件中，因此对此不再详述。

此外，虽然本发明按照FinFET描述了本发明的一个优选实施例，但是本发明同样适用于平面MOSFET、分裂栅MOSFET、其他多栅或包围栅MOSFET结构，只要在栅极开口中形成的高K栅介质层仅具有水平部分而没有垂直部分。具体地，可以在体Si或SOI衬底1000上形成假栅极堆叠结构1004/1005以及栅极侧墙1006，沉积第一ILD1007，选择性刻蚀去除假栅堆叠结构而留下栅极开口，在栅极开口中依次形成U型或凵型的界面氧化物层1008、高K材料的栅极绝缘层1009以及金属材料的栅极导电层1010，随后选择性刻蚀去除叠层1008/1009/1010的垂直部分而仅保留水平部分。

以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

依照本发明的半导体器件及其制造方法，通过创新性工艺选择性去除了一部分高K栅介质层，仅在金属栅导电层与界面氧化物层之间保留水平方向的高K栅介质层，有效减小器件面积并且提高器件可靠性。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (15)

1.一种半导体器件制造方法，包括：

在半导体衬底顶部形成界面氧化物层；

在界面氧化物层上形成高K栅介质层，具有水平的第一部分以及垂直的第二部分；

在高K栅介质层上形成金属栅层；

选择性刻蚀高K栅介质层，去除高K栅介质层的垂直的第二部分，仅保留水平的第一部分。

2.如权利要求1所述的方法，其中，界面氧化物层形成在衬底之上的鳍片结构顶部，形成鳍片的步骤进一步包括：

在半导体衬底上形成掩模图案，以掩模图案为掩模，刻蚀半导体衬底形成沿第一方向延伸的多个鳍片；或者

在半导体衬底上选择性外延形成沿第一方向延伸的多个垂直的鳍片。

3.如权利要求2所述的方法，其中，形成鳍片之后进一步包括，在鳍片两侧形成隔离层。

4.如权利要求3所述的方法，其中，形成隔离层的步骤进一步包括：沉积绝缘层，绝缘层在鳍片顶部厚度远小于鳍片之间的开口内的厚度；选择性刻蚀绝缘层，去除鳍片顶部上的部分绝缘层并且同时减小鳍片之间的开口内的部分绝缘层厚度。

5.如权利要求1所述的方法，其中，形成界面氧化物层步骤之前进一步包括：在衬底上形成的牺牲介质层和牺牲导体层；在牺牲导体层的两侧形成栅极侧墙。

6.如权利要求5所述的方法，其中，以栅极侧墙为掩模，在衬底两侧中形成源漏区。

7.如权利要求5所述的方法，其中，形成界面氧化物层的步骤进一步包括：在衬底上形成层间介质层；刻蚀去除牺牲介质层和牺牲导体层，在层间介质层中留下暴露衬底顶部的栅极开口；在栅极开口中氧化形成界面氧化物层，具有水平的第一部分以及垂直的第二部分。

8.如权利要求1所述的方法，其中，高K栅介质层和/或金属栅层与界面氧化物层共形。

9.如权利要求1所述的方法，其中，采用离子注入调整金属栅层的功函数。

10.如权利要求1所述的方法，其中，形成金属栅层之前还包括，对高K栅介质层进行退火。

11.如权利要求1所述的方法，其中，选择性刻蚀高K栅介质层之后进一步包括选择性刻蚀界面氧化物层，仅保留界面氧化物层的水平的第一部分。

12.如权利要求1所述的方法，其中，选择性刻蚀高K栅介质层之后进一步包括，在水平的高K栅介质层的两侧形成应力衬层。

13.一种半导体器件，包括：

界面氧化物层，在半导体衬底的顶部；

高K栅介质层，在界面氧化物层顶部；

金属栅极，在高K栅介质层顶部；

其中，高K栅介质层仅保留位于界面氧化物层与金属栅极之间的水平的第一部分。

14.如权利要求13所述的半导体器件，其中，金属栅极包括具有掺杂离子的第一金属栅极，以及第二金属栅极。

15.如权利要求13所述的半导体器件，其中，高K栅介质层水平的第一部分两侧具有应力衬层。