CN105470133A - 半导体器件制造方法 - Google Patents

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Abstract

一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；在栅极侧墙沿第一方向的两侧、鳍片顶部外延生长抬升源漏区；以栅极侧墙为掩模，执行轻掺杂离子注入，穿过抬升源漏区、在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件制造方法，在外延生长抬升源漏区之后再注入形成LDD/SDE结构，并且调整了注入工艺，提高了器件的稳定性，减缓了器件的短沟道效应。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种三维多栅FinFET中源漏外延扩展区掺杂方法。
背景技术
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
本发明人未公开的申请中，一种FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层(PTSL)以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应，掺杂方式可以包括大倾角浅结倾斜注入、扩散或者分子沉积；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上选择性外延生长相同或者相近材料形成源漏区(由于栅极侧墙、假栅极堆叠顶部等为绝缘介电质材质，无法在其上外延生长半导体材料)，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL)；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。
然而，上述工艺LDD/SDE注入之后才外延生长源漏区，注入工艺过程中离子在电磁场作用下轰击鳍片结构表面，累积了较多的损伤、裂纹等，这些表面缺陷不利于后续外延生长高质量、低缺陷的外延层，易于使得源漏接触电阻变大(接触面的裂纹、空隙增大了电阻率)，甚至使得器件失效(极端情况下由于接触面缺陷分布太广或者太深，导致外延层在后续的工艺处理过程中剥落，导致器件一个或多个端子的断路)。另一方面，LDD注入形成的LDD/SDE掺杂区在后续的选择性外延生长工艺期间将经受较长时间(例如5min～3h)的高温处理(例如650～1000摄氏度)过程，这将导致结深严重扩散，引起器件严重的短沟道效应。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构制造方法，能有效提高LDD/SDE结构的稳定性，减缓了器件的短沟道效应。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；在栅极侧墙沿第一方向的两侧、鳍片顶部外延生长抬升源漏区；以栅极侧墙为掩模，执行轻掺杂离子注入，穿过抬升源漏区、在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。
其中，栅极侧墙包括水平的第一部分以及垂直的第二部分。
其中，轻掺杂离子注入的注入能量为150～500KeV，和/或注入剂量为1014～1017/cm2。
其中，抬升源漏区的厚度每增加1％，轻掺杂离子注入的注入能量和/或注入剂量增加1～5％。
其中，轻掺杂离子注入包括多个工艺参数不同的子步骤，以形成具有曲线形貌或者渐进变化的结深分布。
其中，执行轻掺杂离子注入步骤期间，调整水平倾角的大小，以控制源漏延伸区沿第一方向的结深。
其中，形成栅极沟槽的步骤之前进一步包括：在栅极侧墙上形成第二栅极侧墙；以第二栅极侧墙为掩模，执行重掺杂离子注入，调整抬升源漏区的掺杂类型和/或浓度；退火，激活掺杂离子和/或修复离子注入损伤。
其中，退火之后进一步包括，在器件上形成接触刻蚀停止层以及层间介质层。
其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。
依照本发明的半导体器件制造方法，在外延生长抬升源漏区之后再注入形成LDD/SDE结构，并且调整了注入工艺，提高了器件的稳定性，减缓了器件的短沟道效应。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图11为依照本发明的FinFET制造方法各步骤的示意图；
图12为依照本发明的FinFET器件结构透视图；以及
图13为依照本发明的FinFET制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高LDD/SDE结构的稳定性的三维多栅FinFET制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下各个附图中上部部分为器件沿图13中第一方向(鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即X1-X1’轴线)获得的剖视图。
如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图13中的Y-Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。任选的，在衬底1上形成硬掩模层2，例如通过LPCVD、PECVD、溅射等工艺形成的氮化硅、氮氧化硅层2。在硬掩模层2上涂覆光刻胶并曝光显影形成光刻胶图形(未示出)，以光刻胶图形为掩模，刻蚀硬掩模层2形成硬掩模图形，并且进一步以硬掩模图形2为掩模刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。鳍片1F沿第二方向的宽度例如仅为5～50nm并优选10～20nm。
如图2所示，在鳍片结构1F和衬底1上形成隔离介质层3。例如，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层3。如图2所示，由于鳍片结构1F的存在，沉积的层3在鳍片结构1F顶部具有凸起。优选地，采用CMP、回刻(etch-back)等平坦化工艺处理层3，直至暴露硬掩模层2。
如图3所示，在鳍片1F中和/或底部形成穿通阻挡层(PTSL)4。在图2所示结构平坦化露出硬掩模层2之后，执行离子注入，可以包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。随后执行退火，例如在500～1200摄氏度下热处理1ms～10min，使得注入的元素与鳍片1F反应，形成高掺杂的(掺杂上述材料的Si)或者绝缘材料的(例如掺杂有上述元素的氧化硅)的穿通阻挡层4。在本发明一个实施例中，控制注入能量和剂量，仅在鳍片1F中形成了沟道穿通阻挡层4A，如图3所示，以抑制沟道区通过STI侧面的泄漏。然而，在本发明另一优选实施例中，控制注入能量和剂量，使得穿通阻挡层4还分布在鳍片1F底部与衬底1界面处作为STI穿通阻挡层4B，以有效隔绝鳍片1F中沟道区、源漏区与相邻鳍片有源区之间的泄漏电流。层4B材质可以与层4A材质相同，也可以包含上述元素中的不同组分(但至少包含氧)。层4B可以与层4A同时一次性注入形成(不同元素注入深度不同)，也可以先后两次不同深度、剂量的注入，例如可以先深距离注入形成层4B，后浅距离注入形成层4A，反之亦然。此外，除了上述高掺杂的穿通阻挡层之外，也可以注入大量的氧(O)以形成氧化硅基的绝缘层以作为穿通阻挡层(该氧化硅层内也可以进一步掺杂上述杂质)。值得注意的是，沟道穿通阻挡层4A距离鳍片1F顶部(或底部)的高度可以任意设定，在本发明一个实施例中优选为鳍片1F自身高度的1/3～1/2。STI穿通阻挡层4B和沟道穿通阻挡层4A厚度例如是5～30nm。层4A的宽度(沿第一和/或第二方向)依照整个器件有源区宽度而设定，层4A的宽度则与鳍片1F相同，也即层4B的宽度明显大于层4A的宽度。
如图4所示，选择性刻蚀隔离层3，再次形成沟槽1G，暴露出鳍片1F一部分。可以采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干法刻蚀、RIE，刻蚀隔离层3，使得剩余的隔离层3构成了浅沟槽隔离(STI)3。优选地，沟槽1G的深度，也即STI3顶部距离鳍片1F顶部的距离，大于等于沟道穿通阻挡层4A顶部距离鳍片1F顶部的距离，以便完全抑制沟道区之间的穿通。随后，湿法腐蚀去除了硬掩模2。
如图5所示，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构5。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成假栅极绝缘层5A和假栅极材料层5B，并优选进一步包括硬掩模层5C。层5A例如是氧化硅，层5B例如是多晶硅、非晶硅、非晶碳、氮化硅等，层5C例如是氮化硅。以具有垂直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀(同样地，刻蚀是各向异性的，优选等离子体干法刻蚀、RIE)硬掩模层5C、假栅极材料层5B以及假栅极绝缘层5A，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠5。如图5上部以及中部所示，假栅极堆叠5(5C/5B/5A)仅分布在沿X-X’轴线的一定宽度范围内，在一定距离之外的X1-X1’轴线处没有分布。
如图6所示，在整个器件上形成第一栅极侧墙6A。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、(磁控)溅射等工艺形成绝缘材料层6，其材质例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向异性刻蚀工艺，刻蚀绝缘材料层6，仅在假栅极堆叠结构5沿第一方向的两侧留下第一栅极侧墙6A。值得注意的是，虽然图6所示第一栅极侧墙6A为三角形，但是在本发明另一优选实施例中，侧墙6A优选具有L型，也即具有水平的第一部分以及垂直的第二部分，以便与假栅极堆叠5保持良好的共形，从而利于减薄栅极侧墙6A的厚度，以进一步缩减器件尺寸、提高器件均匀度。在本发明一个优选实施例中，层6A的厚度例如仅1～5nm、优选2～4nm、并最佳为3nm。层6A在稍后的SDE掺杂过程中限定了横向扩散的宽度并且保护了鳍片顶部以减小缺陷。
如图7所示，在鳍片1F上被假栅极堆叠5覆盖部分之外的区域上外延生长提升源漏1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在鳍片1F顶部假栅极堆叠结构5沿第一方向的两侧上方外延生长提升漏区1HD和提升源区1HS。其中，提升源漏区1HS/1HD材质可以与衬底1、鳍片1F相同，例如均为Si，也可以材质不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。注意，在此过程中，并不对抬升源漏区1HD/1HS执行原位掺杂或者离子注入掺杂，防止后续LDD/SDE注入过程中轻计量掺杂离子受到传统的高浓度抬升源漏区中杂质的影响，因此，优选的，抬升源漏区1HS/1HD是本征的。
如图8所示，以第一栅极侧墙层6A为掩模，穿过抬升源漏区1HS/1HD，对鳍片1F顶部进行轻掺杂离子注入，在鳍片1F顶部以及侧壁周围形成了轻掺杂源漏区(LDD结构或者SDE结构)1LS和1LD，两者之间的鳍片1F构成了沟道区1C。其中，垂直倾角β(该角度仅为注入方向与垂直方向之间所夹多个角度中最小的锐角的数值，并不代表其空间指向)可以例如0～65±0.5度)。在本发明一个优选实施例中，增大垂直倾角以增加掺杂注入离子沿第一方向在横向沟道方向的横向结深，减小垂直倾角以增加垂直方向的结深，例如在本发明一个示例中，垂直倾角β为30、45、60度。由于本发明是穿透外延生长的抬升源漏区而深入鳍片1F顶部形成轻掺杂注入区，因此与传统的轻掺杂离子注入相比，需要适当地增大注入能量和/或注入剂量，例如注入能量为150～500KeV并优选300～350KeV，注入剂量为1014～1017/cm2并优选1016/cm2，这些具体参数的选择需要结合源漏抬升区1HS/1HD的厚度而选择，当源漏抬升区越厚时，注入能量和/或注入剂量需要增加越多。在本发明一个优选实施例中，源漏抬升区1HS/1HD的厚度每增加1％，注入能量和/或注入剂量增加1～5％并优选3％。在本发明另一优选实施例中，采用多次不同参数的注入而形成LDD/SDE结构，例如第一次采用小垂直倾角、大注入能量和/或注入剂量形成横向结深小、纵向结深大的第一掺杂区，第二次采用中等垂直倾角、中等注入能量和/或注入剂量形成横向结深和纵向结深均中等的第二掺杂区，第三次采用大垂直倾角、小注入能量和/或注入剂量形成横向结深大、纵向结深小的第三掺杂区，依次类推，从而获得具有曲线形貌(或者渐进变化)的结深分布(不同于图8中一次注入形成的陡峭结深分布，沿第一方向的横向以及垂直方向具有渐进变化)。任选的，注入方向除了相对于垂直法线方向具有垂直倾角之外，还可以相对于第一方向具有水平倾角(图中为示出，该角度仅为注入方向与水平的第一方向之间所夹多个角度中最小的锐角的数值，并不代表其空间指向)，进一步可以通过调整水平倾角调整LDD/SDE结构的横向结深以及均匀性。
值得注意的是，对于传统的先LDD轻掺杂注入之后再外延生长抬升源漏区，由于外延工艺自身温度较高并且耗时较长，需要通过精确控制外延生长工艺的温度而控制结深，控制难度较大。依照本发明的先外延生长抬升区然后再LDD轻掺杂注入，可以简便的采用RTA快速退火节省工艺时间，并且RTA退火的控制精度远远大于外延生长温度控制精度(例如在一个优选实施例中，外延生长温度控制精度仅能达到约1～2.5摄氏度，而快速退火的温度控制可以达到0.1～0.5摄氏度)，如此可以利于精确控制LDD/SDE结构沿各个方向的结深，便于精确控制所需的器件电学性能。
如图9所示，在第一栅极侧墙6A上进一步形成第二栅极侧墙6B，其材质工艺类似于第一栅极侧墙。此后，以第二栅极侧墙6B为掩模，进行第二次离子注入，执行源漏重掺杂(纵向结深浅)，使得提升源漏1HD/1HS具有高于轻掺杂源漏1LD/1LS的杂质浓度。随后，退火以激活掺杂的杂质。与此同时，该退火还进一步减缓了LDD/SDE的轻剂量、大结深注入对于外延层1HS/1HD表面的损伤，有利于以精简的工艺提高器件的可靠性。
如图10所示，在整个器件上形成接触刻蚀停止层(CESL)7A以及层间介质层(ILD)7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层7A(可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后，采用CMP、回刻等工艺平坦化ILD7B以及硬掩模层5C直至暴露假栅极堆叠5的假栅极材料层5B。随后，去除假栅极堆叠5，形成栅极沟槽7C。去除假栅极堆叠5，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层5B以及假栅极绝缘层5A，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X-X’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10～15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7C。
如图11所示，在栅极沟槽7C中形成最终的栅极堆叠8。例如，采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽中形成了栅极堆叠8。栅极堆叠8至少包括高k材料的栅极绝缘层8A以及金属基材料的栅极导电层10B。高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层8B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层10B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。
之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD7B、接触刻蚀停止层7A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层(未示出)，其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在250～1000摄氏度下退火1ms～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层7A。
依照本发明的半导体器件制造方法，在外延生长抬升源漏区之后再注入形成LDD/SDE结构，并且调整了注入工艺，提高了器件的稳定性，减缓了器件的短沟道效应。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种半导体器件制造方法，包括：
在衬底上形成沿第一方向延伸的多个鳍片；
在鳍片上形成沿第二方向延伸的假栅极堆叠结构；
在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；
在栅极侧墙沿第一方向的两侧、鳍片顶部外延生长抬升源漏区；
以栅极侧墙为掩模，执行轻掺杂离子注入，穿过抬升源漏区、在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区；
去除假栅极堆叠结构，形成栅极沟槽；
在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的半导体器件制造方法，其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。
3.如权利要求1的半导体器件制造方法，其中，栅极侧墙包括水平的第一部分以及垂直的第二部分。
4.如权利要求1的半导体器件制造方法，其中，轻掺杂离子注入的注入能量为150～500KeV，和/或注入剂量为1014～1017/cm2。
5.如权利要求1的半导体器件制造方法，其中，抬升源漏区的厚度每增加1％，轻掺杂离子注入的注入能量和/或注入剂量增加1～5％。
6.如权利要求1的半导体器件制造方法，其中，轻掺杂离子注入包括多个工艺参数不同的子步骤，以形成具有曲线形貌或者渐进变化的结深分布。
7.如权利要求1的半导体器件制造方法，其中，执行轻掺杂离子注入步骤期间，调整水平倾角的大小，以控制源漏延伸区沿第一方向的结深。
8.如权利要求1的半导体器件制造方法，其中，形成栅极沟槽的步骤之前进一步包括：
在栅极侧墙上形成第二栅极侧墙；
以第二栅极侧墙为掩模，执行重掺杂离子注入，调整抬升源漏区的掺杂类型和/或浓度；
退火，激活掺杂离子和/或修复离子注入损伤。
9.如权利要求8的半导体器件制造方法，其中，退火之后进一步包括，在器件上形成接触刻蚀停止层以及层间介质层。
10.如权利要求1的半导体器件制造方法，其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。
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