CN105448985A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件,包括：鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物；源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第一方向的两侧。依照本发明的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材料的器件鳍片结构，在选择合适的深宽比凹槽中抑制了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件的沟道区载流子迁移率。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种基于Ge材料的鳍片场效应晶体管(FinFET)及其制造方法。

背景技术

随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别是载流子迁移率等等，如下表1所示。

表1

由表1可见，在上述这些可能的衬底材料中，III-V族材料具有最高的电子迁移率，使用III-V族材料作为半导体器件的衬底特别是沟道区将大大增强载流子迁移率，因而能制造更快的大规模集成电路(LSIC)。

此外，由表1可见，III-V族材料具有与Si材料明显不同的晶格常数，因此III-V族材料使用常规方法比较难以集成在半导体工艺中常用的Si衬底上，使得需要工艺做出很大改进才能制造性能更佳的半导体器件，提升了性能，但是往往无法同时降低成本。

另一方面，为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

然而，由于III-V族材料的晶格常数与Si有差异，在形成小尺寸器件、特别是鳍片场效应晶体管(FinFET)时，难以完全采用III-V族材料形成鳍片结构，因此难以有效地进一步增强FinFET的沟道区载流子迁移率。并且，III-V族材料与Si界面处由于晶格失配存在的缺陷会使得外延在Si上的基于III-V族材料的小尺寸器件存在可靠性下降的问题。

发明内容

因此，本发明的目的在于进一步提高FinFET沟道区载流子迁移率以提高半导体器件电学性能和可靠性。

本发明提供了一种半导体器件,包括：鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物；源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第一方向的两侧。

其中，鳍片结构具有突入衬底表面的向下突起。

其中，鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。

其中，源区、漏区的顶部具有抬升源区和抬升漏区，具有与鳍片结构不同的材质以向沟道区施加应力。

其中，鳍片结构底部还具有种晶层和/或缓冲层。

其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。

其中，鳍片结构的中部进一步包括穿通停止层，穿通停止层为与沟道区导电类型相反的掺杂区、或者绝缘体。

其中，栅极堆叠包括高K材料的栅极绝缘层以及金属材料的栅极导电层。

本发明还提供了一种半导体器件制造方法，包括：在衬底之上形成沿第一方向延伸分布的Si材质的第一鳍片结构以及第一鳍片结构之间的浅沟槽隔离；刻蚀去除第一鳍片结构，在浅沟槽隔离之间留下第一沟槽；在第一沟槽中外延生长III-V族化合物半导体材料，形成第二鳍片结构；在第二鳍片结构上形成沿第二方向延伸分布的栅极堆叠、以及位于栅极堆叠沿第一方向两侧的源漏区，第二鳍片结构在栅极堆叠结构下方的部分构成沟道区。

其中，刻蚀形成第一沟槽时进一步包括，在第一沟槽底部刻蚀衬底形成V型凹陷。

其中，采用湿法腐蚀和/或干法刻蚀衬底形成第一沟槽。

其中，控制湿法腐蚀和/或干法刻蚀的时间以控制V型凹陷的深度。

其中，刻蚀去除第一鳍片结构之前进一步包括，清洁第一鳍片结构顶部。

其中，外延生长第二鳍片结构之后进一步包括，回刻浅沟槽隔离以暴露第二鳍片结构的顶部。

其中，形成栅极堆叠之前进一步包括，采用垂直和/或倾斜离子注入在第二鳍片结构中部形成穿通停止层。

其中，对于nFinFET注入选自B、In、BF₂的掺杂剂，或者对于pFinFET注入选自As、P的掺杂剂，形成与沟道区导电类型相反的掺杂区构成穿通停止层；或者，注入选自C、N、O的掺杂剂并退火反应形成绝缘体的穿通停止层。

其中，形成栅极堆叠、源漏区的步骤进一步包括：在第二鳍片结构上形成沿第二方向延伸分布的假栅极堆叠和栅极侧墙；在栅极侧墙沿第一方向两侧的第二鳍片结构顶部形成轻掺杂源漏区；在轻掺杂源漏区顶部外延生长抬升源漏区；去除假栅极堆叠形成栅极开口；在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层。

其中，第二鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。

其中，外延生长III-V族化合物半导体材料之前进一步包括，在第一沟槽底部外延生长种晶层和/或缓冲层。

其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。

依照本发明的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材料的器件鳍片结构，阻止了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件的沟道区载流子迁移率。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图17分别显示了依照本发明的半导体器件制作方法各步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了进一步提高FinFET沟道区载流子迁移率以提高半导体器件电学性能和可靠性的III-V族材料鳍片FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

参照图1的剖视图，在衬底1上形成掩模图形PR。衬底1可以是体Si、绝缘层上Si(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge(GeOI)，也可以是SiGe、GaAs、GaN等化合物半导体衬底，还可以是蓝宝石、SiC、AlN等绝缘衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例如为基于CMOS工艺的FinFET，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底1的材料。采用旋涂、喷涂、丝网印刷、CVD等工艺，在衬底1的顶表面上形成掩模材料并且采用传统的曝光/刻蚀工艺形成沿第一方向延伸(垂直于纸面)的平行的多个掩模图形PR。掩模图形PR可以是光刻胶的软质掩模，还可以是氮化物、氧化物或其堆叠结构(例如ONO结构)的硬质掩模。

参照图2的剖视图，以掩模图形PR为掩模，刻蚀衬底1，形成了从衬底1顶表面垂直向上竖起的多个沿第一方向平行的鳍片结构1F，以及在多个鳍片结构1F之间留下了凹槽1T。刻蚀工艺优选采用各向异性的刻蚀方法，例如采用氟基等离子干法刻蚀、RIE，或者采用TMAH、KOH湿法腐蚀。优选地，控制刻蚀参数，使得鳍片1F或者凹槽1T的深宽比大于5:1并且优选大于10:1。

参照图3的剖视图，在鳍片结构1F之间的凹槽1T中填充绝缘材料形成隔离结构。优选地，先采用等离子刻蚀、灰化等干法工艺或者采用氧化剂与酸液混合物的湿法工艺去除了掩模图形PR。接着，采用高深宽比沉积工艺(HARP)、高密度等离子化学气相沉积工艺(HDPCVD)、或者可流动化学气相沉积工艺(flowableCVD)在多个鳍片结构1F之间的凹槽1T中填充形成了绝缘材料2。绝缘材料2例如氧化硅、氮氧化硅、或者低K材料，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。此时，由于鳍片结构1F相对于衬底1存在突起，使得形成的绝缘材料2的顶部也在鳍片结构1F顶部对应位置处具有相应的突起。

参照图4的剖视图，对绝缘材料2执行平坦化工艺，直至暴露鳍片结构1F顶部。平坦化工艺可以是CMP，或者是针对绝缘材料2与鳍片结构1F的刻蚀选择性而执行的回刻工艺(etch-back)。留在鳍片结构1F之间、占据了原来凹槽1T位置的绝缘材料2构成了器件的隔离结构，也称作浅沟槽隔离(STI)。

参照图5的剖视图，选择性刻蚀去除鳍片结构1F。优选采用各向异性的刻蚀工艺，例如氟基等离子干法刻蚀或RIE，或者采用湿法腐蚀工艺。在本发明一个优选实施例中，针对Si材质的鳍片结构1F采用稀释的三甲基氢氧化铵(dTMAH)的碱性腐蚀液，形成了具有良好的垂直侧壁的沟槽1T’。由于Si衬底各个晶向对于TAMH的腐蚀速率不同，例如(111)晶面最慢，因此最终会在衬底1中形成了沿(111)晶面的倾斜的V型凹槽1R，该凹槽深度例如仅10～50nm。优选地，在dTMAH腐蚀Si鳍片1F之前，先采用100:1体积比的稀释氢氟酸(dHF)清洗(时长例如30秒)鳍片结构1F的顶面，以去除表面原生的氧化物以提高后续刻蚀选择性和速率。值得注意的是，在本发明一个优选实施例的湿法腐蚀过程中，通过调整腐蚀时间控制V型凹槽的深度(例如STI底平面与V型凹槽最低点之间的垂直方向距离)；类似的，可以控制干法腐蚀并且同样控制腐蚀速率和时间获得所需的凹槽深度。该凹槽1R的深度可以影响稍后将要在其中生长的各个外延层的质量，一般而言，深度在50～250nm内并且优选10～50nm内可以有助于获得较高的外延层质量，深度太小容易使得晶格生长不完整、容易留下Si错位等，而深度太大则容易造成垂直沟槽外延生长材料填充率降低、容易留下空隙等缺陷。

参照图6的剖视图，在沟槽1T’中选择性外延生长器件材料层3。采用MOCVD、MBE、ALD、HDPCVD等工艺，在STI之间的沟槽1T’以及沟槽底部的凹槽1R中外延生长了器件材料层3，其材质例如表1中列出的各个III-V族化合物或者其他未列出的化合物，例如GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb等等。优选地，器件材料层3为多层结构，至少包括厚度较薄(例如单原子层至0.5nm厚)的种晶层(未示出)、任选的缓冲层(未示出)以及较厚的III-V族材料层(未示出)，其中种晶层可以包括Ge、SiGe、SiGeC、SiC、SiGeSn、SiGeSnC、GeSn等与衬底1的Si晶格常数较近的材料，缓冲层可以选择Ge、III-V材料层则选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb等及其组合。由于STI材质为绝缘的氧化物，因此外延生长仅开始于凹槽1R直至越过STI顶部形成突起，该过程也称作选择性外延生长。值得注意的是，在该过程中，由于外延从具有倾斜侧面的凹槽1R开始生长，因此底部先行堆积生长的薄器件材料构成了上方继续填充的厚器件材料层的成核层，器件材料与Si界面处的错位、晶格失配等缺陷将局限在原凹槽1R附近，或者不会越过STI高度/沟槽1T’深度的1/3，确保了顶部器件材料层的生长质量良好。

参照图7的剖视图，对器件材料层3(例如InGaAs层)采用平坦化工艺处理，暴露STI顶部。例如采用CMP或者回刻工艺，去除了超过STI顶部的器件材料层3，使得留下的器件材料构成了器件的鳍片结构3F。图7所示的鳍片结构3F上部与图4所示的鳍片结构1F基本上是共形的，只是鳍片结构1F仅用于限定鳍片结构3F、STI的形状，因此鳍片结构1F实际上可以采用类似后栅工艺的命名规则而叫做伪鳍片结构(dummyfin)或者牺牲鳍片结构，最终留下的与衬底1材质不同的器件材料构成的鳍片结构3F可称作最终鳍片结构或真鳍片结构，用于形成未来器件的沟道区以及限定源漏区位置。鳍片结构3F具有与凹槽1R形状相同的突入衬底1中的部分，如上所述，通过该部分消除了器件材料层(例如GaN层)的缺陷传播，提高了器件可靠性。

参照图8的剖视图，刻蚀去除一部分STI，露出了鳍片结构3F。针对STI材质，可以选用各向异性干法刻蚀工艺，或者采用dHF、dBOE(稀释的缓释刻蚀剂)湿法腐蚀去除STI的一部分。露出的鳍片结构3F的高度可以取决于FinFET器件中包围栅极的形貌需要而定。在本发明一个优选实施例中，露出的鳍片结构3F的高度小于等于鳍片3F高度的1/2。

参照图9的剖视图，任选的，在鳍片结构3F中部形成穿通停止层(PTS)4。优选地，可以采用垂直和/或倾斜离子注入，向鳍片结构3F中部注入掺杂离子，随后退火激活杂质，形成了与通常本征的鳍片结构3F材质、掺杂类型、浓度不同的穿通停止层4，用于抑制减小FinFET沿垂直衬底方向的泄漏电流。在本发明一个优选实施例中，可以对于nFinFET注入B、In、BF₂等掺杂剂，对于pFinFET注入As、P等掺杂剂，由此与鳍片结构3F上下材料之间形成pn结从而通过反向偏置的二极管抑制泄漏。此外，在本发明另一个优选实施例中，还可以注入C、N、O等容易与鳍片结构3F的材质发生化学反应的掺杂离子，注入之后采用高温退火(例如600至900摄氏度)使得掺杂离子与鳍片结构3F的材料反应形成绝缘体(例如氧化物、氮化硅、碳化物等)的PTS4，由此通过绝缘体4隔断与衬底之间的泄漏通路。可以调整注入的剂量、能量、角度以及退火温度，合理控制PTS4的位置。在本发明一个优选实施例中，PTS4顶面与STI顶面齐平，鳍片结构3F在PTS4上部的区域将用于形成器件的沟道区(channel)，因此记做3C。在本发明另一优选实施例中，PTS4底面高于衬底1的顶面。

参照图10的剖视图，在器件上沉积形成伪栅极堆叠层5。采用PECVD、HDPCVD、MBE、ALD、蒸发、氧化、溅射等工艺，在整个器件上沉积了由伪栅极绝缘层5A以及伪栅极导电层5B。层5A材质例如氧化硅，层5B材质例如多晶硅、非晶硅、微晶硅、多晶锗、非晶锗、非晶碳等等，两者材质选择以提高与周围其他材料的刻蚀选择性。堆叠层5完全覆盖了鳍片结构3F顶部(3C)的顶部和侧壁，并且覆盖了STI的顶部。

参照图11的顶视图，对伪栅极堆叠层5进行图形化，形成沿第二方向BB(图10和图11中水平左右方向)延伸的伪栅极堆叠结构，露出了沿第一方向AA(图10中垂直纸面方向，图11中纸面中上下方向)两侧的鳍片结构3F的顶部3C。

参照图12的顶视图，在伪栅极堆叠结构5A/5B沿第一方向AA的两侧形成栅极侧墙6。例如先采用PECVD、溅射等工艺形成氮化硅、氮氧化硅、类金刚石无定形碳(DLC)等绝缘介质材料，然后采用各向异性刻蚀工艺去除了水平部分而仅在伪栅极堆叠结构5两侧上保留了栅极侧墙6。

参照图13的顶视图，在鳍片结构3F顶部3C中、伪栅极堆叠结构5两侧形成了轻掺杂源漏区3L(包括LDD结构的源区3LS和漏区3LD)。对于pFinFET注入B、In、BF₂等掺杂剂，对于nFinFET注入As、P等掺杂剂(形成与PTS4掺杂区掺杂类型相反的轻掺杂源漏区)。随后采用尖峰退火、快速退火等工艺激活注入掺杂剂。

参照图14的顶视图，形成源漏区。优选地，采用dHF等溶液腐蚀清洁轻掺杂源漏区3LS/3LD的顶部，去除注入、退火过程中的原生氧化物。在本发明一个实施例中，通过提高掺杂剂剂量、注入能量等在伪栅极堆叠结构5沿第一方向的两侧形成重掺杂的源漏区3HS/3HD，注入离子的类型与LDD结构相同，只是浓度更高。优选地，在本发明另一个实施例中，采用选择性外延生长技术在轻掺杂源漏区上外延生长了不同材质的抬升源漏区，并且同时采用原位掺杂技术形成了高浓度。抬升源漏区通过控制材料类型，例如对于GaAs沟道的NMOS采用GaN、GaP、AlGaN等及其组合；对于GaAs沟道的PMOS采用InAs、InGaAs、InSb等及其组合，可以向伪栅极堆叠结构5下方的鳍片沟道区3C施加不同的应力，从而有效地增加沟道区载流子迁移率。

参照图15A，其示出沿图14的第一方向AA线得到的剖视图。图15B则为沿图14的第二方向BB线得到的剖视图，与图1至图9方向一致。由图15B可见，外延生长的包含应力的抬升源漏区3HS/3HD包围了LDD结构的轻掺杂源漏区3LS/3LD的侧面和顶部，在附图中例如为菱形或钻石形。

参照图16的沿第二方向BB的剖视图，在整个器件上形成层间介质层(ILD)7。例如采用旋涂、喷涂、丝网印刷、CVD等工艺形成低k材料的ILD7，包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，采用CMP工艺平坦化ILD7直至暴露伪栅极导电层5B顶部。

参照图17的沿第二方向BB的剖视图，继续后栅工艺。例如，选择性刻蚀去除伪栅极导电层5B和伪栅极绝缘层5A，在ILD7中留下栅极开口。采用HDPCVD、MOCVD、MBE、ALD等工艺，在栅极开口中依次沉积高k材料的栅极绝缘层8A以及金属材料的栅极导电层8B。其中，高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃、La₂O₃)、氮氧化物(如HfSiON)；钙钛矿相氧化物(例如PbZr_xTi_1-xO₃(PZT)、Ba_xSr_1-xTiO₃(BST))。栅极导电层8B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层8B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极导电层8B与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层8B与阻挡层的材料同时沉积在栅极绝缘层8A上，因此栅极导电层包括上述阻挡层的材料。之后，进一步刻蚀ILD7形成暴露抬升源漏区3HD/3HS的接触孔，在接触孔内填充W、Al、Cu、Ti、Ta、Mo等金属、金属合金、金属氮化物等形成接触塞9B。并进一步优选地在此之前在接触孔内形成镍基金属硅化物9A以降低接触电阻。

最终，形成了如图17所示的本发明的新型FinFET，其包括：在衬底1之上沿第一方向延伸的多个鳍片结构3F，其中鳍片结构3F具有突入衬底1表面的向下突起，鳍片3F材质与衬底1材质不同；鳍片结构3F中部具有穿通停止层4，为具有掺杂剂而与鳍片结构3F其他部分导电类型不同形成PN结反向偏置的掺杂区，或者为绝缘材料构成的绝缘体；鳍片结构3F顶部包含沿第一方向延伸分布的轻掺杂源区3LS、沟道区3C、轻掺杂漏区3LD；沟道区3C上方具有高k材料的栅极绝缘层8A与金属材料的栅极导电层8B的栅极堆叠8；栅极堆叠8两侧具有栅极侧墙；轻掺杂源漏区3LD/3LS上具有不同材质的可以向沟道区3C提供应力的抬升源漏区3HS/3HD；抬升源漏区上具有金属硅化物9A以及接触插塞9B，埋设在层间介质层7中。各个部件的具体材质和工艺如上所述，在此不再赘述。

依照本发明的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材料的器件鳍片结构，阻止了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件的沟道区载流子迁移率。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种半导体器件,包括：

鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物；

源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；

栅极堆叠，在沟道区之上沿第二方向延伸分布；

栅极侧墙，在栅极堆叠沿第一方向的两侧。

2.如权利要求1的半导体器件，其中，鳍片结构具有突入衬底表面的向下突起。

3.如权利要求1的半导体器件，其中，鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。

4.如权利要求1的半导体器件，其中，源区、漏区的顶部具有抬升源区和抬升漏区，具有与鳍片结构不同的材质以向沟道区施加应力。

5.如权利要求1的半导体器件，其中，鳍片结构底部还具有种晶层和/或缓冲层。

6.如权利要求5的半导体器件，其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。

7.如权利要求1的半导体器件，其中，鳍片结构的中部进一步包括穿通停止层，穿通停止层为与沟道区导电类型相反的掺杂区、或者绝缘体。

8.如权利要求1的半导体器件，其中，栅极堆叠包括高K材料的栅极绝缘层以及金属材料的栅极导电层。

9.一种半导体器件制造方法，包括：

在衬底之上形成沿第一方向延伸分布的Si材质的第一鳍片结构以及第一鳍片结构之间的浅沟槽隔离；

刻蚀去除第一鳍片结构，在浅沟槽隔离之间留下第一沟槽；

在第一沟槽中外延生长III-V族化合物半导体材料，形成第二鳍片结构；

在第二鳍片结构上形成沿第二方向延伸分布的栅极堆叠、以及位于栅极堆叠沿第一方向两侧的源漏区，第二鳍片结构在栅极堆叠结构下方的部分构成沟道区。

10.如权利要求9的方法，其中，刻蚀形成第一沟槽时进一步包括，在第一沟槽底部刻蚀衬底形成V型凹陷。

11.如权利要求10的方法，其中，采用湿法腐蚀和/或干法刻蚀衬底形成第一沟槽。

12.如权利要求11的方法，其中，控制湿法腐蚀和/或干法刻蚀的时间以控制V型凹陷的深度。

13.如权利要求9的方法，其中，刻蚀去除第一鳍片结构之前进一步包括，清洁第一鳍片结构顶部。

14.如权利要求9的方法，其中，外延生长第二鳍片结构之后进一步包括，回刻浅沟槽隔离以暴露第二鳍片结构的顶部。

15.如权利要求9的方法，其中，形成栅极堆叠之前进一步包括，采用垂直和/或倾斜离子注入在第二鳍片结构中部形成穿通停止层。

16.如权利要求15的方法，其中，对于nFinFET注入选自B、In、BF₂的掺杂剂，或者对于pFinFET注入选自As、P的掺杂剂，形成与沟道区导电类型相反的掺杂区构成穿通停止层；或者，注入选自C、N、O的掺杂剂并退火反应形成绝缘体的穿通停止层。

17.如权利要求9的方法，其中，形成栅极堆叠、源漏区的步骤进一步包括：在第二鳍片结构上形成沿第二方向延伸分布的假栅极堆叠和栅极侧墙；在栅极侧墙沿第一方向两侧的第二鳍片结构顶部形成轻掺杂源漏区；在轻掺杂源漏区顶部外延生长抬升源漏区；去除假栅极堆叠形成栅极开口；在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层。

18.如权利要求9的方法，其中，第二鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。

19.如权利要求9的方法，其中，外延生长III-V族化合物半导体材料之前进一步包括，在第一沟槽底部外延生长种晶层和/或缓冲层。

20.如权利要求19的方法，其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。