CN109148580B - 一种FinFET器件及其制作方法 - Google Patents
一种FinFET器件及其制作方法 Download PDFInfo
- Publication number
- CN109148580B CN109148580B CN201710508922.7A CN201710508922A CN109148580B CN 109148580 B CN109148580 B CN 109148580B CN 201710508922 A CN201710508922 A CN 201710508922A CN 109148580 B CN109148580 B CN 109148580B
- Authority
- CN
- China
- Prior art keywords
- layer
- fin
- material layer
- ion implantation
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 91
- 238000000034 method Methods 0.000 claims abstract description 75
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 238000005468 ion implantation Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 30
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims 1
- 150000001875 compounds Chemical class 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- -1 carbon ions Chemical class 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052729 chemical element Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000001282 organosilanes Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
本发明提供一种FinFET器件及其制作方法，所述方法包括:提供半导体衬底，所述半导体衬底上形成有多个虚拟鳍片；沉积隔离材料层，以完全填充所述虚拟鳍片之间的间隙；回刻蚀所述虚拟鳍片，以在所述隔离材料层之间形成第一凹槽；在所述第一凹槽内沉积鳍片材料层；回蚀刻部分所述鳍片材料层以形成第二凹槽；在所述第二凹槽中形成掩膜层；回蚀刻所述隔离材料层，以露出所述鳍片材料层的一部分，形成具有特定高度的鳍片结构；执行沟道停止离子注入，以形成穿通停止层。根据本发明提供的FinFET器件的制作方法，通过在鳍片结构上形成掩膜层，有效避免了在后续执行沟道停止离子注入过程中对所述鳍片结构造成损坏，从而提高了FinFET器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种FinFET器件及其制作方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应(SCE)，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制(electrostatic control)方面的性能也更突出。
在所述FinFET器件中由于源漏区(S/D)的部分消耗，需要形成穿通停止层来控制所述鳍片底部源漏区的穿通现象(punch through)，通常采用沟道停止离子注入(channelstop IMP)形成所述穿通停止层，然而随着鳍片尺寸的减小，特别是缩小至5nm及以下工艺节点时，沟道停止离子注入会对鳍片造成损坏。
为了解决上述问题，需要对FinFET器件的制备方法作进一步的改进，以提高FinFET器件的性能和良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种FinFET器件的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有多个虚拟鳍片；
沉积隔离材料层，以完全填充所述虚拟鳍片之间的间隙；
回刻蚀所述虚拟鳍片，以在所述隔离材料层之间形成第一凹槽；
在所述第一凹槽内沉积鳍片材料层；
回蚀刻所述隔离材料层，以露出所述鳍片材料层的一部分，形成具有特定高度的鳍片结构；
回蚀刻部分所述鳍片材料层以形成第二凹槽；
在所述第二凹槽中形成掩膜层；
执行沟道停止离子注入，以形成穿通停止层。
进一步，选用横向扩散离子注入的方法进行沟道停止离子注入。
进一步，所述鳍片材料层包括SiGe层。
进一步，所述鳍片材料层包括III-V族半导体材料层。
进一步，所述隔离材料层包括氧化硅层。
进一步，形成所述隔离材料层的方法包括流动式化学气相沉积法。
进一步，回刻蚀所述虚拟鳍片至所述半导体衬底之上、所述隔离材料层的顶面以下。
进一步，在执行沟道停止离子注入，以形成穿通停止层之后还包括执行退火处理的步骤。
进一步，在执行沟道停止离子注入，以形成穿通停止层之后还包括去除所述掩膜层的步骤。
另外，本发明还提供了一种FinFET器件，包括：
半导体衬底；
在所述半导体衬底上形成有多个鳍片结构，其中，所述鳍片结构包括SiGe或III-V族半导体材料；
位于所述鳍片结构底部的穿通停止层；
位于所述多个鳍片结构之间的隔离材料层。
根据本发明提供的FinFET器件的制作方法，通过在鳍片结构上形成掩膜层，有效避免了在后续执行沟道停止离子注入过程中对所述鳍片结构造成损坏，从而提高了FinFET器件的性能和良率。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1是根据本发明示例性实施例一的一种FinFET器件的制作方法的示意性流程图。
图2A-2I是根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应(SCE)，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制(electrostatic control)方面的性能也更突出。
在所述FinFET器件中由于源漏区(S/D)的部分消耗，需要形成穿通停止层来控制所述鳍片底部源漏区的穿通现象(punch through)，通常采用沟道停止离子注入(channelstop IMP)形成所述穿通停止层，然而随着鳍片尺寸的减小，特别是缩小至5nm及以下工艺节点时，沟道停止离子注入会对鳍片造成损坏。
为了解决上述问题，需要对FinFET器件的制备方法作进一步的改进，以提高FinFET器件的性能和良率。
针对现有技术的不足，本发明提供一种FinFET器件的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有多个虚拟鳍片；
沉积隔离材料层，以完全填充所述虚拟鳍片之间的间隙；
回刻蚀所述虚拟鳍片，以在所述隔离材料层之间形成第一凹槽；
在所述第一凹槽内沉积鳍片材料层；
回蚀刻部分所述鳍片材料层以形成第二凹槽；
在所述第二凹槽中形成掩膜层；
回蚀刻所述隔离材料层，以露出所述鳍片材料层的一部分，形成具有特定高度的鳍片结构；
执行沟道停止离子注入，以形成穿通停止层。
其中，选用横向扩散离子注入的方法进行沟道停止离子注入；所述鳍片材料层包括SiGe层；所述鳍片材料层包括III-V族半导体材料层；所述隔离材料层包括氧化硅层；形成所述隔离材料层的方法包括流动式化学气相沉积法；回刻蚀所述虚拟鳍片至所述半导体衬底之上、所述隔离材料层的顶面以下；在执行沟道停止离子注入，以形成穿通停止层之后还包括执行退火处理的步骤；在执行沟道停止离子注入，以形成穿通停止层之后还包括去除所述掩膜层的步骤。
根据本发明提供的FinFET器件的制作方法，通过在鳍片结构上形成掩膜层，有效避免了在后续执行沟道停止离子注入过程中对所述鳍片结构造成损坏，从而提高了FinFET器件的性能和良率。
[实施例一]
下面参考图1和图2A-2I，其中图1是根据本发明示例性实施例一的一种FinFET器件的制作方法的示意性流程图，图2A-2I是根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S101：提供半导体衬底，所述半导体衬底上形成有多个虚拟鳍片；
步骤S102：沉积隔离材料层，以完全填充所述虚拟鳍片之间的间隙；
步骤S103：回刻蚀所述虚拟鳍片，以在所述隔离材料层之间形成第一凹槽；
步骤S104：在所述第一凹槽内沉积鳍片材料层；
步骤S105：回蚀刻部分所述鳍片材料层以形成第二凹槽；
步骤S106：在所述第二凹槽中形成掩膜层；
步骤S107：回蚀刻所述隔离材料层，以露出所述鳍片材料层的一部分，形成具有特定高度的鳍片结构；
步骤S108：执行沟道停止离子注入，以形成穿通停止层。
下面，对本发明的FinFET器件的制作方法的具体实施方式做详细的说明。
首先，执行步骤S101，如图2A所示，提供半导体衬底200，所述半导体衬底200上形成有多个虚拟鳍片201。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其中所述半导体衬底200包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
示例性地，在所述半导体衬底200的上形成有多个虚拟鳍片201，所述虚拟鳍片201为竖立于半导体衬底200表面上的柱状结构，如长方体状等。所述虚拟鳍片201的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底200上形成第一硬掩膜层202，形成所述第一硬掩膜层202可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述第一硬掩膜层202可以为自下而上层叠的氧化物层和氮化硅层，本实施例中，第一硬掩膜层202优选为氮化硅(SiN)层；图案化所述第一硬掩膜层202，形成用于蚀刻半导体衬底以在其上形成虚拟鳍片的多个彼此隔离的掩膜，在本实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底200以在其上形成虚拟鳍片201。其中，虚拟鳍片201的宽度全部相同，或者虚拟鳍片201分为具有不同宽度的多个虚拟鳍片组。
接着，执行步骤S102，参照图2B，沉积隔离材料层203，以完全填充所述虚拟鳍片201之间的间隙。
示例性地，所述隔离材料层203可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层203，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)等。在本实施例中，优选具有可流动性的化学气相沉积(FCVD)工艺实施所述沉积。采用含硅前驱物(例如有机硅烷)和含氧前驱物(例如氧气、臭氧或氮氧化合物等)反应，在半导体衬底200上形成氧化硅层，形成的氧化硅层含有高浓度的硅-氢氧键(Si-OH)，这些键可增加氧化硅的流动性，使氧化硅层具有绝佳的流动性，并可快速移入虚拟鳍片201之间的间隙内。进一步地，所述隔离材料层203填满虚拟鳍片201之间的间隙并溢出。接着，对隔离材料层203实施固化处理步骤。在本实施例中，在使用去离子水并结合O3的条件下实施固化处理，其中，O3的流量范围为100sccm～5000sccm，实施固化处理的温度为10℃～500℃。实施固化处理的压力范围为1torr～760torr。可以相信，固化氧化硅使得Si-O键网络能够进行转化，从而增加隔离材料层203的密度。
由于沉积后的隔离材料层203的顶面高于第一硬掩膜层202的顶面，因此对隔离材料层203的表面进行平坦化，使隔离材料层203的顶面与第一硬掩膜层202的顶面齐平，该平坦化步骤可以使用化学机械研磨(CMP)工艺。
接着，执行步骤S103，参照图2C，回刻蚀所述虚拟鳍片201，以在所述隔离材料层203之间形成第一凹槽204。其中，回刻蚀所述虚拟鳍片201至所述半导体衬底200之上所述隔离材料层203的顶面以下。
在回刻蚀所述虚拟鳍片201之前还包括去除所述第一硬掩膜层202的步骤。示例性地，可以采用干法刻蚀去除第一硬掩膜层202和部分虚拟鳍片201。具体的方法包括：在半导体衬底200上形成光刻胶层(图中未示出)，形成所述光刻胶层可以采用本领域技术人员所熟习的各种适宜的工艺，图案化所述光刻胶层，形成用于蚀刻第一硬掩膜层202和虚拟鳍片201的掩膜，然后以所述光刻胶层为掩膜蚀刻第一硬掩膜层202和部分所述虚拟鳍片201，以形成第一凹槽204。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
接着，执行步骤S104，参照图2D，在所述第一凹槽204内沉积鳍片材料层205a。
示例性地，所述鳍片材料层205a可以包括SiGe或者三五(III-V)族半导体材料。在本实施例中，PMOS器件区内的鳍片材料层包括元素半导体，包括但不限于Ge或者Si或者SiGe，NMOS器件区内的鳍片材料层可以包括III-V族化合物半导体。其中，所述III-V族化合物半导体是指包括化学元素周期表中第三主族IIIA和第五主族VA的半导体材料，例如InGaAs等，具体的鳍片材料层的种类以及组成可以根据实际需要进行选择。所述III-V族化合物半导体具有如下优点：(1)价格低廉，工艺成本相对较小；(2)SiGe和III-V族化合物的载流子的迁移率比较高，选用SiGe和III-V族化合物作为鳍片材料，器件可以获得较大的开态电流，其中所述开态电流与关态电流的比值可以达到106以上；(3)可以有效的调节器件的阈值电压。
示例性地，所述鳍片材料层205a可以通过金属有机化合物化学气相沉积(Metal-organic Chemical Vapor Deposition，MOCVD)的方法形成。其中，通过金属有机化合物化学气相沉积(MOCVD)形成的III-V族鳍片材料层的性能更加优异，可以进一步提高所述FinFET器件的性能。在形成鳍片材料层205a之后还包括对所述鳍片材料层205a的表面进行平坦化，以使鳍片材料层205a的顶面与隔离材料层203的顶面齐平的步骤，该平坦化步骤可以使用化学机械研磨(CMP)工艺。
接着，参照图2E，执行步骤S105，回刻蚀所述鳍片材料层205a，以形成第二凹槽206。示例性地，可采用干法刻蚀或者湿法刻蚀等合适的方法回刻蚀所述鳍片材料层205a。
接着，参照图2F，执行步骤S106，在所述第二凹槽206中形成第二硬掩膜层207。采用上述方法形成的第二掩膜层207与鳍片材料层205a对准良好，且所述第二掩膜层207可以避免后续沟道停止离子注入过程中对鳍片材料层205a造成损坏。
示例性地，所述第二掩膜层207包括SiN层。形成所述第二硬掩膜层207的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积(CVD)法。在形成第二掩膜层207之后还包括对所述第二掩膜层207的表面进行平坦化，使第二掩膜层207的顶面与隔离材料层203的顶面齐平的步骤，该平坦化步骤可以使用化学机械研磨(CMP)工艺。
接着，执行步骤S107，参照图2G，回蚀刻所述隔离材料层203，以露出所述鳍片材料层205a的一部分，形成具有特定高度的鳍片结构205。
示例性地，回刻蚀工艺可以采用SiCoNi蚀刻或干法蚀刻等。其中，在进行SiCoNi刻蚀时，可以选用原位SiCoNi刻蚀或非原位SiCoNi刻蚀来去除氧化硅，在干法刻蚀时，可以采用普通干法刻蚀；也可以控制刻蚀强度，采用低偏压低功率的干法刻蚀(soft dry etch)，以避免对隔离材料层203造成过多的刻蚀。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
接着，执行步骤S108，参照图2H，执行沟道停止离子注入，以形成穿通停止层208。其中，选用横向扩散离子注入的方法进行沟道停止离子注入。
示例性地，在该步骤中实施沟道停止离子注入，以形成所述穿通停止层208，控制位于鳍片结构205底部的源/漏穿通。在本实施例中，由于形成的鳍片结构尺寸较小，在5nm以下，可以选用横向扩散离子注入(lateral straggle Ion Implantation)的方法进行沟道停止离子注入，以形成穿通停止层208。横向扩散离子注入的方法具有以下优点：(1)由于离子的横向扩散蔓延，因此沟道离子注入的能量更低，可以避免对鳍片结构造成损坏；(2)由于横向扩散离子注入所述器件底部向上扩散减缓。因此横向扩散离子注入方法可以解决器件底部漏电的问题。所述沟道停止离子注入的注入离子为碳离子、氮离子或者二者的组合。
接下来，在执行沟道停止离子注入，以形成穿通停止层208之后还包括执行退火处理的步骤。示例性地，所述退火处理可以为本领域技术人员熟知的任何的退火方法，例如炉管退火、快速热退火、峰值退火、激光退火等。其中，本实施例中，优选使用快速热退火。可选地，所述快速热退火温度为950℃-1050℃。
接着，参照图2I，去除所述第二硬掩膜层207。
示例性地，可以采用干法刻蚀去除覆盖所述第二硬掩膜层207。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
[实施例二]
下面结合附图2I，对本发明实施例提供的FinFET器件的结构进行描述。该FinFET器件包括半导体衬底200、鳍片结构205、穿通停止层208和隔离材料层203。
半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其中所述半导体衬底200包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
在所述半导体衬底200上形成有鳍片结构205，其中，所述鳍片结构205可以包括SiGe或者三五(III-V)族半导体材料。在本实施例中，PMOS器件区内的鳍片结构包括元素半导体，包括但不限于Ge或者Si或者SiGe，NMOS器件区内的鳍片结构可以包括III-V族化合物半导体。其中，所述III-V族化合物半导体是指包括化学元素周期表中第三主族IIIA和第五主族VA的半导体材料，例如InGaAs等，具体的鳍片结构的种类以及组成可以根据实际需要进行选择。所述III-V族化合物半导体具有如下优点：(1)工艺成本相对较小，相比SOI片廉价很多；(2)由于采用锗、III-V族衬底，所以器件的迁移率比较高，因此可以获得较大的开态电流，其中所述开态电流与关态电流的比值可以达到106以上；(3)可以有效的调节器件的阈值电压。
位于所述鳍片结构205底部的穿通停止层208。所述穿通停止层208采用沟道停止离子注入方法形成，所述沟道停止离子注入的注入离子为碳离子、氮离子或者二者的组合。
位于所述鳍片结构205之间的隔离材料层203。所述隔离材料层203可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。在本实施例中，所述隔离材料层203为氧化硅层。
根据本发明提供的FinFET器件的制作方法，通过在鳍片结构上形成掩膜层，有效避免了在后续执行沟道停止离子注入过程中对所述鳍片结构造成损坏，从而提高了FinFET器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种FinFET器件的制作方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底上形成有多个虚拟鳍片；
沉积隔离材料层，以完全填充所述虚拟鳍片之间的间隙；
回刻蚀所述虚拟鳍片，以在所述隔离材料层之间形成第一凹槽；
在所述第一凹槽内沉积鳍片材料层；
回蚀刻部分所述鳍片材料层以形成第二凹槽；
在所述第二凹槽中形成掩膜层；
回蚀刻所述隔离材料层，以露出所述鳍片材料层的一部分，形成具有特定高度的鳍片结构；
执行沟道停止离子注入，以形成穿通停止层。
2.如权利要求1所述的方法，其特征在于，选用横向扩散离子注入的方法进行沟道停止离子注入。
3.如权利要求1所述的方法，其特征在于，所述鳍片材料层包括SiGe层。
4.如权利要求1所述的方法，其特征在于，所述鳍片材料层包括III-V族半导体材料层。
5.如权利要求1所述的方法，其特征在于，所述隔离材料层包括氧化硅层。
6.如权利要求1所述的方法，其特征在于，形成所述隔离材料层的方法包括流动式化学气相沉积法。
7.如权利要求1所述的方法，其特征在于，回刻蚀所述虚拟鳍片至所述半导体衬底之上、所述隔离材料层的顶面以下。
8.如权利要求1所述的方法，其特征在于，在执行沟道停止离子注入，以形成穿通停止层之后还包括执行退火处理的步骤。
9.如权利要求1所述的方法，其特征在于，在执行沟道停止离子注入，以形成穿通停止层之后还包括去除所述掩膜层的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710508922.7A CN109148580B (zh) | 2017-06-28 | 2017-06-28 | 一种FinFET器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710508922.7A CN109148580B (zh) | 2017-06-28 | 2017-06-28 | 一种FinFET器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109148580A CN109148580A (zh) | 2019-01-04 |
| CN109148580B true CN109148580B (zh) | 2021-09-14 |
Family
ID=64803073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710508922.7A Active CN109148580B (zh) | 2017-06-28 | 2017-06-28 | 一种FinFET器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109148580B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782441B (zh) * | 2021-08-31 | 2024-03-12 | 上海华力集成电路制造有限公司 | FinFET的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105448985A (zh) * | 2014-08-14 | 2016-03-30 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN106601688A (zh) * | 2015-10-16 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| US20170117188A1 (en) * | 2015-10-22 | 2017-04-27 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabricating method thereof |
-
2017
- 2017-06-28 CN CN201710508922.7A patent/CN109148580B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105448985A (zh) * | 2014-08-14 | 2016-03-30 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN106601688A (zh) * | 2015-10-16 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| US20170117188A1 (en) * | 2015-10-22 | 2017-04-27 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabricating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109148580A (zh) | 2019-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101729439B1 (ko) | 매립된 절연체층을 가진 finfet 및 그 형성 방법 | |
| KR101670558B1 (ko) | 변형 생성 채널 유전체를 포함하는 비평면 디바이스 및 그 형성방법 | |
| US10249530B2 (en) | Interlayer dielectric film in semiconductor devices | |
| KR101748920B1 (ko) | FinFET을 형성하는 방법 | |
| TWI514580B (zh) | 半導體元件與其形成方法 | |
| KR101435710B1 (ko) | 고밀도 게이트 디바이스 및 방법 | |
| CN106328538B (zh) | 自对准硅锗鳍式fet | |
| TWI525829B (zh) | 半導體裝置及其製造方法 | |
| CN108231888A (zh) | 半导体器件及其制造方法 | |
| KR20180121321A (ko) | 비대칭 컨택을 구비한 finfet 디바이스를 위한 구조 및 방법 | |
| US20140015015A1 (en) | Finfet device with a graphene gate electrode and methods of forming same | |
| US9117907B2 (en) | Semiconductor device | |
| KR20170015054A (ko) | 다중-임계 전압 전계 효과 트랜지스터 및 그 제조 방법 | |
| US9105746B2 (en) | Method for manufacturing a field effect transistor of a non-planar type | |
| US20150014808A1 (en) | Semiconductor structure and fabrication method thereof | |
| US20160276371A1 (en) | Method for the formation of a finfet device having a partially dielectric isolated fin structure | |
| TW201735121A (zh) | 半導體裝置 | |
| KR20210133121A (ko) | 입력/출력 디바이스 | |
| CN109148580B (zh) | 一种FinFET器件及其制作方法 | |
| CN107046056B (zh) | 鳍式场效应晶体管制造方法 | |
| CN109087860B (zh) | 一种FinFET器件的制作方法 | |
| CN114864496A (zh) | 半导体装置的形成方法 | |
| CN109087890B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN106910686B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN110729245A (zh) | 一种半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |