CN109087860B - 一种FinFET器件的制作方法 - Google Patents
一种FinFET器件的制作方法 Download PDFInfo
- Publication number
- CN109087860B CN109087860B CN201710444304.0A CN201710444304A CN109087860B CN 109087860 B CN109087860 B CN 109087860B CN 201710444304 A CN201710444304 A CN 201710444304A CN 109087860 B CN109087860 B CN 109087860B
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- doped
- fins
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000008569 process Effects 0.000 claims abstract description 30
- 238000000137 annealing Methods 0.000 claims abstract description 25
- 239000007787 solid Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 239000005388 borosilicate glass Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 9
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 238000002360 preparation method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 144
- 238000001312 dry etching Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000007788 liquid Substances 0.000 description 7
- 239000005368 silicate glass Substances 0.000 description 7
- 239000006117 anti-reflective coating Substances 0.000 description 6
- 238000004151 rapid thermal annealing Methods 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- AJSTXXYNEIHPMD-UHFFFAOYSA-N triethyl borate Chemical compound CCOB(OCC)OCC AJSTXXYNEIHPMD-UHFFFAOYSA-N 0.000 description 4
- DQWPFSLDHJDLRL-UHFFFAOYSA-N triethyl phosphate Chemical compound CCOP(=O)(OCC)OCC DQWPFSLDHJDLRL-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000000608 laser ablation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002309 gasification Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000001282 organosilanes Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种FinFET器件的制作方法，所述方法包括:提供具有第一区域和第二区域的半导体衬底，所述第一区域包括多个鳍片，所述第二区域包括多个鳍片；在所述半导体衬底上形成第一掺杂层，所述第一掺杂层覆盖所述第二区域；执行第一次退火处理；在所述半导体衬底上形成第二掺杂层，所述第二掺杂层覆盖所述第一区域；执行第二次退火处理。根据本发明提供的FinFET器件的制作方法，通过固态源掺杂层来进行鳍片阈值电压的掺杂，从而避免了后续热处理工艺中掺杂离子的向外扩散；同时由于抑制了掺杂离子的横向扩散能提高器件的失配性能(mismatch performance)，从而实现性能良好的多阈值电压(multi‑Vt)FinFET器件的制备。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种FinFET器件的制作方法。
背景技术
随着半导体技术的不断发展，集成电路(IC)性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着MOSFET(金属氧化物半导体场效应晶体管)等半导体器件的关键尺寸不断缩小，与此同时短沟道效应(SCE)越来越严重。相对于现有的平面晶体管，FinFET(鳍式场效应晶体管)在沟道控制以及降低短沟道效应等方面具有更加优越的性能，可以使CMOS器件缩小至20nm及以下技术节点。
目前在FinFET上需要实现多阈值电压(multi-Vt)器件，对于3D FinFET来说是一个非常大的挑战，虽然现有技术中通常通过阈值电压离子注入的方法来调节阈值电压可以为多阈值电压(multi-Vt)提供解决方案，但是采用现有技术制备的多阈值电压(multi-Vt)FinFET器件的阈值电压灵敏度低，并且随着鳍片宽度的缩小，尤其是小于10nm时，掺杂(doping loss)损失的问题变得越发严重。
因此，有必要提出一种新的FinFET器件的制作方法，以解决上述问题，制备性能良好的多阈值电压(multi-Vt)FinFET器件。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种FinFET器件的制作方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括多个鳍片，所述第二区域包括多个鳍片；
在所述半导体衬底上形成第一掺杂层，所述第一掺杂层覆盖所述第二区域；
执行第一次退火处理；
在所述半导体衬底上形成第二掺杂层，所述第二掺杂层覆盖所述第一区域；
执行第二次退火处理。
进一步，所述第一掺杂层包括掺磷硅玻璃层。
进一步，所述第二掺杂层包括掺硼硅玻璃层。
进一步，所述第一掺杂层和所述第二掺杂层均包括固态源掺杂层。
进一步，所述第一区域包括NMOS区域，所述第二区域包括PMOS区域。
进一步，在形成所述第一掺杂层之后和形成所述第二掺杂层之前，还包括在所述多个鳍片之间形成隔离结构的步骤，包括：
在所述半导体衬底上形成衬垫层，所述衬垫层覆盖所述第一区域和所述第二区域；
沉积隔离材料层，以完全填充所述多个鳍片之间的间隙；
回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片。
进一步，所述衬垫层包括氧化物衬垫材料。
进一步，使用流动式化学气相沉积法沉积形成的氧化硅作为所述隔离材料层。
进一步，所述隔离结构的顶面低于所述鳍片的顶面。
进一步，在所述回刻蚀过程中，还包括去除所述鳍片露出部分的侧壁上的所述衬垫层和所述第一掺杂层的步骤。
进一步，在执行所述第二次退火处理之后还包括去除所述第二掺杂层的步骤。
根据本发明提供的FinFET器件的制作方法，通过固态源掺杂层来进行鳍片阈值电压的掺杂，从而避免了后续热处理工艺中掺杂离子的向外扩散；同时由于抑制了掺杂离子的横向扩散能提高器件的失配性能(mismatch performance)，从而实现性能良好的多阈值电压(multi-Vt)FinFET器件的制备。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1A-1F是根据现有技术制作的FinFET器件的示意性剖面图。
图2A-2J是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
图3是根据本发明示例性实施例的一种FinFET器件的制作方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
随着MOSFET(金属氧化物半导体场效应晶体管)等FinFET器件的关键尺寸不断缩小，与此同时短沟道效应(SCE)越来越严重。相对于现有的平面晶体管，FinFET(鳍式场效应晶体管)在沟道控制以及降低短沟道效应等方面具有更加优越的性能，可以使CMOS器件缩小至20nm及以下技术节点。
目前在FinFET上需要实现多阈值电压(multi-Vt)器件，对于3D FinFET来说是一个非常大的挑战。现有技术中FinFET器件的制备方法如图1A-1F所示，首先，如图1A所示，提供具有第一区域和第二区域的半导体衬底100，其中，所述第一区域包括NMOS区域，所述第二区域包括PMOS区域，在所述半导体衬底100上形成有多个鳍片101，鳍片101的顶面上形成有硬掩膜层102，鳍片101的侧壁上形成有衬垫层103；参照图1B，沉积隔离材料层104，以覆盖所述多个鳍片101，并完全填充鳍片101之间的间隙；参照图1C，回蚀刻所述隔离材料层104，以露出部分所述鳍片101，形成具有目标高度的鳍片101；参照图1D，去除硬掩膜层102；参照图1E，在鳍片101的露出部分的顶面和侧壁上形成保护层105，对所述第一区域执行阈值电压离子注入，并执行退火处理，以调节所述FinFET器件的阈值电压；参照图1F，去除保护层105，然后，利用原位蒸汽产生(ISSG)氧化法在鳍片101的露出部分的顶面和侧壁上形成栅氧化层106。
虽然根据现有技术可以为多阈值电压(multi-Vt)的制备提供解决方案，但是采用上述方法制备多阈值电压(multi-Vt)FinFET器件时，栅氧化层形成工艺中的热处理会导致先前进行阈值电压调整掺杂的离子向外扩散，从而导致最终制成的器件的阈值电压灵敏度变低，并且随着鳍片宽度的缩小，尤其是小于10nm时，掺杂(doping loss)损失的问题变得越发严重。
针对现有技术的不足，本发明提供一种FinFET器件的制作方法，包括：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括多个鳍片，所述第二区域包括多个鳍片；
在所述半导体衬底上形成第一掺杂层，所述第一掺杂层覆盖所述第二区域；
执行第一次退火处理；
在所述半导体衬底上形成第二掺杂层，所述第二掺杂层覆盖所述第一区域；
执行第二次退火处理。
其中，所述第一掺杂层包括掺磷硅玻璃层。所述第二掺杂层包括掺硼硅玻璃层。所述第一掺杂层和所述第二掺杂层均包括固态源掺杂层。所述第一区域包括NMOS区域，所述第二区域包括PMOS区域。在形成所述第一掺杂层之后和形成所述第二掺杂层之前，还包括在所述多个鳍片之间形成隔离结构的步骤，包括：在所述半导体衬底上形成衬垫层，所述衬垫层覆盖所述第一区域和所述第二区域；沉积隔离材料层，以完全填充所述多个鳍片之间的间隙；回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片。所述衬垫层包括氧化物衬垫材料。使用流动式化学气相沉积法沉积形成的氧化硅作为所述隔离材料层。所述隔离结构的顶面低于所述鳍片的顶面。在所述回刻蚀过程中，还包括去除所述鳍片露出部分的侧壁上的所述衬垫层和所述第一掺杂层的步骤。在执行所述第二次退火处理之后还包括去除所述第二掺杂层的步骤。
根据本发明提供的FinFET器件的制作方法，通过固态源掺杂层来进行鳍片阈值电压的掺杂，从而避免了后续热处理工艺中掺杂离子的向外扩散；同时由于抑制了掺杂离子的横向扩散能提高器件的失配性能(mismatch performance)，从而实现性能良好的多阈值电压(multi-Vt)FinFET器件的制备。
下面参考图2A-2J和图3，其中2A-2J是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图，图3示出了本发明示例性实施例的一种FinFET器件的制作方法的示意性流程图。
本发明提供一种FinFET器件的制作方法，如图3所示，主要步骤包括：
步骤S301：提供具有第一区域和第二区域的半导体衬底，所述第一区域包括多个鳍片，所述第二区域包括多个鳍片；
步骤S302：在所述半导体衬底上形成第一掺杂层，所述第一掺杂层覆盖所述第二区域；
步骤S303：执行第一次退火处理；
步骤S304：在所述半导体衬底上形成第二掺杂层，所述第二掺杂层覆盖所述第一区域；
步骤S305：执行第二次退火处理。
下面，对本发明的FinFET器件的制作方法的具体实施方式做详细的说明。
首先，执行步骤S301，如图2A所示，提供具有第一区域和第二区域的半导体衬底200，所述第一区域包括多个鳍片201，所述第二区域包括多个鳍片201；其中，所述第一区域包括NMOS区域，所述第二区域包括PMOS区域，所述鳍片201的顶面上形成有硬掩膜层202。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。其中，所述半导体衬底200包括第一区域NMOS区域和第二区域PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
示例性地，在所述半导体衬底200的上形成有多个鳍片201，所述鳍片201为竖立于半导体衬底200表面上的柱状结构，如长方体状等。所述鳍片201的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底200上形成硬掩膜层202，形成所述硬掩膜层202可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层202可以为自下而上层叠的氧化物层和氮化硅层，本实施例中，硬掩膜层202优选为氮化硅层；图案化所述硬掩膜层202，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在本实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底200以在其上形成鳍片201。其中，鳍片201的宽度全部相同，或者鳍片201分为具有不同宽度的多个鳍片组。
接着，执行步骤S302，如图2C所示，在所述半导体衬底200上形成第一掺杂层203，所述第一掺杂层203覆盖所述第二区域；其中，所述第一掺杂层203为固态源掺杂层，所述第一掺杂层203包括掺磷硅玻璃(PSG)层，形成所述第一掺杂层203的方法包括次常压化学气相沉积(SACVD)法。
参照图2B，在所述半导体衬底200上形成掺磷硅玻璃(PSG)层203，所述掺磷硅玻璃(PSG)层203覆盖NMOS区域和PMOS区域。掺磷硅玻璃(PSG)层203通常选用次常压化学气相沉积(SACVD)法制备，具体地，将半导体衬底200放置在反应室中，将硅源、磷源提供给反应室系统，在本发明中选用四乙基正硅酸盐(TEOS)作为硅源，选用三乙基磷酸盐(TEPO)作为磷源，其中，所述四乙基正硅酸盐(TEOS)和三乙基磷酸盐(TEPO)常温下均呈液态，因此在沉积过程中对所述原料进行加热，使所述液态原料气化，以通过注射阀，例如所述气化温度为140℃，气化的液体源流入反应室在半导体衬底200上控制沉积(control-deposit)形成覆盖NMOS区域和PMOS区域的掺杂了磷的硅玻璃层。在将反应物引入反应室之前，所述气体输送系统还输入惰性气体，以保证所述反应室系统具有稳定的气压和温度。
接下来，参照图2C，在所述第一掺杂层203上形成底部抗反射涂层(Si-BARC)和光刻胶层，图案化所述光刻胶层，然后以所述图案化的光刻胶层和底部抗反射涂层为掩膜蚀刻去除覆盖所述第一区域的第一掺杂层203。示例性地，可以采用干法刻蚀去除覆盖所述第一区域的第一掺杂层203。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。然后执行灰化处理去除所述底部抗反射涂层(Si-BARC)和光刻胶层。
接着，如图2D所示，在所述半导体衬底200上形成衬垫层204，所述衬垫层204覆盖所述第一区域和所述第二区域。
示例性地，所述衬垫层204可以包括数种衬垫材料的任何一种，包括但不限于：氧化物衬垫材料和氮化物衬垫材料，在本实施例中，衬垫层包括氧化物衬垫材料。可以采用化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)形成氧化物衬垫层204。在本实施例中，使用化学气相沉积方法形成氧化物衬垫层。可选地，所述衬垫层的厚度范围为5～15nm，但并不限于上述厚度，可根据制程能力进行适当调整。
接着，参照图2E，沉积隔离材料层205a，以完全填充鳍片201之间的间隙。所述隔离材料层205a可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层205a，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)等。在本实施例中，优选具有可流动性的化学气相沉积(FCVD)工艺实施所述沉积。采用含硅前驱物(例如有机硅烷)和含氧前驱物(例如氧气、臭氧或氮氧化合物等)反应，在半导体衬底200上形成氧化硅层，形成的氧化硅层含有高浓度的硅-氢氧键(Si-OH)，这些键可增加氧化硅的流动性，使氧化硅层具有绝佳的流动性，并可快速移入鳍片201之间的间隙内。进一步地，所述隔离材料层205a填满鳍片201之间的间隙并溢出。接着，对隔离材料层205a实施固化处理步骤。在本实施例中，在使用去离子水并结合O3的条件下实施固化处理，其中，O3的流量范围为100sccm～5000sccm，实施固化处理的温度为10℃～500℃。实施固化处理的压力范围为1torr～760torr。可以相信，固化氧化硅使得Si-O键网络能够进行转化，从而增加隔离材料层205a的密度。
参照图2F，沉积后的隔离材料层205a的顶面高于衬垫层204的顶面，因此对隔离材料层205a的表面进行平坦化，使隔离材料层205a的顶面与衬垫层204的顶面齐平，该平坦化步骤可以使用化学机械研磨(CMP)工艺。
接着，执行步骤S303，执行第一次退火处理。
示例性地，所述退火处理可以为本领域技术人员熟知的任何的退火方法，例如炉管退火、快速热退火、峰值退火、激光退火等。其中，本实施例中，优选使用快速热退火。可选地，所述快速热退火温度为950℃-1050℃，退火处理可以使掺磷硅玻璃(PSG)层203中的磷离子向第二区域的鳍片201中扩散。
接着，如图2G所示，回蚀刻所述隔离材料层205a，以露出部分所述鳍片201，形成具有目标高度的鳍片201。形成的隔离结构205的顶面低于所述鳍片201的顶面。示例性地，回刻蚀工艺可以采用SiCoNi蚀刻或干法蚀刻等。其中，在进行SiCoNi刻蚀时，可以选用原位SiCoNi刻蚀或非原位SiCoNi刻蚀来去除氧化硅，在干法刻蚀时，可以采用普通干法刻蚀；也可以控制刻蚀强度，采用低偏压低功率的干法刻蚀(soft dry etch)，以避免对隔离材料层205a造成过多的刻蚀。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。在执行回刻蚀工艺过程中，同时去除了硬掩膜层202以及鳍片201露出部分的侧壁上的第一掺杂层203和衬垫层204。
接着，执行步骤S304，如图2I所示，在所述半导体衬底200上形成第二掺杂层206，所述第二掺杂层206覆盖所述第一区域；其中，所述第二掺杂层206为固态源掺杂层，所述第二掺杂层206包括掺硼硅玻璃(BSG)层，形成所述第二掺杂层206的方法包括次常压化学气相沉积(SACVD)法。
参照图2H，在所述半导体衬底200上形成掺硼硅玻璃(BSG)层206，所述掺硼硅玻璃(BSG)层206覆盖NMOS区域和PMOS区域。所述掺硼硅玻璃(BSG)通常选用次常压化学气相沉积(SACVD)法制备，具体地，将半导体衬底200放置在反应室中，将硅源、硼源提供给反应室系统，在本发明中选用四乙基正硅酸盐(TEOS)作为硅源，选用三乙基硼酸盐(TEB)作为硼源，其中，所述四乙基正硅酸盐(TEOS)和三乙基硼酸盐(TEB)常温下均呈液态，因此在沉积过程中对所述原料进行加热，使所述液态原料气化，以通过注射阀，例如所述气化温度为140℃，气化的液体源流入反应室在半导体衬底200上控制沉积(control-deposit)形成覆盖NMOS区域和PMOS区域的掺杂了硼的硅玻璃层。在将反应物引入室之前，所述气体输送系统还输入惰性气体，以保证所述反应室系统具有稳定的气压和温度。
接下来，参照图2I，在所述第二掺杂层206上形成底部抗反射涂层(Si-BARC)和光刻胶层，图案化所述光刻胶层，然后以所述图案化的光刻胶层和底部抗反射涂层为掩膜蚀刻去除覆盖所述第二区域的第二掺杂层206。示例性地，可以采用干法刻蚀去除覆盖所述第二区域的第二掺杂层206。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。然后执行灰化处理去除所述底部抗反射涂层(Si-BARC)和光刻胶层。
接着，执行步骤S305，执行第二次退火处理。
示例性地，所述退火处理可以为本领域技术人员熟知的任何的退火方法，例如炉管退火、快速热退火、峰值退火、激光退火等。其中，本实施例中，优选使用快速热退火。可选地，所述快速热退火温度为950℃-1050℃，退火处理可以使掺硼硅玻璃(BSG)层206中的硼离子向第一区域的鳍片201中扩散。
接着，参照图2J，去除所述第二掺杂层206。
示例性地，可以采用干法刻蚀去除覆盖所述第一区域的第二掺杂层206。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
根据本发明提供的FinFET器件的制作方法，通过固态源掺杂层来进行鳍片阈值电压的掺杂，从而避免了后续热处理工艺中掺杂离子的向外扩散；同时由于抑制了掺杂离子的横向扩散能提高器件的失配性能(mismatch performance)，从而实现性能良好的多阈值电压(multi-Vt)FinFET器件的制备。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种FinFET器件的制作方法，其特征在于，包括以下步骤：
提供具有第一区域和第二区域的半导体衬底，所述第一区域包括多个鳍片，所述第二区域包括多个鳍片；
在所述半导体衬底上形成第一掺杂层，所述第一掺杂层覆盖所述第二区域；
沉积隔离材料层，以完全填充所述多个鳍片之间的间隙；
执行第一次退火处理；
回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片；
在所述半导体衬底上形成第二掺杂层，所述第二掺杂层覆盖所述第一区域；
执行第二次退火处理。
2.如权利要求1所述的方法，其特征在于，所述第一掺杂层包括掺磷硅玻璃层。
3.如权利要求1所述的方法，其特征在于，所述第二掺杂层包括掺硼硅玻璃层。
4.如权利要求1所述的方法，其特征在于，所述第一掺杂层和所述第二掺杂层均包括固态源掺杂层。
5.如权利要求1所述的方法，其特征在于，所述第一区域包括NMOS区域，所述第二区域包括PMOS区域。
6.如权利要求1所述的方法，其特征在于，在形成所述第一掺杂层之后和形成所述第二掺杂层之前，还包括在所述多个鳍片之间形成隔离结构的步骤，包括：
在所述半导体衬底上形成衬垫层，所述衬垫层覆盖所述第一区域和所述第二区域。
7.如权利要求6所述的方法，其特征在于，所述衬垫层包括氧化物衬垫材料。
8.如权利要求6所述的方法，其特征在于，使用流动式化学气相沉积法沉积形成的氧化硅作为所述隔离材料层。
9.如权利要求6所述的方法，其特征在于，所述隔离结构的顶面低于所述鳍片的顶面。
10.如权利要求6所述的方法，其特征在于，在所述回刻蚀 过程中，还包括去除所述鳍片露出部分的侧壁上的所述衬垫层和所述第一掺杂层的步骤。
11.如权利要求1所述的方法，其特征在于，在执行所述第二次退火处理之后还包括去除所述第二掺杂层的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710444304.0A CN109087860B (zh) | 2017-06-13 | 2017-06-13 | 一种FinFET器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710444304.0A CN109087860B (zh) | 2017-06-13 | 2017-06-13 | 一种FinFET器件的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109087860A CN109087860A (zh) | 2018-12-25 |
| CN109087860B true CN109087860B (zh) | 2021-11-12 |
Family
ID=64838720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710444304.0A Active CN109087860B (zh) | 2017-06-13 | 2017-06-13 | 一种FinFET器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109087860B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113394108A (zh) * | 2021-05-31 | 2021-09-14 | 上海华力集成电路制造有限公司 | 一种用于FinFET多阈值电压的无损伤掺杂方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106601687A (zh) * | 2015-10-16 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564530B2 (en) * | 2014-06-23 | 2017-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and method with solid phase diffusion |
| TWI660461B (zh) * | 2015-09-03 | 2019-05-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
-
2017
- 2017-06-13 CN CN201710444304.0A patent/CN109087860B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106601687A (zh) * | 2015-10-16 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109087860A (zh) | 2018-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10644154B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11735662B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR101435710B1 (ko) | 고밀도 게이트 디바이스 및 방법 | |
| US11024627B2 (en) | High-K metal gate transistor structure and fabrication method thereof | |
| US10158018B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN106992124A (zh) | 半导体装置的形成方法 | |
| US10192985B2 (en) | FinFET with doped isolation insulating layer | |
| TWI677983B (zh) | 半導體裝置及其形成方法 | |
| KR101946765B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US9831098B2 (en) | Methods for fabricating integrated circuits using flowable chemical vapor deposition techniques with low-temperature thermal annealing | |
| US10629497B2 (en) | FinFET device structure and method for enlarging gap-fill window | |
| TW202002292A (zh) | 積體電路裝置 | |
| TW201918578A (zh) | 形成氧化矽層的方法 | |
| CN109087860B (zh) | 一种FinFET器件的制作方法 | |
| CN108630609B (zh) | 一种半导体器件的制造方法 | |
| CN109148580B (zh) | 一种FinFET器件及其制作方法 | |
| CN104752175A (zh) | 一种制作半导体器件的方法 | |
| CN104779146B (zh) | 一种制作半导体器件的方法 | |
| US10424482B2 (en) | Methods and structures for forming a tight pitch structure | |
| US20050287779A1 (en) | Integrated circuit structure and method of fabrication | |
| CN107564863B (zh) | 一种半导体器件及其制造方法 | |
| CN105448700A (zh) | 一种半导体器件及其制造方法 | |
| CN107968071B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| JP2007116044A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |