CN113394108A - 一种用于FinFET多阈值电压的无损伤掺杂方法 - Google Patents
一种用于FinFET多阈值电压的无损伤掺杂方法 Download PDFInfo
- Publication number
- CN113394108A CN113394108A CN202110597495.0A CN202110597495A CN113394108A CN 113394108 A CN113394108 A CN 113394108A CN 202110597495 A CN202110597495 A CN 202110597495A CN 113394108 A CN113394108 A CN 113394108A
- Authority
- CN
- China
- Prior art keywords
- layer
- fin structure
- fin
- polysilicon
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 81
- 229920005591 polysilicon Polymers 0.000 claims abstract description 71
- 238000000151 deposition Methods 0.000 claims abstract description 29
- 238000000137 annealing Methods 0.000 claims abstract description 15
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 5
- 239000011574 phosphorus Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 174
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 12
- 239000002019 doping agent Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种用于FinFET多阈值电压的无损伤掺杂方法，横向相互间隔排列的第一至第四Fin结构；在第一至第四Fin结构上沉积多晶硅层；在多晶硅层上沉积氧化层，在氧化层上沉积硬掩膜层；将多晶硅层图形化形成多晶硅栅；去除第一Fin结构上的多晶硅栅；在第一Fin结构上沉积BSG层；去除第三Fin结构上的多晶硅栅，在第三Fin结构上形成PSG层；退火使第一Fin结构上的BSG层中硅向第一Fin结构内部进行侧向扩散，使第三Fin结构的PSG中的磷向第三Fin结构内部进行侧向扩散；去除第二、第四Fin结构的多晶硅栅；去除第一Fin结构上的BSG层、去除第三Fin结构的PSG层，分别将第一、第三Fin结构暴露。本发明的掺杂方法不会对器件造成损伤，提高了器件性能和稳定性。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种用于FinFET多阈值电压的无损伤掺杂方法。
背景技术
在现有技术的FinFET制作过程中，一种现行的阈值电压注入是在氮化硅硬掩膜去除之后进行，但是掺杂物很容易在后续的热退火中发生损耗，因此需要我们增加注入剂量以达到某种阈值电压设定目标值，但是这将导致Fin的损伤，并且会导致大量没有被激活的掺杂物，这将不利于器件的性能，尤其对诸如砷、锑等重掺杂。
另一种现行的阈值电压注入是在现场水汽生成氧化热退火后，但在光阻去除过程中，氧化层很容易被损伤，不利于IO器件的的可靠性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于FinFET多阈值电压的无损伤掺杂方法，用于解决现有技术中阈值电压掺杂对器件造成损伤的问题。
为实现上述目的及其他相关目的，本发明提供一种用于FinFET多阈值电压的无损伤掺杂方法，至少包括：
步骤一、提供位于同一基底上横向相互间隔排列的第一至第四Fin结构，所述第一至第四Fin结构上覆盖有薄型氧化层；在所述第一至第四Fin结构上沉积多晶硅层；
步骤二、在所述多晶硅层上沉积氧化层，在所述氧化层上沉积硬掩膜层；之后将所述氧化层、硬掩膜层和所述多晶硅层进行图形化，形成沿纵向间隔排列的多晶硅栅；所述多晶硅栅的长度方向沿所述横向；
步骤三、沉积覆盖所述多晶硅栅以及所述硬掩膜层的层间介质层，之后进行退火处理，接着研磨至将所述硬掩膜层顶部暴露出为止；
步骤四、去除所述硬掩膜层和所述氧化层，将所述多晶硅栅的顶部暴露出；
步骤五、去除位于所述第一Fin结构上的所述多晶硅栅和所述薄型氧化层；
步骤六、在所述第一Fin结构上依次沉积BSG层和第一帽层；
步骤七、去除位于所述第三Fin结构上的所述多晶硅栅和所述薄型氧化层；
步骤八、在所述第三Fin结构上依次沉积PSG层和第二帽层；
步骤九、进行退火，以使所述第一Fin结构上的所述BSG层中的硅向所述第一Fin结构内部进行侧向扩散，并使得所述第三Fin结构上的所述PSG中的磷向所述第三Fin结构内部进行侧向扩散；
步骤十、去除位于所述第二、第四Fin结构上的所述多晶硅栅，将所述第二、第四Fin结构暴露；
步骤十一、去除位于所述第一Fin结构上的所述BSG层和所述第一帽层、去除位于所述第三Fin结构上的PSG层和所述第二帽层，分别将所述第一、第三Fin结构暴露。
优选地，步骤一中所述第一至第四Fin结构依次按序排列于所述基底上，所述第一至第四Fin结构的长度方向沿与所述横向垂直的纵向。
优选地，步骤二中将所述多晶硅层进行图形化的方法为刻蚀法，并且刻蚀后将位于所述多晶硅栅之间的所述Fin结构暴露。
优选地，步骤三中的所述层间介质层覆盖所述多晶硅栅的同时并覆盖在被暴露出的所述Fin结构的上表面。
优选地，步骤六中在所述第一Fin结构上沉积所述BSG层和所述第一帽层的同时，所述BSG层和所述第一帽层也被沉积在所述第二至第四Fin结构上的所述多晶硅栅上表面。
优选地，步骤八中在所述第三Fin结构上沉积PSG层和所述第二帽层的同时，所述PSG层和所述第二帽层也被沉积在所述第一Fin结构上的所述第一帽层上、所述第二、第四Fin结构的所述多晶硅栅的所述第二帽层上。
优选地，步骤十中去除所述第二、第四Fin结构上的所述多晶硅栅的同时，位于所述多晶硅栅上的BSG层、PSG层以及第一、第二帽层也同时被去除。
优选地，所述第一Fin结构用作NHVT管或NLVT管；所述第二Fin结构用作NSVT管或NULVT管；所述第三Fin结构用作PHVT管或PULVT管；所述第四Fin结构用作PSVT管或PULVT管。
如上所述，本发明的用于FinFET多阈值电压的无损伤掺杂方法，具有以下有益效果：本发明在NHVT管或NLVTV的Fin结构区域伪栅极去除后，形成SBG层；在PHVT管或PLVT管的Fin结构区域伪栅极去除后，形成PSG层，之后进行退火处理，该掺杂方法不会对器件造成损伤，提高了器件性能和稳定性。
附图说明
图1显示为本发明中位于基底上的第一至第四Fin结构的示意图；
图2显示为本发明中在多晶硅层上形成氧化层和硬掩膜层后的结构示意图；
图3显示为本发明中形成层间介质层后的结构示意图；
图4显示为本发明中去除硬掩膜层后将多晶硅栅顶部暴露后的结构示意图；
图5显示为本发明中去除第一Fin结构上的多晶硅栅后的结构示意图；
图6显示为本发明中在第一Fin结构上形成BSG层后的结构示意图；
图7显示为本发明中去除第三Fin结构上的多晶硅栅后的结构示意图；
图8显示为本发明中在第三Fin结构上形成PSG层后的结构示意图；
图9显示为本发明中退火后第一、第三Fin结构被扩散后的结构示意图；
图10显示为本发明中去除第二、第四Fin结构上的多晶硅栅后的结构示意图
图11显示为本发明中将第一、第三Fin结构暴露后的结构示意图；
图12显示为本发明的用于FinFET多阈值电压的无损伤掺杂方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种用于FinFET多阈值电压的无损伤掺杂方法，如图12所示，图12显示为本发明的用于FinFET多阈值电压的无损伤掺杂方法流程图，该方法至少包括以下步骤：
步骤一、提供位于同一基底上横向相互间隔排列的第一至第四Fin结构，所述第一至第四Fin结构上覆盖有薄型氧化层；在所述第一至第四Fin结构上沉积多晶硅层；如图1所示，图1显示为本发明中位于基底上的第一至第四Fin结构的示意图。该步骤一中位于同一基底01上横向(在图1所在平面内从左至右的方向为所述横向)相互间隔排列的第一至第四Fin结构，本发明进一步地，本实施例的步骤一中所述第一至第四Fin结构依次按序排列于所述基底上，图1中从左至右排列，第一个Fin结构02为所述第一Fin结构，第二个所述Fin结构02为所述第二Fin结构，第三个所述Fin结构02为所述第三Fin结构，第四个所述Fin结构02为所述第四Fin结构；所述第一至第四Fin结构的长度方向沿与所述横向垂直的纵向(图1垂直纸面的方向)；所述第一至第四Fin结构上覆盖有薄型氧化层03；该步骤一在所述第一至第四Fin结构02上沉积所述多晶硅层04。
步骤二、在所述多晶硅层上沉积氧化层，在所述氧化层上沉积硬掩膜层；之后将所述氧化层、硬掩膜层和所述多晶硅层进行图形化，形成沿纵向间隔排列的多晶硅栅；所述多晶硅栅的长度方向沿所述横向；本发明进一步地，本实施例的步骤二中将所述多晶硅层进行图形化的方法为刻蚀法，并且刻蚀后将位于所述多晶硅栅之间的所述Fin结构暴露。如图2所示，图2显示为本发明中在多晶硅层上形成氧化层和硬掩膜层后的结构示意图。该步骤二在所述多晶硅层04上沉积所述氧化层05，在所述氧化层05上沉积所述硬掩膜层06；之后将所述氧化层05、硬掩膜层06和所述多晶硅层04进行图形化，形成沿所述纵向(图2垂直纸面的方向)间隔排列的多晶硅栅040；所述多晶硅栅040的长度方向沿所述横向(图2所在平面内从左至右的方向为所述横向)。
步骤三、沉积覆盖所述多晶硅栅以及所述硬掩膜层的层间介质层，之后进行退火处理，接着研磨至将所述硬掩膜层顶部暴露出为止；如图3所示，图3显示为本发明中形成层间介质层后的结构示意图。该步骤三中沉积覆盖所述多晶硅栅040以及所述硬掩膜层06的层间介质层07，之后进行退火处理，接着研磨至将所述硬掩膜层06顶部暴露出为止。
本发明进一步地，本实施例的步骤三中的所述层间介质层覆盖所述多晶硅栅的同时并覆盖在被暴露出的所述Fin结构的上表面。
步骤四、去除所述硬掩膜层和所述氧化层，将所述多晶硅栅的顶部暴露出；如图4所示，图4显示为本发明中去除硬掩膜层后将多晶硅栅顶部暴露后的结构示意图，该步骤四去除所述硬掩膜层06和所述氧化层05，将所述多晶硅栅040的顶部暴露出。
步骤五、去除位于所述第一Fin结构上的所述多晶硅栅和所述薄型氧化层；如图5所示，图5显示为本发明中去除第一Fin结构上的多晶硅栅后的结构示意图。该步骤五中将所述第一Fin结构(图5左侧第一所述Fin结构)上的所述多晶硅栅040去除，同时覆盖在所述第一Fin结构上的所述薄型氧化层也被去除。
步骤六、在所述第一Fin结构上依次沉积BSG层和第一帽层；如图6所示，图6显示为本发明中在第一Fin结构上形成BSG层后的结构示意图，该步骤六中在所述第一Fin结构上先沉积所诉BSG层(硼酸硅玻璃)08，之后在所述BSG层上再沉积所述第一帽层(CAP)09。
如图6所示，本发明进一步地，本实施例的步骤六中在所述第一Fin结构上沉积所述BSG层和所述第一帽层的同时，所述BSG层和所述第一帽层也被沉积在所述第二至第四Fin结构上的所述多晶硅栅上表面。
步骤七、去除位于所述第三Fin结构上的所述多晶硅栅和所述薄型氧化层；如图7所示，图7显示为本发明中去除第三Fin结构上的多晶硅栅后的结构示意图，该步骤七中将位于所述第三Fin结构(图7中从左至右第三个Fin结构)上的所述薄型氧化层和所述多晶硅栅040去除，将所述第三Fin结构暴露。本实施例中由于步骤六中在所述第一Fin结构上沉积所述BSG层和所述第一帽层的同时，所述BSG层和所述第一帽层也被沉积在所述第二至第四Fin结构上的所述多晶硅栅上表面，因此，步骤七中去除位于所述第三Fin结构上的所述多晶硅栅和所述薄型氧化层的同时，位于所述第三Fin结构的所述多晶硅栅上的所述BSG层和所述第一帽层也被去除。
步骤八、在所述第三Fin结构上依次沉积PSG层和第二帽层；如图8所示，图8显示为本发明中在第三Fin结构上形成PSG层后的结构示意图，该步骤八中在所述第三Fin结构(图8中从左至右第三个Fin结构)上先沉积一层所述PSG层(磷酸硅玻璃)10，之后在所述PSG层上沉积所述第二帽层，图8中未显示出所述第二帽层。
本发明进一步地，本实施例的步骤八中在所述第三Fin结构上沉积PSG层和所述第二帽层的同时，所述PSG层和所述第二帽层也被沉积在所述第一Fin结构上的所述第一帽层上、所述第二、第四Fin结构的所述多晶硅栅的所述第二帽层上。
步骤九、进行退火，以使所述第一Fin结构上的所述BSG层中的硅向所述第一Fin结构内部进行侧向扩散，并使得所述第三Fin结构上的所述PSG中的磷向所述第三Fin结构内部进行侧向扩散；如图9所示，图9显示为本发明中退火后第一、第三Fin结构被扩散后的结构示意图。该步骤九中进行退火操作，使得所述第一Fin结构上的所述BSG层中的硅向所述第一Fin结构内部进行侧向扩散，即位于所述第一Fin结构上的所述BSG层中的硅侧向扩散进入所述第一Fin结构的内部，同时退火使得所述第三Fin结构上的所述PSG中的磷向所述第三Fin结构内部进行侧向扩散，形成如图9所示的结构。
步骤十、去除位于所述第二、第四Fin结构上的所述多晶硅栅，将所述第二、第四Fin结构暴露；如图10所示，图10显示为本发明中去除第二、第四Fin结构上的多晶硅栅后的结构示意图。
本发明进一步地，本实施例的步骤十中去除所述第二、第四Fin结构上的所述多晶硅栅的同时，位于所述多晶硅栅上的BSG层、PSG层以及第一、第二帽层也同时被去除。
步骤十一、去除位于所述第一Fin结构上的所述BSG层和所述第一帽层、去除位于所述第三Fin结构上的PSG层和所述第二帽层，分别将所述第一、第三Fin结构暴露。如图11所示，图11显示为本发明中将第一、第三Fin结构暴露后的结构示意图。
本发明进一步地，本实施例的步骤一中的所述第一Fin结构用作NHVT管(N型高阈值电压管)或NLVT管(N型低阈值电压管)；所述第二Fin结构用作NSVT管(N型标准阈值电压管)或NULVT管(N型超低阈值电压管)；所述第三Fin结构用作PHVT管(P型高阈值电压管)或PLVT管(P型低阈值电压管)；所述第四Fin结构用作PSVT管(P型标准阈值电压管)或PULVT管(P型超低阈值电压管)。
综上所述，本发明在NHVT管或NLVTV的Fin结构区域伪栅极去除后，形成SBG层；在PHVT管或PLVT管的Fin结构区域伪栅极去除后，形成PSG层，之后进行退火处理，该掺杂方法不会对器件造成损伤，提高了器件性能和稳定性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种用于FinFET多阈值电压的无损伤掺杂方法，其特征在于，至少包括：
步骤一、提供位于同一基底上横向相互间隔排列的第一至第四Fin结构，所述第一至第四Fin结构上覆盖有薄型氧化层；在所述第一至第四Fin结构上沉积多晶硅层；
步骤二、在所述多晶硅层上沉积氧化层，在所述氧化层上沉积硬掩膜层；之后将所述氧化层、硬掩膜层和所述多晶硅层进行图形化，形成沿纵向间隔排列的多晶硅栅；所述多晶硅栅的长度方向沿所述横向；
步骤三、沉积覆盖所述多晶硅栅以及所述硬掩膜层的层间介质层，之后进行退火处理，接着研磨至将所述硬掩膜层顶部暴露出为止；
步骤四、去除所述硬掩膜层和所述氧化层，将所述多晶硅栅的顶部暴露出；
步骤五、去除位于所述第一Fin结构上的所述多晶硅栅和所述薄型氧化层；
步骤六、在所述第一Fin结构上依次沉积BSG层和第一帽层；
步骤七、去除位于所述第三Fin结构上的所述多晶硅栅和所述薄型氧化层；
步骤八、在所述第三Fin结构上依次沉积PSG层和第二帽层；
步骤九、进行退火，以使所述第一Fin结构上的所述BSG层中的硅向所述第一Fin结构内部进行侧向扩散，并使得所述第三Fin结构上的所述PSG中的磷向所述第三Fin结构内部进行侧向扩散；
步骤十、去除位于所述第二、第四Fin结构上的所述多晶硅栅，将所述第二、第四Fin结构暴露；
步骤十一、去除位于所述第一Fin结构上的所述BSG层和所述第一帽层、去除位于所述第三Fin结构上的PSG层和所述第二帽层，分别将所述第一、第三Fin结构暴露。
2.根据权利要求1所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤一中所述第一至第四Fin结构依次按序排列于所述基底上，所述第一至第四Fin结构的长度方向沿与所述横向垂直的纵向。
3.根据权利要求1所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤二中将所述多晶硅层进行图形化的方法为刻蚀法，并且刻蚀后将位于所述多晶硅栅之间的所述Fin结构暴露。
4.根据权利要求1所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤三中的所述层间介质层覆盖所述多晶硅栅的同时并覆盖在被暴露出的所述Fin结构的上表面。
5.根据权利要求4所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤六中在所述第一Fin结构上沉积所述BSG层和所述第一帽层的同时，所述BSG层和所述第一帽层也被沉积在所述第二至第四Fin结构上的所述多晶硅栅上表面。
6.根据权利要求5所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤八中在所述第三Fin结构上沉积PSG层和所述第二帽层的同时，所述PSG层和所述第二帽层也被沉积在所述第一Fin结构上的所述第一帽层上、所述第二、第四Fin结构的所述多晶硅栅的所述第二帽层上。
7.根据权利要求6所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤十中去除所述第二、第四Fin结构上的所述多晶硅栅的同时，位于所述多晶硅栅上的BSG层、PSG层以及第一、第二帽层也同时被去除。
8.根据权利要求7所述的用于FinFET多阈值电压的无损伤掺杂方法，其特征在于：步骤一中的所述第一Fin结构用作NHVT管或NLVT管；所述第二Fin结构用作NSVT管或NULVT管；所述第三Fin结构用作PHVT管或PLVT管；所述第四Fin结构用作PSVT管或PULVT管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110597495.0A CN113394108A (zh) | 2021-05-31 | 2021-05-31 | 一种用于FinFET多阈值电压的无损伤掺杂方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110597495.0A CN113394108A (zh) | 2021-05-31 | 2021-05-31 | 一种用于FinFET多阈值电压的无损伤掺杂方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113394108A true CN113394108A (zh) | 2021-09-14 |
Family
ID=77619463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110597495.0A Pending CN113394108A (zh) | 2021-05-31 | 2021-05-31 | 一种用于FinFET多阈值电压的无损伤掺杂方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394108A (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160056156A1 (en) * | 2013-06-20 | 2016-02-25 | Intel Corporation | Non-planar semiconductor device having doped sub-fin region and method to fabricate same |
| US9330982B1 (en) * | 2015-08-14 | 2016-05-03 | Globalfoundries Inc. | Semiconductor device with diffusion barrier film and method of manufacturing the same |
| CN105990239A (zh) * | 2015-02-06 | 2016-10-05 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN106158748A (zh) * | 2015-04-07 | 2016-11-23 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US9583489B1 (en) * | 2016-01-08 | 2017-02-28 | International Business Machines Corporation | Solid state diffusion doping for bulk finFET devices |
| US20170069543A1 (en) * | 2015-09-03 | 2017-03-09 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| US20170148879A1 (en) * | 2014-06-23 | 2017-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and method with solid phase diffusion |
| CN106920740A (zh) * | 2015-12-28 | 2017-07-04 | 中芯国际集成电路制造(上海)有限公司 | 鳍部掺杂方法及鳍式场效应晶体管的制作方法 |
| CN107785322A (zh) * | 2016-08-31 | 2018-03-09 | 台湾积体电路制造股份有限公司 | 半导体工艺方法 |
| CN109087860A (zh) * | 2017-06-13 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET器件的制作方法 |
-
2021
- 2021-05-31 CN CN202110597495.0A patent/CN113394108A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160056156A1 (en) * | 2013-06-20 | 2016-02-25 | Intel Corporation | Non-planar semiconductor device having doped sub-fin region and method to fabricate same |
| US20170148879A1 (en) * | 2014-06-23 | 2017-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and method with solid phase diffusion |
| CN105990239A (zh) * | 2015-02-06 | 2016-10-05 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US20170033019A1 (en) * | 2015-02-06 | 2017-02-02 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| CN106158748A (zh) * | 2015-04-07 | 2016-11-23 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US9330982B1 (en) * | 2015-08-14 | 2016-05-03 | Globalfoundries Inc. | Semiconductor device with diffusion barrier film and method of manufacturing the same |
| US20170069543A1 (en) * | 2015-09-03 | 2017-03-09 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| CN106920740A (zh) * | 2015-12-28 | 2017-07-04 | 中芯国际集成电路制造(上海)有限公司 | 鳍部掺杂方法及鳍式场效应晶体管的制作方法 |
| US9583489B1 (en) * | 2016-01-08 | 2017-02-28 | International Business Machines Corporation | Solid state diffusion doping for bulk finFET devices |
| CN107785322A (zh) * | 2016-08-31 | 2018-03-09 | 台湾积体电路制造股份有限公司 | 半导体工艺方法 |
| CN109087860A (zh) * | 2017-06-13 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET器件的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10998235B2 (en) | FinFET with sloped surface at interface between isolation structures and manufacturing method thereof | |
| DE102012102783B4 (de) | Rippenfeldeffekttransistoren und Verfahren zur Herstellung derselben | |
| US11145510B2 (en) | FinFET device over convex insulating structure | |
| US9093317B2 (en) | Semiconductor device and fabrication method | |
| CN104882444A (zh) | 鳍式场效应晶体管sram的结构和方法 | |
| US9391074B1 (en) | Structure for FinFET fins | |
| US20190198502A1 (en) | Transistor structure and semiconductor layout structure | |
| CN106920740A (zh) | 鳍部掺杂方法及鳍式场效应晶体管的制作方法 | |
| CN111199919B (zh) | 一种半导体器件的制造方法及其形成的半导体器件 | |
| CN113394108A (zh) | 一种用于FinFET多阈值电压的无损伤掺杂方法 | |
| CN101409237A (zh) | 制造半导体器件的方法 | |
| KR100876806B1 (ko) | 이중 패터닝 기술을 이용한 반도체 소자의 트랜지스터 형성방법 | |
| CN113394106B (zh) | 一种FinFET结构的抗穿通掺杂方法 | |
| CN109427663B (zh) | 半导体结构及其形成方法 | |
| CN109065533B (zh) | 一种半导体器件及其制造方法 | |
| US8853026B2 (en) | Semiconductor device having deep wells and fabrication method thereof | |
| CN111785638A (zh) | 一种增加晶体管有效沟道长度的方法 | |
| CN215527720U (zh) | 一种低压铝栅器件 | |
| US9502556B2 (en) | Integrated fabrication of semiconductor devices | |
| TW201816851A (zh) | 降低ｆｉｎｆｅｔ裝置的通道區中摻質濃度的方法、設備及系統 | |
| CN111785777B (zh) | 高压cmos器件及其制造方法 | |
| CN118073193A (zh) | 改善嵌入式sonos闪存选择管漏电的方法 | |
| CN113838805A (zh) | 一种FinFET结构的固相源掺杂方法 | |
| CN113948382A (zh) | 一种中压mos管栅氧制造方法 | |
| CN115863165A (zh) | 一种应力记忆技术中去除应力氮化硅层的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |