CN104332406A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，包括衬底、衬底上的栅极侧墙、衬底中的源漏区、以及栅极堆叠，其中，栅极堆叠包括栅极侧墙内侧衬底上的第一部分，以及在衬底中源漏区之间的沟道区内的第二部分。依照本发明的半导体器件及其制造方法，通过刻蚀沟道切断了源区漏区之间的漏电通道，减小了源漏穿通的风险，无需halo注入，从而避免了开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种有效避免源漏穿通的新型半导体器件及其制造方法。
背景技术
为了延续摩尔定律，要求器件的特征尺寸不断的减小，但是随着器件特征尺寸的不断减小，将会导致出现有效沟道长度缩短，漏致势垒降低（将会导致关态电流比较大）等短沟道效应，这将严重影响器件的性能。此外，HKMG后栅工艺也被应用以提高器件性能。
由于沟道比较短，所以源漏区靠的比较近，这将会带来源漏穿通（punch though）的风险，为了避免这个风险，一般通过晕状（halo）注入防止出现punch through，但是在halo注入抑制punch though的同时将会带来一些副作用，比如开启电流降低，阈值电压漂移，源漏区与衬底的漏电增加等。同时halo工艺也比较复杂，需要多次优化工艺参数。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种创新性半导体及其制造方法，对沟道进行合适深度的刻蚀后，切断了源区漏区之间的漏电通道，所以不存在punch though的风险。同时由于不存在punch though的风险，所以不需要进行halo注入防止沟道串通，这就消除了因halo注入而带来的开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成假栅极堆叠；在衬底中假栅极堆叠两侧形成源漏区；在衬底上形成层间介质层，覆盖源漏区和假栅极堆叠；去除假栅极堆叠，直至暴露衬底，在层间介质层中留下栅极沟槽；刻蚀衬底，在源漏区之间的沟道区中形成凹槽；在栅极沟槽和凹槽中填充栅极堆叠。
其中，形成源漏区的步骤进一步包括：对衬底轻掺杂注入，在假栅极堆叠两侧衬底中形成轻掺杂源漏区；在假栅极堆叠两侧衬底上形成栅极侧墙；对衬底重掺杂注入，在栅极侧墙两侧衬底中形成重掺杂源漏区。
其中，采用干法刻蚀和/或湿法刻蚀衬底以形成凹槽。
其中，湿法刻蚀的腐蚀液为TMAH。
其中，控制刻蚀工艺参数使得凹槽的截面形状包括以下之一及其组合：三角形、矩形、梯形、圆形、椭圆形、C形、D形、Σ形、多边形。
其中，凹槽的深度大于等于轻掺杂源漏区的结深。
其中，凹槽的深度小于等于重掺杂源漏区的结深。
本发明还提供按照上述方法制造的一种半导体器件，包括衬底、衬底上的栅极侧墙、衬底中的源漏区、以及栅极堆叠，其中，栅极堆叠包括栅极侧墙内侧衬底上的第一部分，以及在衬底中源漏区之间的沟道区内的第二部分。
其中，第二部分的截面形状包括以下之一及其组合：三角形、矩形、梯形、圆形、椭圆形、C形、D形、Σ形、多边形。
其中，源漏区包括位于栅极侧墙下方衬底中的轻掺杂源漏区，以及位于栅极侧墙外侧衬底中的重掺杂源漏区。
其中，第二部分的深度大于等于轻掺杂源漏区的结深。
其中，第二部分的深度小于等于重掺杂源漏区的结深。
依照本发明的半导体器件及其制造方法，通过刻蚀沟道切断了源区漏区之间的漏电通道，减小了源漏穿通的风险，无需halo注入，从而避免了开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图4为依照本发明的制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高了器件性能以及可靠性的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图1所示，在衬底上形成基础的MOSFET结构。
具体地，首先提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si）、单晶体锗（Ge）、应变硅（Strained Si）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。
优选地，在衬底1中形成浅沟槽隔离（STI）2。例如通过等离子体干法刻蚀、反应离子刻蚀（RIE）或者四甲基氢氧化铵（TMAH）湿法腐蚀硅基衬底1，在衬底1中形成多个浅沟槽（未示出），然后通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等常用工艺在浅沟槽中沉积氧化硅、氮氧化硅等绝缘材质形成STI2。进一步地，优选利用掩模分别对衬底1由STI2包围出的有源区进行衬底掺杂注入，形成p--的NMOS衬底阱区或者n--的PMOS衬底阱区（均未示出）。
随后，在有源区中衬底上形成栅极堆叠3。通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺依次沉积形成栅极介质3A、栅极材料层3B以及优选地栅极盖层3C（或者为硬掩模层3C）。在本发明一个实施例中，器件采用后栅工艺形成，因此栅极堆叠3是假栅极堆叠，假栅极介质层3A是氧化硅，假栅极材料层3B是多晶硅、非晶硅、非晶锗、非晶碳等材料，假栅极盖层3C是氮化硅。随后，采用干法工艺刻蚀上述各个栅极堆叠材料层3A～3C以形成栅极堆叠3。
优选地，如图1所示，在有源区衬底中形成了应力源漏区1SS、1SD。利用栅极堆叠3为掩模，刻蚀衬底1形成源漏沟槽，在源漏沟槽中通过PECVD、MBE、ALD、MOCVD等工艺外延形成应力源漏区1SS、1SD，其材质不同于衬底1的Si，而是可以包括更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。如图1所示，源漏沟槽以及随后外延形成的应力源漏区具有矩形垂直侧壁之外其他复杂的剖面形态，例如为梯形、倒梯形、Σ型等，优选地具有朝向沟道区突出的部分以增强沟道区应力。
优选地，以栅极堆叠3为掩模，对衬底进行轻掺杂，形成了轻掺杂源漏结构（LDD）。例如分别衬底1中有源区垂直注入不同的掺杂离子形成轻掺杂的源漏区1LD/1LS。值得注意的是，在本发明实施例中，由于后续刻蚀沟道区阻断了源漏穿通通道，因此无需执行倾斜离子注入来形成halo结构的步骤，简化了工艺，还消除了因halo注入而带来的开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。
随后，在栅极堆叠3两侧的源漏区上形成栅极侧墙4。采用LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常用工艺沉积形成侧墙材料层，随后通过刻蚀去除部分侧墙材料层，仅在栅极堆叠3两侧保留而形成栅极侧墙4。在本发明一个优选实施例中，栅极侧墙4如图1所示包括多个叠层，分别是氮化硅、非晶碳（优选ALD工艺）的第一侧墙4A（具有垂直形貌），氧化硅（优选PECVD、HDPCVD或者热氧化、化学氧化）的第二侧墙4B（具有L型结构，也即具有平行于第一侧墙4A的垂直的第一部分4B1，以及平行于衬底1表面的水平的第二部分4B2），以及氮化硅（无应力或者压应力）或者DLC材质（优选PECVD或者磁控溅射工艺，以进一步提高栅极侧墙对沟道区的应力，从而增强沟道区载流子迁移率）的第三侧墙4C（第三侧墙4C位于第二侧墙4B的水平的第二部分4B2之上，具有略微倾斜的侧面形貌）。在本发明其他实施例中，栅极侧墙4可以为单一材料，例如氮化硅或者DLC，可以具有压应力或者不具有应力。
以栅极侧墙4为掩模，对MOSFET的源漏区进行重掺杂，分别形成了掺杂浓度较高、结深较厚的重掺杂漏区1HD、重掺杂源区1HS。掺杂工艺可以是执行垂直离子注入，也可以是在外延形成应力源漏区1SS、1SD同时进行原位掺杂。以上各处的掺杂剂可以包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。随后可以进行退火以激活源漏区中的掺杂剂，例如在500～1200摄氏度下热处理1ms～10min（火炉退火、尖峰退火、快速退火RTA等常用工艺，工艺参数依照掺杂剂浓度和结深所需设定），使得源漏区中注入或者原位掺杂的掺杂剂激活，使得源漏区具有与衬底有源区不同的掺杂类型和浓度。
在整个器件上形成层间介质层5。例如通过旋涂、喷涂、丝网印刷、CVD等常规工艺步骤，在整个器件上形成层间介质层（ILD）5，其材质为氧化硅、TEOS、BSG、PSG、BPSG、其他低k材料，其中低k材料包括但是不限于有机低k材料（例如含芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG）、多孔低k材料（例如二硅三氧烷（SSQ）基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物）。随后可以采用CMP、回刻等工艺平坦化ILD5直至暴露假栅极堆叠3（假栅极盖层3C）。
如图2所示，去除假栅极堆叠3，直至暴露衬底1，在ILD5中留下栅极沟槽5G。依照假栅极堆叠3各层材质不同，可以选用等离子干法刻蚀、反应离子刻蚀（RIE）、湿法腐蚀，其中等离子干法刻蚀和RIE优选各向异性的刻蚀工艺，湿法腐蚀依照堆叠3的材质不同选用各种腐蚀液。具体地，例如，对于氮化硅的盖层3C采用热磷酸腐蚀，对于多晶硅、非晶硅的层3B采用TMAH、KOH，对于氧化硅的层3A采用稀释氢氟酸dHF、稀释的缓释刻蚀剂dBOE漂洗，对于非晶碳的层3B采用氧等离子干法刻蚀，对于非晶锗的层3B采用双氧水+硫酸混合溶液。通过控制刻蚀、腐蚀工艺参数和时间，使得刻蚀停止在衬底1表面，过蚀深度优选小于2nm。
如图3所示，继续刻蚀衬底1，在源漏区之间的沟道区中形成凹槽1T，用于阻断源漏区之间可能的穿通通道。刻蚀工艺可以是TMAH湿法腐蚀，也可以是碳氟基气体为刻蚀气体的等离子体干法刻蚀或者RIE。通过控制刻蚀工艺参数和时间，使得凹槽1T具有各种不同的形态：TMAH湿法腐蚀时，由于（111）面刻蚀速率低于其他晶面，因此刻蚀自动停止在（111）面上形成图3所示的三角形截面；碳氟基气体（CxHyFz，x为1～4，y为0～6，z为1～8，xyz三者组合使得碳氟基气体为饱和或者不饱和氟代烃）干法刻蚀或者RIE时，调整碳氟基气体中C、F元素配比，或者添加氧化气体（氧气、CO等）、卤素气体（氯气、HCl气体、溴气体、HBr气体等），使得刻蚀为各向同性或者各向异性，从而形成矩形、梯形、圆形、椭圆形、C形（以超过1/2曲线向源漏区突出）、D形（以1/2曲线向源漏区突出）、Σ形（多段折线连接形成的多边形的一部分）、其他多边形等及其组合（除了三角形截面之外，其他截面未示出）。在本发明一个实施例中，凹槽1T的深度至少大于轻掺杂源漏区1LD/1LS的结深，以便有效阻断源漏穿通。在本发明另一优选实施例中，凹槽1T的深度进一步优选地优选小于、接近于或等于重掺杂源漏区1HD/1HS的结深（并且进一步更优选地小于应力层1SS/1SD的厚度）。具体地，在本发明最佳实施例中，凹槽1T的深度例如为10～200nm。在本发明其他实施例中，凹槽1T的深度可以大于或等于重掺杂源漏区1HD/1HS的结深，乃至大于或等于应力层1SS/1SD的厚度，直至接近于或者接触/超过衬底阱区深度。
如图4所示，在栅极沟槽5G和沟道区凹槽1T中沉积最终的栅极堆叠6。例如通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、溅射、蒸发等常规工艺，依次沉积栅极绝缘层6A和栅极导电层6B。栅极绝缘层6A材料为高k材料，其中高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层6B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层6B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。优选地，栅极导电层6B与栅极绝缘层6A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层（未示出），阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。优选地，沉积栅极绝缘层6A之前，还通过热氧化、化学氧化、HDPCVD、MBE、ALD等工艺在栅极沟槽5G和沟道区凹槽1T的表面（侧壁以及底面）形成极薄的氧化硅垫层（未示出），以便减小界面缺陷。之后，平坦化层6B、6A直至暴露ILD5，形成了如图4所示的最终器件结构。此后，还可以进一步刻蚀ILD5形成暴露源漏区的接触孔，并在接触孔中形成金属硅化物和接触塞。
如图4所示，半导体器件包括衬底、衬底上的栅极侧墙、衬底中栅极侧墙外侧的源漏区、以及栅极侧墙内侧的栅极堆叠，其中，栅极堆叠（6A/6B）除了完全填充栅极侧墙内侧的空间（对应于原栅极沟槽5G所在空间）之外，还进一步在衬底中源漏区之间的沟道区内具有突出部（对应于原沟道区凹槽1T所在空间）。突出部的截面形状包括三角形、矩形、梯形、圆形、椭圆形、C形（以超过1/2曲线向源漏区突出）、D形（以1/2曲线向源漏区突出）、Σ形（多段折线连接形成的多边形的一部分）、其他多边形等及其组合。半导体器件的其他具体结构特征和材料已在上述制造方法步骤中详细描述，在此不再赘述。
依照本发明的半导体器件及其制造方法，通过刻蚀沟道切断了源区漏区之间的漏电通道，减小了源漏穿通的风险，无需halo注入，从而避免了开启电流较小以及较大的源漏与衬底泄漏电流的负面影响。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种半导体器件制造方法，包括：
在衬底上形成假栅极堆叠；
在衬底中假栅极堆叠两侧形成源漏区；
在衬底上形成层间介质层，覆盖源漏区和假栅极堆叠；
去除假栅极堆叠，直至暴露衬底，在层间介质层中留下栅极沟槽；
刻蚀衬底，在源漏区之间的沟道区中形成凹槽；
在栅极沟槽和凹槽中填充栅极堆叠。
2.如权利要求1的半导体器件制造方法，其中，形成源漏区的步骤进一步包括：
对衬底轻掺杂注入，在假栅极堆叠两侧衬底中形成轻掺杂源漏区；
在假栅极堆叠两侧衬底上形成栅极侧墙；
对衬底重掺杂注入，在栅极侧墙两侧衬底中形成重掺杂源漏区。
3.如权利要求1的半导体器件制造方法，其中，采用干法刻蚀和/或湿法刻蚀衬底以形成凹槽。
4.如权利要求3的半导体器件制造方法，其中，湿法刻蚀的腐蚀液为TMAH；干法刻蚀的刻蚀气体为碳氟基气体。
5.如权利要求1的半导体器件制造方法，其中，控制刻蚀工艺参数使得凹槽的截面形状包括以下之一及其组合：三角形、矩形、梯形、圆形、椭圆形、C形、D形、Σ形、多边形。
6.如权利要求2的半导体器件制造方法，其中，凹槽的深度大于等于轻掺杂源漏区的结深。
7.一种半导体器件，包括衬底、衬底上的栅极侧墙、衬底中的源漏区、以及栅极堆叠，其中，栅极堆叠包括栅极侧墙内侧衬底上的第一部分，以及在衬底中源漏区之间的沟道区内的第二部分。
8.如权利要求7的半导体器件，其中，第二部分的截面形状包括以下之一及其组合：三角形、矩形、梯形、圆形、椭圆形、C形、D形、Σ形、多边形。
9.如权利要求7的半导体器件，其中，源漏区包括位于栅极侧墙下方衬底中的轻掺杂源漏区，以及位于栅极侧墙外侧衬底中的重掺杂源漏区。
10.如权利要求9的半导体器件，其中，第二部分的深度大于等于轻掺杂源漏区的结深。
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