KR20180069679A - 격리 구조물에 접경하는 반도체 에피택시 - Google Patents

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KR20180069679A
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렌-후아 구오
친-스즈 리
쳉-이 우
흐시앙 리우
유-훙 쳉
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Abstract

본 발명의 방법은 활성 영역 및 이 활성 영역에 인접한 격리 구조물을 가진 반도체 구조물을 제공하는 단계를 포함하고, 여기에서 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하며, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비한다. 상기 방법은 또한 상기 소스 영역과 드레인 영역 중의 하나에서 트렌치- 이 트렌치는 상기 격리 구조물의 측벽의 일부를 노출시키는 것임 -를 에칭하는 단계와, 상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계와, 상기 제1 반도체 층 위에 제2 반도체 층을 에피택셜적으로 성장시키는 단계와, 에칭 공정에 의해 상기 제2 반도체 층의 상부면 중 일부의 결정질 패싯 배향을 변경하는 단계와, 상기 결정질 패싯 배향을 변경한 후에 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계를 포함한다.

Description

격리 구조물에 접경하는 반도체 에피택시{SEMICONDUCTOR EPITAXY BORDERING ISOLATION STRUCTURE}
우선권
이 출원은 2016년 12월 15일자 출원된 미국 가특허 출원 제62/434,966호에 대한 우선권을 주장하며, 상기 미국 가특허 출원은 인용에 의해 그 전부가 본원에 통합된다.
반도체 장치가 점차적으로 소규모화됨에 따라서, 스트레인드(strained) 소스/드레인(S/D) 피쳐(feature)(예를 들면, 스트레서 영역)가 전하 캐리어 이동성을 강화하고 장치 성능을 개선하기 위해 에피택셜적으로 성장된 반도체 물질을 이용하여 구현되었다. 예를 들면, 스트레서 영역이 있는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)를 형성하는 것은, n형 장치의 상승된 S/D 피쳐를 형성하기 위해 실리콘(Si)을 에피택셜적으로 성장시키고, p형 장치의 상승된 S/D 피쳐를 형성하기 위해 실리콘 게르마늄(SiGe)을 에피택셜적으로 성장시킬 수 있다. 이러한 S/D 피쳐의 형상, 구성 및 물질에 관한 각종 기술들이 트랜지스터 장치 성능을 더욱 개선하기 위해 구현되었다. 그러나 상승된 S/D 형성을 위한 기존 접근법들은 완전하게 만족스러운 것이 아니었다.
예를 들면, 격리 영역(또는 구조물) 옆의 활성 영역에서 상승된 S/D 영역을 형성하는 것은 문제가 있었다. 예를 들면, 2개의 영역의 경계에서 에피택셜 피쳐들을 성장시키기 위한 트렌치들은 이상적인 형상을 갖지 못할 수 있다. 또한, 이러한 트렌치들은 반도체 물질(들)에 의해 단지 부분적으로만 둘러싸인다. 그 결과 이러한 트렌치로부터 성장된 에피택셜 피쳐들은 활성 영역 내에서 완전하게 성장된 것들보다 더 얇을 수 있다. 그 결과, 이러한 에피택셜 피쳐들 위에 컨택트(contact) 피쳐들이 형성될 때, 컨택트 랜딩(landing)이 경사지고 접촉 저항이 높아질 수 있다. 이 분야에서의 개선이 요구된다.
본 발명은 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 피쳐는 정확한 축척으로 작도되지 않았고 단지 예시 목적으로만 사용된다는 점에 주목해야 한다. 사실, 각종 피쳐들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1은 본 발명의 각종 양태에 따른 반도체 장치 형성 방법의 흐름도이다.
도 2 내지 도 9는 일부 실시형태에 따른, 도 1의 방법에 따라 목표 반도체 장치를 형성하는 단면도이다.
이하의 설명은 제공된 주제의 상이한 피쳐들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피쳐 위에 또는 그 상에 제1 피쳐를 형성하는 것은 제1 피쳐와 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉되지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐가 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 그 자체로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
각종 실시형태의 본 발명은 일반적으로 반도체 장치 및 그 형성 방법에 관련된다. 특히, 본 발명은 전계효과 트랜지스터(FET)의 소스 및 드레인(S/D) 영역에서 상승된 에피택셜 피쳐들을 형성하는 것과 관련된다. 일 실시형태에 따르면, 상승된 에피택셜 피쳐들 중의 일부는 격리 구조물에 인접하게(즉, 접경하게) 형성되고 적어도 3층의 반도체 물질 층을 포함한다. 반도체 물질(예를 들면, 실리콘 게르마늄)의 제1층은 반도체 물질(예를 들면, 실리콘)에 의해 부분적으로 둘러싸인 트렌치로부터 에피택셜적으로 성장된다. 반도체 물질(예를 들면, 실리콘)의 제2층은 상기 제1층 위에서 에피택셜적으로 성장되고, 그 다음에 그 상부면의 적어도 일부의 결정질 패싯 배향(crystalline facet orientation)을 변경하도록 에칭된다. 반도체 물질(예를 들면, 실리콘)의 제3층은 상기 제2층 위에서 에피택셜적으로 성장되고, 여기에서 상기 제2층의 변경된 결정질 패싯은 반도체 물질의 제3층의 수직 성장을 촉진한다. 유리하게도, 상기 반도체 물질의 제3층은 S/D 컨택트 랜딩을 위한 바람직한 막 두께 및 패싯을 달성한다. 본 발명의 상기 및 다른 실시형태를 도 1 내지 도 9를 참조하면서 자세히 설명한다.
도 1은 본 발명에 따른 반도체 장치 형성 방법(100)의 흐름도이다. 방법(100)은 일 예이고 청구범위에서 명시적으로 인용된 것 이상으로 본 개시를 제한하는 것으로 의도되지 않는다. 추가의 동작이 방법(100)의 전, 중 및 후에 제공될 수 있고, 여기에서 설명하는 일부 동작은 방법의 추가 실시형태를 위해 대체되거나 제거되거나 재배치될 수 있다. 방법(100)은 방법(100)의 실시형태에 따른 각종 제조 단계 중에 반도체 장치(200)의 단면도를 나타내는 도 2-9와 함께 이하에서 설명된다. 장치(200)는 정적 랜덤 액세스 메모리(SRAM) 및/또는 논리 회로, 저항기, 커패시터 및 인덕터와 같은 수동 컴포넌트 및 p형 FET(PFET), n형 FET(NFET), 핀펫(FinFET), 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 및 상보형 금속 산화물 반도체(CMOS) 트랜지스터와 같은 능동 컴포넌트, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및 이들의 조합을 포함하는 집적회로(IC) 또는 그 일부의 처리 중에 제조된 중간 장치일 수 있다. 또한, 본 발명의 각종 실시형태에서 트랜지스터, 게이트 스택, 활성 영역, 격리 구조물 및 다른 피쳐들을 포함한 각종 피쳐들이 단순성 및 이해의 용이성을 위해 제공되지만, 그러한 각종 피쳐들은 실시형태를 반드시 임의 유형의 장치, 임의 수의 장치, 임의 수의 영역, 또는 구조 또는 영역의 임의 구성으로 제한하는 것이 아니다.
도 1을 참조하면, 동작 102에서, 방법(100)은 트랜지스터를 형성하기 위한 각종 활성 영역을 가진 반도체 기판, 상기 활성 영역 위의 게이트 구조물, 및 상기 활성 영역에 인접한 격리 구조물을 구비한 구조물(즉, 반도체 구조물)(200)을 제공한다. 구조물(200)의 일 실시형태가 도 2에 도시되어 있다.
도 2를 참조하면, 구조물(200)은 기판(202)을 포함한다. 기판(202)은 본 실시형태에서 실리콘 기판(예를 들면, 결정 {110) 면의 실리콘을 포함함)이다. 대안적으로 기판(202)은 게르마늄과 같은 또다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안예로서, 기판(202)은 SOI(semiconductor on insulator)이다.
기판(202)은 격리 구조물(212a, 212b)에 의해 기판(202)의 다른 활성 영역으로부터 격리된 활성 영역(204)을 포함한다. 본 실시형태에서, 활성 영역(204)은 PFET를 형성하기 위한, p형 기판 내의 n형 웰과 같은 p형 전계효과 트랜지스터(FET) 영역이다. 다른 실시형태에서, 활성 영역(204)은 NFET를 형성하기 위한, n형 FET 영역이다. 또 다른 실시형태에서, 활성 영역(204)은 CMOS 장치를 형성하기 위해 p형 FET 영역 및 n형 FET 영역을 둘 다 포함한다. 본 실시형태에서, 활성 영역(204)은 각종 소스 및 드레인(S/D) 영역(206a, 206b, 206c)과, 한 쌍의 S/D 영역(206a-c) 사이에 배치된 채널 영역(208a, 208b)을 포함한다. S/D 영역(206a-c)은 약하게 도핑된 소스/드레인(LDD) 피쳐, 및/또는 강하게 도핑된 소스/드레인(HDD) 피쳐를 포함할 수 있다. 예를 들면, LDD 피쳐와 HDD 피쳐는 할로(halo) 또는 약하게 도핑된 드레인(LDD) 주입, 소스/드레인 주입, 소스/드레인 활성화, 및/또는 다른 적당한 공정에 의해 형성될 수 있다. 특히 S/D 영역(206a)은 격리 구조물(212a)에 인접하고, S/D 영역(206c)은 격리 구조물(212b)에 인접하며, S/D 영역(206b)은 완전히 활성 영역(204) 내에 있다.
격리 구조물(212a, 212b)은 적어도 부분적으로 기판(202) 내에 매립되고. 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르화물이 도핑된 실리케이트 유리(FSG), 낮은-k 유전체 물질, 및/또는 다른 적당한 절연재로 형성될 수 있다. 격리 구조물(212a-b)은 얕은 트렌치 격리(STI) 피쳐일 수 있다. 일 실시형태에서, 격리 구조물(212a-b)은 기판(202) 내에서 트렌치를 에칭하고 트렌치를 하나 이상의 격리재로 충전(fill)하고 격리재를 화학 기계 평탄화(CMP) 공정으로 평탄화함으로써 형성된 STI 특징이다. 격리 구조물(212a-b)은 필드 산화물 및 실리콘 국부 산화(LOCal Oxidation of Silicon, LOCOS)와 같은 다른 유형의 격리 피쳐일 수 있다. 격리 구조물(212a-b)은 예를 들면 하나 이상의 라이너 층을 가진 다층 구조를 포함할 수 있다.
구조물(200)은 또한 각종 게이트 구조물(220a, 220b, 220c)을 포함한다. 본 실시형태에서, 게이트 구조물(220b, 220c)은 활성 영역(204) 위에 배치되고, 게이트 구조물(220a)은 격리 구조물(212a) 위에 배치된다. 특히 게이트 구조물(220b, 220c)은 전계효과 트랜지스터를 형성하기 위해 채널 영역(208a, 208b) 위에 각각 배치된다. 일 실시형태에서, 게이트 구조물(220a)은 예컨대 S/D(206a)를 장치(200)의 다른 부분에 접속하기 위한 국부 상호접속으로서 기능한다. 게이트 구조물(220a)은 게이트 유전체 층(222a), 게이트 전극 층(224a), L자형 스페이서(226a) 및 측벽 스페이서(228a)를 포함한다. 게이트 구조물(220b)은 게이트 유전체 층(222b), 게이트 전극 층(224b), L자형 스페이서(226b) 및 측벽 스페이서(228b)를 포함한다. 게이트 구조물(220c)은 게이트 유전체 층(222c), 게이트 전극 층(224c), L자형 스페이서(226c) 및 측벽 스페이서(228c)를 포함한다.
게이트 유전체 층(222a-c)은 실리콘 산화물 층(SiO2) 또는 하이-k 유전체 층, 예를 들면 하프늄 산화물(HfO2), 지르콘 산화물(ZrO2), 란탄 산화물(La2O3), 티탄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티타네이트(SrTiO3), 다른 적당한 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체 층(222a-c)은 ALD 및/또는 다른 적당한 방법으로 형성될 수 있다.
게이트 전극 층(224a-c)은 일 실시형태에서 폴리실리콘을 포함한다. 대안적으로, 게이트 전극 층(224a-c)은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu) 및/또는 다른 적당한 물질과 같은 금속을 포함한다. 게이트 전극 층(224a-c)은 CVD, PVD, 도금 및/또는 다른 적당한 공정으로 형성될 수 있다.
L자형 스페이서(226a-c)는 실리콘 산화물, 실리콘 산질화물, 다른 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 측벽 스페이서(228a-c)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. L자형 스페이서(226a-c)와 측벽 스페이서(228a-c)는 증착(예를 들면, CVD) 및 에칭 기술에 의해 형성될 수 있다.
각각의 게이트 구조물(220a-c)은 각각의 게이트 유전체 층 아래의 계면층, 각각의 게이트 전극 층 위의 하나 이상의 유전체 하드 마스크 층 및/또는 일함수 금속 층을 또한 포함할 수 있다. 예를 들면, 계면층은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자 층 증착(ALD), CVD, 및/또는 다른 적당한 유전체에 의해 형성될 수 있다. 예를 들면, 하드 마스크 층은 실리콘 질화물, 실리콘 산질화물 및/또는 다른 적당한 유전체 물질을 포함할 수 있다. 예를 들면, 일함수 금속층은 p형 또는 n형 일함수 층일 수 있다. p형 일함수 층은, 비제한적으로, 티탄 질화물(TiN), 탄탈 질화물(TaN), 루테늄(Ru), 몰리브데늄(Mo), 텅스텐(W), 백금(Pt) 또는 이들의 조합의 그룹으로부터 선택된, 그러나 이들에 제한되지 않은 충분히 큰 유효 일함수를 가진 금속을 포함한다. n형 일함수 층은, 비제한적으로, 티탄(Ti), 알루미늄(Al), 탄탈 카바이드(TaC), 탄탈 카바이드 질화물(TaCN), 탄탈 실리콘 질화물(TaSiN) 또는 이들의 조합의 그룹으로부터 선택된, 그러나 이들에 제한되지 않은 충분히 낮은 유효 일함수를 가진 금속을 포함한다. 일함수 금속 층은 복수의 층을 포함할 수 있고, CVD, PVD 및/또는 다른 적당한 공정에 의해 증착될 수 있다.
동작 104에서, 방법(100)(도 1)은 게이트 구조물(220b-c) 부근의 S/D 영역(206a-c) 내로 트렌치를 에칭한다. 도 3을 참조하면, 트렌치(230a, 230b, 230c)는 후속 단계에서 그 안에 에피택셜 피쳐들을 성장시키기 위해 S/D 영역(206a, 206b, 206c) 내로 형성된다. 본 실시형태에서, 동작 104는 건식 에칭 공정, 이온 주입 공정, 습식 에칭 공정 및/또는 세정 공정과 같은 복수의 공정을 포함한다. 예를 들면, 건식(이방성) 에칭 공정은 기판(202) 내에 실질적으로 U자형인 트렌치를 형성하기 위해 수행될 수 있다. 그 다음에, 붕소 등의 이온이 활성 영역(204) 내로 주입되어 활성 영역 중 일부의 결정 구조를 변경한다. 이어서 습식(등방성) 에칭 공정이 U자형 트렌치를 확장하기 위해 수행된다. 활성 영역(204)의 이온 주입부에서의 에칭 속도는 다른 부분에서보다 더 높다. 따라서, U자형 트렌치는 도 3에 도시된 트렌치(230b)처럼 육각형 모양으로 변한다. 그 다음에, DHF, HF 또는 다른 적당한 용액에 의한 세정 공정으로 트렌치(230a-c)를 세정한다. 예를 들면, 건식 에칭 공정은 산소 함유 가스, 플루오르 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBr3), 이오딘 함유 가스, 다른 적당한 가스 및/또는 플라즈마, 및/또는 이들의 조합으로 구현할 수 있다. 예를 들면, 습식 에칭 공정은 희석된 불화수소산(DHF); 수산화칼륨(KOH) 용액; 암모니아; TMAH 용액; 불화수소산(HF), 질산(HNO3) 및/또는 아세트산(CH3COOH) 함유 용액; 또는 다른 적당한 습식 부식액으로의 에칭을 포함할 수 있다. 에칭 공정은 기판(202)의 물질에 대하여 선택적이다. 다시 말해서, 에칭 공정은 기판(202)의 물질들은 제거하지만, 격리 구조물(212a-b) 및 게이트 구조물(220a-c)의 외부 층들은 제거하지 않도록 조정된다. 그 결과, 트렌치(230a, 230c)는 그 측벽들 중 하나 이상이 각각의 격리 구조물(212a, 212b)에 의해 제지되기 때문에 육각형 모양으로 되지 않는다.
다시, 도 3을 참조하면, 트렌치(230a)는 격리 구조물(212a)의 측벽(또는 측면)의 일부(232a)를 노출시킨다. 상기 부분(232a)은 트렌치(230a)의 측벽이 된다. 트렌치(230a)의 측벽(234a)은 트렌치(230a)의 중심선과 관련하여 측벽(232a)의 반대측에 있다. 본 실시형태에서, 측벽(234a)은 결정면(crystalline plane) (1, 1, 1) 내에서 배향(orient)된다. 유사하게, 트렌치(230c)는 격리 구조물(212b)의 측벽의 일부(232c)를 노출시킨다. 상기 부분(232c)은 트렌치(230c)의 측벽이 된다. 트렌치(230c)의 측벽(234c)은 트렌치(230c)의 중심선과 관련하여 측벽(232c)의 반대측에 있다. 본 실시형태에서, 측벽(234c)은 결정면 (1, 1, 1) 내에서 또한 배향된다. 트렌치(230a, 230c)와는 다르게, 트렌치(230b)는 기판(202)의 반도체 물질(들)에 의해 포위되고, 이 실시형태에서 육각형 형상을 갖는다. 트렌치(230a-c)의 형상은 사용하는 부식액, 에칭 온도, 에칭 용액 농도, 에칭 압력, 전원, 고주파수(RF) 바이어스 전압, RF 바이어스 전력, 부식액 유속 및 다른 적당한 파라미터와 같은 에칭 공정의 파라미터들을 조정함으로써 달성될 수 있다.
동작 106에서, 방법(100)(도 1)은 트렌치(230a-c) 내에 피쳐(236a, 236b, 236c)를 포함한 제1 반도체 층(236)을 에피택셜적으로 성장시킨다. 도 4를 참조하면, 본 실시형태에서 제1 반도체 층(236a, 236c)은 각각 트렌치(230a, 230c)를 부분적으로만 충전하고, 제1 반도체 층(236b)은 트렌치(230b)를 완전하게 충전한다. 제1 반도체 층(236a-c)의 상이한 부피는 부분적으로 그들의 측벽에서의 상이한 물질에 의해 야기된다. 트렌치(230b)(도 3)가 반도체 물질(들)에 의해 포위되기 때문에, 제1 반도체 층(236b)의 에피택셜 성장은 트렌치(230b)의 모든 측면에서 촉진된다. 이와 대조적으로 제1 반도체 층(236a, 236c)에서의 에피택셜 성장은 유전체 물질을 포함한 격리 구조물(212a, 212b)에 의해 제지된다. 그 결과, 제1 반도체 층(236a, 236c)의 상부면(또한 측면)(238a, 238c)은 각각 활성 영역(204)의 상부면에 대하여 경사진다. 본 실시형태에서, 상기 상부면(238a, 238c)은 결정면 (1, 1, 1) 내에서 배향된다. 또한, 제1 반도체 층(236b)의 상부면은 결정면(0, 0, 1) 또는 그 균등물 내에서 배향된다. 반도체 층(236a, 236c)은 트렌치(230a, 230c)의 윤곽 및 격리 구조물(212a, 212b)의 측벽과 각 트렌치(230a, 230c)의 중심선 간의 거리에 따라서 격리 구조물(212a, 212b)과 직접 접촉할 수도 있고 그렇지 않을 수도 있다.
제1 반도체 층(236a-c)은 실리콘, 실리콘 게르마늄(Si1 - xGex 또는 단순히 SiGe) 또는 다른 적당한 반도체 물질(들)을 포함할 수 있다. 일 실시형태에서, 제1 반도체 층(236a-c)은 하나 이상의 선택적 에피택셜 성장(SEG) 공정에 의해 형성된다. 일 실시형태에서, SEG 공정은 실리콘 기반 전구체 가스를 이용하는 저압 화학 기상 증착(LPCVD) 공정이다. 대안적으로, 제1 반도체 층(236a-c)은 순환 증착 및 에칭(CDE) 에피택시, 분자 빔 에피택시(MBE) 또는 다른 적당한 에피택시 기술에 의해 형성될 수 있다.
동작 108에서, 방법(100)(도 1)은 제1 반도체 층(236a-c)을 적당한 도펀트로 도핑한다. 일 실시형태에서, 제1 반도체 층(236a-c)은 응력을 인가하고 PMOS 장치의 전하 캐리어 이동성을 개선하기 위해 실리콘 게르마늄(SiGe)을 포함한다. 이러한 실시형태를 위해, 동작 108에서는 실리콘 게르마늄 층(236a-c)을 붕소 등의 p형 도펀트로 도핑한다. 실리콘 게르마늄 층(236a-c)의 도핑은 인시투(in-situ)로 수행될 수 있다. 이 경우에, 동작 106과 108은 동시에 수행된다. 예를 들면, 에피택셜 성장 공정은 실리콘 게르마늄 층(236a-c)을 p형 도펀트로 인시투 도핑하기 위해 디보란(B2H6)과 같은 붕소 함유 가스, 다른 p형 도펀트 함유 가스 또는 이들의 조합을 이용할 수 있다. 대안적으로, 만일 실리콘 게르마늄 층(236a-c)이 에피택셜 성장 공정 중에 도핑되지 않으면, 실리콘 게르마늄 층(236a-c)은 후속 공정(엑스시투(ex-situ)에서 예를 들면 이온 주입 공정, 플라즈마 이머젼 이온 주입(PIII) 공정, 다른 처리 또는 이들의 조합에 의해 도핑될 수 있다. 이 경우 동작 108은 동작 106 후에 수행된다. 급속 열 어닐링 및/또는 레이저 열 어닐링과 같은 어닐링 공정이 실리콘 게르마늄 층(236a-c) 내의 도펀트를 활성화하기 위해 수행될 수 있다.
다른 실시형태에서, 제1 반도체 층(236a-c)은 응력을 인가하고 NMOS 장치의 전하 캐리어 이동성을 개선하기 위해 실리콘을 포함한다. 이러한 실시형태를 위해, 동작 108에서는 실리콘 층(236a-c)을 인, 비소 또는 이들의 조합과 같은 n형 도펀트로 도핑한다. 전술한 것과 유사하게, 실리콘 층(236a-c)의 도핑은 인시투 또는 엑스시투로 수행될 수 있다.
동작 110에서, 방법(100)(도 1)은 제1 반도체 층(236a-c) 위에서 피쳐(240a, 240b, 240c)를 포함한 제2 반도체 층(240)을 에피택셜적으로 성장시킨다. 도 5를 참조하면, 제2 반도체 층(240a-c)은 제1 반도체 층(236a-c)의 상부면 위에 배치된다. 본 실시형태에서, 제2 반도체 층(240a-c)은 실리콘을 포함한다. 다른 실시형태에서, 제2 반도체 층(240a-c)은 다른 기본 반도체 물질, 화합물 반도체 물질 또는 합금 반도체 물질을 포함한다. 본 실시형태에서, 제2 반도체 층(240a)은 결정면 (1, 1, 1) 내에서 배향되는 상부면(이것은 또한 측면임)(242a)을 갖고, 제2 반도체 층(240b)은 결정면(0, 0, 1) 또는 그 균등물 내에서 배향되는 상부면(242b)을 가지며, 제2 반도체 층(240c)은 결정면 (1, 1, 1) 내에서 배향되는 상부면(이것은 또한 측면임)(242c)을 갖는다. 실시형태에 있어서, 제2 반도체 층(240a-c)은 SEG, MBE, CDE 또는 다른 적당한 에피택시 기술을 이용하여 에피택셜적으로 성장될 수 있다. 예를 들면 제2 반도체 층(240a-c)은 SiH2Cl2(DCS)와 같은 실리콘 함유 전구체 가스를 이용하여 에피택셜적으로 성장될 수 있다.
제1 및 제2 반도체 층(236, 240)은, 에피택셜 성장이 격리 구조물(212a-b)에 의해 제한되기 때문에 트렌치(230a, 230c)를 여전히 부분적으로만 충전한다. 만일 S/D 컨택트 피쳐가 제2 반도체 층(240a-c) 위에 직접 형성되면, 컨택트 피쳐가 경사면 때문에 피쳐(240a, 240c) 위에 적절히 랜딩되지 않을 것이고, 이것은 장치 결함(예를 들면, 개방 회로)을 유도할 수 있다. 또한, 피쳐(240a, 240c)는 각 상부면(242a, 242b, 242c)에 수직인 방향을 따라 측정할 때 피쳐(240b)보다 더 얇다. 그 이유는 제2 반도체 층(240)(예를 들면, 실리콘)이 결정면 (0, 0, 1)에서보다 결정면 (1, 1, 1)에서 더 작은 성장 속도를 갖기 때문이다. 그러므로 층(240a, 240c)은 S/D 컨택트 형성을 위한 충분한 두께를 갖지 못할 수 있다. 예를 들면, S/D 컨택트 홀(contact hole) 에칭은 층(240a, 240c)을 완전히 관통하여 S/D 컨택트 저항을 증가시킬 수 있다. 반면에, 층(240a-c)의 성장을 계속하면 층(240b)의 과성장을 야기하여 층(240b)이 부근의 회로 피쳐(도시 생략됨)와의 단락을 일으킬 수 있다. 본 실시형태에서, 방법(100)은 상기 문제점들을 극복하기 위해 몇 가지의 후속 공정을 수행한다.
동작 112에서, 방법(100)(도 1)은 표면(242a, 242c)의 적어도 일부의 결정질 패싯 배향을 변경하기 위해 제2 반도체 층(240)을 에칭한다. 도 6을 참조하면, 동작 112에 의해 제2 반도체 층(240a, 240b, 240c) 위에 새로운 표면(244a, 244b, 244c)이 각각 생성된다. 표면(244b)의 결정질 패싯 배향은 표면(242b)과 거의 동일하지만, 층(240b)은 활성 영역(204)의 상부면에 수직한 Z 방향을 따르는 그 두께가 감소될 수 있다. 표면(244a, 244c)은 각각 표면(242a, 242c)과 다른 결정질 패싯 배향을 갖는다. 본 실시형태에서, 각각의 표면(242a, 242c)은 결정면 (1, 1, 1) 내에 있고, 각각의 표면(244a, 244c)은 결정면 (3, 1, 1) 또는 그 균등물 (1, 3, 1) 및 (1, 1, 3) 내에 있다. 각종 실시형태에서, 각각의 표면(244a, 244c)은 결정면 (3, 1, 1), (5, 1, 1), (7, 1, 1), (9, 1, 1), (1, 3, 1), (1, 5, 1), (1, 7, 1), (1, 9, 1), (1, 1, 3), (1, 1, 5), (1, 1, 7) 및 (1, 1, 9) 중 하나 내에서 배향될 수 있고, 이것은 간편성을 위해 {3, 1, 1}, {5, 1, 1}, {7, 1, 1} 및 {9, 1, 1}이라고 또한 표현할 수 있다. 본 실시형태에서, 동작 112에서는 염화수소(HCl)를 가진 화학물질을 이용하여 제2 반도체 층(240)을 에칭한다. 대안적으로, 동작 112에서 수소화물(예를 들면, HCl, HBr, HI 또는 HAt)과 같은 다른 화학물질을 이용할 수 있다. 이 화학물질은 층(240a, 240c)의 더 낮은 보디(body)를 에칭하는 것보다 더 빨리 층(240a, 240c)의 상부 코너(도 5 참조)를 에칭하여 표면(244a, 244c)을 형성한다. 또한, 상기 화학물질은 본 실시형태에서 제2 반도체 층(240)을 선택적으로 에칭하지만 게이트 구조물(220a-c)과 격리 구조물(212a-b)은 에칭하지 않도록 조정된다.
동작 114에서, 방법(100)(도 1)은 제2 반도체 층(240a-c) 위에서 피쳐(246a, 246b, 246c)를 포함한 제3 반도체 층(246)을 에피택셜적으로 성장시킨다(도 7). 제3 반도체 층(246)은 실리콘 또는 다른 적당한 반도체 물질(들)을 포함할 수 있다. 각종 실시형태에서, 동작 114은 제3 반도체 층(246)을 SEG, MBE, CDE 또는 다른 에피택시 기술을 이용하여 성장시킬 수 있다. 예를 들면 동작 114는 제3 반도체 층(246)을 1%의 B2H6 가스와 함께 SiH2Cl2(DCS)와 같은 실리콘 함유 전구체 가스를 이용하여 에피택셜적으로 성장시킬 수 있다.
도 7을 참조하면, 피쳐(246a-c)는 본 실시형태에서 그들 각각의 외부 표면에 복수의 패싯을 갖는다. 예를 들면, 피쳐(246a)는 측면(247a)과 상부면(248a)을 갖는다. 측면(247a)은 결정면 (1, 1, 1) 내에서 배향되고 상부면(248a)은 일 실시형태에서 활성 영역(204)의 상부면과 평행한 결정면 (0, 0, 1) 또는 그 균등물 내에서 배향된다. 측면(247a)은 하나 이상의 패싯을 통해 상부면(248a)으로 천이한다. 층(246a)의 두께는 그 하부(격리 영역(212a)에 인접한 부분)로부터 그 상부(활성 영역(204)의 상부면 위의 부분)까지 증가한다.
유사하게, 피쳐(246c)는 측면(247c)과 상부면(248c)을 갖는다. 측면(247c)은 결정면 (1, 1, 1) 내에서 배향되고 상부면(248c)은 일 실시형태에서 활성 영역(204)의 상부면과 평행한 결정면 (0, 0, 1) 또는 그 균등물 내에서 배향된다. 층(246c)의 두께는 그 하부(격리 영역(212b)에 인접한 부분)로부터 그 상부(활성 영역(204)의 상부면 위의 부분)까지 증가한다. 피쳐(246b)는 본 실시형태에서 결정면 (0, 0, 1) 내에서 배향된 상부면(248b)을 제공한다.
제2 및 제3 반도체 층(240, 246)은 함께 S/D 컨택트 랜딩을 위한 바람직하게 두꺼운 반도체 층을 제공한다. 특히, 상부면(248a, 248c)은 그 상에 형성되는 S/D 컨택트를 지지하기 위한 평평하거나 거의 평평한 표면을 제공한다.
동작 116에서, 방법(100)(도 1)은 제3 반도체 층(246a-c)을 적당한 도펀트(들)로 도핑한다. 제3 반도체 층(246a-c)은 동작 108과 관련하여 위에서 설명한 것처럼 인-시투(이 경우에 동작 116 과 114는 동시에 수행된다) 또는 엑스-시투(이 경우에 동작 116은 동작 114 후에 수행된다) 도핑될 수 있다. 예시적인 일 실시형태에서, 제3 반도체 층(246a-c)은 실리콘을 포함하고, 에피택셜 성장 공정 중에 디보란(B2H6)과 같은 붕소 함유 가스를 이용함으로써 붕소로 인-시투 도핑된다.
본 실시형태에서, 제3 반도체 층(246a-c)에 인가되는 도펀트(들)는 제1 반도체 층(236a-c)에 인가된 도펀트(들)와 동일 유형의 것이다. 예를 들면, 도펀트는 둘 다 p형 도펀트(들)이거나 둘 다 n형 도펀트(들)이다. 추가의 실시형태에서, 제1 및 제3 반도체 층(236a-c, 246a-c)은 동일한 도펀트로 도핑되지만, 층(246a-c)이 층(236a-c)보다 더 높은 도펀트 농도를 갖는다. 이러한 구성의 한가지 목적은 층(246a-c)과 그 상에 형성될 S/D 컨택트 피쳐 간의 컨택트 저항을 줄이기 위한 것이다. 일 예로서, 제1 반도체 층(236a-c)은 붕소로 도핑되어 붕소 농도가 1E17 내지 1E20 원자/㎤인 실리콘 게르마늄을 포함하고, 제3 반도체 층(246a-c)은 붕소로 도핑되어 붕소 농도가 1E20 내지 1E21 원자/㎤인 실리콘을 포함한다. 제2 반도체 층(240a-c)은 의도적으로 도핑될 수도 있고 도핑되지 않을 수도 있다는 것에 주목된다. 그럼에도 불구하고 일부 실시형태에서, 층(236a-c, 246a-c) 내의 도펀트가 제2 반도체 층(240a-c)으로 확산하여 제2 반도체 층(240a-c)을 도핑할 수 있다. 일부 실시형태에서, 제2 반도체 층(240a-c) 내의 도펀트 농도는 제3 반도체 층(246a-c) 내의 도펀트 농도보다 낮고, 또한 적어도 제1 반도체 층과 제2 반도체 층의 경계에서 제1 반도체 층(236a-c)의 도펀트 농도보다 낮다. 일 실시형태에서, 제2 반도체 층(240a-c)은 붕소로 도핑되어 붕소 농도가 1E19 내지 1E20 원자/㎤인 실리콘을 포함한다.
다시, 도 7을 참조하면, 방법(100)은 형성된 3개의 에피택셜 반도체 층(236a-c, 240a-c, 246a-c)을 갖는다. 특히, 3층 에피택셜 구조가 각각의 S/D 영역(206a-c)(도 1)에서 형성된다. S/D 영역(206a)에서, 3층 에피택셜 구조는 격리 구조물(212a)과 접경하는 층(236a, 240a, 246a)을 포함한다. 특히, 층(240a, 246a)은 각각 격리 구조물(212a)과 직접 접촉한다. S/D 영역(206b)에서, 3층 에피택셜 구조는 반도체 물질(들)에 의해 포위된 층(236b, 240b, 246b)을 포함한다. S/D 영역(206c)에서, 3층 에피택셜 구조는 격리 구조물(212b)과 접경하는 층(236c, 240c, 246c)을 포함한다. 특히, 층(240c, 246c)은 각각 격리 구조물(212b)과 직접 접촉한다. 일 실시형태에서, 제1 반도체 층(236a-c)은 20-40nm 범위의 두께를 갖고, 제2 반도체 층(240a-c)은 2-10nm 범위의 두께를 가지며, 제3 반도체 층(246a-c)은 5-10nm 범위의 두께를 갖는다.
동작 118에서, 방법(100)(도 1)은 기판(202), 게이트 구조물(220a-c), 격리 구조물(212a-b) 및 제3 반도체 층(246a-c) 위에 층간 절연체(ILD) 층(250)을 형성한다(도 8). 일 실시형태에서, 방법(100)은 ILD 층(250)을 형성하기 전에 각종 구조물 위에 에칭 정지 층(도시 생략됨)을 형성한다. 에칭 정지 층을 형성하기 위해 사용할 수 있는 물질의 예로는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 및/또는 다른 물질 등이 있다. 에칭 정지 층은 PECVD 공정 및/또는 다른 적당한 증착 또는 산화 공정에 의해 형성될 수 있다. ILD 층(250)은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 보로포스포실리케이트 글래스(BPSG), 용융 실리카 글래스(FSG), 포스포실리케이트 글래스(PSG), 붕소 도핑 실리콘 글래스(BSG) 및/또는 다른 적당한 유전체 물질과 같은 도핑된 실리콘 산화물 등의 물질을 포함할 수 있다. ILD 층(250)은 PECVD 공정, 유동성 CVD 공정 또는 다른 적당한 증착 기술에 의해 증착될 수 있다.
동작 120에서, 방법(100)(도 1)은 ILD 층(250) 내에 도전성 피쳐(252a-c)를 형성하고 제3 반도체 층(246a-c)과 각각 전기적으로 접촉시킨다. 도 9를 참조하면, 도전성 피쳐(252b)는 제3 반도체 층(246b)의 평평한 표면 위에 배치되고, 도전성 피쳐(252a, 252c)는 제3 반도체 층(246a, 246c)의 비교적 평평하고 두꺼운 부분 위에 각각 배치된다. 이것은 유리하게도 각각의 도전성 피쳐와 반도체 층 간에 양호한 컨택트를 제공하고, 그 컨택트 저항을 감소시킨다. 동작 120은 제3 반도체 층(246a-c)을 노출하기 위해 컨택트 홀을 에칭하고 상기 컨택트 홀에 도전성 피쳐(252a-c)를 증착하는 공정을 포함한 각종 공정을 포함할 수 있다. 각각의 도전성 피쳐(252a-c)는 장벽/접착층 및 상기 장벽/접착층 위의 금속 충전층과 같은 복수의 층을 포함할 수 있다. 예를 들면, 장벽/접착층은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물, 이들의 조합 또는 다른 적당한 물질을 포함할 수 있다. 장벽/접착층은 CVD, PVD 또는 다른 적당한 공정에 의해 형성될 수 있다. 예를 들면, 금속 충전층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu) 및/또는 다른 적당한 물질을 포함할 수 있다. 금속 충전층은 CVD, PVD, 도금 및/또는 다른 적당한 공정에 의해 형성될 수 있다.
동작 122에서, 방법(100)(도 1)은 최종 IC 제품을 형성하기 위해 구조물(200)에 대하여 다른 제조 단계를 수행한다. 예를 들면, 방법(100)은 게이트 교체 공정을 수행할 수 있다. 게이트 대체 공정은, 일 실시형태에서 원래 실리콘 산화물 및 폴리실리콘인 게이트 유전체 층(222a-c) 및 게이트 전극 층(224a-c)을 하이-k 게이트 유전체 층 및 금속 게이트 전극 층으로 대체한다. 게이트 대체 공정은 동작 120 전 또는 후에 수행될 수 있다. 다른 예로서, 방법(100)은 게이트 구조물(220a-c) 위에 게이트 컨택트를 형성할 수 있다. 게이트 컨택트는 동작 120 전, 중 또는 후에 수행될 수 있다. 또 다른 예로서, 방법(100)은 게이트 구조물(220a-c), 도전성 피쳐(252a-c) 및 장치(200)의 다른 부분(도시 생략됨)을 접속하는 상호접속 구조물을 형성할 수 있다. 구체적인 예로서, 상호접속 구조물은 게이트 구조물(220a)을 도전성 피쳐(252a)와 접속시킬 수 있고, 그 경우에 게이트 구조물(220a)은 S/D 피쳐(236a/240a/246a)를 다른 트랜지스터의 소스, 드레인 또는 게이트 단자에 전기적으로 접속하기 위한 국부 상호접속으로서 기능한다.
비록 제한하는 것으로 의도되지 않지만, 본 발명의 하나 이상의 실시형태는 반도체 장치 및 그 형성에 대하여 많은 장점을 제공한다. 예를 들면, 본 발명의 실시형태는 3층 에피택셜 피쳐를 제공한다. 3층 에피택셜 피쳐는 S/D 컨택트를 위한 양호한 랜딩 영역을 제공하고, 이것은 S/D 컨택트 저항을 감소시킨다.
예시적인 일 양태에 있어서, 본 발명은 반도체 제조 방법과 관련된다. 이 방법은 활성 영역 및 이 활성 영역 부근에 격리 구조물을 가진 반도체 구조물을 제공하는 단계를 포함하고, 여기에서 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하고, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비한다. 방법은 또한 상기 소스 영역과 드레인 영역 중의 하나에서 트렌치- 이 트렌치는 상기 격리 구조물의 측벽의 일부를 노출시키는 것임 -를 에칭하는 단계와, 상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계와, 상기 제1 반도체 층 위에 제2 반도체 층을 에피택셜적으로 성장시키는 단계와, 에칭 공정에 의해 상기 제2 반도체 층의 상부면 중 일부의 결정질 패싯 배향을 변경하는 단계와, 상기 결정질 패싯 배향을 변경한 후에 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계를 포함한다.
다른 예시적인 양태에 있어서, 본 발명은 반도체 장치 제조 방법과 관련된다. 이 방법은 활성 영역 및 이 활성 영역 부근에 격리 구조물을 가진 반도체 구조물을 제공하는 단계를 포함하고, 여기에서 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하고, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비한다. 방법은 또한 상기 소스 영역과 드레인 영역 중의 하나에서 트렌치를 에칭하는 단계를 포함하고, 여기에서 상기 트렌치의 제1 측면은 상기 격리 구조물의 측벽의 일부이고, 상기 트렌치의 제2 측면은 결정면 (1, 1, 1) 내에서 배향된다. 상기 방법은 또한 상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계와, 상기 제1 반도체 층 위에 제2 반도체 층을 에피택셜적으로 성장시키는 단계를 포함하고, 여기에서 상기 제2 반도체 층의 상부면은 결정면 (1, 1, 1) 내에서 배향된다. 상기 방법은 또한 상기 제2 반도체 층의 상부면 중 일부의 결정질 패싯 배향을 변경하도록 상기 제2 반도체 층을 에칭하는 단계를 포함한다. 상기 방법은 또한 상기 제2 반도체 층의 에칭 후에 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계를 포함한다.
다른 예시적인 양태에 있어서, 본 발명은 반도체 장치와 관련된다. 반도체 장치는 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 가진 활성 영역을 구비한 기판을 포함한다. 반도체 장치는 또한 상기 채널 영역 위의 게이트 구조물, 상기 기판에 적어도 부분적으로 매립되는 격리 구조물, 상기 소스 영역과 드레인 영역 중의 하나에 있는 트렌치에 매립된 제1 반도체 층, 상기 제1 반도체 층 위의 제2 반도체 층, 및 상기 제2 반도체 층 위의 제3 반도체 층을 포함한다. 상기 제2 반도체 층과 상기 제3 반도체 층은 각각 상기 격리 구조물과 직접 접촉한다. 상기 제2 반도체 층의 제1 측면은 결정면 (1, 1, 1) 내에서 배향되고, 상기 제2 반도체 층의 제2 측면은 결정면 {3, 1, 1}, {5, 1, 1}, {7, 1, 1} 및 {9, 1, 1} 중의 하나 내에서 배향된다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 피쳐들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
<부기>
1. 방법에 있어서,
활성 영역 및 상기 활성 영역에 인접한 격리(isolation) 구조물을 가진 반도체 구조물- 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하고, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비함 -을 제공하는 단계;
상기 소스 영역과 드레인 영역 중 하나에서 트렌치- 상기 트렌치는 상기 격리 구조물의 측벽의 일부를 노출시킴 -를 에칭하는 단계;
상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계;
상기 제1 반도체 층 위에 제2 반도체 층을 에피택셜적으로 성장시키는 단계;
에칭 공정에 의해 상기 제2 반도체 층의 상부면의 일부의 결정질 패싯 배향(crystalline facet orientation)을 변경하는 단계; 및
상기 결정질 패싯 배향을 변경한 후에, 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계
를 포함한 방법.
2. 제1항에 있어서, 상기 제1 반도체 층은 실리콘 게르마늄을 포함한 것인 방법.
3. 제2항에 있어서, 상기 제2 반도체 층을 에피택셜적으로 성장시키는 단계 전에, 상기 제1 반도체 층을 p형 도펀트로 도핑하는 단계를 더 포함한 방법.
4. 제3항에 있어서, 상기 제2 및 제3 반도체 층들 각각은 실리콘을 포함한 것인 방법.
5. 제4항에 있어서, 상기 제3 반도체 층을 p형 도펀트로 도핑하는 단계를 더 포함한 방법.
6. 제5항에 있어서, 상기 제3 반도체 층은 상기 제1 반도체 층보다 더 높은 농도의 p형 도펀트로 도핑되는 것인 방법.
7. 제1항에 있어서, 상기 결정질 패싯 배향을 변경하기 전에, 상기 제2 반도체 층의 상부면의 일부는 결정면 (1, 1, 1) 내에 있고, 상기 결정질 패싯 배향을 변경한 후에, 상기 제2 반도체 층의 상부면의 일부는, (3, 1, 1), (5, 1, 1), (7, 1, 1), (9, 1, 1), (1, 3, 1), (1, 5, 1), (1, 7, 1), (1, 9, 1), (1, 1, 3), (1, 1, 5), (1, 1, 7) 및 (1, 1, 9)의 결정면들 중 하나 내에 있는 것인 방법.
8. 제1항에 있어서, 상기 제3 반도체 층 위에 층간 절연체(inter-layer dielectric, ILD) 층을 형성하는 단계와;
상기 ILD 층 내에 컨택트 피쳐를 형성하고, 상기 제3 반도체 층과 접촉시키는 단계를 더 포함한 방법.
9. 제1항에 있어서, 상기 에칭 공정은 염화수소(HCl)를 포함한 화학물질을 이용하는 것인 방법.
10. 방법에 있어서,
활성 영역 및 상기 활성 영역에 인접한 격리 구조물을 가진 반도체 구조물- 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하고, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비함 -을 제공하는 단계;
상기 소스 영역과 상기 드레인 영역 중의 하나에서 트렌치- 상기 트렌치의 제1 측면은 상기 격리 구조물의 측벽의 일부이고, 상기 트렌치의 제2 측면은 결정면 (1, 1, 1) 내에서 배향됨 -를 에칭하는 단계;
상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계;
상기 제1 반도체 층 위에 제2 반도체 층- 상기 제2 반도체 층의 상부면은 결정면 (1, 1, 1) 내에서 배향됨 -을 에피택셜적으로 성장시키는 단계;
상기 제2 반도체 층의 상부면의 일부의 결정질 패싯 배향을 변경하도록, 상기 제2 반도체 층을 에칭하는 단계; 및
상기 제2 반도체 층을 에칭하는 단계 후에, 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계
를 포함한 방법.
11. 제10항에 있어서, 상기 제2 반도체 층을 에칭하는 단계 후에, 상기 제2 반도체 층의 상부면의 일부의 결정질 패싯 배향은 {3, 1, 1}, {5, 1, 1}, {7, 1, 1} 및 {9, 1, 1}의 결정면들 중 하나 내에 있는 것인 방법.
12. 제10항에 있어서, 상기 제1 반도체 층은 붕소로 도핑된 실리콘 게르마늄을 포함한 것인 방법.
13. 제12항에 있어서, 상기 제2 및 제3 반도체 층들 각각은 붕소로 도핑된 실리콘을 포함한 것인 방법.
14. 제10항에 있어서, 상기 제1 반도체 층은 n형 도펀트로 도핑된 실리콘을 포함한 것인 방법.
15. 제10항에 있어서, 상기 제2 반도체 층을 에칭하는 단계는 염화수소(HCl)을 포함한 화학물질을 이용하는 것인 방법.
16. 반도체 장치에 있어서,
채널 영역을 사이에 둔 소스 영역과 드레인 영역을 가진 활성 영역을 구비한 기판;
상기 채널 영역 위의 게이트 구조물;
상기 기판에 적어도 부분적으로 매립되는(embeded) 격리 구조물;
상기 소스 영역과 드레인 영역 중의 하나에 있는 트렌치에 매립된 제1 반도체 층;
상기 제1 반도체 층 위의 제2 반도체 층; 및
상기 제2 반도체 층 위의 제3 반도체 층- 상기 제2 반도체 층과 상기 제3 반도체 층 각각은 상기 격리 구조물과 직접 접촉하고, 상기 제2 반도체 층의 제1 측면은, 결정면 (1, 1, 1) 내에서 배향되고, 상기 제2 반도체 층의 제2 측면은, {3, 1, 1}, {5, 1, 1}, {7, 1, 1} 및 {9, 1, 1}의 결정면들 중 하나 내에서 배향됨 -
을 포함하는 반도체 장치.
17. 제16항에 있어서, 상기 활성 영역, 상기 격리 구조물 및 상기 게이트 구조물 위의 층간 절연체(inter-layer dielectric, ILD) 층과;
상기 ILD 층에 매립되고 상기 제3 반도체 층과 접촉하는 도전성 피쳐를 더 포함한 반도체 장치.
18. 제16항에 있어서, 상기 격리 구조물 위의 또다른 게이트 구조물을 더 포함한 반도체 장치.
19. 제16항에 있어서, 상기 제1 반도체 층은 p형 도펀트로 도핑된 실리콘 게르마늄을 포함하고, 상기 제2 및 제3 반도체 층들 각각은 p형 도펀트로 도핑된 실리콘을 포함한 것인 반도체 장치.
20. 제16항에 있어서, 상기 제3 반도체 층의 상부면은 상기 활성 영역의 상부면과 평행한 것인 반도체 장치.

Claims (10)

  1. 방법에 있어서,
    활성 영역 및 상기 활성 영역에 인접한 격리(isolation) 구조물을 가진 반도체 구조물- 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하고, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비함 -을 제공하는 단계;
    상기 소스 영역과 상기 드레인 영역 중 하나에서 트렌치(trench)- 상기 트렌치는 상기 격리 구조물의 측벽의 일부를 노출시킴 -를 에칭하는 단계;
    상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계;
    상기 제1 반도체 층 위에 제2 반도체 층을 에피택셜적으로 성장시키는 단계;
    에칭 공정에 의해 상기 제2 반도체 층의 상부면의 일부의 결정질 패싯 배향(crystalline facet orientation)을 변경하는 단계; 및
    상기 결정질 패싯 배향을 변경한 후에, 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계
    를 포함한 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 층은 실리콘 게르마늄을 포함한 것인 방법.
  3. 제2항에 있어서,
    상기 제2 반도체 층을 에피택셜적으로 성장시키는 단계 전에, 상기 제1 반도체 층을 p형 도펀트로 도핑하는 단계를 더 포함한 방법.
  4. 제3항에 있어서,
    상기 제2 및 제3 반도체 층들 각각은 실리콘을 포함한 것인 방법.
  5. 제4항에 있어서,
    상기 제3 반도체 층을 p형 도펀트로 도핑하는 단계를 더 포함한 방법.
  6. 제1항에 있어서,
    상기 결정질 패싯 배향을 변경하기 전에, 상기 제2 반도체 층의 상부면의 일부는 결정면 (1, 1, 1) 내에 있고, 상기 결정질 패싯 배향을 변경한 후에, 상기 제2 반도체 층의 상부면의 일부는, (3, 1, 1), (5, 1, 1), (7, 1, 1), (9, 1, 1), (1, 3, 1), (1, 5, 1), (1, 7, 1), (1, 9, 1), (1, 1, 3), (1, 1, 5), (1, 1, 7) 및 (1, 1, 9)의 결정면들 중 하나 내에 있는 것인 방법.
  7. 제1항에 있어서,
    상기 제3 반도체 층 위에 층간 유전체(inter-layer dielectric, ILD) 층을 형성하는 단계; 및
    상기 ILD 층 내에 컨택트 피쳐(contact feature)를 형성하고, 상기 제3 반도체 층과 접촉시키는 단계
    를 더 포함한 방법.
  8. 제1항에 있어서,
    상기 에칭 공정은 염화수소(HCl)를 포함한 화학물질을 이용하는 것인 방법.
  9. 방법에 있어서,
    활성 영역 및 상기 활성 영역에 인접한 격리 구조물을 가진 반도체 구조물- 상기 활성 영역은 트랜지스터에 대한 채널 영역을 사이에 둔 소스 영역과 드레인 영역을 구비하고, 상기 반도체 구조물은 상기 채널 영역 위의 게이트 구조물을 또한 구비함 -을 제공하는 단계;
    상기 소스 영역과 상기 드레인 영역 중 하나에서 트렌치- 상기 트렌치의 제1 측면은 상기 격리 구조물의 측벽의 일부이고, 상기 트렌치의 제2 측면은 결정면 (1, 1, 1) 내에서 배향됨 -를 에칭하는 단계;
    상기 트렌치 내에 제1 반도체 층을 에피택셜적으로 성장시키는 단계;
    상기 제1 반도체 층 위에 제2 반도체 층- 상기 제2 반도체 층의 상부면은 결정면 (1, 1, 1) 내에서 배향됨 -을 에피택셜적으로 성장시키는 단계;
    상기 제2 반도체 층의 상부면의 일부의 결정질 패싯 배향을 변경하도록, 상기 제2 반도체 층을 에칭하는 단계; 및
    상기 제2 반도체 층을 에칭하는 단계 후에, 상기 제2 반도체 층 위에 제3 반도체 층을 에피택셜적으로 성장시키는 단계
    를 포함한 방법.
  10. 반도체 장치에 있어서,
    채널 영역을 사이에 둔 소스 영역과 드레인 영역을 가진 활성 영역을 구비한 기판;
    상기 채널 영역 위의 게이트 구조물;
    상기 기판에 적어도 부분적으로 매립되는(embeded) 격리 구조물;
    상기 소스 영역과 상기 드레인 영역 중 하나에 있는 트렌치에 매립된 제1 반도체 층;
    상기 제1 반도체 층 위의 제2 반도체 층; 및
    상기 제2 반도체 층 위의 제3 반도체 층- 상기 제2 반도체 층과 상기 제3 반도체 층 각각은 상기 격리 구조물과 직접 접촉하고, 상기 제2 반도체 층의 제1 측면은 결정면 (1, 1, 1) 내에서 배향되고, 상기 제2 반도체 층의 제2 측면은 {3, 1, 1}, {5, 1, 1}, {7, 1, 1} 및 {9, 1, 1}의 결정면들 중 하나 내에서 배향됨 -
    을 포함하는 반도체 장치.
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