JP2015008206A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢ上にソース・ドレイン用の半導体層ＥＰをエピタキシャル成長により形成する。半導体層ＥＰは、半導体基板ＳＢ上に形成された、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなる半導体層ＥＰ１と、半導体層ＥＰ１上に形成された、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入したシリコン層からなる半導体層ＥＰ２と、半導体層ＥＰ２上に形成された、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなる半導体層ＥＰ３とを有している。そして、半導体層ＥＰのうち、半導体層ＥＰ３を金属と反応させることで、半導体層ＥＰの表面に金属シリサイド層を形成する。【選択図】図１７

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置およびその製造方法に好適に利用できるものである。
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、半導体基板にソース・ドレイン領域を形成することにより、ＭＩＳＦＥＴが形成される。
特開２０１１−１０３３４２号公報（特許文献１）には、半導体基板のうち表面が露出している部分、すなわち素子分離領域とゲート電極の間の領域に対して、半導体基板と同一の材料からなる膜をエピタキシャル成長により選択的に成膜する技術が記載されている。
特開２００５−２３６２０３号公報（特許文献２）には、シリサイド化反応抑制層を形成する技術が記載されている。
特開２０１１−１０３３４２号公報 特開２００５−２３６２０３号公報
近年、ＭＩＳＦＥＴなどの半導体素子の小型化（微細化）が進められている。これに伴い、ＭＩＳＦＥＴにおいては、ソース・ドレイン領域の深さ（接合深さ）を浅くすることが求められている。しかしながら、ソース・ドレイン領域の深さを単に浅くしただけでは、ソース・ドレイン領域の厚さが薄くなってしまうため、種々の不具合が生じる虞がある。
そこで、半導体基板上にソース・ドレイン用のエピタキシャル層を選択的に成長させてＭＩＳＦＥＴを形成することで、ソース・ドレイン領域の接合深さを浅くしながら、ソース・ドレイン領域の厚みを稼ぐことができる。
半導体基板上にエピタキシャル層を選択的に成長させてＭＩＳＦＥＴを形成する半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に形成されたソース・ドレイン用のエピタキシャル半導体層を含んでいる。前記エピタキシャル半導体層は、前記半導体基板上に形成され、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなる第１エピタキシャル半導体層と、前記第１エピタキシャル半導体層上に形成され、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入したシリコン層からなる第２エピタキシャル半導体層とを有し、前記第２エピタキシャル半導体層上に金属シリサイド層が形成されている。
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板上に、ソース・ドレイン用の半導体層をエピタキシャル成長させる工程と、前記半導体層の表面に、金属と前記半導体層との反応層を形成する工程と、を有している。前記エピタキシャル成長させる工程で形成された前記半導体層は、前記半導体基板上に形成された第１エピタキシャル半導体層と、前記第１エピタキシャル半導体層上に形成された第２エピタキシャル半導体層と、前記第２エピタキシャル半導体層上に形成された第３エピタキシャル半導体層とを有している。前記第１エピタキシャル半導体層と前記第３エピタキシャル半導体層とは、それぞれ、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなり、前記第２エピタキシャル半導体層は、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入したシリコン層からなる。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程を示す工程フロー図である。 図２に続く半導体装置の製造工程を示す工程フロー図である。 図３のステップＳ１０の詳細を示す工程フロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 ゲート電極上にエピタキシャル層が成長しないようにする第１の手法の説明図である。 ゲート電極上にエピタキシャル層が成長しないようにする第１の手法の説明図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 第１変形例の半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 第２変形例の半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 第３変形例の半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 第４変形例の半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。
図１に示されるように、本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置である。
半導体装置を構成する半導体基板ＳＢには、ＭＩＳＦＥＴが複数形成されており、図１には、それらを代表して、２つのｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが図示されている。なお、図１では、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤおよびｎ＋型半導体領域ＳＤ上の半導体層ＥＰ）を共有してゲート長方向に２つのｎチャネル型ＭＩＳＦＥＴＱｎ（のゲート電極ＧＥ）が隣り合っている場合について、図示してある。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板ＳＢは、絶縁体からなる素子分離領域ＳＴによって規定されて互いに電気的に分離された活性領域を有しており、この半導体基板ＳＢの活性領域にｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷの表面上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する絶縁膜ＧＩを介して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥが形成されている。
ゲート電極ＧＥは、導電膜により形成されている。例えば、多結晶シリコン膜（ポリシリコン膜、ドープトポリシリコン膜）によりゲート電極ＧＥを形成し、ゲート電極ＧＥをシリコンゲート電極とすることができるが、その場合、その多結晶シリコン膜は、不純物が導入されて低抵抗とされていることが好ましい。また、ゲート電極ＧＥは、メタルゲート電極とすることもでき、その場合、金属伝導を示す金属膜または金属化合物膜によりゲート電極ＧＥを形成することができる。
ｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造のソースおよびドレイン領域として、ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域、ＬＤＤ領域）ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤとが形成されている。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも接合深さが深くかつ不純物濃度が高い。
ｎ＋型半導体領域ＳＤ上に、エピタキシャル層（エピタキシャル成長層）である半導体層ＥＰが形成されている。半導体層ＥＰは、エピタキシャル成長で形成されたエピタキシャル層であり、半導体材料により形成されている。このため、半導体層ＥＰは、エピタキシャル半導体層である。半導体層ＥＰは、単結晶からなる半導体基板ＳＢ上に成長したため、単結晶層である。隣り合うゲート電極ＧＥの間の領域やゲート電極ＧＥと素子分離領域ＳＴとの間の領域において、半導体基板ＳＢの表面（上面）のうち、絶縁膜ＩＬ１で覆われていない部分上に、半導体層ＥＰがエピタキシャル成長法により選択的に形成されている。
半導体層ＥＰは、半導体基板ＳＢ上に形成された半導体層ＥＰ１と、半導体層ＥＰ１上に形成された半導体層ＥＰ２とにより構成されている。すなわち、半導体層ＥＰは、半導体基板ＳＢ上に形成された半導体層ＥＰ１と、半導体層ＥＰ１上に形成された半導体層ＥＰ２との積層構造を有している。半導体層ＥＰにおいて、半導体層ＥＰ１が下層側で半導体層ＥＰ２が上層側である。
半導体層ＥＰの表面（上面）、すなわち半導体層ＥＰ２の表面（上面）には、金属シリサイド層ＭＳが形成されている。
なお、詳細は後述するが、エピタキシャル成長により半導体層ＥＰを形成した段階では、半導体層ＥＰは、半導体基板ＳＢ上に形成された半導体層ＥＰ１と、半導体層ＥＰ１上に形成された半導体層ＥＰ２と、半導体層ＥＰ２上に形成された後述の半導体層ＥＰ３とを有している。しかしながら、後述のサリサイド工程（後述のステップＳ１４に対応）で半導体層ＥＰ３が金属（後述の金属膜ＭＥに対応）と反応することにより金属シリサイド層ＭＳが形成されるため、半導体層ＥＰ３は、金属シリサイド層ＭＳを形成するために消費されてしまい、製造された半導体装置においては、半導体層ＥＰ３は金属シリサイド層ＭＳに変わっている。
半導体層ＥＰは、ソース・ドレイン（ソースまたはドレイン）用の半導体層（エピタキシャル半導体層）である。半導体層ＥＰは、その半導体層ＥＰの下方のｎ＋型半導体領域ＳＤとともに、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用の半導体領域として機能する。このため、半導体層ＥＰは、導電型（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型）の不純物が導入されて低抵抗化されていることが好ましい。すなわち、半導体層ＥＰは、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤと同じ導電型（ここではｎ型）の半導体層であり、かつ、ｎ−型半導体領域ＥＸよりも導電型不純物（ここではｎ型不純物）の濃度が高い。
半導体層ＥＰは、Ｓｉ（シリコン）をベースにした半導体層であり、上述のように、半導体層ＥＰ１と半導体層ＥＰ２とにより形成されている。このうち、半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種が導入さている。すなわち、半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種が導入されたシリコン層からなる。一方、半導体層ＥＰ１は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）は導入されていない。すなわち、半導体層ＥＰ１は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）が導入されていないシリコン層からなる。
ここで、半導体層ＥＰ１は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）が導入されていないが、これは、半導体層ＥＰ１中には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれも、意図的には導入していないことを意味している。従って、半導体層ＥＰ１中には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）は実質的に含有されていないが、半導体層ＥＰ１中に、意図せずに導入されてしまう程度のごく微量のＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）が含まれる場合は、許容することができる。一方、半導体層ＥＰ２には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）の少なくとも１種を意図的に導入している。従って、半導体層ＥＰ２には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）の少なくとも１種が含有されている。
なお、半導体層ＥＰ（すなわち半導体層ＥＰ１および半導体層ＥＰ２）は、ｎチャネル型のＭＩＳＦＥＴのソース・ドレイン領域の一部として機能できるように、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）など）が導入またはドープされてｎ型の半導体層となっている。ｎチャネル型のＭＩＳＦＥＴではなくｐチャネル型のＭＩＳＦＥＴの場合は、半導体層ＥＰ（すなわち半導体層ＥＰ１および半導体層ＥＰ２）は、ｐチャネル型のＭＩＳＦＥＴのソース・ドレイン領域の一部として機能できるように、ｐ型の不純物（例えばホウ素（Ｂ））が導入またはドープされてｐ型の半導体層となっている。
ゲート電極ＧＥの側壁上には、側壁絶縁膜として絶縁膜（側壁絶縁膜）ＩＬ１が形成されている。この絶縁膜ＩＬ１は、ゲート電極ＧＥの側壁（側面）上から半導体基板ＳＢの表面上にわたって連続的に形成されている。但し、絶縁膜ＩＬ１は、ゲート電極ＧＥの上面上には形成されておらず、また、半導体基板ＳＢの表面全体に形成されているのではなく、半導体基板ＳＢの表面において、ゲート電極ＧＥの側壁から所定の距離（後述の長さＴ１２に相当する距離）以内の領域に形成されている。絶縁膜ＩＬ１は、半導体基板ＳＢ上からゲート電極ＧＥの側壁上にかけて、ほぼ一様（均一）の厚みで延在している。つまり、絶縁膜ＩＬ１は、ゲート電極ＧＥの側壁上から半導体基板ＳＢ上にかけて延在しており、ゲート電極ＧＥの側壁上にゲート電極ＧＥの側壁に沿って延在する部分と、半導体基板ＳＢの主面上に半導体基板ＳＢの主面に沿って所定の距離（後述の長さＴ１２に相当する距離）だけ延在する部分とを有している。
ゲート電極ＧＥの側壁上には、絶縁膜ＩＬ１を介して、絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ２が形成されている。
サイドウォールスペーサＳＷ２は、ゲート電極ＧＥ（の側壁）には接しておらず、サイドウォールスペーサＳＷ２とゲート電極ＧＥ（の側壁）との間には、絶縁膜ＩＬ１が介在している。また、サイドウォールスペーサＳＷ２は、半導体基板ＳＢの基板領域（Ｓｉ基板領域）には接しておらず、サイドウォールスペーサＳＷ２と半導体基板ＳＢとの間には、絶縁膜ＩＬ１が介在している。半導体層ＥＰの形成後にサイドウォールスペーサＳＷ２が形成されており、好ましくは、半導体層ＥＰ上、または半導体層ＥＰ上の金属シリサイド層ＭＳ上に、サイドウォールスペーサＳＷ２の一部が乗り上げている。
ゲート電極ＧＥの側壁上に形成されている絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の合計の厚み（寸法）Ｔ１１は、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１の長さ（寸法、距離）Ｔ１２よりも小さい（すなわちＴ１１＜Ｔ１２）。なお、厚みＴ１１は、後述の図１６に示され、長さＬ１２は、後述の図１０に示されている。ここで、ゲート電極ＧＥの側壁上に形成されている絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の合計の厚み（寸法）Ｔ１１は、ゲート長方向（そのサイドウォールスペーサＳＷ２が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。また、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１の長さ（寸法、距離）Ｔ１２は、ゲート長方向（その絶縁膜ＩＬ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の長さ（寸法、距離）に対応している。このため、厚みＴ１１の測定方向と長さＴ１２の測定方向とは同じ（いずれもゲート長方向）である。
このため、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１において、ゲート電極ＧＥに隣接する側はサイドウォールスペーサＳＷ２で覆われているが、それとは反対側の端部付近は、サイドウォールスペーサＳＷ２で覆われていない。つまり、絶縁膜ＩＬ１は、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域と、半導体基板ＳＢ（ｎ−型半導体領域ＥＸ）とサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在し、更に、サイドウォールスペーサＳＷ２よりも外側の領域（サイドウォールスペーサＳＷ２で覆われない領域）にまで延在している。
ｐ型ウエルＰＷにおいて、ｎ−型半導体領域ＥＸは、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１の下に形成されている。ｎ−型半導体領域ＥＸは、ゲート電極ＧＥに自己整合して形成されるが、製造工程中の熱処理によりｎ−型半導体領域ＥＸの不純物が横方向（ゲート長方向）にも拡散した場合は、ｎ−型半導体領域ＥＸの一部がゲート電極ＧＥにオーバーラップする。すなわち、ｎ−型半導体領域ＥＸの一部とゲート電極ＧＥの一部とが、平面視で重なる。
ｐ型ウエルＰＷにおいて、ｎ＋型半導体領域ＳＤは、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域からｎ−型半導体領域ＥＸの分だけ離間した位置に、ｎ−型半導体領域ＥＸに接する（隣接する）ように形成されている。すなわち、ｎ−型半導体領域ＥＸは、ｎ＋型半導体領域ＳＤとチャネル領域との間に形成されている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域は、ゲート電極ＧＥの直下の基板領域に形成される。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域は、ゲート電極ＧＥの直下の絶縁膜ＧＩに隣接する（半導体基板ＳＢの厚み方向に隣接する）部分の半導体基板ＳＢに形成される。
ｎ−型半導体領域ＥＸは、ほぼ全体が絶縁膜ＩＬ１で覆われており、絶縁膜ＩＬ１から露出されていない。一方、ｎ＋型半導体領域ＳＤは、少なくとも一部が、絶縁膜ＩＬ１で覆われておらず（すなわち平面視で絶縁膜ＩＬ１に重なっておらず）、絶縁膜ＩＬ１から露出された露出面を有しており、その露出面上に半導体層ＥＰがエピタキシャル成長されている。
半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われていない部分の半導体基板ＳＢの露出表面上（ここではｎ＋型半導体領域ＳＤの露出面上）に形成されているが、半導体層ＥＰ１のエピタキシャル成長時に横方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート長方向に平行な方向）にも成長したことにより、半導体層ＥＰ１は一部が絶縁膜ＩＬ１上に乗り上げている。すなわち、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げている（位置している）。別の言い方をすると、半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上に形成されるとともに、一部（半導体層ＥＰ１の一部）が絶縁膜ＩＬ１上に延在した状態となっている。つまり、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面は、全体が半導体層ＥＰ１に接しているが、この半導体層ＥＰ１は、一部が絶縁膜ＩＬ１上に位置して絶縁膜ＩＬ１に接している。
また、ｎ＋型半導体領域ＳＤが素子分離領域ＳＴに隣接している場合は、半導体層ＥＰ１は、絶縁膜ＩＬ１で覆われずに露出されたｎ＋型半導体領域ＳＤの上面上に形成されるとともに、一部が絶縁膜ＩＬ１上に乗り上げ、他の一部が素子分離領域ＳＴ上に乗り上げた状態となっている。すなわち、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の一方の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げ（位置し）、他方の端部が素子分離領域ＳＴ上に乗り上げた（位置した）状態となっている。
半導体層ＥＰは、ｎ＋型半導体領域ＳＤに隣接（半導体基板ＳＢの厚み方向に隣接）し、ｎ＋型半導体領域ＳＤはｎ−型半導体領域ＥＸに隣接（ゲート電極ＧＥのゲート長方向に隣接）し、ｎ−型半導体領域ＥＸはｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に隣接（ゲート電極ＧＥのゲート長方向に隣接、すなわちチャネル長方向に隣接）している。そして、ｎ＋型半導体領域ＳＤとチャネル領域との間にｎ−型半導体領域ＥＸが介在し、半導体層ＥＰとｎ−型半導体領域ＥＸとの間にｎ＋型半導体領域ＳＤが介在している。チャネル領域に隣接するｎ−型半導体領域ＥＸは、ｎ＋型半導体領域ＳＤおよび半導体層ＥＰよりも低不純物濃度であるため、ｎ−型半導体領域ＥＸとそれに接するｎ＋型半導体領域ＳＤとそれに接する半導体層ＥＰとは、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造を有するソースまたはドレイン用の半導体領域として機能する。
更に、後述の絶縁膜ＩＬ５、コンタクトホールＣＴ、プラグＰＧ、絶縁膜ＩＬ６および配線Ｍ１が形成されているが、ここでは図示およびその説明は省略する。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図２および図３は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図２の工程フローに続いて図３の工程フローが行われる。図４は、図３のステップＳ１０（半導体層ＥＰ形成工程）の詳細を示す工程フロー図である。図５〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する断面が示されている。
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図２のステップＳ１）。
次に、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図２のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板ＳＢの主面に素子分離溝（素子分離用の溝）ＳＴ１を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成してから、この素子分離溝ＳＴ１に、成膜技術およびＣＭＰ技術などを用いて絶縁膜（例えば酸化シリコン膜）を埋め込むことで、素子分離溝ＳＴ１に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。半導体基板ＳＢにおいて、素子分離領域ＳＴによって規定された活性領域に、以下に説明するようにＭＩＳＦＥＴが形成される。
次に、図６に示されるように、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＢに、半導体基板ＳＢの主面から所定の深さにわたってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図２のステップＳ３）。ｐ型ウエルＰＷは、半導体基板ＳＢにｐ型不純物（例えばホウ素）をイオン注入することなどによって、形成することができる。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化（洗浄）した後、半導体基板ＳＢの表面（主面）上にゲート絶縁膜用の絶縁膜ＧＩを形成する（図２のステップＳ４）。絶縁膜ＧＩは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とすることもでき、この場合、例えばＲＴＯ（Rapid Thermal Oxidation）およびＲＴＮ（Rapid Thermal Nitridation）により酸窒化シリコン膜を形成することができる。
次に、図７に示されるように、ゲート電極ＧＥを形成する（図２のステップＳ５）。
ゲート電極ＧＥは、例えば、次のようにして形成することができる。すなわち、半導体基板ＳＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図７に示されるように、ゲート電極ＧＥを形成することができる。ゲート電極ＧＥは、パターニングされた導電膜（ゲート電極形成用の導電膜）からなる。
ゲート電極形成用の導電膜としては、例えば多結晶シリコン膜を用いることができる。この場合、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。また、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
また、ゲート電極形成用の導電膜として、金属伝導を示す金属膜または金属化合物膜を用いることもでき、その場合、ゲート電極ＧＥは、メタルゲート電極となる。ゲート電極ＧＥをメタルゲート電極とする場合は、絶縁膜ＧＩは、窒化シリコンよりも誘電率が高い高誘電率絶縁膜（例えば酸化ハフニウム膜または酸化アルミニウム膜などの金属酸化物膜）とすれば、より好ましい。
また、図７では、ゲート電極ＧＥを形成するためのエッチング工程（すなわちゲート電極形成用の導電膜をパターニングする工程）で、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩが除去された場合を示しており、ゲート電極ＧＥの下に絶縁膜ＧＩが残存している。他の形態として、ゲート電極ＧＥを形成するためのエッチング工程で、ゲート電極ＧＥで覆われた部分の絶縁膜ＧＩだけでなく、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩを残存させることもでき、この場合は、エッチングに伴う基板ダメージを抑制または防止しやすくなる。また、ゲート電極形成用の導電膜をドライエッチングでパターニングした後、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩをウェットエッチングで除去することもできる。
ゲート電極ＧＥの下に残存する絶縁膜ＧＩが、ＭＩＳＦＥＴのゲート絶縁膜となり、ゲート電極ＧＥが、ＭＩＳＦＥＴのゲート電極となる。ゲート電極ＧＥは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。すなわち、ゲート電極ＧＥは、半導体基板ＳＢ上に形成されたゲート絶縁膜（絶縁膜ＧＩ）上に形成される。
次に、図８に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ１を形成する（図２のステップＳ６）。それから、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する（図２のステップＳ７）。このステップＳ６，Ｓ７を行うことにより、図８に示されるように、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜ＬＭが、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、形成された状態となる。
絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、互いに異なる材料からなる。好ましくは、絶縁膜ＩＬ１は窒化シリコン膜からなり、絶縁膜ＩＬ２は酸化シリコン膜からなる。他の形態として、絶縁膜ＩＬ１を酸化シリコン膜とし、絶縁膜ＩＬ２を窒化シリコン膜とすることもできる。
絶縁膜ＩＬ１，ＩＬ２は、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。また、好ましくは、絶縁膜ＩＬ１の厚み（形成膜厚）Ｔ１よりも、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ２の方が、大きい（すなわちＴ２＞Ｔ１）。絶縁膜ＩＬ１の厚み（形成膜厚）Ｔ１は、例えば１０〜２０ｎｍ程度とすることができ、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ２は、例えば２０〜５０ｎｍ程度とすることができる。
また、後で形成されるサイドウォールスペーサＳＷ１の厚みＴ４は、積層膜ＬＭの厚みＴ３に相当したものとなる（Ｔ４≒Ｔ３）。ここで、積層膜ＬＭの厚みＴ３は、絶縁膜ＩＬ１の厚みＴ１と絶縁膜ＩＬ２の厚みＴ２の合計に対応している（すなわちＴ３＝Ｔ１＋Ｔ２）。また、サイドウォールスペーサＳＷ１の厚みＴ４（厚みＴ４は後述の図９に図示してある）は、ゲート長方向（そのサイドウォールスペーサＳＷ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。
次に、図９に示されるように、異方性エッチング技術により積層膜ＬＭ（絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜ＬＭ）をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１を形成する（図３のステップＳ８）。
ステップＳ８のエッチバック工程では、積層膜ＬＭ（絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜ＬＭ）の堆積膜厚の分だけ積層膜ＬＭを異方性エッチング（エッチバック）することにより、ゲート電極ＧＥの両方の側壁（側面）上に積層膜ＬＭを残してサイドウォールスペーサＳＷ１とし、他の領域の積層膜ＬＭを除去する。これにより、図９に示されるように、ゲート電極ＧＥの両方の側壁上に残存する積層膜ＬＭにより、サイドウォールスペーサＳＷ１が形成される。
サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２との積層膜ＬＭにより形成されている。具体的には、サイドウォールスペーサＳＷ１は、半導体基板ＳＢ上からゲート電極ＧＥの側壁上にかけて連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体基板ＳＢおよびゲート電極ＧＥから離間する絶縁膜ＩＬ２とで形成されている。
サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１は、半導体基板ＳＢ上からゲート電極ＧＥの側壁上にかけてほぼ一様（均一）の厚みで延在している。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２は、半導体基板ＳＢおよびゲート電極ＧＥから絶縁膜ＩＬ１の分だけ離間している。すなわち、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２と半導体基板ＳＢとの間と、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２とゲート電極ＧＥとの間とに、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１が介在している。
なお、サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ１がゲート電極ＧＥの側壁（側面）上から半導体基板ＳＢの表面上にかけて形成された構造（後述のステップＳ９でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去した段階の絶縁膜ＩＬ１の構造）を得るために用いられる。
次に、図１０に示されるように、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を、エッチングにより除去する（図３のステップＳ９）。ステップＳ９のエッチングにより、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２が除去され、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１が露出される。
このステップＳ９では、絶縁膜ＩＬ２よりも絶縁膜ＩＬ１がエッチングされにくいような条件（エッチング条件）で、エッチングを行う。すなわち、ステップＳ９では、絶縁膜ＩＬ２のエッチング速度よりも絶縁膜ＩＬ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ９では、絶縁膜ＩＬ１のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。絶縁膜ＩＬ１と絶縁膜ＩＬ２とは異なる材料により形成されているため、絶縁膜ＩＬ１に対する絶縁膜ＩＬ２のエッチング選択比を確保することができる。
このため、ステップＳ９のエッチング工程では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングして除去し、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１をエッチングストッパ膜として機能させることができる。このため、ステップＳ９では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１は、除去されずに残存する。
なお、ステップＳ９のエッチングの条件によっては、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２が除去されたことで露出した絶縁膜ＩＬ１の表層部（上層部）がエッチングによって除去される場合もあるが、この場合でも、絶縁膜ＩＬ１は完全には除去されず、絶縁膜ＩＬ１を層状に残存させるように、ステップＳ９のエッチング条件を設定する。つまり、ステップＳ９の前後で絶縁膜ＩＬ１の厚みは同じか、あるいは、ステップＳ９の前よりもステップＳ９の後の方が絶縁膜ＩＬ１の厚みは薄くなるが、ステップＳ９を行っても、絶縁膜ＩＬ１は層状に残存し、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１で覆われていた部分の基板領域（半導体基板ＳＢ）が露出されないようにする。すなわち、ステップＳ９の直前にサイドウォールスペーサＳＷ１で覆われていた部分の基板領域（半導体基板ＳＢ）は、ステップＳ９後も絶縁膜ＩＬ１で覆われた状態が維持され、露出されない。
このため、ステップＳ９でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去しても、ゲート電極ＧＥの側壁上から半導体基板ＳＢ（ｐ型ウエルＰＷ）上にかけて絶縁膜ＩＬ１が連続的に（層状に）延在した状態は維持される。つまり、ステップＳ９を行った後、ゲート電極ＧＥの側壁上と、半導体基板ＳＢ（ｐ型ウエルＰＷ）上とにわたって、絶縁膜ＩＬ１が層状に残存している。
また、ステップＳ９では、半導体基板ＳＢの基板領域（Ｓｉ領域）が、できるだけエッチングされないようにすることが好ましい。このため、ステップＳ９では、絶縁膜ＩＬ２よりも半導体基板ＳＢがエッチングされにくいような条件（エッチング条件）で、エッチングを行うことが好ましい。すなわち、ステップＳ９では、絶縁膜ＩＬ２のエッチング速度よりも半導体基板ＳＢのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ９では、半導体基板ＳＢのエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。これにより、ステップＳ９において、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングにより選択的に除去するとともに、半導体基板ＳＢがエッチングされるのを抑制または防止することができる。
ステップＳ９では、絶縁膜ＩＬ２を選択的にエッチングできるエッチング法を用いることが好ましく、ウェットエッチングが好ましい。酸化シリコンは、窒化シリコンやシリコンなどに対して高選択比のエッチングが可能であり、この場合、ウェットエッチングを好適に用いることができる。このため、絶縁膜ＩＬ２が酸化シリコンからなり、絶縁膜ＩＬ１が窒化シリコンからなる場合は、ウェットエッチングにより、絶縁膜ＩＬ２をエッチングして除去するとともに、絶縁膜ＩＬ１および半導体基板ＳＢのエッチングを的確に抑制または防止することができる。このため、絶縁膜ＩＬ１と絶縁膜ＩＬ２とは異なる材料からなるが、絶縁膜ＩＬ１が窒化シリコン膜で、かつ絶縁膜ＩＬ２が酸化シリコン膜であれば、より好ましい。
つまり、半導体基板ＳＢおよび絶縁膜ＩＬ１に対する絶縁膜ＩＬ２の高いエッチング選択比を確保できるように、絶縁膜ＩＬ１と絶縁膜ＩＬ２との各材料を選択することが好ましく、この観点で、絶縁膜ＩＬ１を窒化シリコン膜とし、かつ、絶縁膜ＩＬ２を酸化シリコン膜とすることは好適である。
また、絶縁膜ＩＬ１で覆われていない部分の半導体基板ＳＢの上面（Ｓｉ面）に自然酸化膜などが形成されていたとしても、ステップＳ９で絶縁膜ＩＬ２を除去する際に、一緒に除去され得る。
次に、図１１に示されるように、エピタキシャル成長により、半導体基板ＳＢ上に、エピタキシャル層（エピタキシャル成長層、エピタキシャル半導体層）である半導体層ＥＰを形成する（図３のステップＳ１０）。
ステップＳ１０では、エピタキシャル成長により半導体層ＥＰを形成するため、半導体基板ＳＢの露出面（Ｓｉ面）上に、エピタキシャル層（半導体層ＥＰ）が選択的に成長する。絶縁膜上には、エピタキシャル層は成長しない。このため、ステップＳ１０では、半導体基板ＳＢの主面のうち、ゲート絶縁膜（絶縁膜ＧＩ）や絶縁膜ＩＬ１で覆われずに露出するＳｉ面（Ｓｉ露出面）上に、エピタキシャル層（半導体層ＥＰとなるエピタキシャル層）が選択的に成長することになる。すなわち、ステップＳ１０では、隣り合うゲート電極ＧＥの間の領域やゲート電極ＧＥと素子分離領域ＳＴとの間の領域において、半導体基板ＳＢの表面（上面）のうち、絶縁膜ＩＬ１で覆われていない部分上に、半導体層ＥＰが選択的にエピタキシャル成長する。
ステップＳ１０の直前の段階で、隣り合うゲート電極ＧＥの間の領域やゲート電極ＧＥと素子分離領域ＳＴとの間の領域において、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面（Ｓｉ面）は、一部（絶縁膜ＩＬ１の下に延在する部分）を除き絶縁膜ＩＬ１で覆われずに露出されている。このため、ステップＳ１０では、その半導体基板ＳＢ（ｐ型ウエルＰＷ）の露出面上にエピタキシャル層（半導体層ＥＰ）が選択的に成長する。
ステップＳ１０では、絶縁膜ＩＬ１で覆われずに露出された半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面上にエピタキシャル層（半導体層ＥＰとなるエピタキシャル層）が上方向に成長するが、成長の途中でこのエピタキシャル層の上面が絶縁膜ＩＬ１の上面よりも高くなると、エピタキシャル層は上方向だけでなく横方向にも成長するようになる。ここで、上方向とは、半導体基板ＳＢの主面に略垂直な方向でかつ半導体基板ＳＢの主面から遠ざかる方向に対応し、横方向とは、半導体基板ＳＢの主面に略平行な方向である。このため、エピタキシャル層（半導体層ＥＰとなるエピタキシャル層）は、絶縁膜ＩＬ１の上面に沿って、ゲート長方向に平行な方向にも成長することになる。従って、エピタキシャル層（半導体層ＥＰ）は、絶縁膜ＩＬ１で覆われずに露出された半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面上に形成されるとともに、一部が絶縁膜ＩＬ１上に乗り上げて延在することになる。
このため、半導体基板ＳＢ（ｐ型ウエルＰＷ）の露出面上に成長したエピタキシャル層からなる半導体層ＥＰは、一部が絶縁膜ＩＬ１に乗り上げた状態になる。すなわち、半導体層ＥＰは、絶縁膜ＩＬ１で覆われずに露出された半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面上に形成されるとともに、一部（半導体層ＥＰの一部）が絶縁膜ＩＬ１上に延在した（乗り上げた）状態となっている。つまり、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰの端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げた（位置した）状態となっている。また、半導体層ＥＰが成長する半導体基板ＳＢ（ｐ型ウエルＰＷ）の露出面が素子分離領域ＳＴに隣接している場合は、半導体層ＥＰは、絶縁膜ＩＬ１で覆われずに露出された半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面上に形成されるとともに、一部が絶縁膜ＩＬ１上に乗り上げ、他の一部が素子分離領域ＳＴ上に乗り上げた状態となっている。すなわち、この場合は、ゲート長方向（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥのゲート長方向）において、半導体層ＥＰ１の一方の端部（ゲート電極ＧＥに対向する側の端部）が絶縁膜ＩＬ１上に乗り上げ（位置し）、他方の端部が素子分離領域ＳＴ上に乗り上げた（位置した）状態となっている。
つまり、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をステップＳ９で除去してから、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させることで、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２が存在していた領域にまで、半導体層ＥＰが拡がるように成長することができる。サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去したことにより、半導体基板ＳＢ（ｐ型ウエルＰＷ）の露出面上に成長したエピタキシャル層（半導体層ＥＰ）は、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に残っている絶縁膜ＩＬ１（サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１）上に横方向成長し、この絶縁膜ＩＬ１上に乗り上げた状態となるのである。従って、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をステップＳ９で除去すると、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１は、ゲート電極ＧＥの側壁上から半導体基板ＳＢ上にかけて延在するように残存し、ステップＳ１０では、エピタキシャル成長した半導体層ＥＰの一部が、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１上に乗り上げることになる。
本実施の形態では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２を除去していることで、半導体層ＥＰは横方向（ゲート長方向）にも成長して絶縁膜ＩＬ１上に乗り上げることができ、半導体層ＥＰの表面積を増大させることができる。このため、後述のステップＳ１４（金属シリサイド層ＭＳ形成工程）において、金属シリサイド層ＭＳの界面（金属シリサイド層ＭＳと半導体層ＥＰとの界面）の面積を増大させることができ、金属シリサイド層ＭＳの界面に起因した寄生抵抗を低減することができる。
半導体層ＥＰは、エピタキシャル成長した半導体層であり、Ｓｉ（シリコン）をベースにした半導体材料からなるが、半導体層ＥＰ１と、半導体層ＥＰ１上の半導体層ＥＰ２と、半導体層ＥＰ２上の半導体層ＥＰ３との積層構造を有している。このため、図４からも分かるように、ステップＳ１０（半導体層ＥＰの形成工程）は、半導体層ＥＰ１を形成する工程（図４のステップＳ１０ａ）と、半導体層ＥＰ２を形成する工程（図４のステップＳ１０ｂ）と、半導体層ＥＰ３を形成する工程（図４のステップＳ１０ｃ）とを含んでいる。
ステップＳ１０の半導体層ＥＰの形成工程では、まず、ステップＳ１０ａで半導体層ＥＰ１を形成してから、ステップＳ１０ｂで半導体層ＥＰ１上に半導体層ＥＰ２を形成し、その後に、ステップＳ１０ｃで半導体層ＥＰ２上に半導体層ＥＰ３を形成する。すなわち、ステップＳ１０においては、まず、ステップＳ１０ａで半導体基板ＳＢ（ｐ型ウエルＰＷ）の露出面上にエピタキシャル層からなる半導体層ＥＰ１が形成（成長）され、ステップＳ１０ｂで半導体層ＥＰ１上にエピタキシャル層からなる半導体層ＥＰ２が形成（成長）され、ステップＳ１０ｃで半導体層ＥＰ２上にエピタキシャル層からなる半導体層ＥＰ３が形成（成長）される。
ステップＳ１０ａの後にステップＳ１０ｂが行われ、そのステップＳ１０ｂの後にステップＳ１０ｃが行われる。但し、ステップＳ１０ａ（半導体層ＥＰ１を形成する工程）とステップＳ１０ｂ（半導体層ＥＰ２を形成する工程）とステップＳ１０ｃ（半導体層ＥＰ３を形成する工程）とは、途中で半導体基板ＳＢを大気中にさらすことなく、連続的に行うことが好ましい。これにより、半導体層ＥＰ１と半導体層ＥＰ２との間の界面や、半導体層ＥＰ２と半導体層ＥＰ３との間の界面に、不要な膜などが形成されるのを防止することができ、その不要な膜に起因した不具合（例えば抵抗増加など）が生じてしまうのを防止することができる。このため、ステップＳ１０ａとステップＳ１０ｂとステップＳ１０ｃとは、同じ成膜装置（エピタキシャル成膜装置）を用いて連続的に行えば、より好ましい。ステップＳ１０ａのおける半導体層ＥＰ１の成長と、ステップＳ１０ｂにおける半導体層ＥＰ２の成長と、ステップＳ１０ｃにおける半導体層ＥＰ３の成長とは、成膜用のガスの種類や流量を変えることなどにより、切り替えることができる。
半導体層ＥＰ１，ＥＰ２，ＥＰ３は、いずれも、エピタキシャル成長で形成されたエピタキシャル層（エピタキシャル成長層）であり、Ｓｉ（シリコン）をベースにした半導体材料により形成されている。半導体層ＥＰ１は、単結晶からなる半導体基板ＳＢ（の露出面）上にエピタキシャル成長するため、単結晶層であり、半導体層ＥＰ２は、単結晶層である半導体層ＥＰ１上にエピタキシャル成長するため、単結晶層であり、半導体層ＥＰ３は、単結晶層である半導体層ＥＰ２上にエピタキシャル成長するため、単結晶層である。すなわち、半導体層ＥＰ１，ＥＰ２，ＥＰ３からなる半導体層ＥＰは、単結晶からなる半導体基板ＳＢ（の露出面）上に成長するため、単結晶層である。
半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入している。すなわち、半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したシリコン層からなる。一方、半導体層ＥＰ１と半導体層ＥＰ３とは、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない。すなわち、半導体層ＥＰ１と半導体層ＥＰ３とは、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していないシリコン層からなる。
ここで、半導体層ＥＰ１，ＥＰ３は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していないが、これは、半導体層ＥＰ１，ＥＰ３中には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれも、意図的には導入していないことを意味している。従って、ステップＳ１０ａ，１０ｃで形成される半導体層ＥＰ１，ＥＰ３中には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）は実質的に含有されていないが、半導体層ＥＰ１，ＥＰ３中に、意図せずに導入されてしまう程度のごく微量のＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）が含まれる場合は、許容することができる。一方、半導体層ＥＰ２には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）の少なくとも１種を意図的に導入している。従って、ステップＳ１０ｂで形成された半導体層ＥＰ２には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）の少なくとも１種が含有されている。
半導体層ＥＰ１は、ノンドープ（アンドープ）のシリコン層（Ｓｉ層）であることが好ましい。また、半導体層ＥＰ３は、ノンドープ（アンドープ）のシリコン層（Ｓｉ層）であることが好ましい。
一方、半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）の少なくとも１種を導入またはドープしたシリコン層であることが好ましい。半導体層ＥＰ２にＧｅ（ゲルマニウム）を導入した場合は、半導体層ＥＰ２は、シリコンゲルマニウム層（ＳｉＧｅ層）となり、シリコンゲルマニウムは半導体である。また、半導体層ＥＰ２にＣ（炭素）を導入した場合は、半導体層ＥＰ２は、シリコンカーバイド層（炭化ケイ素層、ＳｉＣ層）となり、シリコンカーバイドは半導体である。また、半導体層ＥＰ２にＮ（窒素）を導入した場合は、半導体層ＥＰ２は、窒素をドープ（添加）したシリコン層となるが、この場合、半導体層ＥＰ２は、絶縁体とはならずに、半導体性を維持するようにしている。すなわち、半導体層ＥＰ２へのＮ（窒素）の導入量は、半導体層ＥＰ２が絶縁体とはならずに半導体であることを維持できる程度の量に制限されている。従って、半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれを導入した場合でも、半導体性を有しており、絶縁体ではなく、半導体である。
このため、ステップＳ１０のエピタキシャル成長工程において、ステップＳ１０ｂで半導体層ＥＰ２を成長させている間は、成膜用のガス（ソースガス、原料ガス）に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれかを導入するためのソースガスまたはドーピングガスを含有させる。一方、ステップＳ１０ａで半導体層ＥＰ１を成長させている間と、ステップＳ１０ｃで半導体層ＥＰ３を成長させている間は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入するためのソースガスまたはドーピングガスを、成膜用のガス（ソースガス）に含有させない。
つまり、ステップＳ１０では、成膜用のチャンバ（半導体基板ＳＢを配置したチャンバ）内に成膜用ガスを供給して、チャンバ内の半導体基板ＳＢ上に半導体層ＥＰをエピタキシャル成長させるが、ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃでは、シリコンソースガスをチャンバ内に供給する。そして、ステップＳ１０ｂでは、このシリコンソースガスに加えて、エピタキシャル成長層にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれかを導入するためのソースガスまたはドーピングガスもチャンバ内に供給する。一方、ステップＳ１０ａとステップＳ１０ｃでは、チャンバ内にシリコンソースガスは導入するが、エピタキシャル成長層にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入するためのソースガスまたはドーピングガスは、チャンバ内に供給しない。
シリコンソースガスとしては、例えばシラン系のガスを好適に用いることができる。シリコンソースガスとして好適なシラン系のガスとしては、例えば、ジシランガス、シランガス、またはジクロロシランガスなどがある。
また、ステップＳ１０ｂで形成する半導体層ＥＰ２にＧｅ（ゲルマニウム）を導入する場合は、ステップＳ１０ｂでは、成膜用のチャンバ内に、シリコンソースガス（例えばシラン系のガス）に加えて、エピタキシャル成長層にＧｅ（ゲルマニウム）を導入するためのガス（Ｇｅ用のソースガスまたはドーピングガス）を供給する。このＧｅ（ゲルマニウム）を導入するためのガスとしては、例えば、水素化ゲルマニウム（ＧｅＨ４）または四塩化ゲルマニウム（ＧｅＣｌ４）などを用いることができる。
また、ステップＳ１０ｂで形成する半導体層ＥＰ２にＣ（炭素）を導入する場合は、ステップＳ１０ｂでは、成膜用のチャンバ内に、シリコンソースガス（例えばシラン系のガス）に加えて、エピタキシャル成長層にＣ（炭素）を導入するためのガス（Ｃ用のソースガスまたはドーピングガス）を供給する。このＣ（炭素）を導入するためのガスとしては、例えば、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、アセチレン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）、プロペン（Ｃ３Ｈ６）、またはブチン（Ｃ４Ｈ６）などを用いることができる。
また、ステップＳ１０ｂで形成する半導体層ＥＰ２にＮ（窒素）を導入する場合は、ステップＳ１０ｂでは、成膜用のチャンバ内に、シリコンソースガス（例えばシラン系のガス）に加えて、エピタキシャル成長層にＮ（窒素）を導入するためのガス（Ｎ用のソースガスまたはドーピングガス）を供給する。このＮ（窒素）を導入するためのガスとしては、例えば、窒素（Ｎ２）またはアンモニア（ＮＨ３）などを用いることができる。
また、ステップＳ１０において、エピタキシャル成長した半導体層ＥＰが絶縁膜ＩＬ１上に乗り上げやすくするには、ステップＳ１０を行う段階で、絶縁膜ＩＬ１の厚みを薄くしておくことが好ましく、この観点で、ステップＳ１０の半導体層ＥＰ１形成工程を行う段階で、絶縁膜ＩＬ１の厚み（半導体基板ＳＢ上に延在する部分の厚み）は１０ｎｍ以下であることが好ましい。また、半導体層ＥＰの形成条件（例えば成長温度など）を調整することで、エピタキシャル成長した半導体層ＥＰが絶縁膜ＩＬ１上に乗り上げやすくすることができる。
また、ステップＳ１０を行う段階で、絶縁膜ＩＬ１がゲート電極ＧＥの側壁上から半導体基板ＳＢ上にかけて層状に残存し、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１で覆われていた部分の半導体基板ＳＢ（Ｓｉ面）が露出しないようにしておく必要がある。このため、ステップＳ１０を行う段階で、絶縁膜ＩＬ１の厚み（半導体基板ＳＢ上に延在する部分の厚み）は２ｎｍ以上であることがより好ましく、これにより、絶縁膜ＩＬ１は、層状態を維持しやすくなる。
また、ステップＳ１０において、ゲート電極ＧＥの側壁（側面）は、側壁絶縁膜（ここでは絶縁膜ＩＬ１）で覆われており、露出していない。このため、ステップＳ１０では、ゲート電極ＧＥの側壁（側面）上には、エピタキシャル層は成長しない。
また、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる際に、ゲート電極ＧＥの上面上にもエピタキシャル層を成長させることが可能であるが、本実施の形態では、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる際に、ゲート電極ＧＥの上面上にエピタキシャル層が成長しないようにすることが好ましい。これは、例えば、次のような手法（第１の手法、第２の手法、第３の手法）により実現することができる。
まず、ゲート電極ＧＥ（の上面）上にエピタキシャル層が成長しないようにする第１の手法について説明する。図１２は、ゲート電極ＧＥ（の上面）上にエピタキシャル層が成長しないようにする第１の手法の説明図であり、上記図７に相当する断面図が示されている。すなわち、図１２は、上記図７と同じ断面領域の同じ工程段階（ステップＳ５でゲート電極ＧＥを形成した段階）が示されている。
第１の手法では、ステップＳ５でゲート電極ＧＥを形成した際に、図１２に示されるように、ゲート電極ＧＥ（の上面）上にキャップ絶縁膜ＣＰが形成されているようにする。すなわち、上記ステップＳ５で、図１２に示されるように、ゲート電極ＧＥとゲート電極ＧＥ上のキャップ絶縁膜ＣＰとの積層構造体を、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＩを介して形成する。これは、例えば次のようにして実現することができる。
すなわち、上記ステップＳ４（絶縁膜ＧＩ形成工程）までの工程を行い、上記図６の構造を得てから、半導体基板ＳＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜（例えば多結晶シリコン膜のようなシリコン膜）を形成し、更に、この導電膜上に絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、後で形成する絶縁膜ＩＬ２とは異なる材料が好ましく、例えば窒化シリコン膜とすることができ、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ３は、後でゲート電極ＧＥ上にエピタキシャル層が成長しないようにするために、形成される。
それから、ゲート電極形成用の導電膜とその導電膜上の絶縁膜ＩＬ３との積層膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図１２に示されるように、ゲート電極ＧＥとゲート電極ＧＥ上のキャップ絶縁膜ＣＰとの積層構造体を形成する。この際、絶縁膜ＩＬ３をハードマスクとして用いることもできる。ゲート電極ＧＥは、パターニングされた導電膜（ゲート電極形成用の導電膜）からなり、キャップ絶縁膜ＣＰは、パターニングされた絶縁膜ＩＬ３からなる。キャップ絶縁膜ＣＰは、ゲート電極ＧＥとほぼ同様の平面形状を有している。ゲート電極ＧＥとゲート電極ＧＥ上のキャップ絶縁膜ＣＰとの積層構造体は、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。
第１の手法を適用した場合、上記図７〜図１１において、ゲート電極ＧＥを、図１２に示されるゲート電極ＧＥとゲート電極ＧＥ上のキャップ絶縁膜ＣＰとの積層構造体に置き換えた構造となる。
第１の手法を適用した場合、ゲート電極ＧＥ上にキャップ絶縁膜ＣＰが形成されている状態でステップＳ１０（半導体層ＥＰ形成工程）を行うことになる。ステップＳ１０において、絶縁膜上にはエピタキシャル層が成長しない。このため、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる際に、ゲート電極ＧＥ（の上面）上にキャップ絶縁膜ＣＰが形成されている、すなわち、ゲート電極ＧＥの上面がキャップ絶縁膜ＣＰで覆われていることで、ゲート電極ＧＥ（の上面）上にエピタキシャル層（エピタキシャル半導体層）は成長しない。
次に、ゲート電極ＧＥ（の上面）上にエピタキシャル層が成長しないようにする第２の手法について説明する。図１３は、ゲート電極ＧＥ（の上面）上にエピタキシャル層が成長しないようにする第２の手法の説明図であり、上記図７に相当する断面図が示されている。すなわち、図１３は、上記図７と同じ断面領域の同じ工程段階（ステップＳ５でゲート電極ＧＥを形成した段階）が示されている。
第２の手法では、ステップＳ５でゲート電極ＧＥを形成した際に、図１３に示されるように、ゲート電極ＧＥを多結晶シリコン膜のようなシリコン膜ＰＳで形成するとともに、ゲート電極ＧＥの上層部分（表層部分）に、イオン注入により不純物が高濃度に注入された不純物注入層ＰＳ１が形成されているようにする。これは、例えば次のようにして実現することができる。
すなわち、上記ステップＳ４（絶縁膜ＧＩ形成工程）までの工程を行い、上記図６の構造を得てから、半導体基板ＳＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜として、多結晶シリコン膜のようなシリコン膜ＰＳを形成する。このシリコン膜ＰＳは、成膜時または成膜後に導電型の不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。
それから、このシリコン膜ＰＳの上層部分（表層部分）にイオン注入により不純物を高濃度に注入して、不純物注入層ＰＳ１を形成する。これにより、シリコン膜ＰＳの上層部分（表層部分）が、不純物が高濃度に注入された不純物注入層ＰＳ１となる。不純物注入層ＰＳ１に注入する不純物は、好ましくは、ヒ素（Ａｓ）、ホウ素（ボロン、Ｂ）、リン（Ｐ）、アンチモン（Ｓｂ）、窒素（Ｎ）、アルゴン（Ａｒ）、酸素（Ｏ）などであり、これらのうちの一種以上をイオン注入する。不純物注入層ＰＳ１を形成するためのイオン注入の注入エネルギーは、例えば１〜１０ｋｅＶ程度とすることができ、また、ドーズ量は、例えば５×１０１４／ｃｍ２程度とすることができる。また、シリコン膜ＰＳ成膜時のシリコン膜ＰＳの厚みは例えば６０〜１５０ｎｍ程度とすることができ、不純物注入層ＰＳ１の厚みは例えば１０〜３０ｎｍ程度とすることができる。不純物注入層ＰＳ１に不純物をイオン注入した分、不純物注入層ＰＳ１の不純物濃度は、不純物注入層ＰＳ１の下のシリコン膜ＰＳの不純物濃度よりも、高くなっている。不純物注入層ＰＳ１は、後でゲート電極ＧＥ上にエピタキシャル層が成長しないようにするために、形成される。
それから、上層部に不純物注入層ＰＳ１が形成されているシリコン膜ＰＳを、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図１３に示されるように、ゲート電極ＧＥを形成する。この場合、ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳ（上層部に不純物注入層ＰＳ１が形成されているシリコン膜ＰＳ）からなり、ゲート電極ＧＥの上層部（表層部）は不純物注入層ＰＳ１で構成された状態となる。ゲート電極ＧＥは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。
第２の手法を適用した場合、上記図７〜図１１において、ゲート電極ＧＥを、図１３のゲート電極ＧＥ（すなわち上層部に不純物注入層ＰＳ１が形成されているシリコン膜ＰＳからなるゲート電極ＧＥ）に置き換えた構造となる。
第２の手法を適用した場合、ゲート電極ＧＥの上層部（表層部）が不純物注入層ＰＳ１となっている状態でステップＳ１０（半導体層ＥＰ形成工程）を行うことになる。この不純物注入層ＰＳ１上には、ステップＳ１０でエピタキシャル層（エピタキシャル半導体層）は成長しない。このため、ゲート電極ＧＥ（の上面）上に、エピタキシャル層（エピタキシャル半導体層）は成長しない。
すなわち、第２の手法を適用する場合、ゲート電極ＧＥの上層部に不純物注入層ＰＳ１を予め形成しておき、この不純物注入層ＰＳ１に注入されている不純物の種類と濃度とを、不純物注入層ＰＳ１上へのエピタキシャル成長を阻害（抑制）できるような不純物の種類と濃度とに設定しておく。これにより、ステップＳ１０で不純物注入層ＰＳ１上（すなわちゲート電極ＧＥ上）にエピタキシャル層（エピタキシャル半導体層）が形成されないようにすることができる。この観点で、不純物注入層ＰＳ１を形成するイオン注入における不純物の種類とドーズ量は、上記例示した条件を好適に用いることができる。
次に、ゲート電極ＧＥ（の上面）上にエピタキシャル層が成長しないようにする第３の手法について説明する。
第３の手法では、ステップＳ５でゲート電極ＧＥを形成した際に、ゲート電極ＧＥを、金属（金属材料）からなるメタルゲート電極とする。なお、ここで言う金属（金属材料）とは、金属伝導を示す導電体を言い、単体の金属（純金属）や合金だけでなく、金属伝導を示す金属化合物（窒化金属や炭化金属など）も含むものとする。
すなわち、上記ステップＳ４（絶縁膜ＧＩ形成工程）までの工程を行い、上記図６の構造を得てから、半導体基板ＳＢの主面全面上に（すなわち絶縁膜ＧＩ上に）、ゲート電極形成用の導電膜として、金属膜（金属伝導を示す導電膜）を形成する。それから、この金属膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされた金属膜（金属伝導を示す導電膜）からなるゲート電極ＧＥを形成することができる。この場合、ゲート電極ＧＥは、メタルゲート電極となり、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成される。また、ゲート電極ＧＥをメタルゲート電極とする場合は、絶縁膜ＧＩは、窒化シリコンよりも誘電率が高い高誘電率ゲート絶縁膜（例えば酸化ハフニウム膜または酸化アルミニウム膜などの金属酸化物膜）とすれば、より好ましい。
第３の手法を適用した場合、上記図７〜図１１において、ゲート電極ＧＥはメタルゲート電極となる。
第３の手法を適用した場合、ゲート電極ＧＥは、半導体材料ではなく金属（金属材料）からなるため、ステップＳ１０ではゲート電極ＧＥ（の上面）上にエピタキシャル層（エピタキシャル半導体層）は成長しない。
このように、第１の手法、第２の手法、または第３の手法を適用することにより、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる際に、ゲート電極ＧＥの上面上にエピタキシャル層が成長しないようにすることができる。また、第１の手法、第２の手法、および第３の手法以外の手法により、ゲート電極ＧＥの上面上にエピタキシャル層が成長しないようにしてもよい。
このようにして、ステップＳ１０が行われて半導体層ＥＰが形成される。
次に、図１４に示すように、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＢ（ｐ型ウエルＰＷ）のゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物（ドーパント）をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域、ＬＤＤ領域）ＥＸを形成する（図３のステップＳ１１）。
このｎ−型半導体領域ＥＸ形成用のイオン注入時には、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＢ（ｐ型ウエルＰＷ）に、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能してイオン注入される。このため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥに遮蔽されることで不純物イオンの注入が防止される。また、このｎ−型半導体領域ＥＸ形成用のイオン注入時には、絶縁膜ＩＬ１のうち、ゲート電極ＧＥの側壁上に延在する部分も、マスク（イオン注入阻止マスク）として機能することができる。このため、ｎ−型半導体領域ＥＸは、半導体基板ＳＢ（ｐ型ウエルＰＷ）において、絶縁膜ＩＬ１のうちのゲート電極ＧＥの側壁上に延在する部分の側壁（側面）に対して自己整合的に形成される。
また、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）の後、導入された不純物の活性化および注入ダメージの除去などのため熱処理（アニール処理）を行うこともできる。また、導入された不純物は、この熱処理により、拡散される場合もある。
また、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）をステップＳ１０（半導体層ＥＰ形成工程）よりも後に行った場合は、そのステップＳ１１のイオン注入で半導体層ＥＰにもｎ型の不純物（ドーパント）が注入され得る。
また、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）をステップＳ１０（半導体層ＥＰ形成工程）よりも後に行った場合は、半導体層ＥＰの厚みとイオン注入の注入エネルギーによっては、ステップＳ１１のイオン注入において、半導体層ＥＰの下方（直下）の半導体基板ＳＢ（ｐ型ウエルＰＷ）に、ｎ型の不純物（ドーパント）が注入されない場合もあり得る。
次に、ゲート電極ＧＥの側壁上に、サイドウォールスペーサＳＷ２を形成する（図３のステップＳ１２）。ステップＳ１２において、サイドウォールスペーサＳＷ２は、次のようにして形成することができる。
すなわち、まず、図１５に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、半導体層ＥＰおよび絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ４を形成する。サイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ４は、例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなり、ＣＶＤ法などにより形成することができる。それから、異方性エッチング技術によりサイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ４をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁（側面）上にサイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ４を残し、他の領域における絶縁膜ＩＬ４を除去する。これにより、図１６に示されるように、ゲート電極ＧＥの両方の側壁上に残存する絶縁膜ＩＬ４により、サイドウォールスペーサＳＷ２が形成される。つまり、サイドウォールスペーサＳＷ２の形成法は、膜構成を除き、上記サイドウォールスペーサＳＷ１の形成法と基本的には同じである。
ステップＳ１２の直前の段階で、ゲート電極ＧＥの側壁上には絶縁膜ＩＬ１が形成されていたため、ステップＳ１２では、サイドウォールスペーサＳＷ２は、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ１を介して形成される。すなわち、サイドウォールスペーサＳＷ２とゲート電極ＧＥ（の側壁）との間には、絶縁膜ＩＬ１が介在している。また、サイドウォールスペーサＳＷ２は、半導体基板ＳＢの基板領域（Ｓｉ基板領域）には接しておらず、サイドウォールスペーサＳＷ２と半導体基板ＳＢとの間には、絶縁膜ＩＬ１が介在している。また、半導体基板ＳＢに形成されているｎ−型半導体領域ＥＸの上方にサイドウォールスペーサＳＷ２が形成されているが、サイドウォールスペーサＳＷ２とｎ−型半導体領域ＥＸとの間には、絶縁膜ＩＬ１が介在している。このため、絶縁膜ＩＬ１は、半導体基板ＳＢ（ｎ−型半導体領域ＥＸ）とサイドウォールスペーサＳＷ２の間の領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在している。
ステップＳ１２を行った後に、ゲート電極ＧＥの側壁上に形成されているサイドウォールスペーサＳＷ２の厚みＴ６は、上記サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２（すなわち上記ステップＳ１１で除去した絶縁膜ＩＬ２）の厚みＴ５よりも小さい（薄い）ことが好ましい（すなわちＴ６＜Ｔ５）。
ここで、サイドウォールスペーサＳＷ２の厚みＴ６は、ゲート長方向（そのサイドウォールスペーサＳＷ２が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応し、図１６に示されている。サイドウォールスペーサＳＷ２の厚みＴ６は、サイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ４の厚み（形成膜厚）にほぼ相当したものとなる。また、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５は、ゲート長方向（そのサイドウォールスペーサＳＷ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応し、上記図９に示されている。このため、厚みＴ６の測定方向と厚みＴ５の測定方向とは同じである。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５は、上記ステップＳ７で形成した絶縁膜ＩＬ２の厚み（形成膜厚）にほぼ相当したものとなる。従って、サイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ４の厚み（形成膜厚）は、上記ステップＳ７で形成した絶縁膜ＩＬ２の厚み（形成膜厚）よりも小さい（薄い）ことが好ましい。
また、ステップＳ１２を行った段階で、ゲート電極ＧＥの側壁上に形成されている絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の合計の厚みＴ１１は、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１の長さＴ１２よりも小さくなっていることが好ましい（すなわちＴ１１＜Ｔ１２）。これは、サイドウォールスペーサＳＷ２の厚みＴ６を、上記サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の厚みＴ５よりも小さく（Ｔ６＜Ｔ５）していることで、実現できる。なお、厚みＴ１１は、上記図１６に示され、長さＴ１２は、上記図１０に示されている。このため、ステップＳ１２を行った段階で、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１において、ゲート電極ＧＥに隣接する側はサイドウォールスペーサＳＷ２で覆われているが、それとは反対側は、サイドウォールスペーサＳＷ２で覆われていない状態となる。つまり、絶縁膜ＩＬ１は、半導体基板ＳＢ（ｎ−型半導体領域ＥＸ）とサイドウォールスペーサＳＷ２の間の領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在し、更に、サイドウォールスペーサＳＷ２よりも外側の領域（サイドウォールスペーサＳＷ２で覆われない領域）にまで延在した状態になっている。
このようにサイドウォールスペーサＳＷ２の厚みＴ６を制御することで、後述のステップＳ１４で金属シリサイド層ＭＳを形成する際に、半導体層ＥＰの表層部分への金属シリサイド層ＭＳの形成がサイドウォールスペーサＳＷ２により阻害されにくくなり、金属シリサイド層ＭＳと半導体層ＥＰとの界面の面積を的確に大きくすることができる。
なお、ステップＳ９でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ１，ＩＬ２のうち、絶縁膜ＩＬ２を除去し、絶縁膜ＩＬ１は層状に残存させているため、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１の長さＴ１２（図１０参照）は、サイドウォールスペーサＳＷ１の上記厚みＴ４（図９参照）とほぼ同じになる（すなわちＴ１２＝Ｔ４）。
また、サイドウォールスペーサＳＷ２における側端部側（ゲート電極ＧＥに隣接する側とは反対側）は、半導体層ＥＰ上に若干乗り上げていることが好ましい。すなわち、サイドウォールスペーサＳＷ２の側端部（ゲート電極ＧＥに隣接する側とは反対側の側面下部）が半導体層ＥＰ上に存在していることが好ましい。つまり、サイドウォールスペーサＳＷ２は、一部が半導体層ＥＰ上に位置していることが好ましい。これにより、後でコンタクトホールＣＴを形成する際にコンタクトホールＣＴの目外れ（コンタクトホールＣＴの形成位置の設計からのずれ）が生じたとしても、コンタクトホールＣＴから半導体基板ＳＢ（特にｎ−型半導体領域ＥＸ）が露出するのを、より的確に防止できるようになる。
次に、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＢ（ｐ型ウエルＰＷ）のゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物（ドーパント）をイオン注入することにより、図１７に示されるように、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤを形成する（図１３のステップＳ１３）。
このステップＳ１３のイオン注入時には、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＢ（ｐ型ウエルＰＷ）に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２がマスク（イオン注入阻止マスク）として機能してイオン注入される。このため、ｐ型ウエルＰＷにおけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の直下の領域（ゲート電極ＧＥとサイドウォールスペーサＳＷ２との間に介在する部分の絶縁膜ＩＬ１の直下の領域も含む）には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２とその間の絶縁膜ＩＬ１とで遮蔽されることで、不純物イオンの注入が防止される。このため、ｎ＋型半導体領域ＳＤは、半導体基板ＳＢ（ｐ型ウエルＰＷ）において、サイドウォールスペーサＳＷ２の側壁（側面）に対して自己整合的に形成される。
また、ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）の後、導入された不純物の活性化および注入ダメージの除去などのため熱処理（アニール処理）を行うこともできる。また、導入された不純物は、この熱処理により、拡散される場合もある。
また、ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）をステップＳ１０（半導体層ＥＰ形成工程）よりも後に行った場合は、そのステップＳ１３のイオン注入で半導体層ＥＰにもｎ型の不純物（ドーパント）が注入される。すなわち、半導体層ＥＰを構成する半導体層ＥＰ１，ＥＰ２，ＥＰ３にもｎ型の不純物（ドーパント）が注入される。これにより、半導体層ＥＰは、低抵抗のｎ型の半導体層となり、従って、半導体層ＥＰ１，ＥＰ２，ＥＰ３は、それぞれ、低抵抗のｎ型の半導体層となる。これにより、半導体層ＥＰは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用の半導体領域として機能することができる。
また、ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）をステップＳ１０（半導体層ＥＰ形成工程）よりも後に行った場合は、半導体層ＥＰの厚みに応じてステップＳ１３のイオン注入の注入エネルギーを調整し、半導体層ＥＰの下方（直下）の半導体基板ＳＢ（ｐ型ウエルＰＷ）にもｎ型の不純物（ドーパント）が注入されるようにすることが好ましい。これにより、半導体層ＥＰの下方（直下）の半導体基板ＳＢ（ｐ型ウエルＰＷ）に、ｎ＋型半導体領域ＳＤをより的確に形成することができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＭＳを形成する（図３のステップＳ１４）。金属シリサイド層ＭＳは、半導体層ＥＰの表面（上層部）に形成される。金属シリサイド層ＭＳは、次（図１８および図１９の工程）のようにして形成することができる。
まず、半導体層ＥＰの表面（従って半導体層ＥＰ３の表面）を露出させた状態で、図１８に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２および半導体層ＥＰを覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは半導体層ＥＰ上にも形成されるため、金属膜ＭＥは、半導体層ＥＰの表面（すなわち半導体層ＥＰ３の表面）に接した状態になる。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。それから、熱処理（シリサイド化用の熱処理）によって、金属膜ＭＥと半導体層ＥＰとを反応させる。これにより、図１９に示されるように、半導体層ＥＰの表面（上層部）に、金属膜ＭＥと半導体層ＥＰとの反応層（金属と半導体の反応層）である金属シリサイド層ＭＳが形成される。その後、未反応の（余剰の）金属膜ＭＥは除去し、図１９は、この段階が示されている。金属シリサイド層ＭＳを形成したことで、半導体層ＥＰの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。また、他の形態として、金属膜ＭＥの形成後に、１回目の熱処理を行って金属膜ＭＥと半導体層ＥＰとを反応させてから、未反応の（余剰の）金属膜ＭＥを一旦除去し、その後、２回目の熱処理を行って、金属シリサイド層ＭＳを形成することもできる。
本実施の形態では、ステップＳ１０で形成した半導体層ＥＰは、半導体層ＥＰ１と、半導体層ＥＰ１上の半導体層ＥＰ２と、半導体層ＥＰ２上の半導体層ＥＰ３との積層構造を有している。この半導体層ＥＰ１と半導体層ＥＰ２と半導体層ＥＰ３との積層構造は、金属膜ＭＥを形成した段階でも維持されている。このため、半導体層ＥＰをエピタキシャル成長した段階で、半導体層ＥＰの最上層は半導体層ＥＰ３であり、かつ、金属膜ＭＥを形成した段階で、半導体層ＥＰの最上層は半導体層ＥＰ３である。従って、金属膜ＭＥを形成した後に熱処理を行うと、半導体層ＥＰ３が金属膜ＭＥと反応する。しかしながら、半導体層ＥＰ２は、金属膜ＭＥと反応しにくい。これは、半導体層ＥＰ２は、金属との反応が生じにくいように（すなわちシリサイド化が生じにくいように）、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入しているためである。
このため、本実施の形態では、金属膜ＭＥを形成した後に熱処理を行うと、半導体層ＥＰのうち、半導体層ＥＰ３が金属膜ＭＥと選択的に反応する。これにより、半導体層ＥＰの表面（上層部）に、金属シリサイド層ＭＳが形成されるが、この金属シリサイド層ＭＳは、金属膜ＭＥと半導体層ＥＰ３との反応層（金属と半導体の反応層）であり、半導体層ＥＰ２は、金属膜ＭＥ（を構成する金属）とはほとんど反応せずに、すなわち、金属シリサイド層ＭＳの生成にはほとんど寄与せずに、ほぼそのまま残存する。
すなわち、シリコン層上に金属膜が形成されている状態で熱処理を行うと、シリコン層と金属膜とが反応して金属シリサイド層が形成されるが、そのシリコン膜にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入しておくと、熱処理を行っても金属膜との反応が抑制または防止され、金属シリサイド層は形成され難くなる。このことを利用して、本実施の形態では、半導体層ＥＰの最上層を構成する半導体層ＥＰ３にはＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入せずに、半導体層ＥＰ３の下の半導体層ＥＰ２に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入している。これにより、半導体層ＥＰのうち、最上層の半導体層ＥＰ３は金属膜ＭＥと反応して金属シリサイド層ＭＳを生成するが、半導体層ＥＰ２は金属膜ＭＥ（を構成する金属）とほとんど反応しないようにすることができる。
また、上述のように、金属膜ＭＥの形成後に１回目の熱処理を行ってから、未反応の（余剰の）金属膜ＭＥを一旦除去し、その後、２回目の熱処理を行う場合もある。この場合、金属膜ＭＥの形成後に１回目の熱処理を行うと、金属膜ＭＥと半導体層ＥＰ３とが反応するが、半導体層ＥＰ２は金属膜ＭＥ（を構成する金属）とはほとんど反応せず、その後、未反応の（余剰の）金属膜ＭＥを一旦除去してから２回目の熱処理を行っても、半導体層ＥＰ２は金属とはほとんど反応しない。このため、未反応の（余剰の）金属膜ＭＥを一旦除去してから２回目の熱処理を行う場合も、２回目の熱処理を行わない場合も、どちらの場合も、半導体層ＥＰ３が金属シリサイド層ＭＳの生成（形成）に寄与し、半導体層ＥＰ２は、金属シリサイド層ＭＳの生成にはほとんど寄与しない。
従って、ステップＳ１４で金属シリサイド層ＭＳを形成する前の段階では、半導体層ＥＰは、半導体層ＥＰ１と、半導体層ＥＰ１上の半導体層ＥＰ２と、半導体層ＥＰ２上の半導体層ＥＰ３との積層構造を有している。それに対して、ステップＳ１４で金属シリサイド層ＭＳを形成すると、半導体層ＥＰ３は金属シリサイド層ＭＳに変わるため、半導体層ＥＰは、半導体層ＥＰ１と、半導体層ＥＰ１上の半導体層ＥＰ２との積層構造を有したものとなり、半導体層ＥＰの表面（上面）、すなわち、半導体層ＥＰ２の表面（上面）に、金属シリサイド層ＭＳが形成された状態となる。
従って、ステップＳ１４（金属シリサイド層ＭＳの形成工程）の前後で、半導体層ＥＰの積層構造が異なり、ステップＳ１４の前は、半導体層ＥＰは、半導体層ＥＰ１と半導体層ＥＰ２と半導体層ＥＰ３との３層の積層構造であるが、ステップＳ１４の後は、半導体層ＥＰは、半導体層ＥＰ１と半導体層ＥＰ２との２層の積層構造である。このため、ステップＳ１４の前は、半導体層ＥＰの最上層は半導体層ＥＰ３であり、半導体層ＥＰの表面は半導体層ＥＰ３の表面であるが、ステップＳ１４の後は、半導体層ＥＰの最上層は半導体層ＥＰ２であり、半導体層ＥＰの表面は半導体層ＥＰ２の表面である。
金属膜ＭＥをニッケル（Ｎｉ）膜としかつ半導体層ＥＰ３がシリコン（Ｓｉ）層の場合の金属シリサイド層ＭＳの形成条件の一例をあげる。すなわち、半導体基板ＳＢの主面全面上に金属膜ＭＥとしてニッケル膜を形成した後、２５０〜４００℃程度の温度で１回目の熱処理を行ってニッケル膜と半導体層ＥＰ３とを反応させてから、未反応の（余剰の）ニッケル膜を除去する。それから、４００〜６００℃程度の熱処理を行うことで、金属シリサイド層ＭＳとしてニッケルシリサイド層を形成することができる。
金属シリサイド層ＭＳは、金属（金属膜ＭＥを構成していた金属）と半導体層ＥＰ３との反応層であり、従って、金属（金属膜ＭＥを構成していた金属）と半導体層ＥＰ３を構成する元素との化合物層（金属化合物層）である。
半導体層ＥＰ３がシリコン（Ｓｉ）層の場合は、金属シリサイド層ＭＳは、金属膜ＭＥを構成する金属元素のシリサイド（つまり金属シリサイド）により構成される。すなわち、半導体層ＥＰ３がシリコン層の場合は、金属シリサイド層ＭＳは、金属膜ＭＥを構成する金属元素と半導体層ＥＰ３を構成するＳｉ（シリコン）とが反応して形成された金属化合物層である。半導体層ＥＰ３がシリコン層であることを前提にすると、金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＭＳはコバルトシリサイド層となり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＭＳはニッケルシリサイド層となり、金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＭＳはニッケル白金シリサイド層となる。
また、ステップＳ１４において、半導体層ＥＰの表面に金属シリサイド層ＭＳを形成するだけでなく、ゲート電極ＧＥの上面にも金属シリサイド層ＭＳを形成することができる。これは、ゲート電極ＧＥの少なくとも上部を多結晶シリコン膜のようなシリコン膜で形成しておき、このシリコン膜が露出した状態で上記金属膜ＭＥを形成することで、ゲート電極を構成するシリコン膜が金属膜ＭＥと接するようにする。それから、熱処理（シリサイド化用の熱処理）を行うと、ゲート電極ＧＥを構成するシリコン膜と上記金属膜ＭＥとが反応して、ゲート電極ＧＥの表面（上層部）に、金属膜ＭＥとゲート電極ＧＥを構成するシリコン膜との反応層（金属と半導体の反応層）である金属シリサイド層ＭＳが形成される。その後、未反応の（余剰の）金属膜ＭＥは除去し、図１９は、この段階が示されている。すなわち、金属膜ＭＥが半導体層ＥＰ３と反応することで、半導体層ＥＰの表面に金属シリサイド層ＭＳが形成され、金属膜ＭＥがゲート電極ＧＥを構成するシリコン膜と反応することで、ゲート電極ＧＥの表面に金属シリサイド層ＭＳが形成される。半導体層ＥＰの表面の金属シリサイド層ＭＳと、ゲート電極ＧＥの表面の金属シリサイド層ＭＳとは、同じ工程で形成される。
なお、ステップＳ１４において、ゲート電極ＧＥの表面には、金属シリサイド層ＭＳを形成しない場合もあり得る。例えば、上記第１の手法を採用して、ゲート電極ＧＥ上に上記キャップ絶縁膜ＣＰを形成した場合には、このキャップ絶縁膜ＣＰを残した状態で金属膜ＭＥを形成すれば、ゲート電極ＧＥは金属膜ＭＥとは接しないため、ステップＳ１４で、ゲート電極ＧＥの表面には、金属シリサイド層ＭＳは形成されない。一方、このキャップ絶縁膜ＣＰを除去した状態（すなわちゲート電極ＧＥの上面が露出した状態）で金属膜ＭＥを形成すれば、ゲート電極ＧＥは金属膜ＭＥと接するため、ステップＳ１４で、ゲート電極ＧＥの表面に金属シリサイド層ＭＳを形成することができる。また、上記第３の手法を採用してゲート電極ＧＥをメタルゲート電極とし、ゲート電極ＧＥの上面を金属または金属化合物により構成した場合には、ステップＳ１４で、ゲート電極ＧＥの表面には金属シリサイド層ＭＳは形成されない。また、上記第２の手法を採用した場合には、ステップＳ１４でゲート電極ＧＥの表面に金属シリサイド層ＭＳを形成することができる。但し、ゲート電極ＧＥの表面に金属シリサイド層ＭＳを形成するか、形成しないかにかかわらず、本実施の形態では、半導体層ＥＰの表面には金属シリサイド層ＭＳを形成する。
このようにして、半導体基板ＳＢにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。ゲート電極ＧＥがｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥの下の絶縁膜ＧＩがｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能し、さらにその下の基板領域にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。また、ｎ−型半導体領域ＥＸとそれに接するｎ＋型半導体領域ＳＤとそれに接する半導体層ＥＰとが、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ構造を有するソースまたはドレイン用の半導体領域として機能する。ｎチャネル型ＭＩＳＦＥＴＱｎに供給するソース電圧やドレイン電圧は、後述の配線Ｍ１から後述のプラグＰＧを介して、半導体層ＥＰ上に形成された金属シリサイド層ＭＳに供給される。
次に、図２０に示されるように、半導体基板の主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＥＰおよび金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ５を形成する（図３のステップＳ１５）。
絶縁膜ＩＬ５は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜とすることができる。絶縁膜ＩＬ５を、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜にする場合は、窒化シリコン膜が下層側で、酸化シリコン膜は窒化シリコン膜上に形成される。なお、絶縁膜ＩＬ５を構成する酸化シリコン膜は、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を含有させることもできる。
絶縁膜ＩＬ５の形成後、必要に応じて、絶縁膜ＩＬ５の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で研磨するなどして絶縁膜ＩＬ５の上面の平坦性を高めることもできる。
次に、図２１に示されるように、絶縁膜ＩＬ５上にフォトリソグラフィ法を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ５をドライエッチングすることにより、絶縁膜ＩＬ５にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜ＩＬ５を貫通するように形成される。
コンタクトホールＣＴは、例えば、半導体層ＥＰの上部（すなわち半導体層ＥＰの表面に形成された金属シリサイド層ＭＳの上部）や、ゲート電極ＧＥの上部などに形成される。半導体層ＥＰの上部に形成されたコンタクトホールＣＴの底部では、半導体層ＥＰ上の金属シリサイド層ＭＳが露出される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（埋め込む）。プラグＰＧは、次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ５上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜ＩＬ５上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ５の上面が露出し、絶縁膜ＩＬ５のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図２１では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
半導体層ＥＰの上部に形成されたプラグＰＧ（すなわち半導体層ＥＰの上部に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧ）は、その底部で半導体層ＥＰの表面上の金属シリサイド層ＭＳに接して電気的に接続される。すなわち、半導体層ＥＰの表面の金属シリサイド層ＭＳ上に、その金属シリサイド層ＭＳに接するように、プラグＰＧが形成される。このため、後述の配線Ｍ１からプラグＰＧを通じて、半導体層ＥＰの表面の金属シリサイド層ＭＳに（従って金属シリサイド層ＭＳの下の半導体層ＥＰやそれと電気的に接続されたｎ＋型半導体領域ＳＤやｎ−型半導体領域ＥＸに）所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。
次に、図２２に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ５上に、配線形成用の絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ６の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板ＳＢの主面上（すなわち配線溝の底部および側壁上を含む絶縁膜ＩＬ６上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２２では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、半導体層ＥＰなどと電気的に接続される。このため、配線Ｍ１からプラグＰＧおよび金属シリサイド層ＭＳ（半導体層ＥＰの表面に形成されかつプラグＰＧに接する金属シリサイド層ＭＳ）を通じて半導体層ＥＰに所定の電圧（ソース電圧またはドレイン電圧）が印加できるようになっている。
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
また、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一の半導体基板ＳＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。
＜検討＞
次に、本発明者の検討について説明する。
近年、ＭＩＳＦＥＴなどの半導体素子の小型化（微細化）が進められている。これに伴い、ＭＩＳＦＥＴにおいては、短チャネル効果などを考慮して、ソース・ドレイン領域の深さ（接合深さ）を浅くすることが求められている。しかしながら、ソース・ドレイン領域の深さ（接合深さ）を単に浅くしただけでは、ソース・ドレイン領域の厚さが薄くなってしまう。ソース・ドレイン領域の厚さが薄くなると、抵抗増大を招く懸念があり、また、ソース・ドレイン領域上にサリサイド技術を用いて形成した金属シリサイド層がソース・ドレイン領域の接合面に近くなってしまうため、リーク電流が増大する懸念もある。このため、半導体基板上にソース・ドレイン用のエピタキシャル半導体層をエピタキシャル成長により形成する。これにより、ソース・ドレイン領域の深さ（接合深さ）を浅くしながら、エピタキシャル半導体層を含めたソース・ドレイン領域全体の厚さを厚くすることができる。この場合、ソース・ドレイン用のエピタキシャル半導体層の表面にサリサイド技術を用いて金属シリサイド層を形成することになる。
しかしながら、半導体基板上にソース・ドレイン用のエピタキシャル半導体層を形成し、このエピタキシャル半導体層の表面にサリサイド技術を用いて金属シリサイド層を形成すると、形成された金属シリサイド層の厚さが不均一になったり、あるいは、金属シリサイドの局所的な異常成長が発生してしまう虞がある。エピタキシャル半導体層の表面に形成された金属シリサイド層の厚さが不均一になったり、あるいは、金属シリサイドの局所的な異常成長が発生してしまうことは、ＭＩＳＦＥＴ毎の抵抗のばらつきを招く虞がある。これは、半導体装置の性能の低下につながってしまう。
また、エピタキシャル半導体層の表面に金属シリサイド層を形成するのに伴い、金属シリサイドがエピタキシャル半導体層中に向かって局所的に異常成長してしまうと、その異常成長部を起点としてリーク電流が発生しやすいため、リーク電流の増大を招く虞がある。これは、半導体装置の性能の低下につながってしまう。
このため、半導体装置の性能を向上させるためには、半導体基板上にソース・ドレイン用のエピタキシャル半導体層を形成し、このエピタキシャル半導体層の表面に金属シリサイド層を形成するとともに、金属シリサイド層の厚さが不均一とならず、また、金属シリサイドの異常成長ができるだけ発生しないようにすることが重要である。
＜本実施の形態の主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢ上にゲート絶縁膜（絶縁膜ＧＩ）を介して形成されたゲート電極ＧＥと、半導体基板ＳＢ上に形成されたソース・ドレイン用の半導体層（エピタキシャル半導体層）ＥＰと、を含むＭＩＳＦＥＴを有している。半導体層（エピタキシャル半導体層）ＥＰは、半導体基板ＳＢ上に形成された半導体層（第１エピタキシャル半導体層）ＥＰ１と、半導体層（第１エピタキシャル半導体層）ＥＰ１上に形成された半導体層（第２エピタキシャル半導体層）ＥＰ２と、を有している。半導体層（第１エピタキシャル半導体層）ＥＰ１は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していないシリコン層からなり、半導体層（第２エピタキシャル半導体層）ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したシリコン層からなる。そして、半導体層（第２エピタキシャル半導体層）ＥＰ２上に金属シリサイド層ＭＳが形成されている。
また、本実施の形態の半導体装置の製造工程は、（ａ）半導体基板ＳＢを準備する工程、（ｂ）半導体基板ＳＢ上にゲート絶縁膜（絶縁膜ＧＩ）を介してゲート電極ＧＥを形成する工程、（ｃ）半導体基板ＳＢ上に、ソース・ドレイン用の半導体層ＥＰをエピタキシャル成長させる工程、（ｄ）半導体層ＥＰの表面に、金属と半導体層ＥＰとの反応層を形成する工程、を有している。金属と半導体層ＥＰとの反応層は、金属シリサイド層ＭＳに対応している。前記（ｃ）工程で形成された半導体層ＥＰは、半導体基板ＳＢ上に形成された半導体層（第１エピタキシャル半導体層）ＥＰ１と、半導体層（第１エピタキシャル半導体層）ＥＰ１上に形成された半導体層（第２エピタキシャル半導体層）ＥＰ２と、半導体層（第２エピタキシャル半導体層）ＥＰ２上に形成された半導体層（第３エピタキシャル半導体層）ＥＰ３と、を有している。半導体層（第１エピタキシャル半導体層）ＥＰ１と半導体層（第３エピタキシャル半導体層）ＥＰ３とは、それぞれ、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していないシリコン層からなり、半導体層（第２エピタキシャル半導体層）ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したシリコン層からなる。
本実施の形態では、半導体基板ＳＢ上にソース・ドレイン用の半導体層ＥＰを形成しているため、半導体基板ＳＢに形成したソース・ドレイン用の半導体領域（ここではｎ＋型半導体領域ＳＤ）の深さ（接合深さ）を浅くしても、ソース・ドレイン領域全体の厚さを確保することができる。このため、短チャネル効果を防止することができる。また、ソース・ドレイン領域のシート抵抗を低減することができる。従って、半導体装置の性能を向上させることができる。また、半導体素子の微細化（従って半導体装置の小型化）を図ることができる。
そして、本実施の形態では、半導体基板ＳＢ上にエピタキシャル成長で形成したソース・ドレイン用の半導体層ＥＰについて、工夫している。
本実施の形態とは異なり、半導体層ＥＰを半導体層ＥＰ１，ＥＰ２，ＥＰ３の積層構造とせずに、半導体層ＥＰ全体を、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していないエピタキシャルシリコン層で形成した場合を仮定する。この場合、そのエピタキシャルシリコン層の表面に、金属シリサイド層ＭＳに相当する金属シリサイド層を形成することになる。この場合、次のような課題が生じる虞がある。すなわち、エピタキシャルシリコン層の表面に形成された金属シリサイド層の厚さが不均一になったり、あるいは、金属シリサイドの局所的な異常成長が発生してしまう虞がある。これは、抵抗のばらつきや、あるいは、リーク電流の増大につながるため、半導体装置の性能を低下させてしまう。
そこで、本実施の形態では、半導体基板ＳＢ上にソース・ドレイン用の半導体層ＥＰをエピタキシャル成長させるが、その半導体層ＥＰは、半導体層ＥＰ１と半導体層ＥＰ１上の半導体層ＥＰ２と半導体層ＥＰ２上の半導体層ＥＰ３とを有している。半導体層ＥＰ１と半導体層ＥＰ３とは、それぞれ、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していないシリコン層からなり、半導体層ＥＰ２は、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したシリコン層からなる。そして、半導体層ＥＰの表面に、金属と半導体層ＥＰとの反応層である金属シリサイド層ＭＳを形成する。
シリコン層は、金属と反応しやすく、金属との反応層である金属シリサイド層を生成しやすい。しかしながら、シリコン層にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入しておくと、金属と反応しにくくなり、金属との反応層を生成しにくくなる。
このため、本実施の形態では、半導体層ＥＰのうち、半導体層ＥＰ３には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入せずに、半導体層ＥＰ３の下の半導体層ＥＰ２には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入している。これにより、半導体層ＥＰの表面に、金属と半導体層ＥＰとの反応層（ここでは金属シリサイド層ＭＳ）を形成したときに、半導体層ＥＰ３は金属と反応して反応層（ここでは金属シリサイド層ＭＳ）を生成するが、半導体層ＥＰ２は金属とは反応しにくく、金属と半導体層ＥＰとの反応層（ここでは金属シリサイド層ＭＳ）の生成に半導体層ＥＰ２が寄与しないようにすることができる。すなわち、半導体層ＥＰにおいて、半導体層ＥＰ３が金属との反応層（ここでは金属シリサイド層ＭＳ）を生成するとともに、半導体層ＥＰ２は、反応停止層（金属との反応を停止させる層）あるいは反応防止層（金属との反応を防止する層）として機能することができる。このため、本実施の形態では、半導体層ＥＰ２に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したことで、半導体層ＥＰのうち、半導体層ＥＰ３を選択的に金属と反応させて半導体層ＥＰ３と金属との反応層（ここでは金属シリサイド層ＭＳ）を形成することができる。
半導体層ＥＰのうち、半導体層ＥＰ３を選択的に金属と反応させて反応層（ここでは金属シリサイド層ＭＳ）を形成することができるため、半導体層ＥＰの表面において、半導体層ＥＰと金属との反応の進行度が不均一になったり、あるいは、半導体層ＥＰと金属との反応が局所的に異常に進行する箇所が発生したりするのを、防止することができる。すなわち、半導体層ＥＰ２が無い場合は、半導体層ＥＰと金属との反応の進行度が不均一になったり、あるいは、半導体層ＥＰと金属との反応が局所的に異常に進行する箇所が発生したりする懸念があるが、半導体層ＥＰ２が反応停止層として機能することで、半導体層ＥＰと金属との反応の進行が半導体層ＥＰ２で停止するため、そのような懸念を防止することができる。このため、半導体層ＥＰの表面に形成される反応層（金属シリサイド層ＭＳ）の厚さを均一にすることができる。また、半導体層ＥＰの表面に形成される反応層（金属シリサイド層ＭＳ）が、局所的に異常成長してしまうのを防止することができる。従って、抵抗のばらつきを抑制することができる。また、リーク電流を抑制することができる。これにより、半導体装置の性能を向上させることができる。
また、半導体層ＥＰの表面に形成された反応層（金属シリサイド層ＭＳ）の厚みは、半導体層ＥＰを形成する際の半導体層ＥＰ３の形成厚みにより、制御することができる。このため、半導体層ＥＰの表面に形成された反応層（金属シリサイド層ＭＳ）の厚みを均一にするとともに、その厚みを所望の厚みに的確に制御することができる。
このように、本実施の形態では、半導体層ＥＰのうちの半導体層ＥＰ３には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれも導入せず、一方、半導体層ＥＰ２には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したことで、半導体層ＥＰの表面に形成される反応層（金属シリサイド層ＭＳ）の厚さを均一にし、またその反応層の異常成長を防止している。
更に、本実施の形態では、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２の下に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１を設けている。これにより、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１をソース・ドレイン用の半導体領域として用いることができる。
本実施の形態とは異なり、半導体層ＥＰ１を設けずに、半導体層ＥＰ１と半導体層ＥＰ２とを合わせた領域全体を、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したエピタキシャルシリコン層により構成することも考えられる。しかしながら、この場合、金属シリサイド層ＭＳを形成すると、金属シリサイド層ＭＳの下に存在するソース・ドレイン用のエピタキシャル層全体が、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したエピタキシャルシリコン層で構成されることになる。しかしながら、この場合、導入されたＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）は、金属との反応を防止するために導入されたものであり、ソース・ドレイン領域としての機能を考量して導入したものではない。このため、ソース・ドレイン用のエピタキシャル層において、金属との反応を防止するためにＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）が導入されると、それが、ソース・ドレイン領域としての機能に影響を与える虞がある。
そこで、本実施の形態では、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２の下に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１を設けている。半導体層ＥＰ２には、金属との反応を防止するために導入する元素として相応しいＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入することで、半導体層ＥＰの表面に金属との反応層（金属シリサイド層ＭＳ）を形成する際に半導体層ＥＰ２を反応停止層として的確に機能させることができる。そして、半導体層ＥＰ２の下の半導体層ＥＰ１には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のいずれも導入しないことで、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１をソース・ドレイン用の半導体領域として用いることができる。このため、金属との反応を防止するために導入した元素（Ｇｅ，Ｃ，Ｎ）が、ソース・ドレイン領域としての機能に影響を与えるのを抑制または防止することができる。従って、半導体装置の性能を向上させることができる。
従って、半導体層ＥＰが、半導体層ＥＰ１とその上の半導体層ＥＰ２とその上の半導体層ＥＰ３とを有し、半導体層ＥＰ２にはＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入し、半導体層ＥＰ１と半導体層ＥＰ３とには、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入しないようにすることが、半導体装置の性能を向上させる上で、極めて重要である。このようにすることで、半導体層ＥＰの表面に形成される反応層（金属シリサイド層ＭＳ）の厚さを均一にし、またその反応層の異常成長を防止できるとともに、反応層（金属シリサイド層ＭＳ）の下のエピタキシャル層（ＥＰ）が、ソース・ドレイン領域としての機能を的確に発揮できるようにすることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、製造された半導体装置は、半導体基板ＳＢ上に形成されたソース・ドレイン用のエピタキシャル半導体層（半導体層ＥＰ）を有している。そのエピタキシャル半導体層（半導体層ＥＰ）は、半導体基板ＳＢ上に形成されかつＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１と、半導体層ＥＰ１上に形成されかつＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２とを有している。そして、半導体層ＥＰ２上に金属シリサイド層ＭＳが形成されている。
金属シリサイド層ＭＳの下に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２があることで、金属シリサイド層ＭＳを形成した際に、半導体層ＥＰ２が反応停止層として機能し、金属シリサイド層ＭＳの厚さを均一にし、また、金属シリサイド層ＭＳが局所的に異常成長してしまうのを防止できたと言える。このため、半導体装置の性能を向上させることができる。また、半導体層ＥＰ１には、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）が導入されていないことで、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１をソース・ドレイン用の半導体領域として用いることができる。このため、金属との反応を防止するために導入した元素（Ｇｅ，Ｃ，Ｎ）が、ソース・ドレイン領域としての機能に影響を与えるのを抑制または防止することができる。従って、半導体装置の性能を向上させることができる。
本実施の形態の半導体装置は、半導体基板ＳＢ上に形成されたソース・ドレイン用のエピタキシャル半導体層（半導体層ＥＰ）が、Ｇｅ，Ｃ，Ｎを導入していない半導体層ＥＰ１と、その上の、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入した半導体層ＥＰ２とを有し、半導体層ＥＰ２上に金属シリサイド層ＭＳが形成されている。これにより、金属シリサイド層ＭＳ形成に起因した不具合（金属シリサイド層ＭＳの厚さの不均一さや金属シリサイド層ＭＳの異常成長など）を防止して、半導体装置の性能を向上させることができる。
但し、半導体層ＥＰをエピタキシャル成長させる際に、半導体層ＥＰを、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ１と、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２と、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）を導入していない半導体層ＥＰ３との積層構造とすることが、特に重要である。このため、これを満たしていれば、たとえ製造された半導体装置において、金属シリサイド層ＭＳの下に半導体層ＥＰ２が残存していない場合（すなわち半導体層ＥＰ１だけでなく半導体層ＥＰ２も金属膜ＭＥと反応して金属シリサイド層ＭＳになった場合）であっても、金属シリサイド層ＭＳ形成時に、半導体層ＥＰ２は、半導体層ＥＰと金属との反応を抑制する層として機能することができる。このため、半導体層ＥＰをエピタキシャル成長させる際に半導体層ＥＰ２を形成した場合は、半導体層ＥＰ２を形成しなかった場合に比べて、金属シリサイド層ＭＳ形成に起因した不具合（金属シリサイド層ＭＳの厚さの不均一さや金属シリサイド層ＭＳの異常成長など）を防止して、半導体装置の性能を向上させることができる。
このため、製造された半導体装置において、金属シリサイド層ＭＳの下に、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２が残存していることが、より好ましく、これにより、金属シリサイド層ＭＳを形成した際に、半導体層ＥＰ２が反応停止層としてより的確に機能したことが確認できる。しかしながら、半導体層ＥＰをエピタキシャル成長させる際に、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入した半導体層ＥＰ２も形成した場合は、製造された半導体装置において、金属シリサイド層ＭＳの下に半導体層ＥＰ２が残存している方がより好ましいが、半導体層ＥＰ２が残存していない場合であっても、半導体層ＥＰ２を形成していたことによる効果を得られる。すなわち、金属シリサイド層ＭＳ形成に起因した不具合（金属シリサイド層ＭＳの厚さの不均一さや金属シリサイド層ＭＳの異常成長など）を防止して、半導体装置の性能を向上させることができる。
また、上記ステップＳ１０ｂでＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入した半導体層ＥＰ２をエピタキシャル成長させる。このときの導入する割合の好適な範囲は、次の通りである。
まず、上記ステップＳ１０ｂで半導体層ＥＰ２をエピタキシャル成長させる際に、半導体層ＥＰ２中にＧｅ（ゲルマニウム）を導入する場合について説明する。この場合、半導体層ＥＰ２は、シリコンゲルマニウム層（ＳｉＧｅ層）となる。この場合、ステップＳ１０ｂで形成された半導体層ＥＰ２（シリコンゲルマニウム層）におけるＧｅ（ゲルマニウム）の割合（比率、組成比）は、０．０２原子％以上であることが好ましい。これにより、金属シリサイド層ＭＳを形成する際に、半導体層ＥＰ２を反応停止層として、より的確に機能させることができるようになる。また、ステップＳ１０ｂで形成された半導体層ＥＰ２（シリコンゲルマニウム層）におけるＧｅ（ゲルマニウム）の割合（比率、組成比）は、３５原子％以下であれば、より好ましい。これにより、Ｇｅ（ゲルマニウム）を過剰に導入したことによる歪の発生に伴う不具合を防止することができる。従って、ステップＳ１０ｂで形成された半導体層ＥＰ２（シリコンゲルマニウム層）におけるＧｅ（ゲルマニウム）の割合（比率）は、０．０２原子％以上で３５原子％以下が最も好適である。
次に、上記ステップＳ１０ｂで半導体層ＥＰ２をエピタキシャル成長させる際に、半導体層ＥＰ２中にＣ（炭素）を導入する場合について説明する。この場合、半導体層ＥＰ２は、シリコンカーバイド層（ＳｉＣ層）となる。この場合、ステップＳ１０ｂで形成された半導体層ＥＰ２（シリコンカーバイド層）におけるＣ（炭素）の割合（比率、組成比）は、０．０２原子％以上であることが好ましい。これにより、金属シリサイド層ＭＳを形成する際に、半導体層ＥＰ２を反応停止層として、より的確に機能させることができるようになる。また、ステップＳ１０ｂで形成された半導体層ＥＰ２（シリコンカーバイド層）におけるＣ（炭素）の割合（比率、組成比）は、１０原子％以下であれば、より好ましい。これにより、Ｃ（炭素）を過剰に導入したことによる歪の発生に伴う不具合を防止することができる。従って、ステップＳ１０ｂで形成された半導体層ＥＰ２（シリコンカーバイド層）におけるＣ（炭素）の割合（比率）は、０．０２原子％以上で１０原子％以下が最も好適である。
次に、上記ステップＳ１０ｂで半導体層ＥＰ２をエピタキシャル成長させる際に、半導体層ＥＰ２中にＮ（窒素）を導入する場合について説明する。この場合、半導体層ＥＰ２は、窒素をドープ（添加）したシリコン層となるが、半導体層ＥＰ２は、絶縁体とはならずに、半導体性を維持している。この場合、ステップＳ１０ｂで形成された半導体層ＥＰ２（窒素をドープしたシリコン層）におけるＮ（窒素）の割合（比率、組成比）は、０．０２原子％以上であることが好ましい。これにより、金属シリサイド層ＭＳを形成する際に、半導体層ＥＰ２を反応停止層として、より的確に機能させることができるようになる。また、ステップＳ１０ｂで形成された半導体層ＥＰ２（窒素をドープしたシリコン層）におけるＮ（窒素）の割合（比率、組成比）は、１０原子％以下であれば、より好ましい。これにより、Ｎ（窒素）を過剰に導入したことによる半導体層ＥＰ２の導電性の劣化を防止することができる。従って、ステップＳ１０ｂで形成された半導体層ＥＰ２（窒素をドープしたシリコン層）におけるＮ（窒素）の割合（比率）は、０．０２原子％以上で１０原子％以下が最も好適である。
また、ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃで半導体層ＥＰ１，ＥＰ２，ＥＰ３をエピタキシャル成長させる。このときの各形成厚みの好適な範囲は、次の通りである。
ステップＳ１０ｂで半導体層ＥＰ２をエピタキシャル成長させるが、その際に形成する半導体層ＥＰ２の厚みは、３ｎｍ以上が好ましい。これにより、半導体層ＥＰ２を的確に形成することができるため、半導体層ＥＰ２から下地の半導体層ＥＰ１が露出するのを的確に防止することができる。このため、半導体層ＥＰ１と半導体層ＥＰ３との間に半導体層ＥＰ２が介在しない領域が発生するのを的確に防止することができる。従って、金属シリサイド層ＭＳを形成する際に、半導体層ＥＰ２を反応停止層として機能させることで、半導体層ＥＰ１が金属と反応してしまうのを、より的確に防止することができる。このため、金属シリサイド層ＭＳ形成に起因した不具合（金属シリサイド層ＭＳの厚さの不均一さや金属シリサイド層ＭＳの異常成長など）をより的確に防止して、半導体装置の性能をより的確に向上させることができる。
また、ステップＳ１０ｂで半導体層ＥＰ２をエピタキシャル成長させるが、その際に形成する半導体層ＥＰ２の厚みは、１０ｎｍ以下とすれば、更に好ましい。これにより、ソース・ドレイン用の半導体層ＥＰにおいて、半導体層ＥＰ２の厚みを抑えることができるため、金属との反応を防止するために導入した元素（Ｇｅ，Ｃ，Ｎ）が、ソース・ドレイン領域としての機能に影響を与えるのをより的確に抑制または防止することができる。従って、半導体装置の性能をより的確に向上させることができる。
従って、ステップＳ１０ｂで形成する半導体層ＥＰ２の厚みは、３ｎｍ以上で１０ｎｍ以下が最も好適である。
また、ステップＳ１０ｃで半導体層ＥＰ３をエピタキシャル成長させるが、その際に形成する半導体層ＥＰ３の厚みは、後で形成すべき金属シリサイド層ＭＳの厚みに相応しい厚みとする。形成すべき金属シリサイド層ＭＳの厚みにもよるが、ステップＳ１０ｃで形成する半導体層ＥＰ３の厚みは、例えば１０〜３０ｎｍ程度とすることができる。
また、ステップＳ１０ａで半導体層ＥＰ１をエピタキシャル成長させるが、その際に形成する半導体層ＥＰ１の厚みは、ソース・ドレイン領域の厚みがどの程度必要であるか、あるいは、ソース・ドレイン用のエピタキシャル層を半導体基板ＳＢ上にどの程度せり上げる必要があるか、などを考慮して設定することができる。素子設計により種々変更され得るが、ステップＳ１０ａで形成する半導体層ＥＰ１の厚みは、例えば３０〜５０ｎｍ程度とすることができる。
また、ソース・ドレイン用の半導体層ＥＰにおいて、金属との反応を防止するために導入した元素（Ｇｅ，Ｃ，Ｎ）がソース・ドレイン領域としての機能に影響を与えるのをできるだけ防止するという観点からは、製造された半導体装置において、ソース・ドレイン用の半導体層ＥＰは、半導体層ＥＰ１を主体としていることが好ましい。この観点で、ステップＳ１０ａで形成する半導体層ＥＰ１の厚みは、ステップＳ１０ｂで形成する半導体層ＥＰ２の厚みよりも厚いことが、より好ましい。
また、金属シリサイド層ＭＳを形成する際に半導体層ＥＰ２を反応停止層として機能させるために、半導体層ＥＰ２にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入している。半導体層ＥＰ２に導入するのは、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうち、Ｇｅ（ゲルマニウム）またはＣ（炭素）が特に好ましい。すなわち、半導体層ＥＰ２にＧｅ（ゲルマニウム）を導入するか、あるいは、半導体層ＥＰ２にＣ（炭素）を導入することが、特に好ましい。これにより、金属シリサイド層ＭＳを形成する際に、半導体層ＥＰ２を反応停止層としてより的確に機能させることができ、本実施の形態で得られる効果を高めることができる。
また、本実施の形態では、半導体層ＥＰ２にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入しているが、これは、半導体層ＥＰ２をエピタキシャル成長した後にイオン注入で導入するのではなく、半導体層ＥＰ２のエピタキシャル成長の際に導入することが好ましい。そうすることにより、金属シリサイド層ＭＳを形成する際の熱処理を行うまで、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種が導入された半導体層ＥＰ２と、Ｇｅ，Ｃ，Ｎが導入されていない半導体層ＥＰ３との間の境界を維持しやすくなるため、金属シリサイド層ＭＳの厚みを均一にし、金属シリサイド層ＭＳが局所的に（スパイク状に）異常成長するのを防止する効果を、的確に得ることができる。
すなわち、本実施の形態では、ステップＳ１０ｂで半導体層ＥＰ２を形成する段階で、半導体層ＥＰ２にＧｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入しているため、その導入した元素（Ｇｅ，Ｃ，Ｎ）は、半導体層ＥＰ２を形成した段階で活性化されている。このため、追加のアニール処理（半導体層ＥＰ２に導入した元素の活性化のための熱処理）は必要ない。また、半導体層ＥＰ２のエピタキシャル成長時に半導体層ＥＰ２に導入された元素（Ｇｅ，Ｃ，Ｎ）は、半導体層ＥＰ２を形成した段階で活性化されており、その後の熱処理でもほとんど移動しないため、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種が導入された半導体層ＥＰ２と、Ｇｅ，Ｃ，Ｎが導入されていない半導体層ＥＰ３との間の境界が維持されやすくなる。このため、金属シリサイド層ＭＳを形成すると、金属シリサイド層ＭＳの厚みが均一になり、また、金属シリサイド層ＭＳが局所的に（スパイク状に）異常成長するのを的確に防止することができる。従って、金属シリサイド層ＭＳの局所的な異常成長に起因したリークパスが形成されるのを防止することができる。また、半導体層ＥＰ２の位置や厚さは、ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃでの半導体層ＥＰ１，ＥＰ２，ＥＰ３の各形成厚みにより、所望の位置や厚さに制御することができる。このため、金属シリサイド層ＭＳとソース・ドレイン領域の接合面（ここではｎ＋型半導体領域ＳＤの下面）との間の距離を、所望の距離に的確に制御することができる。
本実施の形態とは異なり、半導体層ＥＰをエピタキシャル成長で形成せずに、半導体基板のソース・ドレイン領域中に、イオン注入とアニール処理とで、半導体層ＥＰ２と同等の反応停止層を形成することは難しい。これは、イオン注入の場合は、そのイオン注入時に、注入した元素の深さ方向に濃度分布が発生し、その後の活性化のためのアニール処理を行うと、その濃度分布が更に拡がってしまうためである。
本実施の形態では、Ｇｅ，Ｃ，Ｎを導入しない半導体層ＥＰ１，ＥＰ３で、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入した半導体層ＥＰ２を挟んだ積層構造の半導体層ＥＰを、エピタキシャル成長により形成する。これにより、金属シリサイド層ＭＳを、チャネル領域から十分に離すことができ、また、金属シリサイド層ＭＳとソース・ドレイン領域の接合面（ここではｎ＋型半導体領域ＳＤの下面）との間の距離を十分に確保することができる。また、金属シリサイド層ＭＳの厚みを均一にでき、また、金属シリサイド層ＭＳが局所的に（スパイク状に）異常成長するのを防止することができる。これにより、リーク電流を抑制することができる。従って、半導体装置の性能を向上させることができる。また、リーク電流に起因して製造歩留まりが低下するのを防止することができるため、半導体装置の製造歩留まりを向上することができ、また、半導体装置の製造コストを低減することができる。
また、製造された半導体装置においては、半導体層ＥＰは、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用の半導体領域として機能するため、導電型の不純物を導入して低抵抗率化しておく必要がある。ｎチャネル型ＭＩＳＦＥＴを形成する場合は、半導体層ＥＰを、ｎ型不純物を導入したｎ型の半導体層とする。半導体層ＥＰのｎ型不純物の濃度は、ｎ−型半導体領域ＥＸのｎ型不純物の濃度よりも高い。半導体層ＥＰにｎ型不純物を導入する手法としては、エピタキシャル成長後にイオン注入でｎ型不純物を導入する手法と、エピタキシャル成長の際にｎ型不純物を導入する手法とがあり得る。
本実施の形態では、ステップＳ１０で半導体層ＥＰをエピタキシャル成長により形成する際に、半導体層ＥＰにｎ型不純物を導入しない場合について説明した。すなわち、ステップＳ１０ａ，１０ｃでは、半導体層ＥＰ１，ＥＰ３を、それぞれノンドープのシリコン膜として形成し、また、ステップＳ１０ｂでは、半導体層ＥＰ２を、Ｇｅ（ゲルマニウム），Ｃ（炭素），Ｎ（窒素）のうちの少なくとも１種を導入したシリコン層として形成するが、ｎ型不純物は導入していない場合について説明した。その代わりに、ステップＳ１０で半導体層ＥＰを形成した後に、イオン注入で半導体ＥＰにｎ型不純物を導入する。具体的には、ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）で、半導体層ＥＰにもｎ型不純物を高濃度（ｎ−型半導体領域ＥＸよりも高濃度）に注入（導入）することができる。ステップＳ１１のイオン注入でも半導体ＥＰにｎ型不純物が導入され得るが、注入量の違いにより、主としてステップＳ１３のイオン注入で、半導体ＥＰにｎ型不純物が導入される。
他の形態として、ステップＳ１０で半導体層ＥＰをエピタキシャル成長する際に、半導体層ＥＰにｎ型不純物を導入することもでき、その場合、成膜用ガス中にｎ型不純物用のドーピングガスを導入することにより、導電型の不純物（ここではｎ型不純物）を導入したエピタキシャル層（半導体層ＥＰ）を成長させることができる。この場合、ステップＳ１０で半導体層ＥＰをエピタキシャル成長した段階で、半導体層ＥＰは、ｎ型不純物が導入されたｎ型の半導体層となっている。
なお、ステップＳ１０で半導体層ＥＰをエピタキシャル成長する際に、半導体層ＥＰにｎ型不純物を導入する場合は、半導体層ＥＰ１，ＥＰ２のエピタキシャル成長時に半導体層ＥＰ１，ＥＰ２にｎ型不純物を導入するが、半導体層ＥＰ３には、ｎ型不純物を導入しても導入しなくてもよい。これは、半導体層ＥＰ３は、金属シリサイド層ＭＳを形成するのに消費されてしまうため、半導体層ＥＰ１，ＥＰ２はソース・ドレイン用の半導体領域としては機能するが、半導体層ＥＰ３は、ソース・ドレイン用の半導体領域としては機能する必要がないためである。
また、後述の第２変形例のように、ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）を、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる前に行う場合は、ステップＳ１３のイオン注入で半導体層ＥＰにはイオン注入されない。この場合は、ステップＳ１０で半導体層ＥＰをエピタキシャル成長する際に半導体層ＥＰにｎ型不純物を導入しておけば、半導体層ＥＰに対するイオン注入工程をわざわざ行わなくても済むため、半導体装置の製造工程数を抑制することができる。
なお、ｎチャネル型ＭＩＳＦＥＴを形成する場合は、半導体層ＥＰを、ｎ型不純物を導入したｎ型の半導体層とするが、ｐチャネル型ＭＩＳＦＥＴを形成する場合は、半導体層ＥＰは、ｐ型不純物を導入したｐ型の半導体層とし、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤもそれぞれｐ型とし、ｐ型ウエルＰＷはｎ型とする。
また、サリサイド技術で金属シリサイド層を形成する場合、金属シリサイド層を形成するための金属膜（上記金属膜ＭＥに相当するもの）としてニッケル膜を用いると、形成されるニッケルシリサイド層に局所的な異常成長が生じやすいが、ニッケル白金合金膜を用いてニッケル白金シリサイド層を形成すると、金属シリサイド層の局所的な異常成長が生じにくくなるという利点を得られる。しかしながら、白金は高価であるため、金属シリサイド層の形成に白金を使用することは、半導体装置の製造コストの増加を招いてしまう。
それに対して、本実施の形態では、上述のように、半導体層ＥＰを工夫することによって、金属シリサイド層ＭＳの膜厚を均一化することができ、金属シリサイド層ＭＳが局所的に異常成長するのを防止することができる。このため、上記金属膜ＭＥとして、たとえニッケル白金合金膜を用いずに、白金を添加していないニッケル膜を用いた場合であっても、半導体層ＥＰを上述のように工夫したことにより、金属シリサイド層ＭＳの局所的な異常成長が生じるのを防止することができる。これにより、金属シリサイド層ＭＳを形成するのに高価な白金を用いなくとも、金属シリサイド層ＭＳの局所的な異常成長を防止することができるため、半導体装置の性能を向上させながら、半導体装置の製造コストの低減を図ることができる。従って、本実施の形態は、上記金属膜ＭＥの種類によらず有効であるが、上記金属膜ＭＥとしてニッケル膜（白金を添加していないニッケル膜）を用いた場合、すなわち、金属シリサイド層ＭＳがニッケルシリサイド層（白金を含有していないニッケルシリサイド層）である場合に、特に効果が大きい。
次に、本実施の形態の変形例について説明する。
＜第１変形例＞
まず、第１変形例について、図２３および図２４を参照して説明する。
図２３および図２４は、本実施の形態の第１変形例の半導体装置の製造工程中の要部断面図である。図２３および図２４は、上記図１１と同じ領域の断面図が示されているが、図２３は、第１変形例において、ステップＳ１０で半導体層ＥＰを形成する直前の状態が示され、図２４は、第１変形例において、ステップＳ１０で半導体層ＥＰを形成した直後の状態が示されている。
上記図５〜図２２の製造工程では、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）は、ステップＳ１０で半導体層ＥＰを形成した後に行っている。それに対して、第１変形例では、図２３および図２４からも分かるように、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）は、ステップＳ１０（半導体層ＥＰ形成工程）の前に行っている。
第１変形例のようにステップＳ１０の前にステップＳ１１のイオン注入を行う場合、ステップＳ１１のイオン注入を行うタイミングとしては、次の場合があり得る。すなわち、ステップＳ５でゲート電極ＧＥを形成した後で、かつ、ステップＳ６で絶縁膜ＩＬ１を形成する前に、ステップＳ１１のイオン注入を行うことができる。あるいは、ステップＳ６で絶縁膜ＩＬ１を形成した後で、かつ、ステップＳ７で絶縁膜ＩＬ２を形成する前に、ステップＳ１１のイオン注入を行うことができる。あるいは、ステップＳ９で絶縁膜ＩＬ２を除去した後で、かつ、ステップＳ１０で半導体層ＥＰを形成する前に、ステップＳ１１のイオン注入を行うことができる。
但し、上記図１１および図１４のように、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）を行った場合には、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させやすいという利点を得られる。すなわち、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１のイオン注入を行った場合には、ステップＳ１１のイオン注入によるダメージを受けていない状態の半導体基板ＳＢの露出面上に半導体層ＥＰをエピタキシャル成長させることができるため、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させやすくなる。また、エピタキシャル層は、下地の半導体基板の不純物濃度が高いと、成長しにくくなり、成長速度が遅くなる傾向にあるが、この観点でも、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１のイオン注入を行った場合には、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させやすくなる。
＜第２変形例＞
次に、第２変形例について、図２５〜図２８を参照して説明する。
図２５〜図２８は、本実施の形態の第２変形例の半導体装置の製造工程中の要部断面図である。
上記図５〜図２２の製造工程では、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）とステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）とを行っている。それに対して、第２変形例では、ステップＳ１０（半導体層ＥＰ形成工程）の前に、ステップＳ１１（ｎ−型半導体領域ＥＸ形成用のイオン注入）とステップＳ１３（ｎ＋型半導体領域ＳＤ形成用のイオン注入）を行う。以下、第２変形例の製造工程について具体的に説明する。
第２変形例の場合、上記ステップＳ５までの工程を行って上記図７の構造を得た後、ゲート電極ＧＥをマスク（イオン注入阻止マスク）として上記ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）を行うことにより、図２５に示されるように、半導体基板ＳＢのｐ型ウエルＰＷにｎ−型半導体領域ＥＸを形成する。なお、このステップＳ１１は、上記ステップＳ６（絶縁膜ＩＬ１形成工程）の後で、かつ、上記ステップＳ７（絶縁膜ＩＬ２形成工程）の前に行うこともできる。
それから、上記ステップＳ６（絶縁膜ＩＬ１形成工程）と上記ステップＳ７（絶縁膜ＩＬ２形成工程）と上記ステップＳ８（絶縁膜ＩＬ２，ＩＬ１のエッチバック工程）とを順に行うことにより、図２６に示されるように、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ１を形成する。それから、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１をマスク（イオン注入阻止マスク）として上記ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）を行うことにより、半導体基板ＳＢのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤを形成する。
それから、図２７に示されるように、上記ステップＳ９を行って、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去する。
それから、図２８に示されるように、上記ステップＳ１０を行って、ソース・ドレイン用の半導体層ＥＰ（すなわち半導体層ＥＰ１，ＥＰ２，ＥＰ３）をエピタキシャル成長により形成する。半導体層ＥＰが半導体層ＥＰ１，ＥＰ２，ＥＰ３の積層構造を有しているのは、上述の通りである。その後、上記ステップＳ１２（サイドウォールスペーサＳＷ２形成工程）、上記ステップＳ１４（金属シリサイド層ＭＳ形成工程）および上記ステップＳ１５（絶縁膜ＩＬ５形成工程）を順に行うが、ここではその図示及び説明は省略する。
このように、第２変形例では、ステップＳ１０（半導体層ＥＰ形成工程）の前に、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）とステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）とを行うことができる。
但し、上記図１１および図１４〜図１７のように、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）とステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）とを行った場合には、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させやすいという利点を得られる。すなわち、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１，Ｓ１３のイオン注入を行った場合には、ステップＳ１１，Ｓ１３のイオン注入によるダメージを受けていない状態の半導体基板ＳＢの露出面上に半導体層ＥＰをエピタキシャル成長させることができるため、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させやすくなる。また、エピタキシャル層は、下地の半導体基板の不純物濃度が高いと、成長しにくくなり、成長速度が遅くなる傾向にあるが、この観点でも、ステップＳ１０で半導体層ＥＰを形成した後に、ステップＳ１１，Ｓ１３のイオン注入を行った場合には、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させやすくなる。
＜第３変形例＞
次に、第３変形例について、図２９〜図３１を参照して説明する。
図２９〜図３１は、本実施の形態の第３変形例の半導体装置の製造工程中の要部断面図である。
上記図５〜図２２の製造工程では、ステップＳ６，Ｓ７，Ｓ８でサイドウォールスペーサＳＷ１を形成してから、上記ステップＳ９でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去し、その後、ステップＳ１０で半導体層ＥＰを形成してから、ステップＳ１２でサイドウォールスペーサＳＷ２を形成している。それに対して、第３変形例では、一旦形成したサイドウォールスペーサを除去せずに、そのまま使用している。以下、第３変形例の製造工程について具体的に説明する。
第３変形例の場合、上記ステップＳ５までの工程を行って上記図７の構造を得た後、ゲート電極ＧＥをマスク（イオン注入阻止マスク）として上記ステップＳ１１のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）を行うことにより、図２９に示されるように、半導体基板ＳＢのｐ型ウエルＰＷにｎ−型半導体領域ＥＸを形成する。
それから、図３０に示されるように、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ３を形成する。サイドウォールスペーサＳＷ３は、例えば、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷ３形成用の絶縁膜（単層の絶縁膜または複数の絶縁膜の積層膜）を形成してから、このサイドウォールスペーサＳＷ３形成用の絶縁膜を異方性エッチング（エッチバック）することにより、形成することができる。
それから、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ３をマスク（イオン注入阻止マスク）として上記ステップＳ１３のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）を行うことにより、半導体基板ＳＢのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤを形成する。
それから、図３１に示されるように、上記ステップＳ１０を行って、ソース・ドレイン用の半導体層ＥＰ（すなわち半導体層ＥＰ１，ＥＰ２，ＥＰ３）をエピタキシャル成長により形成する。半導体層ＥＰは、半導体基板ＳＢの主面のうち、ゲート絶縁膜（絶縁膜ＧＩ）やサイドウォールスペーサＳＷ３で覆われずに露出するＳｉ面（Ｓｉ露出面）上に、選択的にエピタキシャル成長する。半導体層ＥＰが半導体層ＥＰ１，ＥＰ２，ＥＰ３の積層構造を有しているのは、上述の通りである。その後、上記ステップＳ１４（金属シリサイド層ＭＳ形成工程）および上記ステップＳ１５（絶縁膜ＩＬ５形成工程）を順に行うが、ここではその図示及び説明は省略する。
第３変形例においても、半導体層ＥＰを上述のように半導体層ＥＰ１，ＥＰ２，ＥＰ３の積層構造としたことにより、金属シリサイド層ＭＳ形成に起因した不具合（金属シリサイド層ＭＳの厚さの不均一さや金属シリサイド層ＭＳの異常成長など）を防止して、半導体装置の性能を向上させることができるという効果を得ることができる。
但し、上記実施の形態（上記図５〜図２２の製造工程）では、ステップＳ６，Ｓ７，Ｓ８で絶縁膜ＩＬ１とその上の絶縁膜ＩＬ２とを有する積層膜ＬＭを用いてサイドウォールスペーサＳＷ１を形成してから、上記ステップＳ９でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を除去している。その後で、ステップＳ１０で絶縁膜ＩＬ１から露出する半導体基板ＳＢ上に半導体層ＥＰをエピタキシャル成長させている。このため、ゲート電極ＧＥの側壁上から半導体基板ＳＢ上にかけて絶縁膜ＩＬ１が延在し、半導体層ＥＰの一部が、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１上に位置している。換言すれば、半導体層ＥＰは一部が絶縁膜ＩＬ１上（具体的には半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１上）に乗り上げている。これにより、次のような効果を更に得ることができる。
すなわち、第３変形例の場合は、半導体層ＥＰの平面寸法（平面積）が、半導体層ＥＰが成長する基板露出面の平面寸法（平面積）とほぼ同じになるため、半導体層ＥＰの平面寸法（平面積）が抑制されてしまう。
それに対して、上記実施の形態では、半導体層ＥＰの一部が絶縁膜ＩＬ１上に位置している（すなわち半導体層ＥＰの一部が絶縁膜ＩＬ１上に乗り上げている）ため、半導体層ＥＰの平面寸法（平面積）を、半導体層ＥＰが成長する基板露出面の平面寸法（平面積）よりも大きくすることができる。ここで、半導体層ＥＰが成長する基板露出面とは、絶縁膜ＩＬ１から露出し、その上に半導体層ＥＰが成長した基板面であり、半導体基板ＳＢの主面において半導体層ＥＰに接している部分に対応している。
このため、上記実施の形態では、半導体層ＥＰの一部が絶縁膜ＩＬ１上に位置している（乗り上げている）分、半導体層ＥＰの平面寸法（平面積）を、半導体層ＥＰが成長する基板露出面の平面寸法（平面積）よりも大きくすることができ、半導体層ＥＰの平面寸法（平面積）を増大させることができる。このため、ＭＩＳＦＥＴの抵抗成分を低減して、半導体装置の性能を更に向上させることができる。
また、半導体層ＥＰの一部が絶縁膜ＩＬ１上に位置している（乗り上げている）ことで半導体層ＥＰの平面寸法（平面積）を大きくしたことにより、金属シリサイド層ＭＳと半導体層ＥＰとの界面の面積を大きくすることができる。半導体層ＥＰとその上部に形成された金属シリサイド層ＭＳとの界面での抵抗が、寄生抵抗の主たる発生源となるため、寄生抵抗の低減には、半導体層ＥＰとその上部に形成された金属シリサイド層ＭＳとの界面の面積の増大が有効である。上記実施の形態では、半導体層ＥＰ１の上部に金属シリサイド層ＭＳが形成され、その金属シリサイド層ＭＳと半導体層ＥＰとの界面の面積を大きくすることができるため、金属シリサイド層ＭＳと半導体層ＥＰとの界面抵抗に起因した寄生抵抗を低減することができる。寄生抵抗を低減することにより、半導体装置の性能を更に向上させることができる。
また、半導体基板ＳＢ上に延在する部分の絶縁膜ＩＬ１が存在することにより、半導体層ＥＰの表面に形成され金属シリサイド層ＭＳとチャネル領域（ゲ―ト電極ＧＥの下方のチャネル領域）との間の距離（電流経路に沿った距離）を長くすることができるため、リーク電流を抑制または防止することができる。従って、上記実施の形態では、半導体層ＥＰの平面寸法（平面積）の増大と、金属シリサイド層ＭＳからチャネル領域までの距離（電流経路に沿った距離）を長くすることとを、両立することができる。これにより、寄生抵抗を低減でき、かつ、リーク電流を抑制または防止することができる。従って、半導体装置の性能を更に向上させることができる。
このように、上記実施の形態では、半導体層ＥＰの一部が絶縁膜ＩＬ１上に乗り上げていることで半導体層ＥＰの平面寸法（平面積）を大きくすることができるとともに、半導体層ＥＰをエピタキシャル成長する際に、半導体層ＥＰを半導体層ＥＰ１，ＥＰ２，ＥＰ３の積層構造とすることで、金属シリサイド層ＭＳの厚さを均一にし、また金属シリサイド層ＭＳの異常成長を防止することができる。これにより、金属シリサイド層ＭＳと半導体層ＥＰとの界面の面積を大きくすることができることで、金属シリサイド層ＭＳと半導体層ＥＰとの界面抵抗に起因した寄生抵抗を低減することができるとともに、金属シリサイド層ＭＳの膜厚を均一化し、異常成長も防止できるため、金属シリサイド層ＭＳに起因した不具合を、より的確に防止することができる。このため、半導体装置の性能を、より向上させることができる。
＜第４変形例＞
次に、第４変形例について、図３２〜図３４を参照して説明する。
図３２〜図３４は、本実施の形態の第４変形例の半導体装置の製造工程中の要部断面図である。
上記図５〜図２２の製造工程では、ステップＳ１０で半導体層ＥＰをエピタキシャル成長する際に、ゲート電極ＧＥ上には半導体層ＥＰを形成しなかった。それに対して、第４変形例では、ステップＳ１０で半導体層ＥＰをエピタキシャル成長する際に、ゲート電極ＧＥ上にも半導体層ＥＰを形成している。以下、第４変形例の製造工程について具体的に説明する。
第４変形例の場合、ゲート電極ＧＥを多結晶シリコン膜のようなシリコン膜により形成し、そのゲート電極ＧＥの上面が露出した状態で上記ステップＳ１０を行うことにより、ステップＳ１０で半導体基板ＳＢの露出面上にソース・ドレイン用の半導体層ＥＰをエピタキシャル成長する際に、図３２に示されるように、ゲート電極ＧＥ（の上面）上にも半導体層ＥＰをエピタキシャル成長させる。ここで、図３２は、上記図１１に対応するものであり、ステップＳ１０で半導体層ＥＰを形成した段階が示されている。
半導体基板ＳＢの露出面上に形成されたソース・ドレイン用の半導体層ＥＰと同様に、ゲート電極ＧＥ（の上面）上に形成された半導体層ＥＰも、半導体層ＥＰ１と半導体層ＥＰ１上の半導体層ＥＰ２と半導体層ＥＰ２上の半導体層ＥＰ３とにより形成されている。ゲート電極ＧＥ上に形成された半導体層ＥＰを構成する各半導体層ＥＰ１，ＥＰ２，ＥＰ３の組成については、半導体基板ＳＢの露出面上に形成されたソース・ドレイン用の半導体層ＥＰを構成する各半導体層ＥＰ１，ＥＰ２，ＥＰ３の組成と同様である。
但し、半導体基板ＳＢの露出面上に形成されたソース・ドレイン用の半導体層ＥＰは、下地が単結晶であることを反映して、単結晶層である。一方、ゲート電極ＧＥ（の上面）上に形成された半導体層ＥＰは、多結晶（多結晶シリコン）からなるゲート電極ＧＥ上に成長することを反映して、多結晶となる場合もある。
それから、上記ステップＳ１１，Ｓ１２，Ｓ１３を行った後に、上記ステップＳ１４を行って金属シリサイド層ＭＳを形成する。図３３は、上記図１９に対応するものであり、ステップＳ１４を行う前の段階が示され、図３４は、上記ステップＳ１４を行って金属シリサイド層ＭＳを形成した後の段階が示されている。
第４変形例の場合も、ステップＳ１４の金属シリサイド層ＭＳを形成する手法は、上記図１８および図１９を参照して説明した通りである。しかしながら、第４変形例の場合は、上記図１８および図１９の場合と違い、図３３に示されるように、ゲート電極ＧＥ上に半導体層ＥＰが形成されている状態で、ステップＳ１４の金属シリサイド層ＭＳの形成工程を行う。このため、第４変形例の場合は、図３４に示されるように、ゲート電極ＧＥの上面ではなく、ゲート電極ＧＥの上面上に形成されている半導体層ＥＰの表面に金属シリサイド層ＭＳが形成される点が、上記図１９の場合と相違している。半導体基板ＳＢの露出面上に形成されたソース・ドレイン用の半導体層ＥＰの表面に金属シリサイド層ＭＳが形成される点は、第４変形例も上記実施の形態（図１９）の場合と同様であるため、ここでは、その繰り返しの説明は省略する。
すなわち、第４変形例では、上記金属膜ＭＥを形成すると、上記金属膜ＭＥはゲート電極ＧＥ上の半導体層ＥＰの表面（従って半導体層ＥＰ３の表面）に接した状態になる。このため、シリサイド化用の熱処理を行うと、ゲート電極ＧＥ上の半導体層ＥＰのうちの半導体層ＥＰ３が金属膜ＭＥと反応して、ゲート電極ＧＥの上面上に形成されている半導体層ＥＰの表面に金属シリサイド層ＭＳが形成される。
上述のように、金属シリサイド層ＭＳを形成する前の段階での半導体層ＥＰは、半導体層ＥＰ１とその上の半導体層ＥＰ２とその上の半導体層ＥＰ３との積層構造を有している。これにより、上述したように、半導体層ＥＰのうち、半導体層ＥＰ３を選択的に金属と反応させて金属シリサイド層ＭＳを形成することができる。このため、半導体層ＥＰの表面に形成される金属シリサイド層ＭＳの厚さを均一にすることができ、また、半導体層ＥＰの表面に形成される金属シリサイド層ＭＳが、局所的に異常成長してしまうのを防止することができる。このことは、半導体基板ＳＢ上に形成されたソース・ドレイン用の半導体層ＥＰと、ゲート電極ＧＥ上に形成された半導体層ＥＰとで、共通である。このため、第４変形例の場合は、半導体基板ＳＢ上に形成されたソース・ドレイン用の半導体層ＥＰと、ゲート電極ＧＥ上に形成された半導体層ＥＰとの両方で、半導体層ＥＰの表面に形成される金属シリサイド層ＭＳの厚さを均一にすることができ、また、金属シリサイド層ＭＳが局所的に異常成長してしまうのを防止することができる。このため、半導体装置の性能を向上させることができる。
但し、金属シリサイド層ＭＳの膜厚が不均一になったり、金属シリサイド層ＭＳ局所的に異常成長した場合の悪影響は、ゲート電極ＧＥ上に形成された半導体層ＥＰよりも、半導体基板ＳＢ上に形成されたソース・ドレイン用の半導体層ＥＰの方が、深刻である。これは、金属シリサイド層ＭＳに膜厚の不均一さや異常成長が発生した場合、ゲート電極ＧＥ上に形成された半導体層ＥＰでは、抵抗のばらつきにはつながっても、リーク電流の増大にはつながらないのに対して、半導体基板ＳＢ上に形成されたソース・ドレイン用の半導体層ＥＰでは、抵抗のばらつきだけではなく、リーク電流の増大につながってしまうためである。
また、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる際に、ゲート電極ＧＥ上には半導体層ＥＰをエピタキシャル成長させない場合は、次のような効果も得ることができる。
ゲート電極ＧＥ上にエピタキシャル層が形成され、そのエピタキシャル層が上方向だけでなく横方向にも成長した場合には、ゲート電極ＧＥ上のエピタキシャル層の平面寸法（平面積）はゲート電極ＧＥの平面寸法（平面積）よりも大きくなる虞がある。その場合、コンタクトホールＣＴの目外れが生じたときに、ソース・ドレイン用の半導体層ＥＰに接続するためのプラグＰＧがゲート電極ＧＥ上のエピタキシャル層に近接したりあるいは接触したりする虞がある。プラグＰＧがゲート電極ＧＥ上のエピタキシャル層に近接すると、リーク電流の原因になり、また、プラグＰＧがゲート電極ＧＥ上のエピタキシャル層に接すると、短絡が発生する。これは、半導体装置の信頼性や歩留まりの低下につながる。
それに対して、ステップＳ１０で半導体層ＥＰをエピタキシャル成長させる際に、ゲート電極ＧＥ上には半導体層ＥＰをエピタキシャル成長させない場合は、ゲート電極ＧＥ上に、ゲート電極ＧＥの平面寸法（平面積）よりも大きなエピタキシャル層が形成されることはない。このため、たとえコンタクトホールＣＴの目外れが生じたとしても、ソース・ドレイン用の半導体層ＥＰに接続するためのプラグＰＧがゲート電極ＧＥに近接したり、あるいは接触したりする可能性を、低減することができる。従って、プラグＰＧがゲート電極ＧＥに近接してリーク電流を生じたり、プラグＰＧがゲート電極ＧＥに接して短絡するのを、抑制または防止することができる。このため、半導体装置の信頼性や歩留まりを、より向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＴ コンタクトホール
ＥＰ，ＥＰ１，ＥＰ２，ＥＰ３ 半導体層
ＥＸ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６ 絶縁膜
ＬＭ 積層膜
Ｍ１ 配線
ＭＥ 金属膜
ＭＳ 金属シリサイド層
ＰＧ プラグ
ＰＳ シリコン膜
ＰＳ１ 不純物注入層
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
ＳＤ ｎ＋型半導体領域
ＳＴ 素子分離領域
ＳＴ１ 素子分離溝
ＳＢ 半導体基板
ＳＷ１，ＳＷ２，ＳＷ３ サイドウォールスペーサ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ１１ 厚み
Ｔ１２ 長さ

Claims (13)

  1. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板上に形成された、ソース・ドレイン用のエピタキシャル半導体層と、
    を含むＭＩＳＦＥＴを有し、
    前記エピタキシャル半導体層は、
    前記半導体基板上に形成され、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなる第１エピタキシャル半導体層と、
    前記第１エピタキシャル半導体層上に形成され、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入したシリコン層からなる第２エピタキシャル半導体層と、
    を有し、
    前記第２エピタキシャル半導体層上に金属シリサイド層が形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ゲート電極の側壁上に形成された側壁絶縁膜を有し、
    前記側壁絶縁膜は、
    前記ゲート電極の側壁上から前記半導体基板上にかけて延在する第１側壁絶縁膜と、
    前記ゲート電極の前記側壁上に前記第１側壁絶縁膜を介して形成された第２側壁絶縁膜と、
    を有し、
    前記エピタキシャル半導体層の一部が、前記半導体基板上に延在する部分の前記第１側壁絶縁膜上に位置している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記ＭＩＳＦＥＴは、第１導電型のＭＩＳＦＥＴであり、
    前記第１エピタキシャル半導体層および前記第２エピタキシャル半導体層には、前記第１導電型の不純物が導入されている、半導体装置。
  4. ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
    （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｃ）前記半導体基板上に、ソース・ドレイン用の半導体層をエピタキシャル成長させる工程、
    （ｄ）前記（ｃ）工程後、前記半導体層の表面に、金属と前記半導体層との反応層を形成する工程、
    を有し、
    前記（ｃ）工程で形成された前記半導体層は、
    前記半導体基板上に形成され、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなる第１エピタキシャル半導体層と、
    前記第１エピタキシャル半導体層上に形成され、Ｇｅ，Ｃ，Ｎのうちの少なくとも１種を導入したシリコン層からなる第２エピタキシャル半導体層と、
    前記第２エピタキシャル半導体層上に形成され、Ｇｅ，Ｃ，Ｎを導入していないシリコン層からなる第３エピタキシャル半導体層と、
    を有する、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｄ）工程では、
    前記金属と前記第３エピタキシャル半導体層とが反応することにより、前記反応層が形成される、半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記反応層は、金属シリサイド層である、半導体装置の製造方法。
  7. 請求項４記載の半導体装置の製造方法において、
    前記（ｃ）工程で形成された前記半導体層において、前記第３エピタキシャル半導体層は、前記半導体層の最上層である、半導体装置の製造方法。
  8. 請求項４記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記第３エピタキシャル半導体層上に金属膜を形成する工程、
    （ｄ２）熱処理により前記第３エピタキシャル半導体層と前記金属膜とを反応させて、前記反応層を形成する工程、
    を含む、半導体装置の製造方法。
  9. 請求項４記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板上に前記第１エピタキシャル半導体層をエピタキシャル成長させる工程、
    （ｃ２）前記第１エピタキシャル半導体層上に、前記第２エピタキシャル半導体層をエピタキシャル成長させる工程、
    （ｃ３）前記第２エピタキシャル半導体層上に、前記第３エピタキシャル半導体層をエピタキシャル成長させる工程、
    を含み、
    前記（ｃ１）工程と前記（ｃ２）工程と前記（ｃ３）工程とは、前記半導体基板を大気中にさらすことなく連続的に行われる、半導体装置の製造方法。
  10. 請求項４記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜および前記第１絶縁膜上の第２絶縁膜を有する積層膜を形成する工程、
    （ｂ２）前記（ｂ１）工程後、前記積層膜をエッチバックして、前記ゲート電極の側壁上に前記積層膜からなる第１サイドウォールスペーサを形成する工程、
    （ｂ３）前記（ｂ２）工程後、前記第１サイドウォールスペーサを構成する前記第２絶縁膜を除去する工程、
    を有し、
    前記（ｃ）工程では、前記第１絶縁膜から露出する前記半導体基板上に前記半導体層をエピタキシャル成長させ、エピタキシャル成長した前記半導体層の一部が前記第１絶縁膜上に乗り上げる、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ３）工程では、前記第１サイドウォールスペーサを構成していた前記第１絶縁膜が、前記ゲート電極の側壁上から前記半導体基板上にかけて延在するように残存し、
    前記（ｃ）工程では、エピタキシャル成長した前記半導体層の前記一部が、前記半導体基板上に延在する部分の前記第１絶縁膜上に乗り上げる、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｃ４）前記ゲート電極の前記側壁上に前記第１絶縁膜を介して第２サイドウォールスペーサを形成する工程、
    を有する、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置において、
    前記第２サイドウォールスペーサは、一部が前記半導体層上に位置する、半導体装置の製造方法。
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