CN109979949A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施例涉及半导体装置及其制造方法。为了改善半导体装置的性能，在p型半导体PR之上形成半导体层EP。在半导体层EP之上形成n型半导体层NR1。半导体层PR、半导体层EP和半导体层NR1分别配置光接收器的一部分。在半导体层EP之上形成与半导体层EP的材料不同的材料的盖层，并且在盖层内形成硅化物层，该硅化物层是金属与被包括在盖层中的材料的反应产物。穿过硅化物层在盖层之上形成具有阻挡金属膜BM1的插塞。这里，在半导体层NR1内未形成金属与被包括在半导体层NR1中的材料的反应产物。

Description

半导体装置及其制造方法
相关申请的交叉引用
于2017年12月27日提交的日本专利申请号2017-250883的包括说明书、附图和摘要在内的公开内容通过引用整体并入本文。
背景技术
本发明涉及一种半导体装置及其制造方法，例如，该半导体装置及其制造方法可以适用于一种具有光学装置的半导体装置及其制造方法。
近来已经开发了硅光子技术。硅光子技术是通过在半导体衬底之上使用硅或锗作为材料形成用于光信号的传输线、并且通过集成由光信号传输线形成的各种光学装置和电子装置，来实现作为光通信模块的半导体装置的技术。一些这样的半导体装置具有光波导作为用于光信号的传输线，该光波导由穿过绝缘层而在半导体衬底之上形成的半导体层、以及在绝缘层之上形成以便覆盖光波导的绝缘膜来组成。此时，光波导用作芯层，而绝缘层和绝缘膜用作包层。
进一步地，一些这样的半导体装置具有光电转换单元，其能够将光信号转换成电信号。进一步地，一些半导体装置还具有包括锗的半导体层的光接收器作为光电转换单元，以便检测作为通信波段的波长至多约1.6μm的近红外光。
日本未审专利申请公开号2013-207231公开了一种用于通过在锗层之上形成Si层作为保护膜来减少漏电流的技术。进一步地，专利文献1公开了一种在Si层之上形成的金属插塞。然后，公开了一种技术，该技术用于通过形成在插塞下方的整个Si层作为NiSi层并且形成锗层的一部分作为NiGe层、来防止由于在Si层和插塞彼此接触的区域中添加的Si层而导致的电阻增加。
日本未审专利申请公开号2014-183195公开了一种用于在锗光接收器中的锗层之上形成SiGe层作为保护膜、以及穿过TiN膜而在SiGe层之上形成金属插塞的技术。
日本未审专利申请公开号2017-49504公开了一种具有光波导和光电转换单元的硅光子技术。
发明内容
在包括锗层的光接收器中，期望减少锗层中的暗电流。进一步地，当金属插塞穿过诸如硅之类的保护膜而被耦合在锗层之上时，期望尽可能多地降低锗层与插塞之间的电阻。
根据本说明书的描述和附图，本发明的上述和其他目的以及新颖特征将变得显而易见。
在本申请中公开的实施例中，典型实施例的简要描述如下。
根据实施例的半导体装置包括：第一半导体层，形成在衬底之上并且包括第一导电类型的杂质；第二半导体层，形成在第一半导体层之上；以及第三半导体层，形成在第二半导体层内，该第三半导体层是第二半导体层的一部分并且包括第二导电类型的杂质，该第二导电类型与第一导电类型相反。进一步地，该半导体装置包括：第四半导体层，形成在第三半导体层之上，该第四半导体层由与第二半导体层的材料不同的材料组成；第一化合物层，形成在第四半导体层内，该第一化合物层是第一金属与被包括在第四半导体层中的材料的反应产物；以及第一插塞，形成在第一化合物层之上，该第一插塞穿过第一化合物层而被电耦合到第三半导体层。这里，第一半导体层、第二半导体层和第三半导体层分别配置光接收器的一部分。第一金属与被包括在第三半导体层中的材料的反应产物未形成在第三半导体层内。
根据实施例，可以改善半导体装置的性能。
附图说明
图1是根据第一实施例的半导体装置的局部横截面图；
图2是示出了第一实施例的半导体装置的制造过程的横截面图；
图3是示出了图2之后的制造过程的横截面图；
图4是示出了图3之后的制造过程的横截面图；
图5是示出了图4之后的制造过程的横截面图。
图6是示出了图5之后的制造过程的横截面图；
图7是示出了图6之后的制造过程的横截面图；
图8是示出了图7之后的制造过程的横截面图；
图9是示出了图8之后的制造过程的横截面图；
图10是示出了图9之后的制造过程的横截面图；
图11是示出了图10之后的制造过程的横截面图；
图12是根据第一实施例的变型的半导体装置的局部横截面图；
图13是根据第二实施例的半导体装置的局部横截面图；
图14是示出了第二实施例的半导体装置的制造过程的横截面图；
图15是示出了图14之后的制造过程的横截面图；
图16是示出了图15之后的制造过程的横截面图；
图17是示出了根据第三实施例的半导体装置的制造过程的横截面图；
图18是示出了图17之后的制造过程的横截面图；
图19是示出了第一研究示例的半导体装置的局部横截面图；以及
图20是示出了第二研究示例的半导体装置的局部横截面图。
具体实施方式
在以下实施例中，为了方便起见，在需要时通过将其分成多个部分或实施例来描述本发明。然而，除非另有明确说明，否则这些部分或实施例彼此不相关，并且一个部分或实施例用作另一部分或实施例的部分或全部的变型、详细描述、补充说明等。进一步地，在以下实施例中，当提及元件的数目(包括件数、数值、量、范围等)时，除非另有明确说明并且除了诸如当该数目原则上被清楚限于特定数目时的情况之外，否则元件的数目不限于特定数目。元件的数目可以大于或小于特定数目。进一步地，在以下实施例中，不言而喻，除非另有明确说明并且除了诸如当认为在原则上有明确规定的情况之外，否则部件(还包括元件步骤等)不是必需的。此外，在以下实施例中，当提及部件等的形状、位置关系或其他特性时，除非另有明确说明并且除非明确认为原则上并非如此，否则包括与形状或其他特性基本上近似或相似的那些形状或特性。这也适用于数值和范围。
在下文中，将基于附图来对优选实施例进行详细描述。注意，在用于描述实施例的所有附图中，具有相同功能的元件由相同的附图标记表示，并且将省略其重复描述。进一步地，在以下实施例中，除非另有必要，否则原则上将不再重复相同或相似部分的描述。
进一步地，在以下实施例中使用的附图中，可以省略阴影线以使附图易于理解。
进一步地，在实施例中，p型半导体意指引入了诸如硼(B)或二氟化硼(BF2)之类的杂质的半导体，而n型半导体意指引入了诸如砷(As)或磷(P)之类的杂质的半导体。进一步地，在实施例中，i型半导体意指本征半导体、或者意指杂质浓度小于1×1017/cm3的p型或n型半导体。
第一实施例
在下文中，对本实施例的半导体装置的结构、本实施例的半导体装置的制造方法、研究示例的半导体装置、以及本实施例的主要特征依次进行描述。
<半导体装置的结构>
根据本实施例的半导体装置涉及硅光子技术，包括例如作为光信号传输线的光波导、将电信号转换为光信号的光调制单元、以及将光信号转换为电信号的光电转换单元。这里，根据本实施例的半导体装置的特征在于光电转换单元。因此，将省略诸如光波导和光转换单元之类的其他结构的详细描述。例如，硅光子技术中使用的已知配置可以应用于光波导和光转换单元。
图1示出了具有光电转换单元的光接收器的半导体装置的横截面结构。该光接收器是pin结结构，其包括p型半导体层PR、i型半导体层EP和半导体层NR1，该半导体层NR1是在半导体层EP的一部分中被引入n型杂质的区域。下文将对pin结结构的光接收器的结构以及周围结构进行详细描述。
如图1所示，根据本实施例的半导体装置使用SOI(Silicon on Insulator，绝缘体上硅)衬底，该SOI衬底包括：半导体衬底SB；绝缘层BOX，形成在半导体衬底SB之上；以及半导体层SL，穿过绝缘层BOX形成在半导体衬底SB之上。半导体衬底SB例如由p型硅(Si)单晶衬底组成，该p型硅(Si)单晶衬底具有电阻率为约5Ωcm至50Ωcm的平面取向(100)。绝缘层BOX例如是氧化硅(SiO2)膜。例如，通过使电阻率为约5Ωcm至50Ωcm的平面取向(100)的p型硅单晶衬底变薄来获得半导体层SL。绝缘层BOX的膜厚度为例如约2μm至3μm，半导体层SL的膜厚度为例如约180nm至250nm。然而，衬底不限于具有用于支撑的半导体衬底SB的衬底，并且可以是两层结构的衬底，在该两层结构的衬底中，半导体层设置在用作诸如SOS(Silicon on Sapphire，蓝宝石上硅)衬底之类的支撑衬底的绝缘层(蓝宝石)之上。
选择性地图案化半导体层SL，并且绝缘层BOX之上存在多个半导体层SL。在图1中，仅示出了一个半导体层SL。光电转换单元的半导体层SL配置pin结结构的一部分。半导体层SL是引入了p型杂质的半导体层PR，并且具有例如约1×1019/cm3至1×1020/cm3的杂质浓度。注意，在除了光电转换单元之外的区域中形成半导体层SL，例如，作为波导。
在半导体层PR的上表面和侧表面之上形成绝缘膜IL1。绝缘膜IF1是覆盖从通过外延生长而仅在预先确定的位置中形成下文所描述的半导体层NR1的角度来看、不应当在绝缘层BOX之上形成半导体层NR1的区域的膜。绝缘膜IF1的材料和膜厚度没有特别限制，只要其实现上述目的即可。绝缘膜IF1例如由氧化硅或氮化硅组成。绝缘膜FI1的膜厚度为例如约20nm至40nm。进一步地，移除部分绝缘膜IF1，并且在绝缘膜IF1中形成贯通部分。半导体层PR的上表面暴露在贯通部分内。
在半导体层PR未被绝缘膜IF1覆盖的上表面之上形成i型半导体层EP。例如，半导体层EP由锗组成。半导体层EP的膜厚度为300nm至1μm。在半导体层EP的表面之上形成引入了n型杂质的半导体层NR1，其是半导体层EP的一部分。n型半导体层NR1的杂质浓度例如为1×1019/cm3至1×1020/cm3。在从半导体层EP的上表面延伸到约20nm的深度的区域中形成半导体层NR1。
这里，锗的特征在于禁带宽度比硅窄。因此，通过使用配置有硅的半导体层PR、锗的半导体层EP和半导体层NR1的pin结结构，可以检测与通信波段相对应的波长至多约1.6μm的红外光。
在半导体层NR1之上形成盖层(半导体层)CP。盖层CP由与半导体层NR1的材料不同的材料形成。例如，盖层CP由硅(Si)或硅锗(SiGe)组成。盖层CP的膜厚度为例如约20nm至50nm。在本实施例中，盖层CP是外延生长膜。n型杂质被引入到盖层的一部分中以形成n型半导体层NR2。n型半导体层NR2的杂质浓度为例如1×1019/cm3至1×1020/cm3。在与半导体层NR1接触的位置中形成半导体层NR2。
提供盖层CP主要是为了防止半导体层EP的表面被损坏的问题，或者防止半导体层EP的膜厚度减少的问题。在盖层CP下方形成pin结结构的光接收器。然而，盖层CP本身不是用于光接收器的必要配置。进一步地，当盖层CP的膜厚度增加时，盖层CP本身具有高电阻，并且流过光接收器的电流减少。因此，期望使盖层CP的膜厚度尽可能地小，并且优选地小于半导体层EP的膜厚度。
在绝缘膜IF1之上和盖层CP之上形成层间绝缘膜IL1。层间绝缘膜IL1例如由氧化硅组成。进一步地，对层间绝缘膜IL1的上表面施加平坦化过程。
在层间绝缘膜IL1中形成到达盖层CP(半导体层NR2)的接触孔CH1以及到达半导体层PR的接触孔CH2。穿过阻挡金属膜BM1而分别在接触孔CH1和接触孔CH2内部形成导电膜CF1。阻挡金属膜BM1由诸如钛(Ti)之类的金属膜和诸如氮化钛(TiN)之类的金属氮化物膜的叠层膜组成。这里，金属膜的膜厚度为例如约10nm至20nm，并且氮化钛膜的膜厚度为例如约10nm至20nm。导电膜CF1例如由钨组成。分别在接触孔CH1和接触孔CH2内部形成的阻挡金属膜BM1和导电膜CF1配置插塞PG1。通过在接触孔CH1内部提供插塞PG1，可以将通过pin结结构中的光电效应而流动的直接电流带到外部。
在位于插塞PG1下方的半导体层NR2内形成硅化物层(化合物层)SI1。当被包括在半导体层NR2中的半导体材料是硅、并且当被包括在阻挡金属膜BM1中的金属材料是钛时，硅化物层SI1是通过被包括在半导体层NR2中的硅与被包括在阻挡金属膜BM1中的钛之间的反应而形成的层。例如，硅化物层SI1由硅化钛(TiSi2)组成。进一步地，在位于插塞PG1下方的半导体层PR内形成硅化物层SI2。硅化物层SI2是通过被包括在半导体层PR中的硅与被包括在阻挡金属膜BM1中的钛之间的反应而形成的层。例如，硅化物层SI2由硅化钛(TiSi2)组成。
这样，形成在接触孔CH1内部的插塞PG1穿过硅化物层SI1和半导体层NR2而被电耦合到半导体层R1。然后，形成在接触孔CH2内部的插塞PG1穿过硅化物层SI2而被电耦合到半导体层PR。
这里，硅化物层SI2的厚度为约10nm至30nm。进一步地，硅化物层SI1的厚度等于硅化物层SI2的厚度，例如，约10nm至30nm。硅化物层SI1的厚度比盖层CP的膜厚度薄。更具体地，硅化物层SI1的底表面位于半导体层NR2内并且未到达半导体层NR1。换句话说，硅化物层SI1的底表面位于半导体层NR2距离半导体层NR2与半导体层NR1之间的界面的一侧。
尽管稍后进行详细描述，但是在半导体层NR1内未形成锗化物层，该锗化物层是被包括在半导体层NR1中的半导体材料和被包括在阻挡金属膜BM1中的金属材料的化合物层，诸如TiGe层。因此，根据本实施例的半导体装置可以防止诸如由锗化物层引起的暗电流增加之类的缺陷。
在层间绝缘膜IL1之上形成耦合到插塞PG1的线M1。线M1由铝基导电膜以及分别形成在导电膜的上部和下部的阻挡金属膜组成。这些阻挡金属膜由氮化钛、或者钛和氮化钛的叠层膜组成。
在层间绝缘膜IL1之上和线M1之上形成层间绝缘膜IL2。层间绝缘膜IL2例如由氧化硅组成。进一步地，对层间绝缘膜IL2的上表面施加平坦化过程。
在层间绝缘膜IL2中形成到达线M1的接触孔CH3。穿过阻挡金属膜BM2而在接触孔CH3内部形成导电膜CF2。阻挡金属膜BM2由诸如钛之类的金属膜和在金属膜之上形成的诸如氮化钛之类的金属氮化物膜的叠层膜形成。这里，金属膜的膜厚度为例如约10nm至20nm，并且金属氮化物膜的膜厚度为例如约10nm至20nm。导电膜CF2例如由钨组成。形成在接触孔CH3内部的阻挡金属膜BM2和导电膜CF2配置插塞PG2。
在层间绝缘膜IL2之上形成耦合到插塞PG2的线M2。例如，线M2由铝基导电膜以及分别形成在导电膜的上部和下部的阻挡金属膜组成。这些阻挡金属膜例如由氮化钛、或者钛和氮化钛的叠层膜组成。
在层间绝缘膜IL2之上和线M2之上形成绝缘膜IF2。绝缘膜IF2主要由高度防潮的材料组成，以用于防止水渗透的目的。例如，绝缘膜IF2是单层氮化硅膜或单层氧化硅膜，或者是在氧化硅膜之上形成氮化硅膜的叠层膜。在绝缘膜IF2中形成到达线M2的开口OP。开口OP暴露线M2的上表面的一部分。从开口OP暴露的线M2是用以耦合到用于外部连接(诸如引线键合或凸块电极)的端子的区域，该区域变成焊盘电极。
<半导体装置的制造方法>
将参考图2至图10来对根据本实施例的半导体装置的制造方法进行描述。
首先，如图2所示，制备SOI衬底，该SOI衬底具有：半导体衬底SB，作为支撑衬底；绝缘层BOX，形成在半导体衬底SB之上；以及半导体层SL，穿过绝缘层BOX而形成在半导体衬底SB之上。
下面对制备这种SOI衬底的过程的示例进行描述。SOI衬底可以例如通过键合方法形成。在该键合方法中，通过对硅的第一半导体衬底的表面进行氧化来形成绝缘层BOX，并且然后在高温下将第二半导体硅衬底压力键合到绝缘层BOX。然后，使第二半导体衬底变薄。在这种情况下，保留在绝缘层BOX之上的第二半导体衬底的薄膜变为半导体层SL，并且绝缘膜BOX下方的第一半导体衬底变为半导体衬底SB。
图3示出了半导体层SL的图案化过程和半导体层SL的形成过程。
首先，通过使用光刻和干法蚀刻，来对半导体层SL选择性地图案化。注意，在本实施例中仅示出了光电转换单元。然而，在未示出的其他区域中通过该图案化来形成光波导等。
接下来，通过使用光刻和离子注入将诸如硼或二氟化硼之类的杂质引入半导体层SL中，来形成p型半导体层PR。注意，在本实施例中，首先图案化半导体层SL，并且然后通过离子注入来形成半导体层PR。然而，它们的形成次序可以颠倒。
图4示出了绝缘膜IF1的形成过程。
首先，通过例如CVD(化学气相沉积)方法来形成例如氧化硅或氮化硅的绝缘膜IF1，以便覆盖半导体层PR。接下来，通过使用光刻和干法蚀刻选择性地图案化绝缘膜IF1，来在绝缘膜IF1中形成贯通部分。半导体层PR的上表面的一部分暴露在贯通部分内。
图5示出了半导体层EP和盖层(半导体层)CP的形成过程。
首先，在从绝缘膜IF1暴露的半导体层PR的上表面上形成例如锗(Ge)的半导体层EP，并且在半导体层EP上形成例如硅(Si)的盖层CP。通过外延生长依次形成半导体层EP和盖层CP。半导体层EP的膜厚度为约300nm至1μm。盖层CP的膜厚度为约20nm至50nm。进一步地，半导体层EP和盖层CP中的每个层是i型半导体层。
图6示出了半导体层NR1和半导体层NR2的形成过程。
首先，形成抗蚀图案RP，该抗蚀图案RP具有打开盖层CP的上表面的一部分的图案。接下来，通过利用抗蚀图案RP作为掩模的离子注入，将诸如砷或磷之类的杂质引入到盖层CP的一部分和半导体层EP的一部分中。这样，盖层CP的一部分成为n型半导体层NR2，而半导体层EP的一部分成为n型半导体层NR1。进一步地，例如，在从半导体层EP的上表面延伸到约20nm至30nm的深度的区域中形成半导体层NR1。换句话说，半导体层NR1的膜厚度为例如约20nm至30nm。
如上所述，形成pin结结构的光接收器，该pin结结构具有半导体层PR和包括半导体层NR1的半导体层EP。
图7示出了层间绝缘膜IL1的形成过程。
首先，例如通过CVD方法，在盖层CP上和在绝缘膜IF1上形成例如氧化硅的层间绝缘膜IL1。接下来，通过CMP(化学机械抛光)方法抛光层间绝缘膜IL1来使上表面平坦化。注意，不一定必须执行该平坦化过程。
图8示出了接触孔CH2的形成过程。
首先，通过使用光刻和干法蚀刻，在层间绝缘膜IL1和绝缘膜IF1两者中形成到达半导体层PR的接触孔CH2。
图9示出了接触孔CH1的形成过程。
首先，通过使用光刻和干法蚀刻，在层间绝缘膜IL1中形成到达半导体层NR2的接触孔CH1。注意，在本实施例中，首先形成接触孔CH2，并且然后形成接触孔CH1。然而，它们的形成次序可以颠倒。
进一步地，在本实施例中，在不同的过程中分开形成接触孔CH1和接触孔CH2。然而，可以在相同的过程中形成接触孔CH1和接触孔CH2。在这种情况下，可以使用相同的掩模。因此，不仅可以降低制造成本，而且可以简化制造过程。
然而，在这种情况下，即使在接触孔CH1到达半导体层NR2之后，也执行干法蚀刻过程，直到接触孔CH2到达半导体层PR。结果，半导体层NR2经受过度干法蚀刻过程，并且可以移除半导体层NR2的表面。因此，考虑到蚀刻过程中的移除，期望半导体层NR2(盖层CP)的膜厚度很厚。在以下硅化物层SI1的形成过程中，半导体层NR2的膜厚度应当足够大，以确保半导体层NR1不被锗化。由于这个原因，不期望向后移除半导体层的表面。由于上述原因，为了确保半导体层NR2的膜厚度足够，期望分开执行接触孔CH1的形成过程和接触孔CH2的形成过程，如本实施例的图8和图9所描述的。
图10示出了阻挡金属膜BM1、硅化物层SI1和硅化物层SI2的形成过程。
首先，例如通过溅射法，在层间绝缘膜IL1上和在接触孔CH1和接触孔CH2内部形成例如钛(Ti)的金属膜。接下来，例如通过CVD或溅射法，在金属膜上形成例如氮化钛(TiN)的金属氮化物膜。金属膜的膜厚度为例如约10nm至20nm，并且金属氮化物膜的膜厚度为例如约10nm至20nm。阻挡金属膜BM1由这些金属膜和金属氮化物膜组成。
在该过程中，执行阻挡金属膜BM1的形成以及用于硅化物层形成的热处理以形成阻挡金属膜BM1，并且同时，通过被包括在半导体层NR2(盖层CP)中的半导体材料与金属的反应来形成硅化物层SI1。然后，通过被包括在半导体层PR中的材料与金属的反应形成硅化物层SI2。热处理例如在400℃至700℃的温度范围内、在诸如氮气气氛之类的惰性气体气氛中执行30秒至5分钟的时间。例如，当温度为400℃且时间为3分钟时，硅化物层SI1的厚度为约10nm，当温度为600℃且时间为3分钟时，硅化物层SI1的厚度为30nm或更大。
注意，阻挡金属膜BM1的形成过程和硅化物层SI1的形成过程可以是与本实施例中描述的过程相同的过程，但是这些形成过程可以彼此不同。当阻挡金属膜BM1的形成过程和硅化物层SI1的形成过程不同时，例如，在形成阻挡金属膜BM1的过程中，首先在室温至200℃的温度中执行热处理。然而，通过热处理不能充分执行硅化物层SI1的形成。因此，分开执行硅化物层形成的热处理。换句话说，用于硅化物层形成的热处理在比阻挡金属膜BM1的形成过程中更高的温度中或更长的时间内执行。
在硅化物层形成过程中，重要的是将硅化物层SI1的厚度控制为小于盖层CP的膜厚度。在本实施例中，在小于盖层CP的膜厚度的范围内，硅化物层SI1的厚度等于硅化物层SI2的厚度，或为约10nm至30nm。换句话说，硅化物层SI1的底表面位于半导体层NR2内并且未到达半导体层NR1。在硅化物层形成过程中，在可以将硅化物层SI1的厚度控制为小于盖层CP的膜厚度的范围内，确定诸如加热温度和加热时间之类的热处理条件。基于诸如配置阻挡金属膜BM1的材料以及盖层CP的膜厚度之类的条件，来适当地确定热处理条件。
图11示出了导电膜CF1和插塞PG1的形成过程。
首先，例如通过CVD方法，在阻挡金属膜BM1上形成例如钨的导电膜CF1。接下来，通过使用CMP或干法蚀刻，来移除形成在接触孔CH1和接触孔CH2外部的导电膜CF1和阻挡金属膜BM1。这样，形成插塞PG1，其包括留在接触孔CH1和接触孔CH2内部的导电膜CF1和阻挡金属膜BM1。
然后，通过形成线M1、层间绝缘膜IL2、插塞PG2、线M2、绝缘膜IF2和开口OP，来制造图1所示的半导体装置。制造过程如下所述。
首先，例如通过溅射法，在层间绝缘膜IL1上形成氮化钛、或者钛和氮化钛的叠层膜的下层阻挡金属膜。接下来，例如通过溅射法，在下层导电膜上形成铝基导电膜。接下来，例如通过溅射法，在导电膜上形成氮化钛、或者钛和氮化钛的叠层的上层阻挡金属膜。接下来，通过光刻和干法蚀刻来图案化上层阻挡金属膜、导电膜和下层阻挡金属膜，形成耦合到插塞PG1的线M1。
接下来，例如，通过使用CVD方法，在层间绝缘膜IL1上和在线M1上形成例如氧化硅的层间绝缘膜IL2。接下来，通过CMP方法，将平坦化过程施加到层间绝缘膜IL2。
接下来，通过光刻和干法蚀刻，在层间绝缘膜IL2中形成到达线M1的接触孔CH3。接下来，通过溅射法，在接触孔CH3内部形成阻挡金属膜BM2。阻挡金属膜BM2例如由(诸如钛的)金属膜和形成在该金属膜上的(诸如氮化钛的)金属氮化物膜的叠层膜形成。接下来，例如通过CVD方法，在阻挡金属膜BM2上形成例如钨的导电膜CF2。接下来，通过CMP或干法蚀刻，移除形成在接触孔CH3外部的导电膜CF2和阻挡金属膜BM2。这样，形成插塞PG2，其具有留在接触孔CH3内部的导电膜CF2和阻挡金属膜BM2。
接下来，在层间绝缘膜IL2上形成耦合到插塞PG2的线M2。线M2的形成过程、材料等与线M1的形成过程、材料等相同。
接下来，例如通过CVD方法，在层间绝缘膜IL2上和在线M2上形成例如氮化硅或氮氧化硅的绝缘膜IF2。
接下来，在绝缘膜IF2中以使得开口OP到达线M2并暴露线M2的上表面的一部分的方法来形成开口OP。
如上所述，制造了图1所示的半导体装置。
<研究示例中的半导体装置>
下文参考图19和图20，对本发明人在研究实施例1和研究实施例2中研究的半导体装置分别进行描述。
图19是第一研究示例的半导体装置的横截面图，其示出了与本实施例类似的光接收器，该光接收器包括p型半导体PR、锗的i型半导体层EP、以及形成在半导体层EP的表面附近的n型半导体层NR1。
如图19所示，同样在第一研究示例中，类似于本实施例，硅化物层(化合物层)SI1形成在盖层CP(半导体层NR2)内部。然而，在第一研究示例中，与本实施例不同，在硅化物层SI1下方的半导体层NR1中形成锗化物层(化合物层)GN。锗化物层GN通过增加用于形成硅化物层SI1的热处理温度或通过增加热处理的持续时间来促进硅化物的形成而形成。换句话说，当生长硅化物层SI1、以便不仅到达半导体层NR2内而且还到达半导体层NR1内时，被包括在半导体层NR1中的锗与被包括在金属膜中的钛进行反应。这样，在半导体层NR1内形成作为锗与钛的反应产物的TiGe，作为锗化物层GN。
根据本发明人的研究，锗化物层GN有效地降低插塞PG1与半导体层NR2和NR1之间的接触电阻。然而，锗化物层GN配置电流在半导体层NR1内的泄漏路径。泄漏路径无法停留在n型半导体层NR1中，并且甚至可能到达i型半导体层EP。由于这个原因，就光接收器而言，暗电流增加。
另外，当锗化物层GN存在于半导体层NR1内时，引入到半导体层NR1中的杂质浓度甚至可能被推出到半导体层EP的一侧。这导致半导体层NR1内的杂质浓度改变或杂质扩散到半导体层EP中的问题，导致配置半导体层NR1的杂质浓度分布的改变。
图20是第二研究示例的半导体装置的横截面图，其示出了与本实施例类似的光接收器，该光接收器包括p型半导体层PR、锗的i型半导体层EP、以及形成在半导体层EP的表面附近的n型半导体层NR1。
如图20所示，在第二研究示例中，插塞PG4由与本实施例的插塞PG1的材料不同的材料形成。配置插塞PG4的阻挡金属膜BM4是例如氮化钛的单层膜。导电膜CF4例如是钨。即使如本实施例那样施加用于硅化物形成的热处理，氮化钛也不会促进硅化物的形成。由于这个原因，在第二研究示例中，与本实施例和第一研究示例不同，硅化物层SI1未形成在半导体层NR2内和半导体层PR内。因此，与第一研究示例不同，在半导体层NR1内未形成锗化物层GN，使得可以防止暗电流增加的问题和改变杂质浓度分布的问题。
然而，在第二研究示例中，也未形成硅化物层SI1。结果，插塞PG4与半导体层NR2之间的接触电阻增加，并且插塞PG4与半导体层PR之间的接触电阻增加。
如上所述，在第一研究示例和第二研究示例中，存在降低半导体装置性能的问题。
<本实施例的主要特征>
本实施例的主要特征在于，在位于插塞PG1下方的半导体层NR2内形成硅化物层SI1，该硅化物层SI1是配置半导体层NR2(盖层CP)的材料与金属的反应产物，同时在半导体层NR1内未形成锗化物层GN，该锗化物层GN是配置半导体层NR1的材料与金属的反应产物。
在本实施例中，与第一研究示例不同，硅化物层SI1的膜厚度小于盖层CP的膜厚度。更具体地，硅化物层SI1的底表面位于半导体层NR2内而非半导体NR1内。换句话说，硅化物层SI1的底表面位于导体层NR2远离半导体层NR2与半导体层NR1之间的界面的一侧。
进一步地，在本实施例中，在插塞PG1正下方的区域中，从上侧按这个次序形成硅化物层SI1、半导体层NR2、半导体层NR1、半导体层EP、以及半导体层PR。然后，pin结结构的光接收器至少配置有半导体层NR1、半导体层EP、以及半导体层PR。
如上所述，未在半导体层NR1内形成在第一研究示例中示出的诸如TiGe层之类的锗化物层GN。因此，可以防止在半导体层NR1内形成泄漏路径并增加暗电流的问题，并且还可以防止改变杂质浓度分布的问题。进一步地，因为硅化物层SI1存在于半导体层NR2内，所以可以降低插塞PG1下方的电阻。
换句话说，根据本实施例，可以减少暗电流，防止杂质浓度分布改变，并且同时降低插塞PG1下方的电阻。因此，可以改善半导体装置的性能。
进一步地，如图8和图9中所述，根据本实施例，分开执行接触孔CH1的形成过程和接触孔CH2的形成过程，使得可以维持盖层CP的膜厚度足够。因此，在图10中描述的硅化物层SI1的形成过程中，可以在半导体层NR2内容易地形成硅化物层SI1，并且可以防止在半导体层NR1中形成锗化物层GN。
进一步地，根据本实施例，通过使用成为插塞PG1的一部分的阻挡金属膜BM1的形成过程，来执行图10中描述的硅化物层SI1的形成过程。因此，硅化物层SI1可以仅通过最少的附加过程形成，而无需制备附加掩模等，并且可以使生产成本的增加最小化。
变型
下面将参照图12，对第一实施例的变型的半导体装置进行描述。注意，以下主要对与第一实施例的不同之处进行描述。进一步地，变型的特征在于半导体层NR1、半导体层PR及其周围结构，并且因此线M1上方的上层的结构未在图中示出。
在第一实施例中，硅化物层SI1形成在盖层CP(半导体层NR2)内，使得硅化物层SI1未到达半导体层NR1。换句话说，半导体层NR2存在于硅化物层SI1与半导体层NR1之间。
在该变型中，如图12所示，硅化物层SI1形成在插塞PG1的下部中的整个半导体层NR2中，使得硅化物层SI1与半导体层NR1接触。换句话说，硅化物层SI1与半导体层NR1直接接触。因此，在插塞PG1正下方的区域中，从上侧按这个次序形成硅化物层SI1、半导体层NR1、半导体层EP、以及半导体层PR。
进一步地，这种硅化物层SI1可以通过控制图10中所描述的硅化物层SI1的形成过程中的热处理条件来形成，使得在半导体层NR1内未形成锗化物层GN。
在该变型中，与第一实施例相比较，硅化物层SI1的厚度大，并且硅化物层Si1与半导体层NR1之间实际上不存在电阻高于硅化物层SI1的电阻的半导体层NR2。因此，在该变型中，与第一实施例相比较，可以降低插塞PG1下方的电阻。
进一步地，在与用于在半导体层PR中形成硅化物层SI2相同的过程中形成硅化物层SI1。因此，在该变型中，也可以使硅化物层SI2的膜厚度变大。因此，在该变型中，与第一实施例相比较，可以进一步降低半导体层PR与插塞PG1之间的接触电阻。
第二实施例
下面参照图13至图16，对第二实施例的半导体装置及其制造方法进行描述。注意，以下主要对与第一实施例的不同之处进行描述。进一步地，第二实施例的特征在于半导体层NR1、半导体层PR及其周围结构，因此线M1上方的上层的结构未在图中示出。
在第一实施例中，如图10和图11所述，在半导体层PR上形成的插塞PG1包括阻挡金属膜BM1和导电膜CF1，并且具有与在半导体层NR2上形成的插塞PG1的结构相同的结构。
另一方面，在第二实施例中，如图13所示，形成在半导体层PR上的插塞PG3具有与形成在半导体层NR2上的插塞PG1的结构不同的结构。
下面参照图14至图16，对第二实施例的制造方法进行描述。
图14示出了第一实施例的图8之后的制造过程。如图14所示，在层间绝缘膜IL1中形成接触孔CH2之后，在层间绝缘膜IL1上和在接触孔CH2内部形成阻挡金属膜BM3。阻挡金属膜BM3的形成过程如下：首先，例如通过溅射法，形成例如钛(Ti)的金属膜。接下来，例如通过CVD方法或溅射法，在金属膜上形成例如氮化钛(TiN)的金属氮化物膜。这里，金属膜的膜厚度为例如约10nm至20nm，并且金属氮化物膜的膜厚度为例如约10nm至20nm。阻挡金属膜BM3配置有金属膜和金属氮化物膜。
然后，通过热处理使半导体层PR中包括的材料与金属反应，来形成硅化物层SI2。热处理例如在400℃至700℃的温度范围内、在诸如氮气气氛之类的惰性气体气氛中执行30秒至5分钟的时间。这里，硅化物层SI2的厚度为例如约20nm至50nm，其可以被制造为大于下文所描述的硅化物层SI1的厚度。
接下来，如图15所示，例如，通过CVD方法，在阻挡金属膜BM3上形成例如钨的导电膜CF3。接下来，通过使用CMP或干法蚀刻，移除形成在接触孔CH2外部的导电膜CF3和阻挡金属膜BM3。这样，形成插塞PG3，其具有留在接触孔CH2内部的导电膜CF3和阻挡金属膜BM3。
接下来，如图16所示，在通过光刻和干法蚀刻在层间绝缘膜IL1中形成接触孔CH1之后，在层间绝缘膜IL1上和在接触孔CH1内部形成阻挡金属膜BM1。然后，通过施加热处理，在半导体层NR2内形成硅化物层SI1。阻挡金属膜BM1和硅化物层SI1的形成过程与第一实施例的形成过程相同。
在图16的过程之后，在阻挡金属膜BM1上形成导电膜CF1。然后，通过使用CMP，移除形成在接触孔CH1外部的导电膜CF1和阻挡金属膜BM1。然后，形成插塞PG1，其包括留在接触孔CH1内部的导电膜CF1和阻挡金属膜BM1。这样，获得了图13中所示的结构。
如上所述，在第二实施例中，未在半导体层PR上形成插塞PG1。然而，在半导体层PR上形成与插塞PG1不同的插塞PG3，并且然后在与用于硅化物层SI1的过程不同的过程中形成硅化物层SI2。因此，第二实施例中的制造过程的数目大于第一实施例的制造过程的数目。
然而，在第二实施例中，可以在不取决于硅化物层SI1的厚度和制造方法，自由地设计硅化物层SI2的膜厚度和制造方法。
例如，如上所述，可以使硅化物层SI2的膜厚度大于硅化物层SI1的膜厚度。在第一实施例和第一实施例的变型中，硅化物层SI1的膜厚度应当小于或等于盖层CP的厚度，以防止半导体层NR1被锗化。因此，硅化物层SI2的最大厚度取决于硅化物层SI1的最大厚度。
另一方面，在第二实施例中，可以自由地设计阻挡金属膜BM3的膜厚度，并且可以自由地设计硅化物层SI2的膜厚度。出于此原因，可以使硅化物层SI2的膜厚度与硅化物层SI1的厚度不同，甚至可以大于盖层CP的膜厚度。因此，可以进一步降低半导体层PR与插塞PG3之间的接触电阻。
进一步地，在第一实施例中，可以首先执行接触孔CH1的形成过程和接触孔CH2的形成过程中的任一形成过程。
另一方面，在第二实施例中，期望首先在接触孔CH2内部形成插塞PG3，并且然后在接触孔CH1内部形成插塞PG1。在第二实施例中，在形成插塞PG1之前形成插塞PG3意指在形成硅化物层SI1之前形成硅化物层SI2。然后，在第二实施例中，需要分开执行用于形成硅化物层SI1的热处理和用于形成硅化物层SI2的热处理。
因此，如果首先形成接触孔CH1、硅化物层SI1和插塞PG1，则之后通过用于形成硅化物层SI2的热处理来再次促进硅化物层SI1的硅化。在这种情况下，存在硅化物层SI1可能不会停留在半导体NR2内并且半导体层NR1内部可能被锗化的风险。由于这个原因，如上所述，难以增加硅化物层SI2的膜厚度。
因此，当首先形成接触孔CH2、硅化物层SI2和插塞PG3时，即使在之后通过用于形成硅化物层SI1的热处理来再次促进硅化物层SI2的硅化的情况下，半导体层PR的膜厚度也会足够大并且不会发生上述问题。因此，可以在不损害半导体装置的可靠性的情况下，改善半导体装置的性能。
注意，第二实施例已经描述了阻挡金属膜BM3、导电膜CF3和硅化物层SI2的材料与第一实施例中的阻挡金属膜BM1、导电膜CF1和硅化物层SI2的材料相同的情况。然而，阻挡金属膜BM3、导电膜CF3和硅化物层SI2不限于上述材料，并且也可以由其他材料形成。换句话说，形成在半导体层PR上的阻挡金属膜BM3、导电膜CF3和硅化物层SI2的材料可以与形成在半导体层NR2上的阻挡金属膜BM1、导电膜CF1和硅化物层SI1的材料不同。
第三实施例
下面参照图17和图18，对第三实施例的半导体装置及其制造方法进行描述。注意，以下主要对与第一实施例的不同之处进行描述。进一步地，第三实施例的特征在于半导体层NR1、半导体层PR及其周围结构，因此在线M1上方的上层的结构未在图中示出。
在第一实施例中，如图10所示，硅化物层SI1通过被包括在半导体层NR2(盖层CP)中的材料与被包括在阻挡金属膜BM1中的金属之间的反应来形成，并且硅化物层SI2通过被包括在半导体层PR中的金属与被包括在阻挡金属膜BM1中的金属之间的反应来形成。
另一方面，在第三实施例中，通过使用另一金属膜而不使用配置阻挡金属膜BM1的金属膜，来形成硅化物层SI3。
图17示出了第一实施例的图9之后的制造过程。如图17所示，通过溅射法，在接触孔CH1内部、在接触孔CH2内部以及在层间绝缘膜IL1上形成包括诸如钴(Co)、镍(Ni)或铂(Pt)之类的金属的金属膜MF。
接下来，如图18所示，在约300℃至600℃的温度中对半导体衬底SB施加第一热处理。然后，在约500℃至750℃的温度中施加第二热处理，以使被包括在半导体层NR2或半导体层PR中的材料和被包括在金属膜MF中的金属进行反应。这样，形成硅化物层SI3，其是被包括在半导体层NR2或半导体层PR中的硅与被包括在金属膜MF中的金属的反应产物。换句话说，硅化物层SI3形成在半导体层NR2和半导体层PR两者内。然后，移除未反应的金属膜MF。硅化物层SI3由例如硅化钴(CoSi2)、硅化镍(NiSi)或硅化铂(PtSi)形成。根据金属膜MF中包括的金属的材料来适当地调整热处理条件。
随后的制造过程与第一实施例的图10之后的制造过程几乎相同。然而，因为硅化物层SI3已经形成，所以在第三实施例中不会执行在第一实施例中形成阻挡金属膜BMI之后执行的、用于硅化物层SI1和硅化物层SI2的形成过程的热处理。
如上所述，在第三实施例中，在与阻挡金属膜BM1的金属膜的形成过程不同的过程中形成硅化物层SI3。出于此原因，第三实施例的制造过程的数目大于第一实施例的制造过程的数目。
然而，在第三实施例中，可以在不取决于阻挡金属膜BM1的金属膜的材料的情况下，自由设置硅化物层SI3的材料。
例如，在第一实施例中，硅化物层SI1由硅化钛组成。然而，在第三实施例中，硅化物层SI3的材料可以选自硅化钴、硅化镍、以及硅化铂，它们是电阻低于硅化钛的电阻的材料。因此，可以进一步降低半导体层PR与插塞PG1之间的接触电阻，以及半导体层NR2与插塞PG1之间的接触电阻。
进一步地，与第一实施例的第一变型类似，可以形成硅化物层SI3，以便到达半导体层NR1。在这种情况下，形成硅化物层SI3，使得半导体层NR1不被锗化。
进一步地，在第三实施例中，因为已经形成了硅化物层SI3，所以阻挡金属膜BM1可以是金属氮化物膜的单层膜，而不是诸如钛之类的金属膜和诸如氮化钛之类的金属氮化物膜的叠层膜。在这种情况下，由于不存在诸如钛之类的金属膜的形成过程，因此可以简化制造过程。
然而，从可靠性角度来看，同样在第三实施例中，更期望阻挡金属膜BM1被形成为金属膜和金属氮化物膜的叠层膜。例如，存在如下情况：在形成阻挡金属膜BM1之前，在硅化物层SI3的表面上形成了诸如自然氧化膜之类的薄膜。此时，当在硅化物层SI3的表面上形成诸如钛之类的金属膜时，钛与该自然氧化膜反应，并且然后可以移除硅化物层SI3表面上的自然氧化膜。因此，可以降低插塞PG1与硅化物层SI3之间的接触电阻。
注意，第一实施例至第三实施例已经描述了盖层CP和半导体层SL的材料是硅的情况。因此，半导体层NR2(盖层CP)内和半导体层SL内的半导体材料的化合物层以及阻挡金属膜BM1至M3的金属材料被称为“硅化物层SI1至SI3”。然而，在本发明中，盖层CP和半导体层SL的材料不限于硅。
进一步地，第一实施例至第三实施例已经描述了通过离子注入来形成半导体层PR、半导体层NR1、以及半导体层NR2的情况。然而，在本发明中，半导体层PR、半导体层NR1、以及半导体NR2还可以以与半导体层EP相同的方式、通过外延生长来形成。换句话说，还可以的是，通过外延生长、在i型半导体层EP上形成引入了n型杂质的半导体层NR1，并且然后通过外延生长、在半导体层NR1上形成引入了n型杂质的半导体层NR2(盖层CP)。在这种情况下，在形成半导体层PR之前，在衬底上形成第一绝缘膜IF1，在该第一绝缘膜IF1中形成开口以限定光接收器的形成区域。
虽然已经基于实施例来对由本发明人做出的发明进行具体描述，但是本发明不限于特定实施例，并且在不脱离本发明的范围的情况下可以做出各种修改和变型。
实施例中描述的一些其他内容如下所示。
[备注1]
一种半导体装置，包括：第一半导体层，形成在衬底之上并且包括第一导电类型的杂质；第二半导体层，形成在第一半导体层之上；第三半导体层，形成在第二半导体层之上并且包括第二导电类型的杂质，该第二导电类型与第一导电类型相反；第四半导体层，形成在第三半导体层之上，该第四半导体层由与第三半导体层的材料不同的材料组成；第一化合物层，形成在第四半导体层内，该第一化合物层是第一金属与被包括在第四半导体层中的材料的反应产物；以及第一插塞，形成在第一化合物层之上，该第一插塞穿过第一化合物层而被电耦合到第三半导体层。第一半导体层、第二半导体层和第三半导体层分别配置光接收器的一部分。第一金属与被包括在第三半导体层中的金属的反应产物未形成在第三半导体层内。
[备注2]
一种半导体装置的制造方法，包括以下步骤：(a)制备衬底；(b)在衬底之上形成第一半导体层，该第一半导体层包括第一导电类型的杂质；(c)在衬底之上形成第一绝缘膜；(d)通过选择性地移除第一绝缘膜，在第一绝缘膜中形成贯通部分；(e)在步骤(d)之后，在贯通部分内暴露的第一半导体层之上形成第二半导体层；(f)在第二半导体层之上形成第三半导体层，该第三半导体层包括第二导电类型的杂质，该第二导电类型与第一导电类型相反；(g)在第三半导体层之上形成第四半导体层，该第四半导体层的材料与第三半导体层的材料不同；(h)在第一半导体层之上和在第四半导体层之上形成第一层间绝缘膜；(i)在第一层间绝缘膜中形成第一接触孔，以便到达第四半导体层；(j)在第一接触孔内部形成第一化合物层，该第一化合物层是第一金属与被包括在第四半导体层中的材料的反应产物，使得第一金属和包括在第三半导体层中的材料的反应产物未形成在第三半导体层内；以及(k)在第一接触孔内部形成第一插塞，该第一插塞穿过第一化合物层而被电耦合到第三半导体层。第一半导体层、第二半导体层和第三半导体层分别配置光接收器的一部分。
[备注3]
在备注2中描述的半导体装置的制造方法中，步骤(e)、(f)和(g)分别通过外延生长来执行。
[备注4]
在备注2中描述的半导体装置的制造方法中，步骤(b)通过外延生长来执行。

Claims (20)

1.一种半导体装置，包括：
第一半导体层，形成在衬底之上、并且包括第一导电类型的杂质；
第二半导体层，形成在所述第一半导体层之上；
第三半导体层，形成在所述第二半导体层内，所述第三半导体层是所述第二半导体层的一部分、并且包括第二导电类型的杂质，所述第二导电类型与所述第一导电类型相反；
第四半导体层，形成在所述第三半导体层之上，所述第四半导体层由与所述第二半导体层的材料不同的材料组成；
第一化合物层，形成在所述第四半导体层内，所述第一化合物层是第一金属与被包括在所述第四半导体层中的所述材料的反应产物；以及
第一插塞，形成在所述第一化合物层之上，所述第一插塞穿过所述第一化合物层而被电耦合到所述第三半导体层，
其中所述第一半导体层、所述第二半导体层和所述第三半导体层分别配置光接收器的一部分，以及
其中所述第一金属与被包括在所述第三半导体层中的所述材料的反应产物未形成在所述第三半导体层内。
2.根据权利要求1所述的半导体装置，
其中所述第一化合物层的底表面位于所述第四半导体层内，使得所述第一化合物层的所述底表面未到达所述第三半导体层。
3.根据权利要求1所述的半导体装置，
其中所述第一化合物层与所述第三半导体层直接接触。
4.根据权利要求1所述的半导体装置，
其中第二化合物层形成在所述第一半导体层内，所述第二化合物层是所述第一金属或第二金属与被包括在所述第一半导体层中的所述材料的反应产物，所述第二金属为不同的材料，
其中穿过所述第二化合物层而被电耦合到所述第一半导体层的第二插塞形成在所述第二化合物层之上，以及
其中所述第二化合物层的厚度大于所述第一化合物层的厚度。
5.根据权利要求1所述的半导体装置，
其中所述第一插塞具有第一阻挡金属膜以及第一导电膜，所述第一阻挡金属膜包括所述第一金属，以及
其中所述第一化合物层是被包括在所述第一阻挡金属膜中的所述第一金属与被包括在所述第四半导体层中的所述材料的反应产物。
6.根据权利要求5所述的半导体装置，
其中所述第一金属是钛，
其中所述第四半导体层包括硅，以及
其中所述第一化合物层由硅化钛组成。
7.根据权利要求1所述的半导体装置，
其中所述第一插塞具有第一阻挡金属膜以及第一导电膜，所述第一阻挡金属膜包括第三金属，以及
其中所述第一金属是与所述第三金属的材料不同的材料。
8.根据权利要求7所述的半导体装置，
其中所述第一金属是钴、镍或铂，
其中所述第四半导体层包括硅，以及
其中所述第一化合物层由硅化钴、硅化镍或硅化铂组成。
9.根据权利要求1所述的半导体装置，
其中所述第一导电类型是p型，
其中所述第二导电类型是n型，
其中所述第二半导体层由锗组成，所述锗是本征半导体、或者杂质浓度小于1×1017/cm3的p型半导体或n型半导体，以及
其中所述光接收器是pin结结构。
10.一种半导体装置的制造方法，包括以下步骤：
(a)制备衬底；
(b)在所述衬底之上形成第一半导体层，所述第一半导体层包括第一导电类型的杂质；
(c)在所述衬底之上形成第一绝缘膜；
(d)通过选择性地移除所述第一绝缘膜，在所述第一绝缘膜中形成贯通部分；
(e)在所述步骤(d)之后，在所述贯通部分内暴露的所述第一半导体层之上形成第二半导体层；
(f)在所述第二半导体层之上形成与所述第二半导体层的材料不同的材料的第四半导体层；
(g)通过将与所述第一导电类型相反的第二导电类型的杂质引入所述第二半导体层的一部分，在所述第二半导体层内形成第三半导体层；
(h)在所述第一半导体层之上和在所述第四半导体层之上形成第一层间绝缘膜；
(i)在所述第一层间绝缘膜中形成到达所述第四半导体层的第一接触孔；
(j)在所述第一接触孔内部形成第一化合物层，所述第一化合物层是所述第一金属与被包括在所述第四半导体层中的所述材料的反应产物，使得所述第一金属与被包括在所述第三半导体层中的所述材料的反应产物未形成在所述第三半导体层内；以及
(k)在所述第一接触孔内部形成第一插塞，所述第一插塞穿过所述第一化合物层而被电耦合到所述第三半导体层，
其中所述第一半导体层、所述第二半导体层和所述第三半导体层分别配置光接收器的一部分。
11.根据权利要求10所述的半导体装置的制造方法，
其中所述步骤(j)包括以下步骤：
(j1)在所述第一层间绝缘膜之上和在所述第一接触孔内部，形成包括所述第一金属的第一阻挡金属膜；以及
(j2)通过施加热处理，在所述第四半导体层内形成所述第一化合物层，所述第一化合物层是被包括在所述第一阻挡金属膜中的所述第一金属与被包括在所述第四半导体层中的所述材料的反应产物，以及
其中所述步骤(k)包括以下步骤：
(k1)在所述第一阻挡金属膜之上形成第一导电膜；以及
(k2)通过移除形成在所述第一接触孔外部的所述第一导电层和所述第一阻挡金属膜，形成所述第一插塞，所述第一插塞包括留在所述第一接触孔内部的所述第一导电膜和所述第一阻挡金属膜。
12.根据权利要求11所述的半导体装置的制造方法，
其中所述步骤(j2)在所述步骤(j1)之后执行，
其中在所述步骤(j1)中，通过溅射法来执行形成所述第一阻挡金属膜的步骤，以及
其中在所述步骤(j2)中，施加所述热处理的步骤在高于所述步骤(j1)中的温度的温度中执行。
13.根据权利要求11所述的半导体装置的制造方法，还包括在所述步骤(h)与所述步骤(j)之间、在所述第一层间绝缘膜中形成到达所述第一半导体层的第二接触孔的步骤，
其中在所述步骤(j1)中，包括所述第一金属的所述第一阻挡金属膜也形成在所述第二接触孔内部，
其中在所述步骤(j2)中，通过所述热处理，在所述第一半导体层内形成第二化合物层，所述第二化合物层是被包括在所述第一阻挡金属膜中的所述第一金属与被包括在所述第一半导体层中的所述材料的反应产物，
其中在所述步骤(k1)中，所述第一导电膜也形成在所述第二接触孔内部的所述第一阻挡金属膜上，以及
其中在所述步骤(k2)中，形成第二插塞，所述第二插塞被电耦合到所述第一半导体层、并且包括留在所述第二接触孔内部的所述第一导电膜和所述第一阻挡金属膜。
14.根据权利要求13所述的半导体装置的制造方法，
其中所述第一金属是钛，
其中所述第一半导体层和所述第四半导体层分别包括硅，以及
其中所述第一化合物层和所述第二化合物层分别由硅化钛组成。
15.根据权利要求11所述的半导体装置的制造方法，还包括以下步骤：
(m)在所述步骤(h)与所述步骤(j)之间，在所述第一层间绝缘膜中形成到达所述第一半导体层的第二接触孔；
(n)在所述步骤(m)与所述步骤(j)之间，在所述第二接触孔内部的所述第一半导体层内形成第二化合物层，所述第二化合物层是第二金属与被包括在所述第一半导体层中的所述材料的反应产物、并且具有大于所述第一化合物层的厚度的厚度；以及
(o)在所述步骤(n)与所述步骤(j)之间，在所述第二接触孔内部形成第二插塞，所述第二插塞穿过所述第二化合物层而被电耦合到所述第一半导体层，
其中所述步骤(n)包括以下步骤：
(n1)在所述第一层间绝缘膜之上和在所述第二接触孔内部，形成包括所述第二金属的第二阻挡金属膜；以及
(n2)通过施加热处理，在所述第一半导体层内形成所述第二化合物层，所述第二化合物层是被包括在所述第二阻挡金属膜中的所述第二金属与被包括在所述第一半导体层中的所述材料的反应产物，以及
其中所述步骤(o)包括以下步骤：
(o1)在所述第二阻挡金属膜之上形成第二导电膜；以及
(o2)通过移除形成在所述第二接触孔外部的所述第二导电膜和所述第二阻挡金属膜，形成所述第二插塞，所述第二插塞包括留在所述第二接触孔内部的所述第二导电膜和所述第二阻挡金属膜。
16.根据权利要求15所述的半导体装置的制造方法，
其中所述第一金属和所述第二金属分别是钛，
其中所述第一半导体层和所述第四半导体层分别包括硅，以及
其中所述第一化合物层和所述第二化合物层分别由硅化钛组成。
17.根据权利要求10所述的半导体装置的制造方法，
其中所述步骤(j)包括以下步骤：
(j3)在所述第一层间绝缘膜之上和在所述第一接触孔内部，形成包括所述第一金属的第一金属膜；
(j4)通过施加热处理，在所述半导体层内形成所述第一化合物层，所述第一化合物层是被包括在所述第一金属膜中的所述第一金属与被包括在所述第四半导体层中的所述材料的反应产物；以及
(j5)在所述步骤(j4)之后，移除所述第一金属膜的未反应部分，
其中所述步骤(k)包括以下步骤：
(k3)在所述第一层间绝缘膜之上和在所述第一接触孔内部的第一硅化物层之上，形成包括第三金属的第三阻挡金属膜，所述第三金属与所述第一金属不同；
(k4)在所述第三阻挡金属膜之上形成第三导电膜，以及
(k5)通过移除形成在所述第一接触孔外部的所述第三导电膜和所述第三阻挡金属膜，形成所述第一插塞，所述第一插塞包括留在所述第一接触孔内部的所述第三导电膜和所述第三阻挡金属膜。
18.根据权利要求17所述的半导体装置的制造方法，
其中所述第一金属是钴、镍或铂，
其中所述第四半导体层包括硅，以及
其中所述第一化合物层由硅化钴、硅化镍或硅化铂组成。
19.根据权利要求10所述的半导体装置的制造方法，
其中所述第一化合物层与所述第三半导体层直接接触。
20.根据权利要求10所述的半导体装置的制造方法，
其中所述第一导电类型是p型，
其中所述第二导电类型是n型，
其中所述第二半导体层由锗组成，所述锗是本征半导体、或者杂质浓度小于1×1017/cm3的p型半导体或n型半导体，以及
其中所述光接收器是pin结结构。
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