CN1624936A - 具有与掩埋层接触的导电插塞的光电二极管及其制造方法 - Google Patents
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Abstract
制造光电二极管的方法包括在衬底上顺序地形成第一导电类型的掩埋层、第一导电类型的第一外延层和第二导电类型的第二外延层。蚀刻第二和第一外延层以形成暴露部分掩埋层的沟槽。在沟槽中形成第一导电类型的导电插塞。在第二外延层的上表面上形成第一电极。形成第二电极以接触导电插塞的上表面。也提供了具有与掩埋层接触的导电插塞的光电二极管。
Description
优先权声明
本申请涉及并要求2003年11月12日向韩国知识产权局申请的韩国专利申请号No.2003-79903的优先权，这里引用该申请的整个内容作为参考。
技术领域
本发明涉及一种将入射光转换为电信号的光电二极管(PD)，尤其涉及减少PD的串联电阻的结构及其制造方法。
背景技术
PD通常用作半导体器件中的光学元件，以将入射光转换为电信号(电流或电压)。这种PD典型地具有PN结结构、雪崩击穿(APD)结构、PIN或NIP结构。具有PIN结构的PD典型地包括P型电极、本征外延层、N+层和P型衬底。具有NIP结构的PD典型地包括N型电极、本征外延层、P+层和P型衬底。目前，典型地制造使用PIN或NIP结构的PD。
例如，具有PIN或NIP结构的PD可以用在光学拾波器以记录并/或复制来自CD-ROM、CD-R/RW、DVD-ROM、DVD-R/RW等的数据。PD也可以用作将信号传送到伺服机构的界面。
图1表示具有NIP结构的传统PD。图1的PD通常按下列方法制造。在P型衬底1上形成P+掩埋层2，然后在P+掩埋层2上形成P-外延层3。形成第一P+隔离扩散层4。形成N型外延层7，以及形成第二P+隔离扩散层8以叠盖第一隔离扩散层4。这里，进行离子注入和热扩散以形成第一和第二P+隔离扩散层4和8。形成N+层13以减小阴极电阻。形成P+层8以形成分离的PD，并形成阴极接触点14和阳极接触点15。
可以通过光效率和频率特性来测量PD的性能。正在进行研发以提高上述性能。然而，在制造PD中进行的离子注入和热扩散的限制因素使进一步改善PD的性能很难。
作为实例，使PD的串联电阻最小化可以提高PD的性能和频率特性。在图1中，P+掩埋层2与第一和第二P+间隔扩散层4和8之间的串联电阻是PD的串联电阻的主要部分。通常，形成深或浅结以减少上述串联电阻。然而，使用离子注入和热扩散使串联电阻减少已达到其极限，因而通过减少串联电阻来提高性能的能力被限制在使用离子注入和热扩散的器件中。
例如，典型地必须充分地进行热扩散处理以将高剂量的杂质扩散到PD的较低部分。然而，上述的热扩散工艺也导致横向增长的PD面积。同样，很难以高能量将高剂量的离子注入以在PD的较低部分中提供高剂量杂质。因而，离子的横向扩散是不可避免的。结果，增加了PD的面积。
发明内容
本发明的一些实施例提供了制造包括在衬底上顺序地形成的第一导电类型的掩埋层、第一导电类型的第一外延层、和第二导电类型的第二外延层的光电二极管的方法。蚀刻第二和第一外延层以形成暴露部分掩埋层的沟槽。在沟槽中形成第一导电类型的导电插塞。在第二外延层的上表面上形成第一电极并形成第二电极以接触导电插塞的上表面。
本发明的另一实施例包括在沟槽的内壁上形成热氧化层并在形成导电插塞之前除去热氧化层。
在本发明的另一实施例中，导电插塞的形成包括形成导电层以填充沟槽并回蚀刻该导电层以暴露第二外延层。在本发明的一些实施例中，导电层包括硼-硅酸盐-玻璃、磷-硅酸盐-玻璃或掺杂多晶硅。导电层的掺杂密度从大约1×1020到大约1×1021离子/cm3。
在本发明的另一实施例中，第一电极的形成包括在第二外延层的区域中注入第二导电类型的杂质以在第二外延层中提供更高掺杂浓度的区域以及在第二外延层的区域上形成第一电极。
在本发明的一些实施例中，为形成暴露部分掩埋层的沟槽而对第二和第一外延层进行的蚀刻包括蚀刻第二和第一外延层以形成暴露掩埋层相应部分的沟槽，沟槽中第一导电类型的导电插塞的形成包括在沟槽中形成第一导电类型的导电插塞，接触导电插塞的上表面的第二电极的形成包括形成第二电极以便接触相应几个导电插塞的上表面，第二外延层的上表面上第一电极的形成包括在第二外延层的上表面上形成第一电极，为了在第二外延层中提供更高掺杂浓度的区域而在第二外延层的区域中进行第二导电类型的杂质的注入包括在第二外延层的区域中注入第二导电类型的杂质以在第二外延层中提供更高掺杂浓度的区域以及第二外延层区域上的第一电极的形成包括在相应的区域上形成第一电极。上述实施例也可包括在第二外延层中注入第一导电类型的杂质以提供配置在第二导电类型的区域之间的第一导电类型的区域。
本发明的另一实施例包括在第二外延层和导电插塞的上表面上形成覆盖层。在上述实施例中，第一和第二电极穿透覆盖层。
本发明的另一实施例包括在第一和第二电极上形成金属间电介质、在金属间电介质上形成光遮蔽层以限定光敏区域、在光敏区域中蚀刻金属间电介质以及在光敏区域中形成共形抗反射涂层。
在本发明的一些实施例中，第一导电类型是P型，第二导电类型是N型。在本发明的其它实施例中，第一导电类型是N型，第二导电类型是P型。
本发明的更进一步的实施例提供了包括在P型衬底上顺序地形成P+掩埋层、P-外延层、和N型外延层的光电二极管的制造方法。蚀刻N型外延层和P-外延层以形成暴露部分P+掩埋层的沟槽。在沟槽中形成P+导电插塞。在N型外延层中形成N+注入层。P+注入层形成在N型外延层中并配置在N+注入层之间。形成阳极以接触P+导电插塞的上表面，形成阴极以接触N+注入层。
在本发明的某一实施例中，P+导电插塞的形成包括形成P+导电层以填满沟槽以及回蚀刻P+导电层以暴露N型外延层。P+导电层包括硼-硅酸盐-玻璃或掺杂多晶硅。
本发明的另一实施例提供了包括衬底上的第一导电类型的掩埋层、第一掩埋层上的第一导电类型的第一层以及第一层上的第二导电类型的第二层的光电二极管。导电插塞延伸通过第二和第一层并接触掩埋层。在第二层的上表面上提供第一电极。在导电插塞的上表面上提供第二电极。导电插塞包括硼-硅酸盐-玻璃、磷-硅酸盐-玻璃或者掺杂多晶硅。导电插塞的掺杂密度从大约1×1020到1×1021离子/cm3。导电插塞的上表面是平的。
本发明的另外实施例包括配置在第一电极和第二层之间的第二导电类型的更高掺杂浓度的区域。
在本发明的一些实施例中，导电插塞包括延伸通过第二和第一外延层并接触掩埋层的多个导电插塞，第一电极包括多个第一电极，第二电极包括多个第二电极以及更高掺杂浓度的区域包括多个区域。在上述实施例中，光电二极管包括配置在第二导电类型的更高掺杂浓度的杂质的区域之间的位于第二层中的第一导电类型的区域。
本发明的更进一步的实施例包括覆盖第一和第二电极的金属间电介质、金属间电介质上用以限定光敏区域的光遮蔽层以及光敏区域中的共形抗反射涂层。
附图说明
图1是具有NIP结构的传统PD的截面图；
图2至7是说明根据本发明的一些实施例的制造PD的方法的截面图；以及
图8和9是说明根据本发明的另外一些实施例的制造PD的方法的截面图。
具体实施方式
下文将根据表示本发明的实施例的附图更充分地描述本发明。然而，本发明不局限于这里所列的实施例。相反，提供这些实施例以便全面并完整公开，并将充分地将本发明的范围传达给本领域的技术人员。在附图中，为了清楚，夸大了层和区域的厚度。全文中相同的数字表示相同的组成部分。这里使用的术语“和/或”包括相关所列项目的一个或多个的任意和所有结合。
这里所用的术语仅仅是为了描述特别实施例并不限制本发明。除非上下文清楚的表示其它含义，这里使用的单数形式也包含复数形式。可以进一步理解当术语“包括”用在说明书中时，其规定了所述的特征、整数、步骤、操作、组成部分和/或组件的存在，而不排除一个或多个其它特征、整数、步骤、操作、组成部分、成份和/或其组的存在或补充。
可以理解当组成部分例如层、区域或衬底被称为“在另一组成部分上”或延伸“在另一组成部分之上”时，它可能是直接存在另一组成部分上或直接延伸存在另一组成部分之上或者插入组成部分之间。相反，当组成部分被称作“直接在另一组成部分上”或延伸“直接存在另一组成部分之上”时，就不存在插入组成部分之间。也可理解当组成部分被称作“连接”或“耦合”另一组成部分时，它可能是直接连接或耦合到另一组成部分或者存在插入组成部分之间。相反，当组成部分被称作“直接连接”或“直接耦合”到另一组成部分时，就不存在插入组成部分之间。整个说明书中，相同的数字表示相同的组成部分。
可以理解，尽管这里可以使用术语第一、第二等等来描述不同的组成部分、组件、区域、层和/或部分，但这些组成部分、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一组成部分、组件、区域、层或部分区别于另一组成部分、组件、区域、层或部分。因而，在不脱离本发明教导的情况下，下面论述的第一组成部分、组件、区域、层或部分可能被称为第二组成部分、组件、区域、层或部分。
此外，这里使用关系术语例如“下面”或“底部”以及“上面”或“顶部”来描述如附图中所述的一种组成部分与另一种组成部分的关系。可以理解为除了附图中叙述的方向之外，关系术语围绕着器件的不同方向。例如，如果翻转附图中的器件，那么描述在另一组成部分的“下”侧上的组成部分将朝向另一组成部分的“上”侧。因此，示范性术语“下”可能是根据图的特定方向的“上”和“下”的两个方向。相似地，如果翻转一个图中的器件，那么描述为“在另一组成部分下面”或“在另一组成部分之下”的组成部分将朝向“在另一组成部分之上”。因此，示范性术语“在...下面”或“在...之下”包括之上和之下两个方向。
这里参照本发明理想实施例的截面示意图的说明描述本发明的实施例。同样，例如希望作为制造技术和/或容差结果的论述形状的变化。因而，本发明的实施例不局限于这里所论述的区域的特殊形状，而包括例如制造导致的形状的偏差。例如，典型地，作为矩形说明的蚀刻区域具有锥体、圆形或曲形特征。因而，图中说明的区域实质上是示意性的并且它们的形状不说明器件的区域的精确形状并不限制本发明的范围。
除非另有限定，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的技术人员通常理解相同的意义。进一步理解，如果没有特别限定，这些术语，例如平常使用的词典中限定的术语，应当具有与它们在相关技术的上下文中的意义一致的意义，不是理想的或过分正式的意义。
本领域的技术人员也可以理解，与另一特征相邻配置的结构或特征可以有叠盖或支撑相邻结构的部分。
在下文中，根据本发明的一些实施例，参照附图详细地描述制造具有NIP结构的PD的方法。然而，本发明的实施例不应当限定为NIP结构，也可包含相反导电类型的PIN结构。此外，根据普通阳极分离型PD描述本发明的实施例。然而，其它的PD结构也得益于本发明的教导。因此，本发明的实施例不限定为附图中所述的特别示范性实施例。此外，为了制造光学拾波器，用于处理从PD输出的电信号的集成电路被进一步集成到包括根据本发明的实施例PD的衬底中。
图2至7是说明根据本发明的一些实施例的制造PD的方法的截面图。如图2中所示，提供P型衬底100例如单晶硅衬底。在P型衬底100的表面，在一些实施例中，整个表面上形成P+掩埋层105。在P+掩埋层105上形成P-第一外延层110。为了形成P+掩埋层105，以1×1010离子/cm3的高密度离子注入杂质例如硼(B)，接着进行热扩散(驱入，drive-in)处理。P-第一外延层110的厚度和电阻率在提供高性能的PD方面是主要因素。因而，将P-第一外延层110的厚度生长到大约8-12μm并且P-第一外延层110的电阻率为大约100-200Ω-cm。可以在由P+掩埋层105引起的外扩散为最小化的条件下形成P-第一外延层110。在P-第一外延层110上形成N型第二外延层115。
参照图3，形成隔离层120以限定有源区。使用通常的硅的局部氧化(LOCOS)或浅沟道隔离(STI)来形成隔离层120。蚀刻N型第二外延层115和P-第一外延层110以形成沟槽125，以便暴露P+掩埋层105。可以按如下方法形成沟槽125。在N型第二外延层115上形成薄衬垫氧化物和氮化物层，然后对其构图以在待形成沟槽125的衬垫氧化物和氮化物层的部分中形成开口。其次，使用构图的衬垫氧化物和氮化物层作为掩模来蚀刻N型第二外延层115和P-第一外延层110以将沟槽125形成为几μm到几十μm深。在本发明的一些实施例中，采用使用Cl2和SF6的反应性离子蚀刻(RIE)来蚀刻N型第二外延层115和P-第一外延层110。也可使用其它蚀刻技术。其后，除去衬垫氧化物和氮化物层。
在完成沟槽125之后，在适当的条件下进行热处理以释放由蚀刻引起的应力。例如，采用在沟槽125的内壁上形成50-200厚的热氧化层130的方式进行热处理。然而，可不形成热氧化层130。
如图4中所示，在除去热氧化层130(如果存在)之后，形成P+导电层135以填充，在一些实施例中，完全填满沟槽125。P+导电层135可由硼硅酸盐玻璃或P+掺杂多晶硅形成以减少随后形成的阳极的电阻。在本发明的一些实施例中，P+导电层135的掺杂密度从大约1×1020至大约1×1021离子/cm3。在从大约500℃至大约700℃的温度下使用低压化学气相淀积(LPCVD)沉积掺杂多晶硅。在本发明的一些实施例中，将掺杂多晶硅形成为具有从几至几十Ω/□的电阻。在上述情况下，与上述相应的注入和扩散结构相比，掺杂多晶硅的贡献在于减少了P+掩埋层105的串联电阻。沉积多晶硅并接着使用离子注入掺杂杂质。同样，可以在沉积多晶硅的过程同时掺杂杂质。
在制造具有PIN结构的PD的本发明的实施例中，掩埋层的导电类型是N+。在这样的实施例中，使用N型导电层例如磷硅酸盐玻璃(PSG)或N+掺杂多晶硅将其延伸到N+掩埋层以减少器件阴极的电阻。
参照图5，回蚀刻P+导电层135以暴露N型第二外延层115。结果，在沟槽125中形成导电插塞135a。使用HBr、HeO2、N2、CF4的组合进行回蚀刻。另外，将偏压应用于衬底100以便增加气体的线性。由于P+导电层135和N型第二外延层115的蚀刻率不同，所以使用N型第二外延层115作为蚀刻停止层。作为选择，将如图3所述用于形成沟槽125的衬垫氧化物和氮化物层留在结构上并用作蚀刻停止层。在这种情况下，在进行回蚀刻P+导电层135之后，除去衬垫氧化物和氮化物层。
因为调整P+导电层135的掺杂密度以减少导电插塞135a的电阻，所以减少了导电插塞135a与P+掩埋层105之间的串联电阻。因而，因为在随后的过程中减少了与导电插塞135a接触的结点的电阻，所以提高了PD的频率特性和性能。同样，因为不需要热扩散处理，所以PD不会受热的很大影响并且可以减少或阻止横向扩散。
参照图6，在N型第二外延层115中形成N+注入层140以减少阴极电阻。N+注入层140是浅结用以改善PD的性能。形成P+注入层145以分离N+注入层140以便形成分离的PD。在衬底100上方形成层间电介质(ILD)150。形成阳极155以接触导电插塞135a的上表面，形成阴极160以接触N+注入层140。
其后，进行遮光层处理和/或抗反射涂层(ARC)处理。如图7中所示，形成金属间电介质(IMD)165，由金属例如铝等形成遮光层170以限定光敏区域。蚀刻光敏区域中的IMD165和ILD150，由氧化硅层175和氮化硅层177的双层构成共形ARC层180。使用增强等离子化学气相淀积(PECVD)通过SiH4与O2(或NO2)反应来沉积氧化硅层175。使用作为源气体的SiH4和NH3与作为载体气体的Ar或He并使用PECVD来沉积氮化硅层177。ARC处理确定PD的吸收光能力，尤其是确定各层的材料和厚度以便使光的吸收最大化。ARC层可以由无定形碳代替氧化硅层175和氮化硅层177形成。IMD165、遮光层170以及ARC层180的结构为示范性，并不限定本发明的范围。
如上所述，图7的PD包括第一导电类型(P+)的掩埋层105、第一导电类型(P-)的第一外延层110以及随后形成在衬底100上的第二导电类型(N型)的第二外延层115。导电插塞135a贯穿第二和第一外延层115和110以接触掩埋层105。在导电插塞135a上形成第一电极(阳极)155，在第二外延层115上形成第二电极(阴极)160。这里，导电插塞135a的上表面是平的。在阴极160与第二外延层115之间形成第二导电类型的高密度注入层即N+注入层140。通过第一导电类型的高密度注入层即P+注入层145来分离N+注入层140。阳极155和阴极160由IMD165覆盖，并在IMD165上形成遮光层170以限定光敏区域。共形ARC层180进一步形成在光敏区域中。
代替使用离子注入和热扩散形成常规隔离扩散层，在本发明的一些实施例中，形成沟槽并且充满导电层以形成导电插塞以接触掩埋层。因而，相对于使用注入和扩散与掩埋层接触的常规结构，增加了导电层的掺杂密度并减少了导电插塞的电阻。结果，阳极(在NIP结构中)或阴极(在PIN结构中)、导电插塞和掩埋层的串联电阻比常规的注入和扩散器件的小，其导致PD的频率特性提高。同样，因为不包含离子注入和热扩散，减少了结区面积，在获得PD的高集成度方面，其为优势。因此，在增加半导体器件的组装密度时，维持/提高了半导体器件的性能。
图8和9是说明根据本发明的另外实施例的制造PD的方法的截面图。
如上面关于图1至5所述形成导电插塞135a。在形成ILD150之前，在中间结构上形成覆盖层137。如果导电插塞135a由氧化物层例如BSG形成，可以在随后的工序中顺带除去氧化物层。因而，覆盖层137由氮化硅层形成，并接着在接触工序中切开。使用碳氟化合物基气体蚀刻氮化硅层的覆盖层137。换句话说，可以使用CxFy基气体或CaHbFc基气体。例如，可以使用CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、CH4、C2H2、C4F6或者CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、CH4、C2H2、C4F6的组合。其后，形成N+注入层140和P+注入层145。形成ILD150，并接着将阳极155和阴极160形成为贯穿覆盖层137。
参考图9，在阳极155和阴极160上形成IMD165，并形成遮光层170以限定光敏区域。蚀刻光敏区域中的IMD165和ILD150，并接着形成例如如上面关于图7所述的氧化硅层175和氮化硅层177的双层的ARC层180。
当参照其示范性实例特别地表示并描述本发明时，本领域的技术人员可以理解如下面权利要求所限定，在不脱离本发明的精神和范围的情况下，可以进行形式和细节上的各种变化。
Claims (24)
1、一种制造光电二极管的方法，包括：
在衬底上顺序地形成第一导电类型的掩埋层、第一导电类型的第一外延层和第二导电类型的第二外延层；
蚀刻第二和第一外延层以形成暴露部分掩埋层的沟槽；
在沟槽中形成第一导电类型的导电插塞；以及
在第二外延层的上表面上形成第一电极。
2、如权利要求1的方法，还包括形成第二电极以便接触导电插塞的上表面。
3、如权利要求1的方法，还包括：
在沟槽的内壁上形成热氧化层；以及
在形成导电插塞之前除去热氧化层。
4、如权利要求1的方法，其中导电插塞的形成包括：
形成导电层以填充沟槽；以及
回蚀刻导电层以暴露第二外延层。
5、如权利要求4的方法，其中导电层包括硼硅酸盐玻璃、磷硅酸盐玻璃或掺杂多晶硅。
6、如权利要求4的方法，其中导电层的掺杂密度从大约1×1020至大约1×1021离子/cm3。
7、如权利要求1的方法，其中形成电极包括：在第二外延层的区域中注入第二导电类型的杂质以在第二外延层中提供更高掺杂浓度的区域；以及
在第二外延层的区域上形成第一电极。
8、如权利要求2的方法，其中：
为形成暴露部分掩埋层的沟槽而对第二和第一外延层进行的蚀刻包括蚀刻第二和第一外延层以形成暴露掩埋层相应部分的沟槽；
沟槽中第一导电类型的导电插塞的形成包括在沟槽中形成第一导电类型的导电插塞；为了在第二外延层的区域中提供更高掺杂浓度的区域而在第二外延层的区域中进行第二导电类型的杂质的注入包括在第二外延层的区域中注入第二导电类型的杂质以在第二外延层的区域中提供更高掺杂浓度的区域；
形成第二电极以便于接触导电插塞的上表面的步骤包括形成第二电极以便接触相应多个导电插塞的上表面，
第二外延层区域上的第一电极的形成包括在相应的区域上形成第一电极。
9、如权利要求8的方法，还包括在第二外延层中注入第一导电类型的杂质以提供配置在第二导电类型的区域之间的第一导电类型的区域。
10、如权利要求2的方法，还包括：
在第二外延层和导电插塞的上表面上形成覆盖层，其中第一和第二电极穿透覆盖层。
11、如权利要求1的方法，还包括：
在第一和第二电极上形成金属间电介质；
在金属间电介质上形成光遮蔽层以限定光敏区域；
蚀刻光敏区域中金属间电介质；以及
在光敏区域中形成共形的抗反射涂层。
12、如权利要求1的方法，其中第一导电类型是P型，第二导电类型是N型。
13、如权利要求1的方法，其中第一导电类型是N型，第二导电类型是P型。
14、一种制造光电二极管的方法，包括：
在P型衬底上顺序地形成P+掩埋层、P-外延层、和N型外延层；
蚀刻N型外延层和P-外延层以形成暴露部分P+掩埋层的沟槽；
在沟槽中形成P+导电插塞；
在N型外延层中形成N+注入层；
在N型外延层中形成P+注入层并配置在N+注入层之间；
形成阳极以接触P+导电插塞的上表面；以及
形成阴极以接触N+注入层。
15、如权利要求14的方法，其中P+导电插塞的形成包括：
形成P+导电层以填满沟槽；以及
回蚀刻P+导电层以暴露N型外延层。
16、如权利要求15的方法，其中P+导电层包括硼硅酸盐玻璃或掺杂多晶硅。
17、一种光电二极管，包括：
衬底上的第一导电类型的掩埋层；
第一掩埋层上的第一导电类型的第一层；
第一层上的第二导电类型的第二层；
导电插塞延伸通过第二和第一层并接触掩埋层；以及
在第二层的上表面上提供第一电极。
18、如权利要求17的光电二极管，还包括在导电插塞的上表面上的第二电极。
19、如权利要求17的光电二极管，其中导电插塞包括硼-硅酸盐-玻璃、磷-硅酸盐-玻璃或者掺杂多晶硅。
20、如权利要求17的光电二极管，其中导电插塞的掺杂密度从大约1×1020到1×1021离子/cm3。
21、如权利要求17的光电二极管，其中导电插塞的上表面是平的。
22、如权利要求17的光电二极管，还包括配置在第一电极和第二层之间的第二导电类型的更高掺杂浓度的区域。
23、如权利要求18的光电二极管，其中，导电插塞包括延伸穿过第二和第一层并接触掩埋层的多个导电插塞，第一电极包括多个第一电极，第二电极包括多个第二电极；光电二极管还包括：
配置在第一电极和第二层之间的第二导电类型的更高掺杂剂浓度的区域；以及
配置在第二导电类型的更高掺杂剂浓度区域之间的第二层中第一导电类型的区域。
24、如权利要求17的光电二极管，还包括：
覆盖第一和第二电极的金属间电介质；
用以限定光敏区域的金属间电介质上的光遮蔽层；以及
光敏区域中的共形抗反射涂层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20111112 |