KR980011872A - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 P형 불순물층의 콘택 저항 감소를 방지시키기 위한 반도체 장치의 제조 방법에 관하여 기재하고 있다. 이는 실리콘 기판의 소정 영역 표면에 P형 불순물층이 형성된 결과물의 전면에 상기 P형 불순물층을 노출시키는 콘택홀을 구비하는 층간 절연막 패턴을 형성하는 단계와, 상기 콘택홀을 통하여 노출된 P형 불순물층의 일부와 전기적으로 도통될 수 있도록 고융점 금속을 상기 층간 절연막상에 증착시켜서 제1도전층을 형성시키는 단계와, 상기 결과물을 소정의 온도에서 열처리시킴으로서 상기 고융점 금속과 상기 P형 불순물층이 반응하는 실리사이드화 반응에 의하여 금속 실리사이드막을 형성하는 단계와, 상기 상기 실리사이드화 반응에 참여하지 않고 잔존하는 상기 제1도전층의 잔존물을 제거하는 단계와, 상기 콘택홀을 통하여 노출된 상기 실리사이드막에 플러그 주입 공정에 의하여 상기 P형 불순물층에 불순물을 주입시키는 단계와, 상기 콘택홀의 측벽 및 상기 실리사이드막상에 소정 두께로 증착될 수 있도록 고농도 불순물층이 형성된 결과물의 전면에 장벽 금속막을 형성하는 단계와, 상기 콘택홀을 매립시키면서 상기 장벽 금속막상에 소정 두께로 증착될 수 있는 제2금속층을 형성하는 단계와, 상기 콘택홀의 내부에 상기 장벽 금속막의 일부 및 제2금속층의 일부가 잔존할 수 있도록 상기 층간 절연막이 노출될 때 까지 에칭 백 공정에 의하여 상기 제2금속층의 일부 및 장벽 금속막의 일부를 제거하는 단계로 이루어져 있다. 따라서, 본 발명에 따르면, P형 불순물층의 불순물의 감소로 인하여 P형 불순물층의 콘택 저항이 감소되는 것을 방지시키고 또한 누설 전류를 방지시키며 그 결과 반도체 장치의 성능 및 신뢰도를 향상시킨다.

Description

반도체 장치의 제조 방법

본 발명은 콘택 저항이 개선된 반도체 장치의 제조 방법에 관한 것으로, 특히 P형 불순물층과 고융점 금속막 사이의 콘택 저항을 개선하기 위한 반도체 장치의 제조 방법에 관한 것이다.

최근 N형 불순물로 도우핑된 폴리실리콘막이 반도체장치의 배선으로 널리 사용되고 있다. 이와 같이 N형 폴리실리콘막이 반도체장치의 배선으로 널리 사용되는 이유는 P형 폴리실리콘막에 비하여 N형 폴리실리콘막이 낮은 저항을 보이기 때문이다.

그러나 이러한 N형 폴리실리콘막과 P형 불순물로 도우핑된 활성영역을 서로 접촉시키는 콘택부위를 형성하게 되면, 콘택부위에 PN 접합이 형성되어 저항성 접촉(ohmic contact)이 형성되지 않으므로 콘택 저항을 크게 증가시키는 문제점이 발생한다. 따라서, P형 활성영역과 접촉하는 배선은 알루미늄과 같은 금속막으로 형성하여 이들 사이에 저항성 접촉이 이루어지도록 하여야 하는 데, 일반적으로 알루미늄과 같은 금속막은 용융점이 낮으므로 반도체장치의 제조과정중 약 500℃ 이하의 열공정만이 진행되는 후반부에 사용된다.

그러므로, P형 활성영역을 노출시키는 콘택홀은 매우 깊게 형성되고, 이와 같이 단차가 심한 콘택홀을 알루미늄과 같은 금속막으로 채우기가 어려워 콘택불량이 유발시킬 수 있으므로 최근에 텅스텐과 같이 알루미늄보다 용융점이 훨씬 높은 금속으로 이루어이진 메탈층을 반도체 제조공정 도중에 사용하여 반도체 기억장치의 비트라인 콘택영역을 형성하는 방법이 제안된 바 있다.

도 1 내지 도 3은 DRAM과 같은 반도체 기억 장치를 예시하여 용융점이 높은 텅스텐막을 비트라인 콘택을 채우는 플러그로 사용하는 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이고, 여기에서, 참조부호 a로 표시한 부분은 N형 불순물로 도우핑된 N형 불순물층이 형성된 부분, 예컨대 셀 어레이 영역을 나타내고, 참조부호 b로 표시한 부분은 P형 불순물로 도우핑된 P형 불순물층이 형성된 부분, 즉 주변회로 영역을 나타낸다.

도 1은 N형 불순물층(3a) 및 P형 불순물층(3b)을 노출시키는 콘택홀을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1)의 활성영역 표면에 N형 불순물로 도우핑된 N형 불순물층(3a) 및 P형 불순물로 도우핑된 P형 불순물층(3b)을 선택적으로 형성한다. 다음에, 상기 결과물 전면에 층간 절연막, 예컨대 산화막을 형성하고, 이를 패터닝하여 상기 N형 불순물층(3a)의 소정영역 및 상기 P형 불순물층(3b)의 소정영역을 노출시키는 콘택홀이 형성되도록 층간절연막 패턴(5)을 형성한다. 이어서, 상기 층간절연막 패턴(5)이 형성된 결과물 전면에 300Å 정도의 얇은 타이타늄막(7)을 형성하여 노출된 불순물층(3a, 3b)과 타이타늄막(7)이 접촉하는 콘택부위를 형성한다.

도 2는 타이타늄 실리사이드막(9), 장벽금속 패턴(11) 및 텅스텐 플러그(13)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 타이타늄막(7)이 형성된 결과물을 650℃의 온도에서 어닐링하여 불순물층(3a, 3b)의 실리콘과 상기 타이타늄막(7)을 반응시키므로써, 불순물층(3a, 3b) 표면에 얇은 타이타늄 실리사이드막(9)을 형성한다. 이때, 층간절연막 패턴(5) 표면에 형성된 타이타늄막(7)은 층간절연막 패턴(5)과 반응하지 않으므로 타이타늄막 상태를 그대로 유지한다. 이어서, 상기 반응하지 않은 타이타늄막을 황산용액으로 제거하고 결과물 전면에 얇은 장벽금속막 및 고융점 금속막인 텅스텐막을 차례로 증착한다. 이때, 상기 텅스텐막은 콘택홀을 완전히 채울 수 있도록 두껍게 형성한다. 그리고 상기 장벽금속막으로는 타이타늄 질화막이 널리 사용된다.

다음에, 상기 층간절연막 패턴(5)이 노출될 때까지 상기 텅스텐막 및 타이타늄 질화막을 CMP 공정으로 평탄화시키어 콘택홀을 채우는 장벽금속 패턴(11) 및 텅스텐 플러그(13)을 형성한다. 여기서, 상기 장벽금속막인 타이타늄 금속막은 텅스텐막과 층간절연막 패턴(5) 사이에 게재되어 텅스텐막이 들뜨는 현상을 억제시키는 역할을 한다.

도 3은 저농도 P형 영역(15)이 형성되는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 텅스텐 플러그(13)가 형성된 기판이 800℃ 내지 900℃의 고온이 요구되는 후속 열공정, 예컨대 DRAM 셀의 커패시터 유전막을 형성하기 위한 열공정을 거치게 되면, 상기 P형 불순물층(3b) 표면에 형성된 타이타늄 실리사이드막(9)이 그 아래의 P형 불순물과 반응하여 타이타늄 실리사이드막(9) 아래에 타이타늄 붕소화막(TiB₂)이 형성된다.

이때, 타이타늄 실리사이드막(9) 아래에 P형 불순물의 농도가 감소된 저농도 P형 영역(15)이 형성된다. 결과적으로, P형 불순물층(3b)과 텅스텐 패턴(13) 사이의 콘택저항이 크게 증가하는 현상이 발생한다.

상술한 바와 같이 종래의 반도체장치의 제조방법에 의하면, P형 불순물층과 그 상부에 고융점 금속막으로 이루어진 텅스텐 플러그 사이의 콘택저항이 크게 증가하는 문제점이 발생한다.

본 발명은 상기된 바와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로, 그 목적은 P형 불순물의 농도가 감소되는 것을 방지시켜서 P⁺콘택 저항 특성을 향상시키기 위하여 상기 P형 불순물과 반응을 하지 않는 고융점 금속을 사용하는 반도체 장치의 제조 방법을 제공하는 데 있다.

제1도 내지 제3도는 종래 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 도시한 단면도.

제4도 내지 제7도는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 도시한 단면도.

상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판의 소정 영역 표면에 P형 불순물층이 형성된 결과물의 전면에 상기 P형 불순물층을 노출시키는 콘택홀을 구비하는 층간 절연막 패턴을 형성하는 단계와, 상기 콘택홀을 통하여 노출된 P형 불순물층의 일부와 전기적으로 도통될 수 있도록 고융점 금속을 상기 층간 절연막상에 증착시켜서 제1도전층을 형성시키는 단계와, 상기 결과물을 소정의 온도에서 열처리시킴으로서 상기 고융점 금속과 상기 P형 불순물층이 반응하는 실리사이드화 반응에 의하여 금속 실리사이드막을 형성하는 단계와, 상기 상기 실리사이드화 반응에 참여하지 않고 잔존하는 상기 제1도전층의 잔존물을 제거하는 단계와, 상기 콘택홀을 통하여 노출된 상기 실리사이드막에 플러그 주입 공정에 의하여 상기 P형 불순물층에 불순물을 주입시키는 단계와, 상기 콘택홀의 측벽 및 상기 실리사이드막상에 소정 두께로 증착될 수 있도록 고농도 불순물층이 형성된 결과물의 전면에 장벽 금속막을 형성하는 단계와, 상기 콘택홀을 매립시키면서 상기 장벽 금속막상에 소정 두께로 증착될 수 있는 제2금속층을 형성하는 단계와, 상기 콘택홀의 내부에 상기 장벽 금속막의 일부 및 제2금속층의 일부가 잔존할 수 있도록 상기 층간 절연막이 노출될 때 까지 에칭 백 공정에 의하여 상기 제2금속층의 일부 및 장벽 금속막의 일부를 제거하는 단계로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조방법에 의해서 달성된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하는 다음과 같다.

도 4 내지 도 7은 본 발명의 일실시예에 따라서 반도체 장치의 제조 방법을 순차적으로 도시한 단면도이다.

즉, 본 발명에 따른 반도체 장치의 제조 방법은 실리콘 기판(400)의 소정 영역 표면에 P형 불순물층(410b)이 형성된 결과물의 전면에 상기 P형 불순물층(410b)의 일부를 노출시키는 콘택홀(Cp)을 구비하는 층간 절연막(411) 패턴을 형성하는 단계와, 상기 콘택홀(Cp)을 통하여 노출된 P형 불순물층(410b)의 일부와 전기적으로 도통될 수 있도록 고융점 금속을 상기 층간 절연막(411)상에 증착시켜서 제1도전층(420)을 형성시키는 단계와, 상기 결과물을 소정의 온도에서 열처리시킴으로서 상기 고융점 금속과 상기 P형 불순물층이 반응하는 실리사이드화 반응에 의하여 금속 실리사이드막(420b)을 형성하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 상기 제1도전층의 잔존물을 제거하는 단계와, 상기 콘택홀(Cp)을 통하여 노출된 상기 실리사이드막(420b)에 플러그 주입 공정에 의하여 상기 P형 불순물층(410b)에 불순물을 주입시키는 단계와, 상기 콘택홀(Cp)의 측벽 및 상기 실리사이드막(420b)상에 소정 두께로 증착될 수 있도록 고농도 불순물층이 형성된 결과물의 전면에 장벽 금속막(440)을 형성하는 단계와, 상기 콘택홀을 매립시키면서 상기 장벽 금속막(440)상에 소정두께로 증착될 수 있는 제2금속층(450)을 형성하는 단계와, 상기 콘택홀의 내부에 상기 장벽 금속막의 일부(440') 및 제2금속층의 일부(450')가 잔존할 수 있도록 상기 층간 절연막(411)이 노출될 때 까지 에칭 백 공정에 의하여 상기 제2금속층의 일부 및 장벽 금속막의 일부를 제거하는 단계로 이루어진다.

먼저, 실리사이드용 금속막이 형성되어 있는 실리콘 기판을 도시한 도 4를 참조하면, 실리콘 기판(400)의 소정 영역에 이온 주입 공정 등에 의하여 N형 불순물층(410a) 및 P형 불순물층(410b)이 형성된 결과물의 전면에 실리콘 산화물과 같은 절연 물질을 화학 기상 증착 공정에 의하여 소정 두께로 증착시킴으로서 층간 절연막(411)을 형성시키며 이 후에 사진 식각 공정 등에 의하여 형성되는 패턴을 식각 마스크로 하는 습식 식각 공정 또는 건식 식각 공정에 의하여 상기 층간 절연막(411)의 일부를 제거함으로서 상기 N형 불순물층(410a)의 일부 및 P형 불순물층(410b)의 일부를 각각 노출시키는 콘택홀(Cn,Cp)을 형성시킨다.

또한, 상기 층간 절연막(411)상에 스퍼터링 증착 공정 또는 물리 기상 증착 공정 등과 같은 진공 증착 공정에 의하여 붕소(B)와 화학적 반응을 하지 않는 고융점 금속을 소정 두께로 증착시킴으로서 제1금속막(420)을 형성시키고 여기에서 상기 제1금속막(420)은 상기 콘택홀(Cn,Cp)을 통하여 상기 N형 불순물층(410a)의 일부 및 P형 불순물층(410b)의 일부와 접촉되어 있으며 또한 상기 고융점 금속은 코발트 조성으로 이루어져 있는 것이 바람직하다.

이 후에, 실리사이드막(420a,420b) 및 고농도 P형 영역을 구비하는 실리콘 기판을 도시한 도 5를 참조하면, 상기된 바와 같이 제1금속막(420)이 형성된 결과물을 약 600℃ 내지 700℃ 정도의 소정 온도하에서 열처리시킴으로서 상기 제1금속막(420)을 구성하는 고융점 금속 예를 들면 코발트와 상기 콘택홀(Cn,Cp)을 통하여 노출되는 N형 불순물층(410a) 및 P형 불순물층(410b)을 구성하는 실리콘이 반응하는 실리사이드화 반응을 수행하고 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하며 그 결과 상기 N형 불순물층(410a)의 일부 및 P형 불순물층(410b)의 일부상에 실리사이드막(420a,420b)이 형성된다.

또한, 도 5에 화살표로 표시되어 있는 바와 같이, 상기 P형 불순물층(410b)에 형성된 콘택홀(Cp)을 통하여 플러그 주입 공정에 의해서 붕소와 같은 불순물을 주입시킴으로서 고농도 P형 영역(430)을 상기 실리사이드막(420b)과 P형 불순물층(410b)사이에 형성시키고 그 결과 콘택하부의 접합을 조절한다.

한편, 장벽 금속막(440) 및 제2금속층(450)이 형성되어 있는 제 6 도를 참조하면, 상기 고농도 P형 영역(33)이 형성된 결과물의 전면에 약 200Å 내지 500Å의 얇은 장벽 금속막(440) 및 상기 콘택홀(Cn,Cp)을 충분히 채울 수 있는 두께를 갖는 제2금속막(450)을 차례로 형성한다. 여기서, 상기 장벽 금속막(440) 및 제2금속막(450)은 각각 티타늄 질화막 및 고융점 금속막인 텅스텐막으로 형성하는 것이 바람직하다.

여기에서, 상기 장벽 금속막(440)은 상기 제2금속막(450)을 구성하는 텅스텐 원자들이 상기 N형 불순물층(410a) 및 P형 불순물층(410b)의 내부로 확산하는 현상을 방지하기 위한 목적으로 형성하며, 또한 상기 실리사이드막(420a,420b)은 상기 장벽 금속막인 타이타늄 질화막이 상기 N형 불순물층(410a) 및 P형 불순물층(410b)과 직접 접촉할 경우 이들이 저항성 접촉(ohmic contact)을 갖지 못하므로 그들 사이에 개재되어서 저항성 접촉을 갖도록 하기 위한 목적으로 형성한다.

또한, 에칭 백 공정에 의하여 평탄화된 실리콘 기판을 도시한 도 7을 참조하면, 도 6에 도시된 결과물을 상기 층간 절연막(411)이 노출될 때 까지 에칭 백 공정과 같은 평탄화 공정에 의하여 상기 층간 절연막(411)상에 형성된 상기 제2금속층(450) 및 장벽 금속막(440)을 제거하며 그 결과 상기 층간 절연막(411)에 형성된 콘택홀을 매립시키고 있는 장벽 금속막의 일부(440') 및 제2금속층의 일부(450')를 구비하고 있는 반도체 장치를 제공한다.

이상, 상기 내용은 첨부 도면을 참조하여 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.

따라서, 본 발명에 따르면, 실리사이드화 반응이 수행되는 소정의 온도하에서 붕소와 반응을 하지 않는 고융점 금속을 적층시키고 또한 플러그 주입 공정에 의하여 붕소의 농도를 증가시킴으로서 P형 불순물층의 콘택저항 특성을 향상시키고 또한 누설 전류를 방지시킴으로서 반도체 장치의 성능을 향상시킨다.

Claims (2)

1. 실리콘 기판의 소정 영역 표면에 P형 불순물층을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 실리콘 기판의 전면에 상기 P형 불순물층을 노출시키는 콘택홀을 구비하는 층간 절연막 패턴을 형성하는 단계와, 상기 콘택홀을 통하여 노출된 P형 불순물층의 일부와 전기적으로 도통될 수 있도록 붕소와 반응을 하지 않는 고융점 금속을 상기 층간 절연막상에 증착시켜서 제1도전층을 형성시키는 단계와, 상기 결과물을 소정의 온도에서 열처리시킴으로서 상기 고융점 금속과 상기 P형 불순물층이 반응하는 실리사이드화 반응에 의하여 금속 실리사이드막을 형성하는 단계와, 상기 상기 실리사이드화 반응에 참여하지 않고 잔존하는 상기 제1도전층의 잔존물을 제거하는 단계와, 상기 콘택홀을 통하여 노출된 상기 실리사이드막에 플러그 주입 공정에 의하여 상기 P형 불순물층에 불순물을 주입시키는 단계와, 상기 콘택홀의 측벽 및 상기 실리사이드막상에 소정 두께로 증착될 수 있도록 고농도 불순물층이 형성된 결과물의 전면에 장벽 금속막을 형성하는 단계와, 상기 콘택홀을 매립시키면서 상기 장벽 금속막상에 소정 두께로 증착될 수 있는 제2금속층을 형성하는 단계와, 상기 콘택홀의 내부에 상기 장벽 금속막의 일부 및 제2금속층의 일부가 잔존할 수 있도록 상기 층간 절연막이 노출될 때 까지 에칭 백 공정에 의하여 상기 제2금속층의 일부 및 장벽 금속막의 일부를 제거하는 단계로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 고융점 금속은 코발트로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임