CN107507864A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了半导体器件及其制造方法。在防止元件的性能由于应力的增加被恶化的同时降低FINFET的电阻，从而提高半导体器件的性能。当形成在第一鳍部的上侧上的存储单元和形成在第二鳍部的上侧上的n晶体管被安装在同一半导体衬底上时，具有存储单元的源极/漏极区域的第一鳍部的表面被硅化物层覆盖，并且n晶体管的源极/漏极区域的一部分由覆盖第二鳍部的表面的外延层形成。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2016年6月14日提交的日本专利申请No.2016-117617的包括说明书、附图和摘要的公开通过引用整体并入本文。
技术领域
本发明涉及半导体器件以及制造半导体器件的方法，更具体地涉及有效地应用于包括鳍式晶体管的半导体器件的技术。
背景技术
鳍式场效应晶体管已知为具有高操作速度并且允许漏电流、功耗和尺寸减小的场效应晶体管。鳍式场效应晶体管(FINFET)例如是这样的半导体元件，其具有包括在衬底上突出的板状(壁状)半导体层的图案的沟道层并且具有被形成为跨越该图案的栅电极。
电可擦除和可编程只读存储器(EEPROM)被广泛用作电可写和可擦除的非易失性半导体存储器件。由目前广泛使用的闪速存储器代表的这种存储器件每个在MISFET的栅电极下方具有由氧化膜或俘获绝缘膜包围的导电浮置栅极，并且浮置栅极或俘获绝缘膜中的电荷累积状态被用作存储信息，并且被读取作为晶体管的阈值。俘获绝缘膜是指电荷可累积绝缘膜，并且包括例如氮化硅膜。向这种电荷累积区域中注入电荷以及从这种电荷累积区域发射电荷允许MISFET的阈值被移位，使得MISFET作为存储元件工作。这种闪速存储器包括使用金属-氧化物-氮化物-氧化物-半导体(MONOS)膜的分栅单元。
美国专利申请No.2011/0001169的公布描述了在FINFET中在鳍部的表面上形成硅化物层。
日本未审查专利申请公布No.2011-210790描述了通过两个加热步骤形成覆盖具有包括半导体衬底主表面的沟道区域的晶体管的源极/漏极区域的表面的硅化物层，由此防止了硅化物层的异常生长。
日本未审查专利申请公布No.2006-041354描述了包括FINFET的分栅MONOS存储器，其中设置了覆盖鳍部的表面的硅化物层。
发明内容
在FET中，源极/漏极区域的表面被硅化物层覆盖，使得能够降低元件的电阻。在用于形成硅化物层的自对准硅化物工艺中，尽管要形成为硅化物的硅层的表面必须被金属膜覆盖，但是鳍部的侧壁较差地被金属膜覆盖。因此，当在衬底上形成具有足以覆盖侧壁的厚度的金属膜时，金属膜不可避免地具有较大的厚度，这由于金属膜的形成引起的应力而降低了FINFET的性能和可靠性。在由FINFET构成的存储单元中，这样的问题导致存储元件的可靠性降低。
从本说明书和附图的描述中可以清楚其他的目的和新颖特征。
本申请中公开的一个典型实施例简要概述如下。
在一个实施例的半导体器件中，形成在第一鳍部的上侧上的存储单元的源极/漏极区域的表面被硅化物层覆盖，以及形成在第二鳍部的上侧上的晶体管的源极/漏极区域的表面被半导体层覆盖。
在一个实施例的制造半导体器件的方法中，用硅化物层覆盖形成在第一鳍部的上侧上的存储单元的源极/漏极区域的表面，以及用外延层覆盖形成在第二鳍部的上侧上的晶体管的源极/漏极区域的表面。
根据本申请中公开的一个实施例，可以提高半导体器件的性能。
附图说明
图1是示出本发明的第一实施例的半导体芯片的布局配置的示意图。
图2是示出本发明的第一实施例的半导体器件的俯视图。
图3是示出本发明的第一实施例的半导体器件的透视图。
图4是示出本发明的第一实施例的半导体器件的剖视图。
图5是示出本发明的第一实施例的半导体器件的剖视图。
图6是说明本发明的第一实施例的半导体器件的制造工艺的剖视图。
图7是说明图6的半导体器件的制造工艺的透视图。
图8是图7所示的半导体器件在其制造工艺中沿Y方向的剖视图。
图9是说明图8之后的半导体器件的制造工艺的透视图。
图10是图9所示的半导体器件在其制造工艺中沿Y方向的剖视图。
图11是说明图10之后的半导体器件的制造工艺的透视图。
图12是图11所示的半导体器件在其制造工艺中沿Y方向的剖视图。
图13是说明图12之后的半导体器件的制造工艺的透视图。
图14是说明图13之后的半导体器件的制造工艺的透视图。
图15是图14所示的半导体器件在其制造工艺中沿Y方向的剖视图。
图16是说明图15之后的半导体器件的制造工艺的透视图。
图17是图16所示的半导体器件在其制造工艺中沿Y方向的剖视图。
图18是说明图17之后的半导体器件的制造工艺的透视图。
图19是图18所示的半导体器件在其制造工艺中沿Y方向的剖视图。
图20是说明图19之后的半导体器件的制造工艺的剖视图。
图21是说明图20之后的半导体器件的制造工艺的剖视图。
图22是说明图21之后的半导体器件的制造工艺的剖视图。
图23是说明图22之后的半导体器件的制造工艺的剖视图。
图24是说明图23之后的半导体器件的制造工艺的剖视图。
图25是说明图24之后的半导体器件的制造工艺的剖视图。
图26是说明图25之后的半导体器件的制造工艺的剖视图。
图27是说明图26之后的半导体器件的制造工艺的剖视图。
图28是说明图27之后的半导体器件的制造工艺的剖视图。
图29是说明图28之后的半导体器件的制造工艺的剖视图。
图30是说明图29之后的半导体器件的制造工艺的剖视图。
图31是说明图30之后的半导体器件的制造工艺的剖视图。
图32是说明图31之后的半导体器件的制造工艺的剖视图。
图33是说明图32之后的半导体器件的制造工艺的剖视图。
图34是说明图33之后的半导体器件的制造工艺的剖视图。
图35是说明图34之后的半导体器件的制造工艺的剖视图。
图36是说明图35之后的半导体器件的制造工艺的剖视图。
图37是说明图36之后的半导体器件的制造工艺的剖视图。
图38是说明图37之后的半导体器件的制造工艺的剖视图。
图39是说明图38之后的半导体器件的制造工艺的剖视图。
图40是说明图39之后的半导体器件的制造工艺的剖视图。
图41是本发明的第一实施例的半导体器件的制造工艺中使用的溅射装置的示意性俯视图。
图42是说明图40之后的半导体器件的制造工艺的剖视图。
图43是说明图42之后的半导体器件的制造工艺的剖视图。
图44是说明图43之后的半导体器件的制造工艺的剖视图。
图45是说明图44之后的半导体器件的制造工艺的剖视图。
图46是说明图45之后的半导体器件的制造工艺的剖视图。
图47是说明图46之后的半导体器件的制造工艺的剖视图。
图48是说明图47之后的半导体器件的制造工艺的剖视图。
图49是说明图48之后的半导体器件的制造工艺的剖视图。
图50是说明图49之后的半导体器件的制造工艺的剖视图。
图51是说明图50之后的半导体器件的制造工艺的剖视图。
图52是说明图51之后的半导体器件的制造工艺的剖视图。
图53是说明图52之后的半导体器件的制造工艺的剖视图。
图54是非易失性存储器的存储单元MC的等效电路图。
图55是示出对于在“写入”、“擦除”和“读取”中的所选择的存储单元的每个部分的示例性电压施加条件的表。
图56是说明本发明的第二实施例的半导体器件的制造工艺的剖视图。
图57是说明图56之后的半导体器件的制造工艺的剖视图。
图58是说明比较示例的半导体器件的制造工艺的剖视图。
具体实施方式
在下文中，将参考附图详细描述一些实施例。在用于说明以下实施例的所有附图中，具有相同功能的部件由相同的附图标记表示，并且省略重复的描述。在下面的实施例中，除了特别需要的情况之外，不重复描述等同或相似的部分。
第一实施例
半导体芯片的示例性布局配置
现在参考一些附图来描述具有第一实施例的非易失性存储器的半导体器件。现在描述具有包括非易失性存储器的系统的半导体器件(半导体芯片)的布局配置。图1是示出第一实施例的半导体芯片CHP的示例性布局配置的示意图。在图1中，半导体芯片CHP包括中央处理单元(CPU)CC1、随机存取存储器(RAM)CC2和模拟电路CC3。半导体芯片CHP还包括电可擦除可编程只读存储器(EEPROM)CC4、闪速存储器CC5和输入/输出(I/O)电路CC6，并且因此配置半导体器件。
可以被称为中央处理单元的CPU(电路)CC1从存储器件读取和解码指令，并且基于指令执行各种类型的算术运算和控制。
RAM(电路)CC2是这样的存储器，其允许从其中随机读取存储信息，即，允许从其中读取随机存储的存储信息，以及允许存储信息被新写入其中，并且也称为随机存取存储器。使用静态电路的静态RAM(SRAM)被用作RAM。
模拟电路CC3是对每个随时间连续变化的电压信号和电流信号进行处理(即，处理模拟信号)的电路，并且包括例如放大器电路、转换电路、调制电路、振荡电路和电源电路。
EEPROM CC4和闪速存储器CC5每个是非易失性存储器中的一个，其允许存储信息在写入操作和擦除操作中被电重写，并且每个可以称为电可擦除可编程只读存储器。EEPROM CC4和闪速存储器CC5每个具有由例如用于存储器的金属氧化物氮化物氧化物半导体(MONOS)晶体管或金属氮化物氧化物半导体(MNOS)晶体管构成的存储单元。例如，EEPROMCC4和闪速存储器CC5彼此不同，EEPROM CC4是可以以字节被擦除的非易失性存储器，而闪速存储器CC5是可以以字线被擦除的非易失性存储器。通常，闪速存储器CC5存储要由CPUCC1执行的各种类型的处理的程序。另一方面，EEPROM CC4存储要以高频率重写的各种数据。EEPROM CC4或闪速存储器CC5包括具有布置成矩阵的多个非易失性存储单元的存储单元阵列，并且还包括地址缓冲器、行解码器、列解码器、验证读出放大器电路、读出放大器电路、写入电路等。
作为输入/输出电路的I/O电路CC6例如将数据从半导体芯片CHP内输出到被耦合到半导体芯片CHP的外部设备，或者从耦合到半导体芯片CHP的外部设备接收数据以便将数据发送到半导体芯片。
第一实施例的半导体器件具有存储单元区域和逻辑电路区域。存储单元区域具有包括布置成矩阵的多个非易失性存储单元的存储单元阵列。逻辑电路区域具有CPU CC1、RAM CC2、模拟电路CC3、I/O电路CC6、用于EEPROM CC4或闪速存储器CC5的地址缓冲器、行解码器、列解码器、验证读出放大器电路、读出放大器电路或写入电路。
半导体器件的结构
现在参考图2至图5描述第一实施例的半导体器件的结构。图2是第一实施例的半导体器件的俯视图。图3是第一实施例的半导体器件的透视图。图4和图5分别是第一实施例的半导体器件的剖视图。在图3和图5中，省略了阱。图5省略了源极/漏极区域。
在图2中，在存储单元区域1A中示出了存储单元阵列的平面图，在n-MIS区域1B中示出了在逻辑电路区域中配置逻辑电路的n晶体管QN的平面图，在p-MIS区域1C中示出了在逻辑电路区域中配置逻辑电路的p晶体管QP的平面图。n金属绝缘体半导体场效应晶体管(n-MISFET)被例示为n晶体管QN。p-MISFET被例示为p晶体管QP。在本申请中，n-MISFET可以被称为n-MIS，并且p-MISFET可以被称为p-MIS。
形成在存储单元区域1A中的存储单元MC设置在例如图1中的闪速存储器CC5中。n-MIS区域1B中的n晶体管QN和p-MIS区域1C中的p晶体管QP设置在例如RAM CC2或CPU CC1中。
如图2所示，在X方向上延伸的多个鳍部FA在存储单元区域1A中沿Y方向以等间隔布置。X方向和Y方向每个都是沿半导体衬底SB的主表面的方向，其中X方向与Y方向正交。每个鳍部FA例如是从半导体衬底SB的主表面选择性地突出的长方体形的突出部(凸部)，并且具有壁状(板状)形状。鳍部FA的下端部被覆盖半导体衬底SB的主表面的元件隔离膜EI包围。鳍部FA是半导体衬底SB的部分，并且用作半导体衬底SB的有源区域。相邻的鳍部FA之间的空间被填充有元件隔离膜EI，并且在平面图中，每个鳍部FA被元件隔离膜EI包围。鳍部FA用作用于形成存储单元MC的有源区域。
在鳍部FA上布置有在Y方向上延伸的多个控制栅电极CG和多个存储栅电极MG。靠近控制栅电极CG的漏极区域MD和靠近存储栅电极的源极区域MS设置在鳍部FA的顶部上，以夹住控制栅电极CG和存储栅电极MG。具体地，彼此相邻的一个控制栅电极CG和一个存储栅电极MG在X方向上位于源极区域MS和漏极区域MD之间。
漏极区域MD和源极区域MS每个均为n半导体区域。漏极区域MD设置在在X方向上彼此相邻的两个控制栅电极CG之间，源极区域MS设置在在X方向上彼此相邻的两个存储栅电极MG之间。存储单元MC是具有控制栅电极CG、存储栅电极MG、漏极区域MD和源极区域MS的非易失性存储元件。下文中，配置一个存储单元MC的源极区域MS和漏极区域MD可以被称为源极/漏极区域。
在X方向上相邻的两个存储单元MC共享漏极区域MD或源极区域MS。以在Y方向上延伸的漏极区域MD为轴，共享漏极区域MD的两个存储单元MC在X方向上轴对称。以在Y方向上延伸的源极区域MS为轴，共享源极区域MS的两个存储单元MC在X方向上轴对称。
每个鳍部FA具有沿X方向布置的多个存储单元MC。经由形成在接触孔中的插塞(接触插塞)PG1，每个存储单元MC的漏极区域MD电耦合到包括在X方向上延伸的互连M1的源极线SL，其中接触孔穿过形成在存储单元MC上的未示出的层间绝缘膜。沿Y方向布置的每个存储单元MC的源极区域MS电耦合到包括在Y方向上延伸的互连M1的位线BL。
例如，n-MIS区域1B具有沿X方向延伸的鳍部FB。如同鳍部FA，鳍部FB是半导体衬底SB的部分，并且具有在半导体衬底SB的主表面上突出的壁状(板状)形状。鳍部FB是半导体衬底SB的有源区域，并且鳍部FB的下端部被覆盖半导体衬底SB的主表面的元件隔离膜EI包围。在鳍部FB上布置有沿Y方向延伸的栅电极G1，并且在鳍部FB的顶部上设置有漏极区域LD1和源极区域LS1以夹住栅电极G1。漏极区域LD1和源极区域LS1每个为n半导体区域。
n晶体管QN具有栅电极G1、漏极区域LD1和源极区域LS1。栅电极G1、漏极区域LD1和源极区域LS1每个经由形成在接触孔中的插塞PG电耦合到互连M1。鳍部FB用作用于形成n晶体管QN的有源区域。
p-MIS区域1C具有沿X方向延伸的鳍部FC和在鳍部FC上的p晶体管QP。由栅电极G2、漏极区域LD2和源极区域LS2配置的p型晶体管QP的布局例如与n晶体管QN相同。
鳍部FA、FB和FC每个为例如从半导体衬底SB的主表面在垂直于主表面的方向上突出的长方体形的突出部。鳍部FA、FB和FC中的每一个可以不一定具有长方体形状，但是可以具有在剖视图中在短边方向上具有圆角的矩形形状。尽管鳍部FA、FB和FC的侧壁中的每一个侧壁可以垂直于半导体衬底SB的主表面，但是侧壁可以具有接近竖直的倾斜角，如图5所示。也就是说，鳍部FA、FB和FC的截面形状中的每个截面形状是长方体或梯形。鳍部FA、FB和FC的侧壁每个相对于半导体衬底SB的主表面斜向地倾斜。
如图2所示，鳍部FA、FB和FC在平面图中延伸的方向是每个鳍部的长边方向，并且与长边方向正交的方向是鳍部的短边方向。也就是说，鳍部的长度大于鳍部的宽度。鳍部FA、FB和FC中的每一个可以具有任何形状，只要鳍部由具有长度、宽度和高度的突出部配置。例如，鳍部在平面视图中可以具有曲折的布局。
在图3至图5中，从左侧到右侧依次示出了存储单元区域1A、n-MIS区域1B和p-MIS区域1C。图3省略了层间绝缘膜以及元件隔离膜EI和元件上的互连。存储单元MC设置在配置存储单元区域1A中的半导体衬底SB的鳍部FA上方，n晶体管QN设置在配置n-MIS区域1B中的半导体衬底SB的鳍部FB上方，并且p晶体管QP设置在配置p-MIS区域1C中的半导体衬底SB的鳍部FC上方。
图4示出了沿图2中的线A-A、B-B和C-C截取的半导体元件的横截面。图5示出了沿图2中的线D-D、E-E和F-F截取的半导体元件的横截面。虽然在一个鳍部上并排设置多个元件，但是在图3和4中在鳍部上仅示出了一个元件。
如图3所示，控制栅电极CG和存储栅电极MG在Y方向上延伸以跨越鳍部FA，栅电极G1沿Y方向延伸以跨越鳍部FB，并且栅电极G2沿Y方向延伸以便跨越鳍部FC。控制栅电极CG的顶部和存储栅电极MG的顶部每个都被硅化物层S2覆盖。硅化物层S2例如包括硅化镍(NiSi)。硅化物层S2可以包含铂(Pt)。
如图3至图5所示，具有配置存储单元区域1A中的源极/漏极区域的扩散区域D1的鳍部FA的侧壁和顶部被硅化物层S1覆盖。硅化物层S1例如包括硅化镍(NiSi)。具有配置n-MIS区域1B中的源极/漏极区域的扩散区域D2的鳍部FB的侧壁和顶部被外延层(半导体层)EP1覆盖。类似地，具有配置p-MIS区域1C中的源极/漏极区域的扩散区域D3的鳍部FC的侧壁和顶部被外延层(半导体层)EP2覆盖。
硅化物层S1以及外延层EP1和EP2每个都设置在元件隔离膜EI上方。硅化物层S1沿鳍部FA的顶部和侧壁延伸。
另一方面，通过外延生长工艺形成的外延层EP1和EP2中的每一个在Y方向上的截面中具有菱形形状(参见图5)。具体地，在n-MIS区域1B中的外延层EP1的与鳍部FB不接触的侧壁具有下侧壁和上侧壁。下侧壁具有倾角以便随着从靠近元件隔离膜EI的一侧向上行进在沿半导体衬底SB的主表面的方向上更远离鳍部FB，并且上侧壁具有倾角以便随着从靠近元件隔离膜EI的一侧向上行进在沿半导体衬底SB的主表面的方向上接近鳍部FB。下侧壁的上端耦合到上侧壁的下端。
换言之，外延层EP1的左端和右端之间的在Y方向上的宽度在外延层EP1的上端和下端之间的中部比在上端或下端处更大。在p-MIS区域1C中的外延层EP2也具有与在n-MIS区域1B中的外延层EP1相同的形状。在n-MIS区域1B中的外延层EP1例如包含磷化硅(SiP)或碳化硅(SiC)，在p-MIS区域1C中的外延层EP2包含硅锗(SiGe)。
在n-MIS区域1B中的外延层EP1是包含n杂质(例如，磷(P)或砷(As))的半导体层，并且配置n晶体管QN的扩散区域D2。p-MIS区域1C中的外延层EP2是包含p杂质(例如，硼(B))的半导体层，并且配置p晶体管QP的扩散区域D3。
如图3和图4所示，鳍部FA、FB和FC的侧壁中的每个侧壁的下部被形成在半导体衬底SB的主表面上的元件隔离膜EI包围。也就是说，鳍部通过元件隔离膜EI彼此隔离。作为p半导体区域的p阱PW1从鳍部FA的顶部到底部设置在鳍部FA中。类似地，作为p半导体区域的p阱PW2从鳍部FB的顶部到底部设置在鳍部FB中。作为n半导体区域的n阱NW从鳍部FC的顶部到底部设置在鳍部FC中。
控制栅电极CG设置在鳍部FA的顶部和侧面上方，栅极绝缘膜GF介于其间，并且存储栅电极MG设置在与控制栅电极CG相邻的区域中，绝缘膜ON在鳍部FA的长边方向(X方向)上介于其间。绝缘膜ON存在于控制栅电极CG和存储栅电极MG之间，并且控制栅电极CG通过绝缘膜ON与存储栅电极MG电隔离。绝缘膜ON存在于存储栅电极MG和鳍部FA的顶部之间。绝缘膜ON被连续地设置以便覆盖存储栅电极MG的侧壁和底部。因此，绝缘膜ON具有L形截面。
栅极绝缘膜GF是通过对作为由硅制成的半导体衬底SB的突出部的鳍部FA的主表面和侧面进行热氧化而形成的热氧化膜(氧化硅膜)，并且具有例如2nm的厚度。绝缘膜ON包括：氧化硅膜X1，氧化硅膜X1包括通过对作为由硅制成的半导体衬底SB的突出部的鳍部FA的主表面和侧面进行热氧化而形成的厚度为4nm的热氧化膜(氧化硅膜)；形成在氧化硅膜X1上的氮化硅膜NF；以及形成在氮化硅膜NF上的氧化硅膜X2。氮化硅膜NF用作存储单元MC的电荷累积部分(电荷累积层)。氮化硅膜的厚度例如为7nm，氧化硅膜X2的厚度例如为9nm。
也就是说，绝缘膜ON具有堆叠结构，堆叠结构包括从靠近鳍部FA的顶部的一侧以及从靠近控制栅电极CG的侧壁的一侧依次堆叠的氧化硅膜X1、氮化硅膜NF和氧化硅膜X2。绝缘膜ON的厚度大于控制栅电极CG下方的栅极绝缘膜GF的厚度，并且例如为20nm。氧化硅膜X2可以包括氮氧化硅膜。
如存储单元区域1A所示，控制栅电极CG设置在栅极绝缘膜GF上，并且在鳍部FA的短边方向(Y方向)上沿鳍部FA的顶部和侧面以及沿元件隔离膜EI的顶部延伸。类似地，存储栅电极MG设置在绝缘膜ON上，并且在鳍FA的短边方向上沿鳍FA的主表面和侧面以及沿元件隔离膜EI的顶部延伸。硅化物层S2设置在控制栅电极CG和存储栅电极MG的每个主表面上。
包括控制栅电极CG、存储栅电极MG、栅极绝缘膜GF、绝缘膜ON和硅化物层S2的图案的侧壁被侧壁(侧壁间隔物)SW覆盖。侧壁SW例如具有氮化硅膜和氧化硅膜的堆叠结构。硅化物层S1覆盖从包括控制栅电极CG和侧壁SW的图案暴露的鳍部FA的表面。
如图4所示，在鳍部FA的顶部设置有成对的源极区域和漏极区域，以便将鳍部FA的顶部夹在包括控制栅电极CG的图案正下方。源极区域和漏极区域中的每一个具有作为n-半导体区域的扩展区域EX1和作为n+半导体区域的扩散区域D1。与扩展区域EX1相比，扩散区域D1具有高的杂质浓度和深的深度。扩展区域EX1在源极区域和漏极区域中的每一个中与扩散区域D1接触，并且与扩散区域D1相比，扩展区域EX1位于鳍部FA的就在图案下方的顶部中，即，位于靠近沟道区域的一侧。
以这种方式，形成具有包括具有低杂质浓度的扩展区域EX1和具有高杂质浓度的扩散区域D1的结构(即，具有轻掺杂漏极(LDD)结构)的源极/漏极区域，使得可以改善具有这种源极/漏极区域的晶体管的短沟道特性。该源极区域对应于图2所示的源极区域MS，并且该漏极区域对应于图2所示的漏极区域MD。
在鳍部FA和元件隔离膜EI上方设置有包括例如氧化硅膜的层间绝缘膜IL1。在层间绝缘膜IL1、控制栅电极CG、存储栅电极MG、侧壁SW和硅化物层S2的顶部上方设置有包括例如氧化硅膜的层间绝缘膜IL2。层间绝缘膜IL1的顶部在与绝缘膜ON、侧壁SW和硅化物层S2的顶部中的每个顶部实质上相等的表面处被平坦化。
在层间绝缘膜IL2上设置有互连M1，并且每个互连M1经由设置在穿过层间绝缘膜IL2和IL1的接触孔CH中的插塞PG1电耦合到存储单元MC的源极区域和漏极区域。具体地，插塞PG1的底部与硅化物层S1的顶部直接接触，并且插塞PG1经由硅化物层S1电耦合到源极/漏极区域。硅化物层S1减少作为由主要包含例如钨(W)的金属膜制成的耦合部分的插塞PG1与由半导体制成的鳍部FA中的源极/漏极区域之间的耦合电阻。
尽管在本文中所描述的情况下，接触孔CH、插塞PG1和插塞PG2中的每一个在平面视图中都具有圆形形状，但是接触孔CH、插塞PG1和插塞PG2每个可以在平面视图中具有矩形形状。此外，接触孔CH、插塞PG1和插塞PG2每个可以在每个鳍部的短边方向(Y方向)上具有比硅化物层S1、外延层EP1和外延层EP2中的任一个更宽的宽度。
具有源极/漏极区域的鳍部FA被硅化物层S1覆盖，并且因此源极/漏极区域的电阻降低，从而可以提高存储单元MC的性能。
存储单元MC具有控制栅电极CG、存储栅电极MG、漏极区域和源极区域。控制栅电极CG和源极/漏极区域配置控制晶体管，存储栅电极MG和源极/漏极区域配置存储晶体管，并且控制晶体管和存储晶体管配置存储单元MC。也就是说，控制晶体管和存储晶体管共享源极/漏极区域。漏极区域与源极区域之间的在控制栅电极CG或存储栅电极MG的栅极长度方向(X方向)上的距离对应于存储单元MC的沟道长度。
在n-MIS区域1B中，栅电极G1设置在鳍部FB的主表面和侧面上，其中用作栅极绝缘膜的绝缘膜HK介于其间。绝缘膜HK连续地覆盖栅电极G1的底部和侧壁。绝缘膜HK是介电常数(比电感率)高于氮化硅的介电常数的绝缘材料膜，即，所谓的高k膜(高介电常数膜)。栅电极G1包括覆盖绝缘膜HK的表面的金属膜MF1和形成在绝缘膜HK上的金属膜MF2，金属膜MF1介于绝缘膜HK与金属膜MF2之间。金属膜MF1包括例如钛铝(TiAl)，并且金属膜MF2包括例如铝(Al)。可以设置未示出的氧化硅膜作为在鳍部FB和绝缘膜HK之间的栅极绝缘膜的部分。
栅电极G1设置在绝缘膜HK上方，并且在鳍部FB的短边方向(Y方向)沿鳍部FB的顶部和侧面以及沿元件隔离膜EI的顶部连续延伸。栅电极G1的侧壁被侧壁SW覆盖。
源极区域和漏极区域设置在栅电极G1旁边的相应区域中，以便在X方向上夹住栅电极G1，并且源极区域和漏极区域每个包括作为n-半导体区域的扩展区域EX2以及作为n+半导体区域的扩散区域D2，因此源极区域和漏极区域每个具有LDD结构。扩散区域D2从鳍部FB内部到形成在栅电极G1旁边的外延层EP1内部被设置，侧壁SW介于其间。扩展区域EX2设置在鳍部FB内。源极区域对应于图2所示的源极区域LS1，并且漏极区域对应于图2所示的漏极区域LD1。
如同存储单元区域1A，在n-MIS区域1B中在鳍部FB和元件隔离膜EI上方依次设置有层间绝缘膜IL1和IL2。然而，绝缘膜IF9设置在层间绝缘膜IL1和IL2之间，以便覆盖栅电极G1的顶部。层间绝缘膜IL1的顶部与栅电极G1、绝缘膜HK和侧壁SW的顶部一起被平坦化。层间绝缘膜IL1覆盖外延层EP1的顶部，顶部与层间绝缘膜IL1直接接触。也就是说，在外延层EP1的顶部和层间绝缘膜IL1之间不存在硅化物层。
互连M1设置在层间绝缘膜IL2上，并且经由设置在穿过层间绝缘膜IL2和IL1的接触孔CH中的插塞PG2电耦合到源极区域和漏极区域中的每个区域。插塞PG2和外延层EP1之间存在硅化物层S3。硅化物层S3包括例如硅化钛(TiSi2)。
硅化物层S3设置在插塞PG2正下方，即，仅设置在接触孔CH的底部，并且在插塞PG2旁边的区域中的外延层EP1的顶部从硅化物层S3暴露。硅化物层S3减少作为包括主要包含例如钨(W)的金属膜的耦合部分的插塞PG2与包括半导体的外延层EP1中的源极/漏极区域之间的耦合电阻。
n晶体管QN具有栅电极G1、漏极区域和源极区域。漏极区域与源极区域之间的在栅电极G1的栅极长度方向(X方向)上的距离对应于n晶体管QN的沟道长度。
在p-MIS区域1C中，栅电极G2设置在鳍部FC的主表面和侧面上，其中用作栅极绝缘膜的绝缘膜HK介于其间。绝缘膜HK连续地覆盖栅电极G2的底部和侧壁。绝缘膜HK是介电常数(比感应电容)高于氮化硅的介电常数的绝缘材料膜，即，所谓的高k膜(高介电常数膜)。栅电极G2包括覆盖绝缘膜HK的表面的金属膜MF3和形成在绝缘膜HK上的金属膜MF4，金属膜MF3介于绝缘膜HK与金属膜MF4之间。金属膜MF3包括例如钛铝(TiAl)，并且金属膜MF4包括例如铝(Al)。可以设置未示出的氧化硅膜作为在鳍部FC和绝缘膜HK之间的栅极绝缘膜的部分。
栅电极G2设置在绝缘膜HK上方，并且在鳍部FC的短边方向(Y方向)上沿鳍部FB的顶部和侧面以及沿元件隔离膜EI的顶部连续延伸。栅电极G2的侧壁被侧壁SW覆盖。
源极区域和漏极区域设置在栅电极G2旁边的相应区域中，以便在X方向上夹住栅电极G2，并且源极区域和漏极区域每个包括作为p-半导体区域的扩展区域EX3以及作为p+半导体区域的扩散区域D3，因此源极区域和漏极区域每个具有LDD结构。扩散区域D3从鳍部FC内部到形成在栅电极G2旁边的外延层EP2内部被设置，侧壁SW介于其间。扩展区域EX3设置在鳍部FC内。源极区域对应于图2所示的源极区域LS2，并且漏极区域对应于图2所示的漏极区域LD2。
如同n-MIS区域1B，在p-MIS区域1C中在鳍部FC和元件隔离膜EI上方依次设置有层间绝缘膜IL1、绝缘膜IF9和绝缘膜IL2。层间绝缘膜IL1的顶部与栅电极G2、绝缘膜HK和侧壁SW的顶部一起被平坦化。层间绝缘膜IL1覆盖外延层EP2的顶部，外延层EP2的顶部与层间绝缘膜IL1直接接触。也就是说，在外延层EP2的顶部和层间绝缘膜IL1之间不存在硅化物层。
互连M1设置在层间绝缘膜IL2上，并且经由设置在穿过层间绝缘膜IL2和IL1的接触孔CH中的插塞PG2电耦合到源极区域和漏极区域中的每个区域。插塞PG2和外延层EP2之间存在硅化物层S3。硅化物层S3包括例如硅化钛(TiSi2)。
硅化物层S3设置在插塞PG2正下方，即，仅设置在接触孔CH的底部，并且在插塞PG2旁边的区域中的外延层EP2的顶部从硅化物层S3暴露。硅化物层S3减少作为包括主要包含例如钨(W)的金属膜的耦合部分的插塞PG2与包括半导体的外延层EP2中的源极/漏极区域之间的耦合电阻。
p晶体管QP具有栅电极G2、漏极区域和源极区域。漏极区域和源极区域之间的在栅电极G2的栅极长度方向(X方向)上的距离对应于p晶体管QP的沟道长度。
半导体器件的效果
分别形成在n-MIS区域1B和p-MIS区域1C中的外延层EP1和EP2中的每一个的顶部(该顶部是经由硅化物层S3耦合到插塞PG2的表面)的位置比硅化物层S1的顶部(该顶部对应于耦合到插塞PG1的表面)的位置更高。这是因为形成在鳍部FB和FC上的外延层EP1和EP2的厚度都大于形成在鳍部FA上的硅化物层S1的厚度。
在第一实施例中，因此形成厚的外延层EP1和EP2，这增加了逻辑区域中的n晶体管QN和p晶体管QP中的每一个的源极/漏极区域的截面积，从而导致源极/漏极区域的电阻降低。在存储单元区域1A中，鳍部FA被电阻低于半导体的电阻的硅化物层S1覆盖，从而源极漏极区域的电阻降低。
用于降低源极/漏极区域的电阻的结构在存储单元区域1A和作为逻辑区域的n-MIS区域1B或p-MIS区域1C之间存在差异的原因在于，必须防止应力产生，如稍后描述。具体地，尽管可以形成覆盖FINFET的源极/漏极区域的外延层以降低源极/漏极区域的电阻，当外延层形成在MONOS存储单元中时，在元件中产生应力，导致存储器件的性能和可靠性恶化。
因此，在第一实施例中，形成硅化物层S1以减小针对具有MONOS存储器型存储单元MC的鳍部FA的源极/漏极区域的电阻，并且形成具有大体积的外延层EP1或EP2以减小针对其中设置有逻辑区域中的晶体管的鳍部FB或FC的源极/漏极区域的电阻。
以这种方式，可以减小存储单元MC、n晶体管QN和p晶体管QP中的每一个的电阻，并且防止存储单元性能的劣化。因此，可以提高半导体器件的性能。
在逻辑区域中，鳍部FB和FC以及外延层EP1和EP2被硅化物层覆盖，因此应力可能会增加。因此，硅化物层S3仅设置在接触孔CH的底部，以防止这种应力增加。在这种情况下，由于硅化物层S3使用作为可以通过CVD工艺形成的材料的钛(Ti)膜通过自对准硅化物工艺来被形成，硅化物层S1和硅化物层S3由彼此不同的材料形成。可以在硅化物层S1的顶部和插塞PG1之间的接触孔CH中设置钛(Ti)膜。
半导体器件的制造工艺
现在参考图6至图53描述第一实施例的半导体器件的制造方法。图6、图8、图10、图12、图15、图17、图19、图20至图40以及图42至图53每个是在半导体器件的形成过程期间的第一实施例的半导体器件的剖视图。图7、图9、图11、图13、图14、图16和图18每个是在半导体器件的形成过程期间的第一实施例的半导体器件的透视图。图41是在第一实施例的半导体器件的形成过程中使用的溅射装置的示意性俯视图。图8、图10、图12、图15、图17和图19是示出在图7、图9、图11、图14、图16和图18中的相同位置处沿Y方向截取的相应截面的视图。在上述透视图以及图42和44中，省略了阱。
图6至图20每个表示从左侧到右侧依次布置的存储单元区域1A和逻辑区域1D。图21至图40和图42至图53每个示出了从左侧到右侧依次布置的存储单元区域1A、n-MIS区域1B和p-MIS区域1C。n-MIS区域1B和p-MIS区域1C配置逻辑区域1D。
首先，如图6所示，提供半导体衬底SB，并且在半导体衬底SB的主表面上依次形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体衬底SB例如由具有约1至10Ω·cm的比电阻的p单晶硅制成。绝缘膜IF1例如包括氧化硅膜，并且可以通过例如氧化工艺或化学气相沉积(CVD)工艺形成。绝缘膜IF1具有约2至10nm的厚度。绝缘膜IF2包括例如氮化硅膜，并且具有约20至100nm的厚度。绝缘膜IF2例如通过CVD工艺形成。半导体膜SI1包括例如硅膜，并且例如通过CVD工艺形成。例如，半导体膜SI1的厚度为20到200nm。
随后，如图7和图8所示，通过光刻技术和蚀刻工艺来处理存储单元区域1A和逻辑区域1D中的每一个中的半导体膜SI1。因此，在绝缘膜IF2上沿Y方向并排地形成在X方向上延伸的半导体膜SI1的多个图案。图8是包括图7所示的半导体膜SI1的图案的剖视图。
存储单元区域1A中的图案在Y方向上的宽度大于逻辑区域1D中的图案在Y方向上的宽度。存储单元区域1A中沿Y方向布置的图案之间的间隔大于逻辑区域1D中沿Y方向布置的图案之间的间隔。由于在稍后的步骤中在Y方向上在靠近半导体膜SI1的区域中形成鳍部，可以通过改变图案的宽度和图案之间的间隔来调节相邻鳍部之间的间隔。
随后，如图9和图10所示，形成覆盖半导体膜SI1的侧壁中的每个侧壁的硬掩模HM1。例如，通过CVD工艺在半导体衬底SB上形成厚度为10到40nm的氧化硅膜，然后对氧化硅膜进行作为各向异性蚀刻的干法蚀刻。因此，绝缘膜IF2和半导体膜SI1的顶部被暴露以形成包括保留在半导体膜SI1的侧壁上的氧化硅膜的硬掩模HM1。硬掩模HM1不完全填充相邻的半导体膜SI1之间的空隙。如图9所示，硬掩模HM1环形地形成，以便包围每个半导体膜SI1。
随后，如图11和12所示，通过湿法蚀刻工艺去除半导体膜SI1。随后，形成覆盖存储单元区域1A中的硬掩模HM1但暴露逻辑区域1D中的硬掩模HM1的光致抗蚀剂膜PR1。随后，通过湿法蚀刻部分地去除每个硬掩模HM1的表面。因此，逻辑区域1D中的硬掩模HM1的宽度变窄。本申请中提到的宽度是指图案在沿半导体衬底SB的主表面的方向上的长度。
硬掩模HM1用于在其正下方形成鳍部。因此，存储单元区域1A中的硬掩模HM1的宽度与逻辑区域1D中的硬掩模HM1的宽度之间的差异以上述方式被设置，使得可以提供形成在存储单元区域1A和逻辑区域1D中的鳍部的宽度之间的差异。
随后，如图13所示，去除光致抗蚀剂膜PR1，然后形成覆盖存储单元区域1A和逻辑区域1D中的每一个区域中的硬掩模HM1的一部分的光致抗蚀剂膜PR2。光致抗蚀剂膜PR2是覆盖每个硬掩模HM1的在X方向上延伸的部分但是暴露该部分的任一端和硬掩模HM1的在Y方向上延伸的部分的抗蚀剂图案。具体地，硬掩模HM1在X方向上的两端从光致抗蚀剂膜PR2暴露。
随后，如图14和图15所示，通过使用光致抗蚀剂膜PR2作为掩模进行蚀刻来去除每个硬掩模HM1的一部分，然后去除光致抗蚀剂膜PR2。因此，剩余的硬掩模HM1仅包括在X方向上延伸的部分。具体地，作为沿X方向延伸的图案的多个硬掩模HM1在绝缘膜IF2上沿Y方向并排布置。
随后，如图16和图17所示，使用硬掩模HM1作为掩模对绝缘膜IF2和IF1以及半导体衬底SB进行各向异性干法蚀刻。因此，形成作为被加工为板状(壁状)的半导体衬底SB的部分(即，鳍部FA、FB、FC)的图案。从硬掩模HM1暴露的区域中的半导体衬底SB在本文中从其主表面被挖掉100至250nm，从而可以形成鳍部FA、FB和FC，其每个距半导体衬底SB的主表面的高度为100至250nm。
随后，如图18和图19所示，在半导体衬底SB上沉积包括氧化硅膜等的绝缘膜，以便完全埋入鳍部FA、FB、FC以及绝缘膜IF1和IF2。随后，通过化学机械抛光(CMP)工艺对绝缘膜进行抛光，以暴露绝缘膜IF2的顶部。这导致形成包括绝缘膜的元件隔离膜EI。通过CMP步骤去除硬掩模HM1。可以在形成配置元件隔离膜EI的绝缘膜之前去除硬掩模HM1。
随后，如图20所示，去除绝缘膜IF1和IF2。随后，元件隔离膜EI的顶部被蚀刻以便在高度方向上缩回(降低)。因此，鳍部FA、FB和FC中的每一个的侧面和顶部的一部分被暴露。
随后，通过离子注入工艺将杂质引入半导体衬底SB的主表面中，从而在存储单元区域1A中的鳍部FA中形成p阱PW1，在逻辑区域1D中的鳍部FB中形成p阱PW2，并且在逻辑区域1D中的鳍部FC中形成n阱NW。p阱PW1和PW2通过注入p杂质(例如，硼(B))来形成。n阱NW通过注入n杂质(例如磷(P)或砷(As))来形成。每个阱形成在整个鳍部内，同时在鳍部下方的半导体衬底SB的部分上方扩展。
随后，如图21所示，形成覆盖鳍部FA、FB和FC的顶部和侧壁的绝缘膜IF3。绝缘膜IF3可以通过例如热氧化工艺来形成，并且包括例如厚度为约2nm的氧化硅膜。随后，通过CVD工艺等将厚度等于或大于鳍部FA、FB和FC中的任何一个的高度的半导体膜SI2沉积在绝缘膜IF3上，并且通过CMP工艺等对半导体膜SI2的顶部进行平坦化，从而形成具有平坦顶部的半导体膜SI2。随后，例如通过CVD工艺在半导体膜SI2上形成绝缘膜IF4。半导体膜SI2包括例如多晶硅膜(硅膜)，并且绝缘膜IF4包括例如氮化硅膜。半导体膜SI2保留在鳍部FA、FB和FC的顶部上，即使在如上所述对半导体膜SI2进行通过CMP处理实现的抛光步骤之后。
随后，如图22所示，形成未示出的光致抗蚀剂膜，该光致抗蚀剂膜覆盖在存储单元区域1A中的鳍FA的一部分正上方并且覆盖n-MIS区域1B和p-MIS区域1C。光致抗蚀剂膜包括存储单元区域1A中沿Y方向延伸的抗蚀剂图案，该抗蚀剂图案被形成为覆盖沿Y方向(图中为深度方向)布置的每个鳍部FA的一部分。鳍部FA的顶部在抗蚀剂图案旁边的区域中从光致抗蚀剂膜暴露。
随后，通过使用光致抗蚀剂膜作为掩模的蚀刻来去除存储单元区域1A中的绝缘膜IF4的一部分和半导体膜SI2的一部分，以暴露存储单元区域1A中的元件隔离膜EI的顶部和绝缘膜IF3的表面。具体地，鳍部FA的顶部和侧壁中的每一个的一部分从绝缘膜IF4和半导体膜SI2暴露。因此，在鳍部FA上形成包括半导体膜SI2的控制栅电极CG。因此，在控制栅电极CG和鳍FA之间形成包括绝缘膜IF3的栅绝缘膜GF。
虽然通过蚀刻和随后的清洗步骤去除覆盖从控制栅电极CG暴露的鳍部FA的表面的绝缘膜IF3，并且因此在本文中所述的情况下暴露鳍部FA的表面，但是鳍部FA的顶部和侧壁仍然可以被绝缘膜IF3覆盖。
随后，如图23所示，在半导体衬底SB上依次形成氧化硅膜(底部氧化物膜)X1、氮化硅膜NF和氧化硅膜(顶部氧化膜)X2，由此形成具有堆叠结构的绝缘膜ON，堆叠结构包括氧化硅膜X1、氮化硅膜NF和氧化硅膜X2。也就是说，绝缘膜ON是氧化物氮化物氧化物(ONO)膜。氧化硅膜X1可以通过氧化工艺、CVD工艺等来形成。氮化硅膜NF和氧化硅膜X2通过例如CVD工艺来形成(沉积)。
绝缘膜ON覆盖元件隔离膜EI的顶部以及鳍部FA的顶部和侧壁。绝缘膜ON覆盖包括控制栅电极CG和绝缘膜IF4的堆叠图案的顶部和侧壁。尽管氮化硅膜NF用作稍后要形成的存储单元的电荷累积部分(电荷累积膜)，但是也可以形成包含HfSiO等的高k膜，而非氮化硅膜NF。可以形成氧化铝(AlO)膜，而非氧化硅膜X2。
随后，如图24所示，例如，通过CVD工艺在半导体衬底SB上形成半导体膜SI3。半导体膜SI3包括例如多晶硅膜，并且厚度大于包括控制栅电极CG和绝缘膜IF4的堆叠本体的高度。随后，通过CMP工艺抛光半导体膜SI3的顶部，以使绝缘膜IF4上方的绝缘膜ON的顶部暴露。
随后，如图25所示，半导体膜SI3的顶部通过回蚀步骤缩回。因此，例如，半导体膜SI3的顶部的位置变为与控制栅电极CG的顶部的位置的高度基本相等。
随后，如图26所示，例如通过CVD工艺在半导体衬底SB上形成绝缘膜IF5。绝缘膜IF5包括例如氮化硅膜，并且覆盖绝缘膜IF4的侧壁和顶部以及半导体膜SI3的顶部，其中绝缘膜ON介于绝缘膜IF5与绝缘膜IF4之间。
随后，如图27所示，通过干法蚀刻去除绝缘膜IF5的一部分，以暴露绝缘膜ON的顶部以及半导体膜SI3的顶部的一部分。也就是说，绝缘膜IF5以侧壁的形式保留在绝缘膜IF4的侧壁上，其中绝缘膜ON介于其间。随后，使用绝缘膜IF5作为掩模，通过蚀刻来处理半导体膜SI3。因此，半导体膜SI3保留在控制栅电极CG的任一侧的侧壁附近的区域中，并且鳍部FA的顶部在除了在控制栅电极CG的任一侧的侧壁附近的区域以外的区域中从半导体膜SI3暴露。
半导体膜SI3靠近控制栅电极CG的栅极长度方向(X方向)上的一个侧壁，其中绝缘膜ON介于其间，并且半导体膜SI3配置存储栅电极MG。存储栅电极MG在Y方向上延伸，以便与控制栅电极CG平行地跨越鳍部FA。
随后，如图28所示，形成覆盖存储栅电极MG和存储栅电极MG正上方的绝缘膜IF5的未示出的抗蚀剂图案，然后使用抗蚀剂图案作为掩模通过蚀刻去除从抗蚀剂图案暴露的绝缘膜IF5和半导体膜SI3。因此，存储栅电极MG在控制栅电极CG的一个侧壁上沿栅极长度方向保留，其中绝缘膜ON介于其间，并且控制栅电极CG的另一侧壁沿栅极长度方向从半导体膜SI3暴露。
随后，通过蚀刻去除绝缘膜ON的未被绝缘膜IF5和存储栅电极MG覆盖的部分。这导致暴露绝缘膜IF4的顶部、鳍部FA的顶部、鳍部FA的侧壁和元件隔离膜EI的顶部。进一步导致暴露绝缘膜IF4的侧壁部分和控制栅电极CG的侧壁部分，这些部分未被存储栅电极MG覆盖。
随后，如图29所示，形成未示出的光致抗蚀剂膜，以便覆盖存储单元区域1A以及n-MIS区域1B和p-MIS区域1C中的鳍部FB和FC中每一个的一部分正上方。光致抗蚀剂膜包括沿Y方向延伸的抗蚀剂图案，其被形成为覆盖沿Y方向(图中的深度方向)布置的每个鳍部FB的一部分，光致抗蚀剂膜还包括沿Y方向延伸的抗蚀剂图案，其被形成为覆盖沿Y方向布置的每个鳍部FC的一部分。鳍部FB和FC中的每一个的顶部在抗蚀剂图案旁边的区域中从光致抗蚀剂膜暴露。
随后，使用光致抗蚀剂膜作为掩模进行蚀刻，以去除在n-MIS区域1B和p-MIS区域1C中的每一个中的绝缘膜IF4的一部分和半导体膜SI2的一部分，从而在n-MIS区域1B和p-MIS区域1C中的每一个中暴露元件隔离膜EI的顶部和绝缘膜IF3的表面。也就是说，鳍部FB和FC中的每一个的顶部的一部分和侧壁的一部分从绝缘膜IF4和半导体膜SI2暴露。因此，在鳍部FB和FC中的每一个上形成包括半导体膜SI2的虚拟栅电极DG，绝缘膜IF3介于其间。
虚拟栅电极DG是在后续步骤中被去除并且被金属栅电极替代并且不保留在完成的半导体器件中的膜。也就是说，虚拟栅电极DG是伪栅电极。在本文中所描述的情况下，去除覆盖从虚拟栅电极DG暴露的鳍部FB和FC的表面的绝缘膜IF3。随后，形成覆盖虚拟栅电极DG的侧壁的未示出的氧化硅膜。
随后，如图30所示，使用绝缘膜IF4和IF5、控制栅电极CG、存储栅电极MG和虚拟栅电极DG作为掩模，以对鳍部FA、FB和FC的各个上表面进行离子注入。因此，在鳍部FA的上表面中形成一对扩展区域EX1，每个均为n半导体区域。在鳍部FB的上表面中形成一对扩展区域EX2，每个均为n半导体区域。在鳍部FC的上表面中形成一对扩展区域EX3，每个均为p半导体区域。
在与形成扩展区域EX1或EX2的步骤不同的步骤中形成至少扩展区域EX3。扩展区域EX1或EX2可以通过注入n杂质(例如磷(P)或砷(As))来形成。扩展区域EX3可以通过注入p杂质(例如，硼(B))来形成。
随后，例如通过CVD工艺在半导体衬底SB上形成绝缘膜IF6。绝缘膜IF6包括例如氮化硅膜。绝缘膜IF6覆盖器件隔离膜EI、鳍部FA、FB和FC、控制栅电极CG、存储栅电极MG、虚拟栅电极DG以及绝缘膜IF4和IF5的表面。
随后，如图31所示，形成在暴露n-MIS区域1B的同时覆盖存储单元区域1A和p-MIS区域1C的光致抗蚀剂膜PR3，然后用光致抗蚀剂膜PR3作为掩模进行干法蚀刻以去除n-MIS区域1B中的绝缘膜IF6的一部分，从而暴露元件隔离膜EI、鳍部FB和绝缘膜IF4的顶部。因此，在n-MIS区域1B中，在包括虚拟栅电极DG和虚拟栅电极DG上的绝缘膜IF的堆叠本体的侧壁上形成包括绝缘膜IF6的侧壁SW。
此时，可以在鳍部FB的侧壁上形成包括绝缘膜IF6的侧壁。然而，附图省略了形成在鳍部FB的侧壁上的侧壁。当在稍后的步骤中在鳍部FA或FC的侧壁上形成这样的侧壁时，省略侧壁的图示。
随后，如图32所示，使用包括光致抗蚀剂膜PR3、绝缘膜IF4和侧壁SW的掩模进行干法蚀刻，由此缩回在n-MIS区域1B中在包括虚拟栅电极DG和侧壁SW的图案旁边暴露的鳍部FB的顶部。因此，从该图案暴露的鳍部FB的顶部被缩回到高于元件隔离膜EI的顶部并且低于位于虚拟栅电极DG正下方的鳍部FB的顶部的位置。
随后，如图33所示，使用外延生长工艺形成外延层EP1，其覆盖在MIS区域1B中在包括虚拟栅电极DG和侧壁SW的图案旁边暴露的鳍部FB的顶部和侧壁。外延层EP1包括例如硅(Si)。可替代地，可以形成包括例如磷酸硅(SiP)或碳化硅(SiC)膜的外延层EP1。
如参考图5所述，作为具有菱形截面形状的半导体层的外延层EP1在Y方向上覆盖鳍部FB的侧壁。外延层EP1可以在X方向上覆盖鳍部FB的侧壁，尽管它在图33中不覆盖侧壁。当在X方向上的鳍部FB的侧壁被氧化硅膜等覆盖时，侧壁可能不被外延层EP1覆盖。
随后，如图34所示，去除光致抗蚀剂膜PR3，然后在半导体衬底上形成包括例如氮化硅膜的绝缘膜IF7。绝缘膜IF7例如可以通过CVD工艺来形成。在存储单元区域1A和p-MIS区域1C中，形成绝缘膜IF7以覆盖绝缘膜IF6的表面。但是，假定绝缘膜IF7与绝缘膜IF6集成，附图省略了在存储单元区域1A和p-MIS区域1C中的每个中绝缘膜IF。
随后，如图35所示，形成暴露p-MIS区域1C并且覆盖存储单元区域1A和n-MIS区域1B的光致抗蚀剂膜PR4，然后使用光致抗蚀剂膜PR4作为掩模通过干法蚀刻去除在p-MIS区域1C中的绝缘膜IF6的一部分，从而暴露元件隔离膜EI、鳍部FC和绝缘膜IF4的各个顶部。因此，在p-MIS区域1C中，在包括虚拟栅电极DG和虚拟栅电极DG上的绝缘膜IF4的堆叠本体的侧壁上形成包括绝缘膜IF6的侧壁SW。
随后，如图36所示，使用包括光致抗蚀剂膜PR4、绝缘膜IF4和侧壁SW的掩模进行干法蚀刻，以缩回在p-MIS区域1C中在包括虚拟栅电极DG和侧壁SW的图案旁边暴露的鳍部FC的顶部。因此，从图案暴露的鳍部FC的顶部被缩回到高于元件隔离膜EI的顶部并且低于虚拟栅电极DG正下方的鳍部FC的顶部的位置。
随后，如图37所示，通过外延生长工艺形成外延层EP2，以覆盖在p-MIS区域1C中在包括虚拟栅电极DG和侧壁SW的图案旁边暴露的鳍部FC的顶部和侧壁。外延层EP2包括例如硅锗(SiGe)。
如参考图5所述，外延层EP2是具有菱形截面形状并且在Y方向上覆盖鳍部FC的侧壁的半导体层。鳍部FC的侧壁可以在X方向上被外延层EP2覆盖，尽管在图37中未被覆盖。当鳍部FC在X方向上的侧壁被氧化硅膜等覆盖时，侧壁可能未被外延层EP2覆盖。
随后，如图38所示，去除光致抗蚀剂膜PR4，然后在半导体衬底上形成包括例如氮化硅膜的绝缘膜IF8。绝缘膜IF8例如可以通过CVD工艺来形成。绝缘膜IF8形成为覆盖存储单元区域1A中的绝缘膜IF6的表面，并且覆盖n-MIS区域1B中的绝缘膜IF7的表面。但是，假定绝缘膜IF8与存储单元区域1A中的绝缘膜IF6以及n-MIS区域1B中的绝缘膜IF7集成，附图中省略了存储单元区域1A和n-MIS区域1B中的每一个中的绝缘膜IF8。
随后，如图39所示，形成光致抗蚀剂膜PR5以覆盖n-MIS区域1B和p-MIS区域1C，但是暴露存储单元区域1A。随后，使用光致抗蚀剂膜PR5作为掩模通过干法蚀刻去除存储单元区域1A中的绝缘膜IF6的一部分，以暴露元件隔离膜EI、鳍部FA以及绝缘膜IF4和IF5的顶部。因此，在存储单元区域1A中，在包括控制栅电极CG、存储栅电极MG以及绝缘膜IF4和IF5的堆叠本体的侧壁上形成包括绝缘膜IF6的侧壁SW。
随后，如图40所示，去除光致抗蚀剂膜PR5，然后利用包括绝缘膜IF4和IF5、虚拟栅电极DG、控制栅电极CG、存储栅电极MG和侧壁SW的掩模，对鳍部FA、FB和FC的顶部进行离子注入。因此，在鳍部FA的顶部上形成每个作为n半导体区域的一对扩散区域D1。在鳍部FB的顶部上形成每个作为n半导体区域的一对扩散区域D2。在鳍部FC的顶部上形成每个作为p半导体区域的一对扩散区域D3。杂质通过n-MIS区域1B和p-MIS区域1C中的绝缘膜IF7和IF8注入到相应的鳍部FB和FC中。
在与形成扩散区域D1和D2中的每一个的步骤不同的步骤中形成至少扩散区域D3。扩散区域D1和D2可以通过注入n杂质(例如磷(P)或砷(As))来形成。扩散区域D3可以通过注入p杂质(例如，硼(B))来形成。在扩散区域D1和D2的相应形成步骤中，以比在形成扩展区域EX1和EX2时的离子注入步骤中的杂质浓度更高的杂质浓度进行离子注入。在扩散区域D3的形成步骤中，以比在形成扩展区域EX3时的离子注入步骤中的杂质浓度更高的杂质浓度进行离子注入。
这导致形成包括扩散区域D1和扩展区域EX1的源极/漏极区域、包括扩散区域D2和扩展区域EX2的源极/漏极区域、以及包括扩散区域D3和扩展区域EX3的源极/漏极区域。在这样的离子注入步骤中，扩散区域D2形成在外延层EP1中以及外延层EP1下方的鳍部FB中。扩散区域D3形成在外延层EP2中以及外延层EP2下方的鳍部FC中。
在存储单元区域1A中，源极/漏极区域和控制栅电极CG配置控制晶体管，而源极/漏极区域和存储栅电极MG配置存储晶体管。控制晶体管和存储晶体管配置存储单元MC。
尽管在本文中在形成外延层EP1和EP2之后形成扩散区域D1至D3，但是例如可以在如参考图31所述形成侧壁SW之后并且在参考图32所述的蚀刻步骤之前形成扩散区D2。例如可以在参考图35所述形成侧壁SW之后并且在在参考图36所述的蚀刻步骤之前形成扩散区域D3。
随后，形成硅化物层，以覆盖在存储单元区域中形成在鳍部FA中的源极/漏极区域。首先，如图42所示，利用图41所示的溅射装置SD形成金属膜MS1以便覆盖鳍部FA。图41所示的溅射装置SD具有负载端口LP、室CH1到CH5以及机械手臂RA1和RA2，并且可以针对每个室CH1至CH5而被密封。通过使用真空泵等，可以将室CH1到CH5的内部以及布置有相应的机械手臂RA1和RA2的传送室的内部中的每一个保持在期望的大气压和期望的温度下。
为了形成金属膜MS1，首先，在将溅射装置SD连接到其外部的负载端口LP中布置具有存储单元MC(参见图40)等的半导体衬底(半导体晶片)。随后，负载端口LP内的半导体晶片通过机械手臂RA1被转移通过转移室，并且被置于作为预处理室的室CH2内，并且在室CH2中被清洗。此时，去除形成在鳍部FA(参见图40)的表面上的自然氧化膜，并且暴露鳍部FA的顶部和侧壁。随后，半导体晶片被机械臂RA1转移到室CH3中。
随后，半导体晶片通过机械手臂RA2从室CH3内被转移到室(热处理室)CH4中，并且在室CH4中经过热处理。热处理是例如在200℃下进行90秒的快速热退火(RTA)。随后，加热的半导体晶片通过机械手臂RA2从室CH4内被转移到室(膜形成室)CH5内。随后，在室CH5中通过溅射工艺在半导体晶片(半导体衬底)的主表面上沉积包含NiPt的金属膜MS1(见图42)。
在热处理步骤完成之后的30至60秒内，通过溅射工艺的这种沉积也在室CH4中开始。在室CH4和CH5中的每一个中以及在其中布置有机械手臂RA2的传送室中保持真空。也就是说，半导体晶片可以在保持真空气氛的同时从室CH4中转移到室CH5中。因此，可以防止在半导体晶片从室CH4内转移到室CH5内期间半导体晶片的温度降低。具体地，在开始沉积之前在短时间内转移热处理后的半导体晶片，从而可以在通过热处理加热的半导体晶片的温度(例如200℃)降低之前进行溅射。
如图42所示，当通过溅射工艺在高温半导体衬底SB上形成金属膜MS1时，高温鳍部FA的部分表面与金属膜MS1的一部分反应，从而形成薄的硅化物层SS以覆盖鳍部FA的侧壁和顶部。硅化物层SS包括例如硅化镍(NiSi)和铂(Pt)。也就是说，硅化物层SS是NiPt硅化物层。
此时，金属膜MS1不会连续地覆盖鳍部FA的侧壁和顶部，而是在被分成多个膜的同时覆盖鳍部FA。具体地，鳍部FA的整个顶部和元件隔离膜EI的整个顶部被金属膜MS1覆盖，而鳍部FA的侧壁部分地被多个沿垂直于侧壁的方向延伸的柱状金属膜MS1覆盖。也就是说，覆盖侧壁的金属膜MS1由沿侧壁的方向彼此分离地并排布置的多个膜(图案)来配置。
形成在鳍部FA的侧壁上的金属膜MS1具有柱状的原因在于，通过溅射工艺形成的金属膜MS1不太可能形成在以接近垂直于半导体衬底SB的主表面的角度形成的表面上，例如鳍部FA的侧壁，并且原因还在于，鳍部FA的侧壁被硅化物层SS覆盖。由于形成在鳍部FA的侧壁上的柱状金属膜MS1彼此间隔开，即使金属膜MS1具有应力，也可以防止鳍部FA受到应力的影响。
在溅射步骤中，在鳍部FA的顶部和元件隔离膜EI的顶部上形成厚度为例如60nm的金属膜MS1。如上所述，由于金属膜MS1在鳍部FA的侧壁上的涂布性能差，即覆盖率差，被形成为与鳍部FA的侧壁接触的金属膜MS1的厚度比在鳍部FA上的金属膜MS1的厚度(例如，60nm)小。金属膜MS1形成为具有用于在鳍部FA的侧壁和顶部上形成具有期望厚度的稍后描述的硅化物层S1所需的厚度。
随后，如图43和图44所示，进行两次热处理，由此形成硅化物层S1，以便覆盖鳍部FA的侧壁和顶部。具体地，在第一热处理中，在260℃下进行11到35秒的RTA，从而金属膜MS1与鳍部FA的顶部和侧壁反应，并且因此形成主要包含硅化二镍(Ni2Si)的硅化物层S1。可以通过控制第一热处理的时间来调节硅化物层S1的厚度。随后，使用化学溶液去除未反应的金属膜MS1，然后作为第二热处理在500℃下进行11秒的RTA。因此，硅化物层S1具有包括硅化单镍(NiSi)的主要组成，并且硅化物层S1的电阻变为低于第二热处理之前的电阻。图44是与在图42相同位置的鳍部FA的剖视图。
硅化物层S1沿鳍部FA的侧壁的厚度基本上等于硅化物层S1沿鳍部FA顶部的厚度。在n-MIS区域1B和p-MIS区域1C中，由于鳍部FB和FC或外延层EP1和EP2分别被绝缘膜(保护膜)IF7和IF8覆盖，即使金属膜MS1沉积在绝缘膜IF7和IF8中的每一个上并且然后经过热处理，鳍部FB和FC以及外延层EP1和EP2的表面中每个没有被形成为硅化物。硅化物层S1的最上表面的位置低于外延层EP1和EP2中的每一个的最上表面的位置。
硅化物层S1通过使沿鳍部FA的侧壁布置的柱状金属膜MS1与鳍部FA的侧壁反应来形成。此时，沿侧壁的方向相邻的金属膜MS1之间仅存在小的空隙。此外，在第一热处理期间，硅化物层S1在竖直和水平方向二者上都扩展。因此，硅化物层S1在连续地覆盖侧壁的同时被形成。
随后，在半导体衬底SB的主表面上依次形成包括例如氮化硅膜的未示出的衬垫膜和包括氧化硅膜的层间绝缘膜IL1。衬垫膜和层间绝缘膜IL1可以通过例如CVD工艺来形成。层间绝缘膜IL1的厚度大于元件隔离膜EI上的鳍部FA的高度与包括控制栅电极CG和绝缘膜IF4的堆叠本体的高度之和。随后，例如通过CMP工艺将层间绝缘膜IL1的顶部平坦化。
随后，如图45所示，通过例如CMP工艺来抛光层间绝缘膜IL1的顶部、绝缘膜IF4和IF5以及侧壁SW，从而暴露在n-MIS区域1B和p-MIS区域1C中的每一个中的虚拟栅电极DG的顶部。因此，由于绝缘膜IF4和IF5被去除，控制栅电极CG和存储栅电极MG的顶部也被暴露。
在随后的步骤中，如图46所示，去除p-MIS区域1C中的暴露的虚拟栅电极DG。具体地，通过例如CVD工艺在半导体衬底SB上形成硬掩模HM2，并且然后通过光刻技术和蚀刻工艺去除p-MIS区域1C中的硬掩模HM2以暴露p-MIS区域1C中的虚拟栅极电极DG。硬掩模HM2包括例如氧化硅膜或氮化钛(TiN)膜，并且n-MIS区域1B和存储单元区域1A中的每一个中的栅电极被硬掩模HM2覆盖。
随后，通过湿法蚀刻去除从硬掩模HM2暴露的虚拟栅电极DG。尽管在本文中也去除了虚拟栅电极DG下方的绝缘膜IF3，但是也可以留下绝缘膜IF3。在去除绝缘膜IF3之后，可以形成绝缘膜以覆盖通过去除虚拟栅电极DG而形成的沟槽的底部。
随后，如图47所示，在沟槽中形成作为栅极绝缘膜的绝缘膜HK和作为金属栅电极的栅电极G2。具体地，首先，例如通过CVD工艺或溅射工艺，在半导体衬底SB上、包括在硬掩模HM2上方依次形成绝缘膜HK、金属膜MF3和金属膜MF4。作为介电常数高于氮化硅膜的介电常数的高k膜的绝缘膜HK在本文中包括氧化铪膜，但是也可以包括金属氧化物膜，诸如氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。
金属膜MF3在本文中包括氮化钛(TiN)膜，但是可以包括氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮化碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜等。金属膜MF4包括例如铝(Al)膜。
通过去除p-MIS区域1C中的虚拟栅电极DG形成的沟槽完全被填充有包括绝缘膜HK、金属膜MF3和金属膜MF4的堆叠膜。随后，通过例如CMP工艺去除层间绝缘膜IL1上的不必要的膜，以暴露p-MIS区域1C中的层间绝缘膜IL1的顶部，导致形成包括设置在沟槽中的绝缘膜HK的栅极绝缘膜并且形成包括设置在沟槽中的金属膜MF3和MF4的栅电极G2。这导致在p-MIS区域1C中形成包括栅电极G2和源极/漏极区域的p晶体管QP。
在随后的步骤中，如图48所示，去除n-MIS区域1B中的暴露的栅电极DG。具体地，去除硬掩模HM2，然后通过例如CVD工艺在半导体衬底SB上形成硬掩模HM3，并且然后通过光刻技术和蚀刻工艺去除n-MIS区域1B中的硬掩模HM3，从而暴露n-MIS区域1B中的虚拟栅电极DG。硬掩模HM3包括例如氧化硅膜或氮化钛(TiN)膜，并且p-MIS区域1C和存储单元区域1A中的每一个中的栅电极被硬掩模HM3覆盖。
随后，通过湿法蚀刻去除从硬掩模HM3暴露的虚拟栅电极DG。尽管在本文中也去除了虚拟栅电极DG下方的绝缘膜IF3，但是也可以留下绝缘膜IF3。在去除绝缘膜IF3之后，可以形成绝缘膜以便覆盖通过去除虚拟栅电极DG而形成的沟槽的底部。
随后，如图49所示，在沟槽中形成作为栅极绝缘膜的绝缘膜HK和作为金属栅电极的栅电极G1。具体地，首先，例如通过CVD工艺和溅射工艺，在包括硬掩模HM3的半导体衬底SB上依次形成绝缘膜HK、金属膜MF1和金属膜MF2。作为介电常数高于氮化硅膜的介电常数的高k膜的绝缘膜HK在本文中包括氧化铪膜，但是也可以包括金属氧化物膜，诸如氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。
金属膜MF1在本文中包括钛铝(TiAl)膜，但是可以包括氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮化碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜等。金属膜MF2包括例如铝(Al)膜。
通过去除n-MIS区域1B中的虚拟栅电极DG形成的沟槽完全被填充有包括绝缘膜HK、金属膜MF1和金属膜MF2的堆叠膜。随后，通过例如CMP工艺去除层间绝缘膜IL1上的不必要的膜，以暴露n-MIS区域1B中的层间绝缘膜IL1的顶部，导致形成包括设置在沟槽中的绝缘膜HK的栅极绝缘膜并且形成包括设置在沟槽中的金属膜MF1和MF2的栅电极G1。这导致在n-MIS区域1B中形成包括栅电极G1和源极/漏极区域的n晶体管QN。
随后，如图49所示，去除硬掩模HM3，然后通过例如CVD工艺在半导体衬底SB上形成绝缘膜IF9，然后通过光刻技术和蚀刻工艺去除存储单元区域1A中的绝缘膜IF9。因此，在绝缘膜IF9覆盖n-MIS区域1B和p-MIS区域1C中的栅电极G1和G2的同时，控制栅电极CG和存储栅电极MG从绝缘膜IF9暴露。
随后，执行已知的自对准硅化物工艺以在控制栅电极CG和存储栅电极MG中的每一个的顶部上形成硅化物层S2。例如，如图41所示，使用溅射装置SD通过溅射工艺，在半导体衬底SB上、包括在绝缘膜IF9上方沉积NiPt膜，然后通过第一热处理形成硅化物层S2。随后，去除过量的NiPt膜，然后进行第二热处理，从而允许形成低电阻硅化物层S2。硅化物层S2例如是NiPt硅化物层。也就是说，硅化物层S1和S2由相同的材料制成。
在自对准硅化物工艺中，在第一热处理之前沉积在控制栅电极CG和存储栅电极MG中的每一个上的NiPt膜(金属膜)的厚度小于鳍部FA上的金属膜MS1的厚度，如图42所示。以这种方式，在形成硅化物层S2期间沉积的金属膜的厚度被控制为很小，这使得可以防止包括鳍部FA的半导体衬底SB受到金属膜的应力的影响。
随后，如图50所示，通过例如CVD工艺在半导体衬底SB上、包括在绝缘膜IF9上方形成层间绝缘膜IL2。层间绝缘膜IL2包括例如氧化硅膜。随后，通过CMP工艺等对层间绝缘膜IL2的顶部进行平坦化。随后，通过光刻技术和干法蚀刻工艺形成穿过层间绝缘膜IL2和IL1的多个接触孔CH。n-MIS区域1B和p-MIS区域1C中的每一个中的接触孔CH也穿过绝缘膜IF9。
在存储单元区域1A中，在源极/漏极区域正上方的硅化物层S1的顶部的一部分在接触孔CH的底部被暴露。在n-MIS区域1B中，作为源极/漏极区域的一部分的外延层EP1的顶部的一部分在接触孔CH的底部被暴露。在p-MIS区域1C中，作为源极/漏极区域的一部分的外延层EP2的顶部的一部分在接触孔CH的底部被暴露。
接触孔CH设置在未示出的区域中，以便部分地暴露栅电极G1、栅电极G2、控制栅电极CG和存储栅电极MG的相应顶部。每个接触孔CH不穿过层间绝缘膜IL1。在垂直于半导体衬底SB的主表面的方向上，外延层EP1或EP2正上方的接触孔CH的长度小于硅化物层S1正上方的接触孔CH的长度。
随后，如图51所示，通过已知的自对准硅化物工艺，在从n-MIS区域1B和p-MIS区域1C中的接触孔CH的底部暴露的外延层EP1和EP2的相应顶部上形成硅化物层S3。具体地，通过例如CVD工艺，在半导体衬底SB的主表面上、包括在接触孔CH的内部形成金属膜，然后进行热处理以使金属膜与外延层EP1和EP2反应，从而在每个接触孔CH的底部形成硅化物层S3。随后，去除金属膜。
由于金属膜不太可能通过溅射工艺在诸如接触孔CH的窄的开口中形成，所以通过CVD工艺形成金属膜。然而，镍(Ni)膜不太可能通过CVD工艺形成；因此，形成易于通过CVD工艺形成的钛(Ti)膜作为金属膜。因此，硅化物层S1包括硅化钛(TiSi2)膜。也就是说，硅化物层S3由与硅化物层S1和S2中的每一个的材料都不同的材料制成。在形成硅化物层S3的过程中，钛(Ti)膜可以保留在存储单元区域1A中的硅化物层S1正上方的接触孔CH的底部上。
随后，如图52所示，在接触孔CH中形成由钨(W)等制成的导电插塞PG1或PG2作为耦合导电部件。插塞PG1和PG2中的每一个具有阻挡导体膜(例如，钛膜、氮化钛膜或其堆叠膜)和位于该阻挡导体膜上的主导体膜(例如，钨膜)的堆叠结构。
插塞PG1经由硅化物层S1电耦合到存储单元MC的源极或漏极区域。当Ti膜如上所述保留在硅化物层S1上时，Ti膜存在于插塞PG1和硅化物层S1之间。插塞PG2填充n-MIS区域1B中的接触孔CH，并且经由硅化物层S3电耦合到外延层EP1。也就是说，插塞PG2电耦合到n晶体管QN的源极/漏极区域。插塞PG2填充p-MIS区域1C中的接触孔CH，并且经由硅化物层S3电耦合到外延层EP2。也就是说，插塞PG2电耦合到p晶体管QP的源极/漏极区域。
在垂直于半导体衬底SB的主表面的方向上，外延层EP1和EP2中的每一个正上方的接触孔CH的长度小于硅化物层S1正上方的接触孔CH的长度。这是因为，硅化物层S1的顶部相对于半导体衬底SB的主表面的高度低于外延层EP1和EP2中的每一个的顶部相对于半导体衬底SB的主表面的高度。
外延层EP1和EP2中的每一个的顶部的高度高于硅化物层S1的顶部的高度的原因在于，外延层EP1和EP2每个形成有大的体积以降低n晶体管QN和p晶体管QP中的每一个的源极/漏极区域的电阻。具体地，由于存储单元区域1A中的硅化物层S1由电阻低于半导体层的材料制成，即使硅化物层S1没有大的体积和大的厚度，存储单元MC的源极/漏极区域的电阻可以充分地减小。
另一方面，外延层EP1和EP2中的每一个具有高于硅化物层S1的电阻。因此，与硅化物层S1相比，n晶体管QN和p晶体管QP中的每一个的源极/漏极区域必须具有大的体积和大的厚度，以降低源极/漏极区域的电阻。换言之，外延层EP1和EP2中的每一个的顶部的高度被调节为高于硅化物层S1的顶部的高度，使得可以降低n晶体管QN和p晶体管QP中的每一个的源极/漏极区域的电阻。
当被沉积以形成硅化物层S3的金属膜(钛膜)保留在硅化物层S1上的接触孔CH的底部时，在硅化物层S1的顶部和插塞PG1之间存在钛(Ti)膜。
随后，如图53所示，在层间绝缘膜IL2上形成互连M1。互连M1具有包括阻挡导体膜(例如，氮化钛膜、钽膜、氮化钽膜等)和形成在阻挡导体膜上的主导体膜(铜膜)的堆叠结构。在图3中，示出了互连M1，同时阻挡导体膜和主导体膜被集成以简化附图。这也适用于插塞PG1和PG2。
互连M1可以由例如所谓的单镶嵌工艺来形成。具体地，在层间绝缘膜IL2上形成具有互连沟槽的层间绝缘膜，并且用金属膜填充互连沟槽，从而可以形成互连M1。然而，附图省略了互连M1旁边的层间绝缘膜。
非易失性存储器的操作
现在参考图54和图55来描述非易失性存储器的示例性操作。
图54是非易失性存储器的存储单元MC的等效电路图。图55是示出“写入”、“擦除”和“读取”的所选择的存储单元的每个部分的电压施加条件的示例的表。图55的示出了用于“写入”、“擦除”和“读取”中的每一项的电压，诸如施加到图54所示的存储单元(所选择的存储单元)MC的存储栅电极MG(参见图53)的电压Vmg、施加到其源极区域的电压Vs、施加到其控制栅电极CG(参见图53)的电压Vcg、施加到其漏极区域的电压Vd、和施加到p阱PW1(参考图4)的电压Vb。图55所示的表是电压施加条件的优选示例，并且可以根据需要进行各种修改或变更，但不限于此。在第一实施例中，向作为存储晶体管的绝缘膜ON的电荷累积部分的氮化硅膜NF(参见图53)中注入电子被定义为“写入”，并且向其中注入空穴被定义为“擦除”。
写入方法可以包括被称为源极侧注入(SSI)方法的写入方法(热电子注入写入方法)，其中通过源极侧注入来注入热电子以执行写入。例如，图55中的“写入”的列所示的电压被施加到要被写入的所选择的存储单元的每个部分，并且因此电子被注入到要执行写入的所选择的存储单元的氮化硅膜NF中。
此时，在两个栅电极(存储栅电极MG和控制栅电极CG)之间的沟道区域(源极和漏极之间)中产生热电子，并且将热电子注入到氮化硅膜NF中作为在存储栅电极MG下方的电荷累积部分。注入的热电子(电子)以俘获电平被俘获在氮化硅膜NF中。结果，存储晶体管的阈值电压增加。也就是说，存储晶体管变成写入状态。
擦除方法可以包括其中通过带到带隧穿(BTBT)通过热空穴注入来进行擦除的擦除方法(热空穴注入擦除方法)，即所谓的BTBT方法。具体地，通过将由带到带隧穿现象(BTBT)产生的空穴注入到电荷累积部分(绝缘膜ON中的氮化硅膜NF)中来进行擦除。例如，如图55中的“擦除”的列所示的电压被施加到要被擦除的所选择的存储单元的每个部分，并且空穴通过BTBT现象来产生并且被电场加速，从而将空穴注入到所选择的存储单元的氮化硅膜NF中，使得存储晶体管的阈值电压降低。也就是说，存储晶体管变成擦除状态。
对于读取，例如，如图55中的“读取”的列所示的电压被施加到要被读取的所选择的存储单元的每个部分。在读取期间施加到存储栅电极MG的电压Vmg被设置为写入状态下的存储晶体管的阈值电压与擦除状态下的存储晶体管的阈值电压之间的值，从而可以区分写入状态与擦除状态。
半导体器件的制造方法的效果
现在参考作为比较示例的图58描述制造第一实施例的半导体器件的方法的主要特征和效果。图58是比较示例的半导体器件在其制造工艺期间的剖面图，并且对应于图42所示的剖视图。
对于其中没有设置鳍部并且在半导体衬底的主表面中设置有源极/漏极区域和沟道区域的晶体管，源极/漏极区域的顶部可能被硅化物层覆盖以便减少源极/漏极区域的电阻并且减小源极/漏极区域和插塞之间的耦合电阻。当形成硅化物层时，例如通过溅射工艺在半导体衬底上沉积厚度为25nm的金属膜，然后进行热处理以使金属膜与半导体反应，从而形成硅化物层。
因此，考虑在形成在鳍部上的晶体管(FINFET)中还设置覆盖源极/漏极区域的表面的硅化物层。然而，硅化物层不容易形成在半导体衬底的主表面上突出的鳍部的侧壁上。这是因为，当通过溅射工艺将金属膜沉积在鳍的表面上以形成硅化物层时，由于在侧壁上的通过溅射工艺沉积的膜的覆盖不良，几乎没有金属膜沉积在鳍部的侧壁上。例如，当金属膜沉积在半导体衬底上时，覆盖鳍部的侧壁的金属膜的厚度可以是覆盖鳍部的顶部的金属膜的厚度的约20％。
因此，即使进行热处理以使金属膜与鳍部的表面反应以形成硅化物层，由于鳍部的侧壁上的金属膜具有小的厚度，不能在侧壁上形成具有充分降低源极/漏极区域的电阻所需要的厚度的硅化物层。
因此，在可能的方法中，通过溅射工艺形成具有较大厚度的金属膜，使得在鳍部的侧壁上形成具有足够厚度的金属膜。具体地，如作为比较示例的图58所示，可能形成厚的金属膜MS2，以便覆盖存储单元区域1A中的鳍部FA的顶部和侧壁。金属膜MS2是NiPt膜，并且在鳍部FA的顶部上具有例如60nm的厚度。当形成金属膜MS2时，通过溅射工艺在室温下在半导体衬底SB上沉积NiPt膜。这使得可以形成连续地覆盖元件隔离膜EI的顶部、鳍部FA的侧壁和鳍部FA的顶部的厚的金属膜MS2。金属膜MS2与鳍部FA直接接触，并且在金属膜MS2和鳍部FA之间没有形成硅化物层。
随后，进行热处理以形成硅化物层。由于覆盖鳍部FA的侧壁的金属膜MS2具有足以形成具有期望厚度的硅化物层的厚度，鳍部FA的侧壁可以被具有减小存储单元的源极/漏极区域的电阻所需要的厚度的硅化物层覆盖。
然而，由于包含例如Ni的金属膜MS2具有大的内部应力，如果在鳍部FA的表面上沉积厚度较大的金属膜MS2，则金属膜MS2具有较大的应力。在这种情况下，鳍部FA受到这种应力的影响，导致形成在鳍部FA上的FINFET的性能和可靠性劣化。
另一方面，在鳍部的表面上形成外延层(提升层)，而不是在表面上形成硅化物层，从而能够增加配置FINFET的源极/漏极区域的半导体区域的体积。因此可以减小源极/漏极区域的电阻。在通过上述方法形成硅化物层的情况下，外延层提供对鳍部的应力的较小影响，这使得可以提高FINFET的性能和可靠性。
然而，当FINFET配置分栅MONOS存储器时，作为电荷累积部分的ONO膜受到由于外延层的形成而增加的应力的影响。这导致存储单元的性能和可靠性劣化。因此，本发明人已经研究了形成硅化物层而不形成外延层，以便降低鳍部上的MONOS存储器中的源极/漏极区域的电阻。
对于包括FINFET的划分栅极MONOS存储器，当鳍部的侧壁连续且均匀地覆盖有具有足够厚度的金属膜时，金属膜的内部应力增加，这可能导致随后形成的硅化物层的异常生长。具体地，鳍部中的硅化物层的异常生长由于例如短路而干扰存储单元的正常工作，导致存储单元的性能和可靠性降低。此外，当形成具有大的应力的金属膜MS2时，包括存储单元的电荷累积部分的ONO膜受到应力的影响，并且因此存储单元的性能和可靠性恶化。
相反，在第一实施例中，如参考图41和图42所述，半导体晶片在例如200℃下被加热的同时金属膜MS1通过溅射工艺形成。因此，可以在使用溅射工艺的膜形成步骤期间在鳍部FA的表面上形成薄的硅化物层SS，从而提高随后沉积的金属膜MS1的涂覆性能。此时，在鳍部FA的侧壁上形成多个柱状金属膜MS1，其中硅化物层SS介于两者之间。由于形成在鳍部FA的侧壁上的柱状金属膜MS1彼此间隔开，即使在鳍部FA的顶部上形成例如约60nm的厚度的金属膜MS1，仍然可以抑制金属膜MS1的内部应力的增加。此外，可以减少金属膜MS1的内部应力对整个鳍部FA的影响。
因此，即使金属膜MS1随后反应以形成如图53所示的硅化物层S1，仍然可以防止存储单元MC的鳍部FA受金属膜MS1的应力的影响。因此，可以防止存储晶体管和控制晶体管中的每一个的性能和可靠性劣化，并且降低存储单元MC的源极/漏极区域的电阻。此外，可以防止存储单元MC的性能和可靠性由于对ONO膜的应力的影响而劣化。此外，可以防止在形成硅化物层S1期间由于金属膜MS1的应力而引起的硅化物层S1的异常生长。
因此，可以提高存储单元MC的性能，同时防止存储单元MC的可靠性劣化。在逻辑区域中，外延层EP1形成为n晶体管QN的源极/漏极区域的部分，并且外延层EP2形成为p晶体管QP的源极/漏极区域的部分，这降低了n晶体管QN和p晶体管QP中的每一个的源极/漏极区域的电阻。这使得可以降低存储单元MC的电阻和逻辑区域中的晶体管的电阻，从而提高半导体器件的性能。
此外，逻辑区域中的栅极绝缘膜由高k膜形成，并且虚拟栅电极被低电阻金属栅电极替换，从而可以减小晶体管的尺寸以及降低栅电极的电阻，同时抑制短沟道效应。
第二实施例
现在参考图56和图57描述第二实施例的制造半导体器件的方法。图56和图57每个是第二实施例的半导体器件在其形成过程期间的剖视图。在图57中，作为图56所示的堆叠膜的绝缘膜ON被示出为一个膜，以便更好地理解附图。
首先，执行参考图6至图48描述的步骤。然而，控制栅电极CG和存储栅电极MG(图48)每个形成为包括多晶硅膜的虚拟栅电极。
随后，如图56所示，去除硬掩模HM3，然后在半导体衬底SB上形成暴露存储单元区域1A并且覆盖n-MIS区域1B和p-MIS区域1C的硬掩模HM4。随后，使用硬掩模HM4作为掩模进行蚀刻，以去除作为虚拟栅电极的控制栅电极CG和存储栅电极MG，从而在已经设置有控制栅电极CG或存储栅电极MG的区域中形成沟槽。
随后，如图57所示，执行与参考图48描述的相同的步骤。具体地，在半导体衬底SB上依次形成绝缘膜HK、金属膜MF1和金属膜MF2以填充沟槽，然后通过CMP工艺进行抛光以形成包括绝缘膜HK的栅极绝缘膜、包括金属膜MF1和MF2的控制栅电极CGM、以及包括金属膜MF1和MF2的存储栅电极MGM。
随后，去除硬掩模HM4，然后执行与参考图50至图53所描述的相同的步骤，从而完成图57所示的半导体器件。由于配置存储单元MC的控制栅电极CGM和存储栅电极MGM每个均由金属栅电极形成，因此不需要在这些栅极的相应顶部上形成硅化物层。
在第二实施例中，可以呈现与第一实施例相同的效果。此外，控制晶体管的栅极绝缘膜由高k膜形成，并且存储单元MC中的虚拟栅电极被低电阻金属栅电极替换，从而晶体管的尺寸和栅电极的电阻可以一起被减少，同时抑制短沟道效应。也就是说，可以提高控制晶体管和存储晶体管中的每一个的性能。
尽管已经根据本发明的一些实施例对发明人实现的本发明进行了详细描述，但是本发明不限于此，应当理解，可以在不脱离本发明的要点的范围内做出本发明的各种修改或改变。

Claims (15)

1.一种半导体器件，包括：
半导体衬底，其具有沿所述半导体衬底的主表面布置的第一区域和第二区域；
第一突出部，其作为所述半导体衬底在所述第一区域中的部分并且在沿所述半导体衬底的主表面在第一方向上延伸的同时从所述半导体衬底的顶部突出；
第一栅电极，其在正交于所述第一方向的第二方向上延伸的同时形成在所述第一突出部的顶部上方，其中第一绝缘膜在所述第一栅电极与所述第一突出部的顶部之间；
第二栅电极，其形成在所述第一突出部的顶部上方并且在所述第二方向上延伸的同时与所述第一栅电极的一个侧壁相邻，其中作为电荷累积部分的第二绝缘膜在所述第二栅电极与所述第一突出部的顶部之间，并且所述第二绝缘膜在所述第二栅电极与所述第一栅电极的所述一个侧壁之间；
第一源极/漏极区域，其形成在所述第一突出部的顶部上方以便在所述第一方向上夹住包括所述第一栅电极和所述第二栅电极的图案；
第二突出部，其作为所述半导体衬底在所述第二区域中的部分并且在所述第一方向上延伸的同时从所述半导体衬底的顶部突出；
第三栅电极，其形成在所述第二突出部的顶部上方并且在所述第二方向上延伸，其中第三绝缘膜在所述第三栅电极与所述第二突出部的顶部之间；
第二源极/漏极区域，其形成在所述第二突出部的顶部上方以便在所述第一方向上夹住所述第三栅电极；
第一硅化物层，其覆盖所述第一源极/漏极区域的顶部和侧壁并且与所述第一突出部接触；以及
半导体层，其覆盖所述第二源极/漏极区域的顶部和侧壁并且与所述第二突出部接触，
其中所述第一栅电极、所述第二栅电极和所述第一源极/漏极区域配置非易失性存储元件，以及
其中所述第三栅电极和所述第二源极/漏极区域配置晶体管。
2.根据权利要求1所述的半导体器件，其中所述半导体层的顶部的位置高于所述第一硅化物层的顶部的位置。
3.根据权利要求1所述的半导体器件，还包括：
第四绝缘膜，其形成在所述半导体衬底上方并且覆盖所述非易失性存储元件和所述晶体管；
第一耦合部分，其穿过所述第四绝缘膜并且电耦合到所述第一源极/漏极区域，其中所述第一硅化物层在所述第一耦合部分与所述第一源极/漏极区域之间；以及
第二耦合部分，其穿过所述第四绝缘膜并且电耦合到所述第二源极/漏极区域，
其中所述第二耦合部分的底部的位置高于所述第一耦合部分的底部的位置。
4.根据权利要求3所述的半导体器件，
其中所述第一耦合部分与所述第一硅化物层接触，以及
其中所述第二耦合部分经由第二硅化物层和所述半导体层在所述第二突出部中耦合到所述第二源极/漏极区域，所述第二硅化物层形成在所述第二耦合部分与所述半导体层之间。
5.根据权利要求4所述的半导体器件，其中所述半导体层的在所述第二耦合部分旁边的顶部从所述第二硅化物层暴露。
6.根据权利要求4所述的半导体器件，其中所述第一硅化物层包括硅化镍，并且所述第二硅化物层包括硅化钛。
7.根据权利要求3所述的半导体器件，
其中包含钛的第一金属膜存在于所述第一耦合部分与所述第一硅化物层之间，以及
其中所述第二耦合部分经由第二硅化物层和所述半导体层在所述第二突出部中耦合到所述第二源极/漏极区域，所述第二硅化物层形成在所述第二耦合部分与所述半导体层之间。
8.根据权利要求1所述的半导体器件，其中所述半导体层配置所述第二源极/漏极区域的一部分。
9.根据权利要求1所述的半导体器件，其中所述第三栅电极包括第二金属膜。
10.根据权利要求1所述的半导体器件，其中所述第一栅电极包括第三金属膜，并且所述第二栅电极包括第四金属膜。
11.一种制造半导体器件的方法，所述方法包括步骤：
(a)提供半导体衬底；
(b)缩回所述半导体衬底的顶部的一部分，从而形成第一突出部以及形成第二突出部，所述第一突出部作为所述半导体衬底的一部分并且在第一方向上延伸的同时从所述半导体衬底的顶部突出，并且所述第二突出部在所述第一方向上延伸的同时从所述半导体衬底的顶部突出；
(c)形成填充所述第一突出部与所述第二突出部之间的沟槽的元件隔离膜；
(d)在所述步骤(c)之后，在所述第一突出部正上方形成第一栅电极，在所述第一突出部正上方形成第二栅电极，以及在所述第二突出部正上方形成第三栅电极，其中第一绝缘膜在所述第一栅电极与所述第一突出部之间，作为电荷累积部分的第二绝缘膜在所述第一突出部与所述第二栅电极之间，所述第一突出部在与所述第一栅电极的一个侧壁相邻的区域中，所述第二绝缘膜在所述第一突出部与所述第一栅电极的所述一个侧壁之间，并且第三绝缘膜在所述第三栅电极与所述第二突出部之间；
(e)在所述第三栅电极的旁边形成覆盖所述第二突出部的顶部和侧壁的外延层；
(f)在所述第三栅电极的旁边在所述第二突出部的顶部上方形成第二源极/漏极区域；
(g)在包括所述第一栅电极和所述第二栅电极的图案旁边在所述第一突出部的顶部上方形成第一源极/漏极区域；以及
(h)在所述步骤(g)之后，在所述第二突出部被保护膜覆盖的同时，在所述图案旁边形成覆盖所述第一源极/漏极区域的顶部和侧壁的第一硅化物层，
其中所述第一栅电极、所述第二栅电极和所述第一源极/漏极区域配置非易失性存储元件，以及
其中所述第三栅电极和所述第二源极/漏极区域配置晶体管。
12.根据权利要求11所述的方法，其中所述半导体层的顶部的位置高于所述第一硅化物层的顶部的位置。
13.根据权利要求11所述的方法，其中所述步骤(h)包括步骤：
(h1)利用保护膜覆盖所述第二突出部；
(h2)在所述步骤(h1)之后，在通过执行第一热处理来加热所述第一突出部的同时形成覆盖所述第一突出部的金属膜，以使所述金属膜与所述第一突出部的表面发生反应，从而在所述金属膜与所述第一突出部的表面之间形成第三硅化物层；以及
(h3)在所述步骤(h2)之后，执行第二热处理以使所述金属膜与所述第一突出部的表面发生反应，从而形成所述第一硅化物层。
14.根据权利要求13所述的方法，其中在所述步骤(h2)中，覆盖所述第一突出部的侧壁的所述金属膜包括在沿所述侧壁的方向上彼此间隔开的多个膜。
15.根据权利要求13所述的方法，其中所述步骤(h2)包括步骤：
(h4)在热处理室中执行所述第一热处理；
(h5)在所述步骤(h4)之后，将所述半导体衬底从所述热处理室内部通过被维持在真空中的路径转移到膜形成室内部；以及
(h6)在所述步骤(h5)之后，通过溅射工艺在所述膜形成室中形成所述金属膜。
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