CN101093838A - 非易失性存储器件及其操作方法 - Google Patents
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Abstract
提供了一种能够以多位模式工作的非易失性存储器件，以及所述非易失性存储器件的操作方法。所述非易失性存储器件包括：包括第一和第二鳍的半导体衬底以及设置于所述第一和第二鳍之间的掩埋绝缘层。所述控制栅电极覆盖所述第一和第二鳍的与所述掩埋绝缘层相对的侧面，并且跨越所述掩埋绝缘层延伸。在所述第一和第二鳍与所述控制栅电极之间设置栅极绝缘层。在所述第一鳍的部分内形成第一源极区和第一漏极区，在第二鳍的部分内形成第二源极区和第二漏极区，它们中的每者均与所述控制栅电极隔开。在所述第一鳍的一侧形成第一和第二存储节点层，所述控制栅电极插置于所述第一和第二存储节点层之间，在所述第二鳍的一侧形成第三和第四存储节点层，所述控制栅电极插置于所述第三和第四存储节点层之间。
Description
技术领域
本发明涉及一种半导体器件，更具体而言，涉及一种包括鳍型沟道区的非易失性存储器件以及所述非易失性存储器件的操作方法。
背景技术
人们要求半导体组件的体积不断变小，所处理的数据量不断增大。因此，人们在研究提高非易失性存储器件的工作速度和集成程度的方法。例如，在采用鳍型场效应晶体管(鳍型FET)提高了集成度的半导体器件中，可以通过扩大沟道面积提高工作速度，同时，可以通过降低鳍的宽度提高集成度。此外，鳍型FET可以利用绝缘体上硅(SOI)衬底增强短沟道效应。
例如，David M.Fried等人的美国专利No.6664582公开了一种鳍型FET和一种鳍型存储单元。Bin Yu等人的美国专利No.6876042也公开了一种采用SOI衬底的鳍型FET。
但是，由于SOI衬底非常昂贵，因此有人尝试采用与SOI衬底具有类似属性的体半导体衬底制造鳍型FET或鳍型存储单元。但是，常规鳍型存储单元具有在鳍所在位置处叠置隧道绝缘层、存储节点层、阻挡绝缘层和控制栅电极的叠层结构，因此，在降低鳍之间的间隔(spacing)方面存在限制。
此外，需要一种能够实现多位运行以提高数据处理速度的存储器件。
发明内容
本发明提供了一种能够高度集成的，并且能够以多位模式工作的非易失性存储器件。
本发明还提供了所述非易失性存储器件的多位操作方法。
根据本发明的一方面，提供了一种非易失性存储器件，包括：包括第一和第二鳍的半导体衬底；形成于所述第一和第二鳍之间的掩埋绝缘层；覆盖所述第一和第二鳍的与所述掩埋绝缘层相对的侧面的控制栅电极，其跨越所述掩埋绝缘层延伸；位于所述第一和第二鳍与所述控制栅电极之间的栅极绝缘层；分别形成于位于所述栅电极的两侧的所述第一鳍的部分内的，并且分别与所述控制栅电极隔开的第一源极区和第一漏极区；分别形成于位于所述控制栅电极的两侧的所述第二鳍的部分内的，并且分别与所述控制栅电极隔开的第二源极区和第二漏极区；在所述第一鳍的与所述掩埋绝缘层相对的一侧形成的第一和第二存储节点层，所述控制栅电极位于二者之间；以及在所述第二鳍的与所述掩埋绝缘层相对的一侧形成的第三和第四存储节点层，所述控制栅电极位于二者之间。
所述非易失性存储器件还可以包括：插置在所述第一鳍与所述第一和第二存储节点层之间的第一隧道绝缘层；以及插置在所述第二鳍与所述第三和第四存储节点层之间的第二隧道绝缘层。
所述非易失性存储器件还可以包括：插置在所述控制栅电极与所述第一和第二存储节点层之间的第一阻挡绝缘层；以及插置在所述控制栅电极与所述第三和第四存储节点层之间的第二阻挡绝缘层。
可以将所述第一和第二存储节点层的至少一部分设置为不与所述第一源极区和第一漏极区重叠。而且，还可以将所述第三和第四存储节点层的至少一部分设置为不与所述第二源极区和第二漏极区重叠。
根据本发明的另一方面，提供了一种操作所述非易失性存储器件的方法，所述方法包括：向所述第一、第二、第三和第四存储节点层写入至少具有4位的数据；读取存储在所述第一、第二、第三和第四存储节点层内的数据；以及擦除存储在所述第一、第二、第三和第四存储节点层内的数据。
所述数据写入可以采用热电子注入(HEI)法。
所述数据读取可以测量所述第一源极区和所述第一漏极区的漏电流以及所述第二源极区和所述第二漏极区的漏电流。
所述数据擦除可以采用热空穴注入(HHI)法。
附图说明
通过参考附图详细描述本发明的示范性实施例，本发明的上述和其他特征和优点将变得显而易见，附图中：
图1是根据本发明实施例的非易失性存储器件的透视图；
图2是图1的非易失性存储器件的平面图；
图3是沿III-III′线截取的图1的非易失性存储器件的截面图；
图4是沿IV-IV′线截取的图1的非易失性存储器件的截面图；
图5和图6是示出了本发明的非易失性存储器件的写入操作的截面图；
图7和图8是示出了本发明的非易失性存储器件的读取操作的截面图；以及
图9是示出了本发明的非易失性存储器件的擦除操作的截面图。
具体实施方式
现在将参考附图更为充分地描述本发明，附图中展示了本发明的示范性实施例。但是，可以以很多不同的形式体现本发明，而不应将本发明视为局限于本文所阐述的实施例；相反，提供这些实施例的目的在于使本发明的公开彻底、全面，并向本领域技术人员充分传达本发明的原理。在附图中，为了清晰起见夸大了层和区域的厚度。
图1使根据本发明实施例的非易失性存储器件的透视图；图2是图1的非易失性存储器件的平面图；图3是沿III-III′线截取的图1的非易失性存储器件的截面图；图4是沿IV-IV′线截取的图1的非易失性存储器件的截面图。
可以通过单位单元(unit cell)结构对根据本发明实施例的非易失性存储器件进行举例说明。例如，可以将所述单位单元结构应用于诸如闪速存储器的非易失性存储器件当中，或者应用于SONOS存储器的阵列结构当中。例如，所述单位单元结构可以包括NOR单元阵列结构的NAND单元阵列结构。
参考图1到图4，所述非易失性存储器件包括四个存储节点层160a1、160a2、160b1和160b2以及控制栅电极140。在鳍105a和105b内界定沟道区(未示出)、源极区S1和S2以及漏极区D1和D2。控制栅电极140对一对鳍105a和105b进行共同控制。所述非易失性存储器件可以采用四个存储节点层160a1、160a2、160b1和160b2处理至少具有4位的数据。
具体而言，半导体衬底110包括主体102以及相互分隔并从主体102上突出的第一和第二鳍105a和105b。平行布置鳍105a和105b，但未必一定要这样布置。例如，可以通过蚀刻体硅晶片、体锗晶片或体硅-锗晶片形成半导体衬底110。换言之，鳍105a和105b可以由与主体102相同的材料形成。
在鳍105a和105b之间设置掩埋绝缘层115。掩埋绝缘层115防止控制栅电极140在鳍105a和105b之间延伸，即防止其覆盖鳍105a和105b的内侧。在本发明的实施例中，将鳍105a和105b与掩埋绝缘层115接触的侧面称为内侧，将与掩埋绝缘层115相对的侧面称为鳍105a和105b的外侧。相应地，可以控制掩埋绝缘层115的高度，例如，可以在掩埋绝缘层115和主体102之间保留空隙。掩埋绝缘层115可以包括氧化物层或氮化物层，并且可以通过诸如化学气相淀积法或平面化法的常规材料层形成方法形成。
控制栅电极140覆盖鳍105a和105b的与掩埋绝缘层115相对的侧面，即鳍105a和105b的外侧，并跨越掩埋绝缘层115和鳍105a、105b延伸。但是，将控制栅电极140设置为与半导体衬底110绝缘，即与主体102以及鳍105a和105b绝缘。例如，控制栅电极140可以通过绝缘层120与主体102绝缘，并通过栅极绝缘层130与鳍105a和105b绝缘。
图示中，下部绝缘层120插置于控制栅电极140和主体102之间，但是下部绝缘层120也可以延伸至鳍105a和105b的暴露部分，从而整个覆盖鳍105a和105b。例如，下部绝缘层120可以包括氧化物层或氮化物层。控制栅电极140可以包括多晶硅层、金属层和金属硅化物层中的至少一个。可以采用诸如化学气相淀积法或构图法的常规材料层形成方法形成下部绝缘层120和控制栅电极140。
栅极绝缘层130插置于鳍105a、105b和控制栅电极140之间。在图1到4的图示中，栅极绝缘层130在掩埋绝缘层115之上延伸，但是其可以不形成于掩埋绝缘层115之上，具体取决于形成方法。例如，栅极绝缘层130可以包括氧化硅层和高k介电层。本发明的实施例中的高k介电层是指介电常数比氧化硅层的的介电常数高的绝缘层。例如，可以采用热氧化法或诸如化学气相淀积法的常规材料层淀积法形成栅极绝缘层130。
第一源极区S1和第一漏极区D1每者形成于位于控制栅电极140的两侧的第一鳍105a的部分上。例如，可以通过在第一鳍105a内掺杂杂质形成第一源极区S1和第一漏极区D1。如下文所述，可以将第一源极区S1和第一漏极区D1与控制栅电极140隔开，从而提高第一和第二存储节点层160a1和160a2的电荷捕集(trapping)效率。也就是说，可以将第一源极区S1和第一漏极区D1设置为不与控制栅电极140重叠。
第二源极区S2和第二漏极区D2每者形成于位于控制栅电极140的两侧的第二鳍105b的部分上。例如，可以通过向第二鳍105b掺杂杂质形成第二源极区S2和第二漏极区D2。如下文所述，可以将第二源极区S2和第二漏极区D2与控制栅电极140隔开，从而提高第三和第四存储节点层160b1和160b2的电荷捕集效率。也就是说，可以将第二源极区S2和第二漏极区D2设置为不与控制栅电极140重叠。
在第一鳍105a的与掩埋绝缘层115相对的一侧上形成第一和第二存储节点层160a1和160a2，在第一和第二存储节点层160a1和160a2之间，即在第一鳍105a的外侧上，插置控制栅电极140。例如，可以将第一和第二存储节点层的至少一部分设置为不与第一源极区S1和第一漏极区D1重叠。例如，第一存储节点层160a1可以从第一源极区S1朝向控制栅电极140突出，第二存储节点层160a2可以从第一漏极区D1朝向控制栅电极140突出。
在本发明的当前实施例中，可以将第一源极区S1和第一漏极区D1的末端固定在第一和第二存储节点层160a1和160a2的中央位置。于是，将第一和第二存储节点层160a1和160a2的一部分设置在了第一源极区S1和第一漏区D1的耗尽层上，以改善非易失性存储器件的工作特性，在下文中将对这一点予以说明。
在第二鳍105b的与掩埋绝缘层115相对的一侧上形成第三和第四存储节点层160b1和160b2，在第三和第四存储节点层160b1和160b2之间，即在第二鳍105b的外侧上，插置控制栅电极140。例如，可以将第三和第四存储节点层160b1和160b2的至少一部分设置为不与第二源极区S2和第二漏极区D2重叠。例如，第三存储节点层160b1可以从第二源极区S2朝向控制栅电极140突出，第四存储节点层160b2可以从第二漏极区D2朝向控制栅电极140突出。
可以围绕控制栅电极140对称布置第三和第四存储节点层160b1和160b2。如上所述，可以控制第一到第四存储节点层160a1、160a2、160b1和160b2的布置，以改善非易失性存储器件的工作特性。例如，第一到第四存储节点层160a1、160a2、160b1和160b2可以包括从由氮化硅层、金属或硅点(dot)以及金属或硅的纳米晶体构成的集合中选出的至少一种。
此外，第一到第四存储节点层160a1、160a2、160b1和160b2的布局可以有助于提高非易失性存储器件的集成度，因为其可以极大降低阵列结构中每一单位单元之间的鳍间隔。换言之，第一隧道绝缘层150a、第一存储节点层160a1和第一阻挡绝缘层170a并非从第一鳍105a的一面(aspect)依次叠置，而是分为两或三个层叠置，由此极大降低了单位单元的鳍105a和105b之间的间隔。
可以将半导体衬底110与第一到第四存储节点层160a1、160a2、160b1和160b2隔开。例如，在第一鳍105a与第一和第二存储节点层160a1和160a2之间插置第一隧道绝缘层150a，在第二鳍105b与第三和第四存储节点160b1和160b2之间插置第二隧道绝缘层150b。例如，隧道绝缘层150a和150b可以包括氧化物层或氮化物层，并且其可以通过热氧化法或常规材料层淀积法形成。可以选择隧道绝缘层150a和150b的厚度，从而使热电子或热空穴能够由其穿过。相应地，可以控制隧道绝缘层150a、150b和栅极绝缘层130的厚度，使其互不相同。
可选地，可以在控制栅电极140与第一和第二存储节点层160a1和160a2之间插置第一阻挡绝缘层170a，可以在控制栅电极140与第三和第四存储节点层160b1和160b2之间插置第二阻挡绝缘层170b。例如，可以采用常规材料层淀积法和各向异性蚀刻法形成第一和第二阻挡绝缘层170a和170b，从而使其接触控制栅电极140的侧壁。第一和第二阻挡绝缘层170a和170b可以包括氧化物层或高k介电层。
在本发明的当前实施例中，可以将在鳍105a和105b处围绕源极区S1和S2以及漏极区D1和D2形成的耗尽区完全局限在非易失性存储器件中。具体而言，几乎不会沿鳍105a和105b的宽度方向形成耗尽区。于是，可以将鳍105a和105b以及掩埋绝缘层115的布局称为与常规绝缘体上硅(SOI)结构类似的结构，即SOI类似结构。
SOI类似结构可以促进短沟道效应的增强，可以通过耗尽区的扩展而产生短沟道效应。例如，可以降低截止电流和结漏电流。然而，与常规SOI结构不同的是，保留了通过向主体102施加电压而由此向鳍105a和105b施加主体偏压的优点。
在下文中，将参考图5到图9描述根据本发明实施例的非易失性存储器件的操作。图5到图9是沿V-V′线截取的图1的非易失性存储器件的截面图。本实施例的非易失性存储器件具有n型沟道。
图5和图6是示出了本发明当前实施例的非易失性存储器件的写入(programming)操作的截面图。
将描述向第二存储节点层160a2写入数据的方法。可以采用热电子注入法实施写入。例如，在向控制栅电极140施加作为(例如)正电压的导通电压Von时，在第一漏极区D1和第一源极区S1之间施加正电压VDS，电流I1从第一漏极区D1流向第一源极区S1，电子e沿相反方向流动。
在这种情况下，围绕漏极区D1形成大耗尽区，耗尽区内的电子e将被加速到第一漏极区D1。但是，由于向控制栅电极140施加了正电压，因此，一部分受到加速的电子e获得了足以穿过第一隧道绝缘层150a的能量，并被注入到了第二存储节点层160a2中。将这样的电子e注入法称为热电子注入(HEI)或沟道热电子注入(CHEI)。
由于将第一漏极区D1与控制栅电极140隔开，因此电子能够在控制栅电极140和第一漏极区D1之间获得高能量。相应地，可以将热电子注入到设置于控制栅电极140和第一漏极区D1之间的第二存储节点层160a2的部分内。相应地，可以通过控制第一漏极区D1和控制栅电极140之间的距离控制热电子注入效率。
将参考图6描述向第一存储节点层160a1写入数据的方法。可以恰好沿与向第二存储节点层160a2写入数据的方法相反的方向实施向第一存储节点层160a1写入数据的方法。例如，在向控制栅电极140施加作为(例如)正电压的导通电压Von时，在第一漏极区D1和第一源极区S1之间施加负电压-VDS，电流I2从第一源极区S1朝向第一漏极区D1流动，电子e沿相反方向流动。
如参考图6所述，围绕第一源极区S1形成大耗尽区，并且在耗尽区内对电子e加速，使其获得高能量。相应地，可以将得到加速的电子注入到与第一源极区S1相邻的第一存储节点层160a1内。
可以参考参照图6的描述理解在第三存储节点层160b1上写入数据，可以参考参照图5的描述理解在第四存储节点层160b2上写入数据。例如，可以通过在第二漏极区D2和第二源极区S2之间施加负电压，向控制栅电极140施加正电压实现在第三存储节点层160b1上写入数据。可以通过在第二漏极区D2和第二源极区S2之间施加正电压，向控制栅电极140施加正电压实现在第四存储节点层160b2上写入数据。
相应地，使向第一到第四存储节点层160a1、160a2、160b1和160b2单独写入数据成为了可能。也就是说，可以采用根据本发明的当前实施例的写入方法写入4位数据。此外，采用多电平写入方法，写入超过4位的数据也是可能的。
图7和图8是示出了根据本发明实施例的非易失性存储器件的读取操作的截面图；
参考图7和图8，读取第一漏极区D1和第一源极区S1的漏电流，以读取第一和第二存储节点层160a1和160a2的数据。例如，向控制栅电极140施加截止电压Voff，向第一第一漏极区D1施加漏极电压，以测量第一漏极区D1的漏电流。之后，向控制栅电极140施加截止电压Voff，向第一源极区S1施加源极电压VSS，以测量第一源极区S1的漏电流。在这种情况下，据报道第一漏极区D1或第一源极区S1的漏电流的主要成分就是栅极诱导漏极泄漏(GIDL)成分。
这样的GIDL成分受到第一和第二存储节点层160a1和160a2内捕集的电荷的影响。相应地，可以通过测量GIDL成分测量第一和第二存储节点层160a1和160a2是否存储了电荷，即是否写入了数据。截止电压Voff可以是0V或负电压，但是在负电压下读取效率更高。
参考图7和图8可以容易地实施第三和第四存储节点层160b1和160b2的数据读取操作。例如，向控制栅电极140施加截止电压Voff，向第二漏极区D2施加漏极电压，以测量第二漏极区D2的漏电流。此外，向控制栅电极140施加截止电压Voff，向第二源极区S2施加源极电压，以测量第二源极区S2的漏电流。
图9是示出了根据本发明实施例的非易失性存储器件的擦除操作的截面图。擦除操作可以采用热空穴注入(HHI)法。
参考图9，可以通过向第二存储节点层160a2注入热空穴擦除存储在第二存储节点层160a2内的数据。也就是说，使第二存储节点层160a2内捕集的电子与注入到第二存储节点层160a2内的热空穴发生复合。例如，在向第一漏极区D1施加正电压VDD，向控制栅电极140施加负电压-Vg时，可以向第二存储节点层160a2注入热空穴。
参考图9可以容易地实现第一、第三和第四存储节点层160a1、160b1和160b2内存储的数据的擦除。例如，可以通过向控制栅电极140施加负电压，向第一源极区S1、第二源极区S2和第二漏极区D2施加正电压实现第一、第三和第四存储节点层160a1、160b1和160b2的擦除操作。这里，可以将主体102接地。
尽管已经参考其示范性实施例具体展示和描述了本发明，但是本领域的普通技术人员将要理解，可以在其中做出多种形式和细节上的变化而不脱离由权利要求所限定的本发明的精神和范围。
Claims (20)
1.一种非易失性存储器件，包括：
包括第一和第二鳍的半导体衬底；
形成于所述第一和第二鳍之间的掩埋绝缘层；
覆盖所述第一和第二鳍的与所述掩埋绝缘层相对的侧面的控制栅电极，其跨越所述掩埋绝缘层延伸；
位于所述第一和第二鳍与所述控制栅电极之间的栅极绝缘层；
分别形成于位于所述控制栅电极的两侧的所述第一鳍的部分内的，并且分别与所述控制栅电极隔开的第一源极区和第一漏极区；
分别形成于位于所述控制栅电极的两侧的所述第二鳍的部分内的，并且分别与所述控制栅电极隔开的第二源极区和第二漏极区；
在所述第一鳍的与所述掩埋绝缘层相对的一侧形成的第一和第二存储节点层，所述控制栅电极位于二者之间；以及
在所述第二鳍的与所述掩埋绝缘层相对的一侧形成的第三和第四存储节点层，所述控制栅电极位于二者之间。
2.根据权利要求1所述的非易失性存储器件，还包括：
插置在所述第一鳍与所述第一和第二存储节点层之间的第一隧道绝缘层；以及
插置在所述第二鳍与所述第三和第四存储节点层之间的第二隧道绝缘层。
3.根据权利要求2所述的非易失性存储器件，其中，所述栅极绝缘层以及所述第一和第二隧道绝缘层包括氧化物层。
4.根据权利要求3所述的非易失性存储器件，其中，所述栅极绝缘层的厚度与所述第一和第二隧道绝缘层的厚度互不相同。
5.根据权利要求1所述的非易失性存储器件，还包括：
插置在所述控制栅电极与所述第一和第二存储节点层之间的第一阻挡绝缘层；以及
插置在所述控制栅电极与所述第三和第四存储节点层之间的第二阻挡绝缘层。
6.根据权利要求1所述的非易失性存储器件，其中，将所述第一和第二存储节点层的至少一部分设置为不与所述第一源极区和所述第一漏极区重叠。
7.根据权利要求1所述的非易失性存储器件，其中，将所述第三和第四存储节点层的至少一部分设置为不与所述第二源极区和所述第二漏极区重叠。
8.根据权利要求1所述的非易失性存储器件，其中，所述半导体衬底为经蚀刻的体半导体晶片。
9.根据权利要求1所述的非易失性存储器件，其中，所述第一、第二、第三和第四存储节点层包括从由氮化硅层、金属或硅点以及金属或硅的纳米晶体构成的集合中选出的至少一种。
10.根据权利要求1所述的非易失性存储器件的操作方法，包括：
向所述第一、第二、第三和第四存储节点层写入至少具有4位的数据；
读取存储在所述第一、第二、第三和第四存储节点层内的数据；以及
擦除存储在所述第一、第二、第三和第四存储节点层内的数据。
11.根据权利要求10所述的方法，其中，所述数据写入采用热电子注入法。
12.根据权利要求11所述的方法，其中，向所述控制栅电极提供导通电压，并且在所述第一源极区和所述第一漏极区之间以及所述第二源极区和所述第二漏极区之间交替施加处于相反方向的电流，由此执行所述数据写入。
13.根据权利要求10所述的方法，其中，所述数据读取测量所述第一源极区和所述第一漏极区的漏电流以及所述第二源极区和所述第二漏极区的漏电流。
14.根据权利要求13所述的方法，其中，在数据读取过程中，向所述控制栅电极施加截止电压。
15.根据权利要求10所述的方法，其中，所述数据擦除采用热空穴注入法。
16.根据权利要求15所述的方法，其中，向所述控制栅电极提供负电压，并且向所述第一源极区、所述第一漏区、所述第二源极区和所述第二漏极区中的至少一个提供正电压，由此执行所述数据擦除。
17.根据权利要求16所述的方法，其中，在所述数据擦除过程中，将所述半导体衬底接地。
18.一种非易失性存储器件，包括：
半导体衬底，其包括主体和从所述主体突出的第一和第二鳍；
形成于所述第一和第二鳍之间的掩埋绝缘层；
覆盖所述第一和第二鳍的与所述掩埋绝缘层相对的侧面的控制栅电极，其跨越所述掩埋绝缘层延伸，并与所述半导体衬底绝缘；
位于所述第一和第二鳍与所述控制栅电极之间的栅极绝缘层；
分别形成于位于所述控制栅电极的两侧的所述第一鳍的部分内的，并且分别与所述控制栅电极隔开的第一源极区和第一漏极区；
分别形成于位于所述控制栅电极的两侧的所述第二鳍的部分内的，并且分别与所述控制栅电极隔开的第二源极区和第二漏极区；
形成于与所述掩埋绝缘层相对的第一鳍部分上的第一和第二存储节点层，其中，所述控制栅电极插置于所述第一和第二存储节点层之间，将所述第一和第二存储节点层设置为使所述第一和第二存储节点层的至少一部分不与所述第一源极区和所述第一漏极区重叠；以及
形成于与所述掩埋绝缘层相对的第二鳍部分上的第三和第四存储节点层，其中，所述控制栅电极形成于所述第三和第四存储节点层之间，将所述第三和第四存储节点层设置为使所述第三和第四存储节点层的至少一部分不与所述第二源极区和所述第二漏极区重叠。
19.根据权利要求18所述的非易失性存储器件，其中，所述半导体衬底为经蚀刻的体半导体晶片。
20.根据权利要求18所述的非易失性存储器件，其中，所述第一、第二、第三和第四存储节点层包括从由氮化硅层、金属或硅点以及金属或硅的纳米晶体构成的集合中选出的至少一种。
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