CN100334734C - 半导体存储单元和半导体存储装置 - Google Patents

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Abstract

本发明具有包含第1绝缘层，电荷积蓄层和第2绝缘层三层的栅极绝缘膜，和在这个栅极绝缘膜上形成的栅极，包含可以电写入/擦除信息的存储单元，电荷积蓄层由硅氮化膜或硅氧氮化膜构成，第1绝缘层和第2绝缘层分别由硅氧化膜或有比上述电荷积蓄层多的氧组成的硅氧化膜构成，第2绝缘层的厚度比5(nm)大，栅极由包含p型杂质的p型半导体构成。

Description

半导体存储单元和半导体存储装置
相关专利申请的交叉参考
本专利申请的基础是2001年8月31日提出的以前的日本专利申请No.2001-264754，并对该专利申请具有优先权，这里通过参考将该专利申请的全部内容结合进来。
技术领域
本发明涉及改善存储单元的擦除特性，并且能够实现更高集成化的MONOS型的非易失性半导体存储装置。
现在正在开发通过绝缘膜从沟道区域，由隧道电流向电荷积蓄层注入电荷存储数字位信息，根据与该电荷量对应的MOSFET的电导读出信息的非易失性半导体存储器(EEPROM)。其中，例如，因为用SiN膜作为电荷积蓄层的MONOS存储器可以进行比用由多晶硅形成的浮栅的存储器低的电压写入或低的电压擦除工作，所以对它的研究很盛行。
关于MONOS存储器，例如，已经在美国专利第6,137,718号(2000年10月24日发行)和美国专利第6,040,995号(2000年3月21日发行)中进行了揭示。在这些专利中揭示的MONOS存储器具有顺序地层积半导体基片，有意使电荷通过的硅氧化膜(第1硅氧化膜)，硅氮化膜(电荷积蓄层)，阻止上述氮化膜与栅极之间的电流的硅氧化膜(第2硅氧化膜)和栅极的构造。
特别是，在美国专利第6,137,718号中揭示了为了维持积蓄的电荷的保持特性，并且缩短擦除时间，将第2硅氧化膜的膜厚与第1硅氧化膜的膜厚之差保持在0.5(nm)到1(nm)之间，将第2硅氧化膜的膜厚与第1硅氧化膜的膜厚都保持在3(nm)以上，并且用添加了1×1020(cm-3)以上的p型杂质的p型栅极材料制作栅极的情形。
但是，在该例子中，因为第2硅氧化膜的膜厚与第1硅氧化膜的膜厚之差小，当利用从半导体基片向电荷积蓄层注入空穴进行擦除工作时，发生从栅极向电荷积蓄层注入电子。
因此，因为当增大加在栅极上的擦除电压时，来自栅极的电子注入量的增加量与空穴注入量相同程度地增加，所以存在着不能使擦除阈值降低到一定值以下，从而不能使擦除阈值充分低的问题。即，充分确保写入阈值与擦除阈值之差是困难的。
进一步，在用与用p型栅极材料的MONOS存储器相同的栅极材料在同一个基片上形成MOSFET的情形中，当栅极的p型杂质密度在1×1020(cm-3)以上很大时，会发生别的问题。
这里，当栅极的p型杂质密度在1×1020(cm-3)以上很大时，如在T.Aoyama，H.Arimoto，K.Horiuchi，“Boron diffusion in SiOInvolving High-Concentration Effects”，Extended Abstracts of the2000 International Conference on Solid State Device and Materials，Sendai，2000，pp.190-191.中报告的那样，在堆积栅极后加上高温热工序时，添加在栅极中的p型杂质在硅氧化膜中异常扩散。结果，使硅氧化膜的品质恶化，特别是当硅氧化膜的厚度在20(nm)以下时，如报告的那样，存在着在MOSFET的半导体基片中染上p型杂质的问题。存在着由于这种问题引起的难以控制MOSFET的阈值电压，特别是不能制成低阈值的p型MOSFET的问题。
在由隧道电流注入空穴的情形中，因为第1硅氧化膜的膜厚的下限为3(nm)，所以存在着空穴电流变小擦除时间增大的问题。
如上所述，在已有的MONOS存储单元中，存在着为了高速擦除，使擦除电压增大，和不能充分降低擦除阈值的问题。
又，因为第1硅氧化膜的膜厚的下限为3(nm)，所以存在着空穴电流变小擦除时间增大的问题。
发明内容
本发明的目的是解决现有技术中存在的上述问题。
根据本发明，提供了一种可以电写入/擦除信息的半导体存储单元，包括栅极绝缘膜和控制电极；所述栅极绝缘膜为包含第1绝缘层、电荷积蓄层和第2绝缘层的三层层积构造，上述电荷积蓄层由硅氮化膜或硅氧氮化膜构成，上述第1绝缘层和第2绝缘层分别由硅氧化膜或氧组成比上述电荷积蓄层多的硅氧氮化膜构成，上述第2绝缘层的厚度大于5nm；和所述控制电极形成在上述栅极绝缘膜上，由包含p型杂质的p型半导体构成，其中，上述控制电极的上述p型杂质的密度大于2×1019cm-3，小于1×1020cm-3。
本发明还提供了包含上述半导体存储单元的半导体存储装置。
附图说明
图1是表示第1实施例的MONOS存储单元的元件构造的截面图，
图2是当擦除图1的MONOS存储单元的数据时的能带图，
图3是表示加在图1的MONOS存储单元的第1绝缘层和第2绝缘层上的电场Eox1与Eox2的关系的特性图，
图4是表示在图1的MONOS存储单元中将电荷重心设定在第1绝缘层与电荷积蓄层的界面上时加在第1绝缘层和第2绝缘层上的电场Eox1与Eox2的关系的特性图，
图5是表示图1的MONOS存储单元的擦除栅极电压与擦除饱和平坦能带电压的关系的特性图，
图6是当擦除图1的MONOS存储单元的数据时的能带图，
图7是表示根据第1实施例的变形例的MONOS存储单元的元件构造的截面图，
图8是表示第2实施例的MONOS存储单元的元件构造的截面图，
图9是表示第2实施例的变形例的MONOS存储单元的元件构造的截面图，
图10是表示第3实施例的半导体存储装置的元件构造的截面图，
图11A到图11G是顺次地表示当制造第3实施例的半导体存储装置时的制造工序的截面图，
图12A到图12I是顺次地表示当制造第3实施例的变形例的制造工序的截面图，
图13A、图13B是表示第4实施例的半导体存储装置的元件构造的截面图，
图14A～14L是顺次地表示第4实施例的半导体存储装置的制造工序的截面图，
图15A、图15B是第5实施例的半导体存储装置的电路图和平面图，
图16是表示第5实施例的半导体存储装置的元件构造的截面图，
图17是表示第5实施例的半导体存储装置的与图16不同的截面图，
图18A、图18B是第6实施例的半导体存储装置的电路图和平面图，
图19A、图19B是第6实施例的半导体存储装置的不同截面图，
图20A、图20B是第7实施例的半导体存储装置的电路图和平面图，
图21A、图21B是第7实施例的半导体存储装置的不同截面图。
具体实施方式
下面，我们参照附图通过实施例详细说明本发明。
(第1实施例)
图1是表示本发明的MONOS存储单元的元件构造的截面图。本实施例的存储单元，与已有的比较，在第2绝缘层的厚度比5(nm)大，由p型半导体构成栅极这些点上是不同的。
即，在图1中，在半导体基片上形成的，例如，硼或铟等的杂质浓度为1014(cm-3)～1019(cm-3)之间的p型硅半导体区域1中，形成，例如，厚度为0.5～10(nm)的硅氧化膜或氧氮化物膜构成的第1绝缘层2。这里，令第1绝缘层2的平面部分的厚度为tox1，对于硅氧化膜的相对介电常数为εox1。
进一步，在第1绝缘层2的上部，形成例如由硅氧化膜构成的厚度为3～50(nm)电荷积蓄层3。令这个电荷积蓄层3的平面部分的厚度为tN，对于硅氧化膜的相对介电常数为εN。在它的上面，例如通过由厚度比5(nm)大，在30(nm)以下的硅氧化膜或氧氮化物膜构成的阻挡绝缘层(第2绝缘层)4，形成例如由添加了在1×1019(cm-3)～1×1021(cm-3)范围内的硼为杂质的多晶硅层构成的栅极5，它的厚度为10～500(nm)。而且，第1绝缘层2，电荷积蓄层3和第2绝缘层4构成由ONO膜组成的三层层积构造的栅极绝缘膜。
这里，使由多晶硅层构成的栅极(控制电极)5的硼浓度在1×1020(cm-3)以下，希望防止硅氧化膜中的硼异常扩散，稳定地形成同时形成的p型MOS电效应晶体管的阈值。又，使由多晶硅层构成的栅极5的硼浓度在1×1019(cm-3)以上，希望防止由于栅极耗尽化，使加在ONO层积膜上的电场变小，擦除时间增大。
这里，令第2绝缘层4的平面部分的厚度为tox2，对于硅氧化膜的相对介电常数为εox2。
本实施例的MONOS存储单元与已有的比较其特征是第2绝缘层4的膜厚度tox2比5(nm)大。这里，以后为了简便起见，将擦除状态的阈值不降低到一定值以下的现象称为擦除阈值的饱和现象。为了防止擦除阈值的饱和，希望使擦除时隧道通过第2绝缘层4的电子电流小。这里，当使tox2大于5(nm)，擦除时在第2绝缘层4上加上电场时，流过不是直接隧道电流的Fowler-Nordheim(FN)电流，能够保持流过第2绝缘层4的电流更小。从而，希望第2绝缘层4足够厚。
又，当用硅氧化膜或硅氧氮化膜作为第1绝缘层时，因为对于空穴的势垒高度比对于电子的势垒高度高出1(eV)以上，所以不使第1绝缘层更加薄膜化时不产生隧道现象，不薄膜化到至少3.2(nm)以下时不能得到对于擦除足够的空穴隧道电流。因此，为了用来自半导体区域1的直接隧道现象将空穴注入电荷积蓄层3，更希望将tox2设定在3.2(nm)以下。由于这些关系，希望tox2比tox1+1.8(nm)大。
进一步，也可以在栅极5上形成厚度为10～500(nm)例如由WSi(硅化钨)，NiSi，MoSi，TiSi，CoSi，W，Al中任何一个构成的金属衬里层6。这个金属衬里层6构成通过低电阻与多个栅极5连接的栅极配线。
又，在这个金属衬里层6的上部，例如形成厚度为5～500(nm)的硅氮化膜和硅氧化膜构成的绝缘膜7。进一步，在栅极5的侧面，形成例如厚度为2～200(nm)的硅氮化膜和硅氧化膜构成的侧壁绝缘膜8。通过这个侧壁绝缘膜8和上述绝缘膜7，保持栅极与源极，漏极区域，和栅极与接点及上部配线层的电绝缘。
又，通过在形成这个侧壁绝缘膜8的状态中将n型杂质例如离子注入p型硅半导体区域1中，在栅极5的两个侧面上形成n型的源极区域9和漏极区域10。这时，通过形成侧壁绝缘膜8，能够减小在栅极5的端部的由离子注入引起的损伤。此外，因为对于源极，漏极区域的接点和上部配线层不是本实施例的主要构成部件，所以省略它们的图示。
此外，在本实施例中，为了防止写入时和擦除时加上的电场零散引起阈值变宽，希望从半导体区域1和源极区域9的边界到半导体区域1和漏极区域10的边界，构成栅绝缘膜的各层2，3，4的膜厚分别都是均匀的。
这里，在图1中，由源极区域9和漏极区域10，电荷积蓄层3和栅极5，形成将积蓄在电荷积蓄层3中的电荷量作为信息量的MONOS型的EEPROM存储单元。使栅极长度在0.5(μm)以下0.01(μm)以上。例如通过使磷和砷，锑的表面浓度为1017(cm-3)～1021(cm-3)那样地，在深度10～500(nm)之间扩散或离子注入形成源极区域9和漏极区域10。
图2是表示当擦除本实施例的MONOS存储单元的数据时的能带图。这个数据擦除特别是在从栅极注入电子的条件下进行的。
在图2中，11是模式地表示积蓄在上述电荷积蓄层3中的电荷分布状态。在本例中表示出考虑到通过充分地进行擦除，在电荷积蓄层3中积蓄空穴时，能带向下凸出的情形。当然，关于积蓄电荷的分布状态，不一定是这种形状，在下面的议论中基本上只将电荷重心(瞬间)位置作为问题。
在图2中，表示出在p型半导体区域1上，例如，加上5～20(V)之间的电压，使源极区域和漏极区域处于电位浮置状态，栅极电压为0(V)的情形。或者，也可以使源极区域和漏极区域，p型半导体区域1处于0(V)，使栅极电压为例如-5～-20(V)。这时，从p型半导体区域1，根据直接隧道现象通过第1绝缘层2注入空穴。这里，在从栅极通过FN隧道现象注入电子的的条件下，我们新发现当积蓄电荷的重心位置接近第2绝缘层4与电荷积蓄层3的界面时，擦除的饱和阈值，即便加在第1绝缘层2上的电场Eox1发生变化，也可以考虑加在第2绝缘层4上的电场Eox2大致恒定。
这里，首先，表示从实验数据，在擦除状态，导出Eox1和Eox2的公式。首先，当令擦除时的p型半导体区域1为基准的栅极的栅极电压为Vpp，积蓄在电荷积蓄层3的氮化膜中的电荷量为QN，直到QN的电荷重心和栅极5的单位面积电容量为C1，擦除时的表面能带弯曲为φs(图2中向下方弯曲的状态为正)，QN＝0时的栅极的平坦能带电压为VFBi时，擦除时(1)式成立。
Vpp＝t eff×Eox+VFBi+φs-QN/C1    (1)
这里，使QN比被俘获在p型半导体区域1与第1绝缘层2之间的界面能级中的电荷量的绝对值大得多。这在现在试作或实用化的存储单元中当然是能够足够的。在(1)式中，MONOS存储单元的ONO层积膜的换算成硅氧化膜的实效膜厚为teff，(2)式成立。
t eff＝tox1/εox1+t N/εN+tox2/εox2    (2)
这里，令使擦除后p型半导体区域1的能带没有弯曲那样地测定的平坦能带电压为VFB时，因为根据高斯定理Eox1成为0，所以从(1)式得到下列公式成立。
QN＝-C1×(VFB-VFBi)    (3)
又，对于Eox1，从(1)式和(3)式，得到(4)式。
Eox＝(Vpp-VFBi-φs+QN/C1)/t eff＝(Vpp-VFB-φs)/t eff
(4)
进一步，根据高斯定理，Eox2由下列公式导出。
Eox2＝Eox1-QN/(εox·εox2)
＝(Vpp-VFB-φs)/t eff+(VFB-VFBi)×C1/(εox·εox2)
(5)
这里，在擦除时，发生从栅极向电荷积蓄层注入电子的情形中，QN的重心位置近似位于第2绝缘层与电荷积蓄层的界面。能够这样地近似的理由是成为电荷积蓄层的氮化膜中的电传导率是由于空穴迁移率比电子迁移率大3倍以上。在MONOS存储单元中，通过进行注入电子的俘获电荷的重心测定，集中在注入一侧的界面的非常近旁被俘获，是从我们的实验事实导出的合理的前提。这时，令硅氧化膜的介电常数为εox时，C1能够表示为εox·εox2/tox2。
又，VPBi是半导体区域1的费米能量与栅极的费米能量之差，p型半导体区域1与n型栅极之差大致为-1(V)，p型半导体区域1与p型栅极之差大致为0(V)。能够正确地从半导体区域1与栅极的杂质密度计算求得。进一步，擦除时的表面能带弯曲φs，因为在p型半导体区域1上沿电荷积蓄方向加上电场，所以可以考虑大致为0(V)。从这些数据，能够用(3)式和(5)式完全实验地求得Eox，Eox2。
图3表示在图1的MONOS存储单元中，使tox1取2.0(nm)以上3.5(nm)以下的范围内的值，tN在6～20(nm)范围内进行种种变化，tox2在5～10(nm)的范围内进行种种变化，Vpp在-8～-20(V)的范围内进行种种变化时，用(3)式和(5)从擦除脉冲持续时间1秒的擦除平坦能带电压求得的Eox1和Eox2的值。此外，在这个擦除状态，与脉冲持续时间0.1秒的擦除平坦能带电压比较，将阈值差考虑为使±0.2(V)以内的值饱和的值选择地使用。
作为栅极，图3中的四角形标号表示添加在5×1019(cm-3)以上5×1020(cm-3)以下的范围内的磷的n型栅极情形，圆形标号表示添加在1×1019(cm-3)以上1×1020(cm-3)以下的范围内的硼的p型栅极情形。
另一方面，图4表示假定使电荷重心位于第1绝缘层2与电荷积蓄层3的界面上求得的Eox1和Eox2的值。
从图3和图4可见，电荷QN的重心位置即便在氮化膜的任何位置，即便Eox1在-6～-12(MV/cm)的范围内变化，Eox2只有稍微的变化。这是因为与流过第2绝缘层的电子电流为Fowler-Nordheim(FN)隧道电流，具有非常强的电场依赖性相对，流入第1绝缘层的空穴电流为直接隧道电流，具有比FN隧道电流弱的电场依赖性。因此，因为即便在流过第1绝缘层的空穴电流，例如，为热空穴电流的情形中，热空穴电流也具有比隧道电流更弱的绝缘膜所加电场依赖性，所以Eox2只有稍微的变化的现象变得更加显著了。
进一步，在图3中，我们新发现在栅极导电性相同的组之间，擦除阈值饱和时，即便Eox1变化，Eox2也几乎不变化，在p型栅极近似为-10(MV/cm)，在n型栅极近似为-7(MV/cm)大致为恒定值。以后，使这个恒定值在p型栅极为Eox2p，在n型栅极为Eox2n。相反地，这意味着使Eox2恒定，用上述模型，能够求得饱和擦除的平坦能带值VFB。实际上，通过改变(5)式的形式，能够用下列公式求得擦除的平坦能带电压值VFB。
VFB＝[εox·εox2(Vpp-φs-t eff× Eox2)-t eff×C1×VFBi]/
(εox·εox2-t eff×C1)
(6)
图5表示由硅氧化膜构成第1绝缘层和第2绝缘层，由硅氮化膜构成电荷积蓄层，εox1＝εox2＝εN/2，第1绝缘层的膜厚为4(am)，第2绝缘层的膜厚为x(nm)，电荷积蓄层的膜厚为17-2x(nm)时的VFB从(6)式的计算值。这个条件，因为使teff恒定，使从栅极5对半导体区域1的栅极驱动特性和短沟道效果恒定，在这个条件下使Vpp恒定时，VFB越小，擦除越深，所以是更希望有的。
又，使第1绝缘层的膜厚恒定，第2绝缘层的膜厚和电荷积蓄层的换算成硅氧化膜的实效膜厚之和保持恒定的这个条件是写入时的所加电场大致相同，写入速度与擦除速度相等的条件。因此，可以说关于写入和读出，具有大致恒定的条件。
在图5中，实线表示栅极为p型的情形，虚线表示栅极为n型的情形，特别是，按照以前的美国专利第6,040,995号的实施例的条件用粗实线表示在p型栅极中，第2绝缘层的膜厚为4.5(am)，电荷积蓄层的膜厚为8(nm)的情形。在美国专利第6,040,995号的实施例中，揭示了Vpp为-14(V)的情形。这时，越使p型栅极和n型栅极两者和第2绝缘层膜厚化，越进入VFB上升的区域(图5的区域(2))，即便使teff照旧恒定而使第2绝缘层膜厚化，也不能使VFB降低。
另一方面，我们新发现存在图5的区域(1)，即，在p型栅极中越使第2绝缘层膜厚化，越使VFB降低，在n型栅极中越使第2绝缘层膜厚化，越使VFB上升的区域。我们判明在这个区域中，通过用p型栅极，与用n型栅极比较，使第2绝缘层膜厚化，能够有效地使VFB降低。此外，进一步作为Vpp的绝对值低的区域，存在着图5的区域(3)，即，越使p型栅极和n型栅极以及第2绝缘层膜厚化，越使VFB降低的区域。
我们已经判明与这个区域(3)比较，区域(1)是因为能够提高Vpp的绝对值，所以可以高速擦除，并且通过只用p型栅极，并使第2绝缘层膜厚化，能够有效地使VFB降低的区域，是在以前经常使用的n型栅极中不能用这个区域的新的擦除电压范围区域。
这里，从(6)式，对于区域(1)的上下限，即便teff恒定，改变tox2，最好能够求得VFB不变的点。令p型栅极的VFBi为VFBip，n型栅极的VFBi为VFBin，区域(1)的Vpp范围如下式所示。
φs+t efi×Eox2p+VFBip＜Vpp＜φs+t eff×Eox2n+VFBin(7)
这里，当擦除p型半导体区域1时的φs为0(V)，在p型半导体区域1和栅极上用硅时，因为VFBip，VFBin最好分别为0(V)，-1(V)，所以，当使teff以nm为单位，Vpp以volt为单位时，最好将Vpp设定在下列公式的范围内。
-1.0×t eff＜ Vpp＜-0.7×t eff-1(8)
这里，用  和氨形成的硅氮化膜通常具有硅氧化膜2倍的介电常数。而且，在第1绝缘层和第2绝缘层上用硅氧化膜时，能够从(2)式和(8)式如下地求得区域(1)的Vpp范围。
-1.0×(tox1+t N/2+tox2)＜Vpp＜-0.7×(tox1+t N/2+tox2)-1
(9)
在以上的述说中，我们表示了在p型半导体区域1与电荷积蓄层3之间流动的电流关系。同样，也可以通过在n型源极区域9或漏极区域10与电荷积蓄层3之间流过空穴电流进行擦除。这时，作为tox1，tN，tox2，用流过空穴电流的源极，漏极区域上的平面部分的值是合理的。
图6表示当进行本实施例的擦除时，特别是，从栅极向电荷积蓄层注入电子的条件下的能带图。在这个图中表示出当至少在n型源极区域9或漏极区域10中的任何一个上加上例如5～20(V)之间的电压，使半导体区域1的电压在加上电压的源极，漏极区域的电压与0(V)之间，使栅极电压为-5～-20(V)时，在源极，漏极区域与栅极之间加上大的电位差的情形。
在源极一侧或漏极一侧，和源极，漏极两侧中的任何一侧进行擦除都是可以的，但是为了使以后的说明简略化，将为了向电荷积蓄层注入空穴，加上电压的源极，漏极区域表示为源极，漏极区域。这时，在与n型的源极，漏极区域9，10的第1绝缘层2连接的界面近旁产生空穴越多，能带越产生弯曲，由于直接隧道现象通过第1绝缘层2注入空穴。
这时，从上述的(1)式到(9)式导出的议论通过置换φs，Vpp和VFB，VFBi的定义依旧成立。在图6中，将n型源极区域9或漏极区域10擦除时的表面能带弯曲置换成φs，置换成将n型源极，漏极区域9，10作为基准的擦除栅极电压Vpp，加在第1绝缘层上的电场Eox1和加在第2绝缘层上的电场Eox2如箭头所示。这些使纸面向下方向为正那样地决定标号。又，作为VFBi，置换成将当QN＝0时的源极区域9或漏极区域10作为基准的栅极电压的平坦能带电压，将擦除后直到与n型源极，漏极区域9，10的第1绝缘层的界面之间没有能带弯曲地测定的平坦能带电压置换成VFB。
这样一来，VFBi是源极，漏极区域9，10的费米能量与栅极5的费米能量之差，在与n型源极，漏极区域9，10相对的n型栅极上大致为0(V)，在与n型源极，漏极区域9，10相对的p型栅极上大致为1(V)。通过从n型源极，漏极区域9，10和栅极的杂质密度进行计算能够正确地求得。
进一步，因为擦除时的表面能带弯曲φs在擦除时与n型的源极，漏极区域9，10的第1绝缘层连接的界面近旁产生空穴越多，能带越发生弯曲，所以可以考虑对源极，漏极区域大致发生反转。这时，可以考虑φs大致为-1(V)。因此，我们看到用(7)，(8)，(9)式的评价公式依旧能够得到在p型栅极上使第2绝缘层越厚膜化，VFB越低，在n型栅极上使第2绝缘层越厚膜化，VFB越上升的区域。
这些解析对于半导体区域1和n型的源极，漏极区域9，10分别独立地成立。因此，在不用p型半导体区域1而用n型半导体区域的情形中，从半导体区域1向电荷积蓄层3注入空穴时，与从上述n型的源极，漏极区域9，10向电荷积蓄层3注入空穴时完全相同的议论成立，能够用上述(7)，(8)，(9)式的评价公式。
又，在用n型半导体区域的情形中，当形成p型的源极，漏极区域，从p型的源极，漏极区域向电荷积蓄层注入空穴时，与从p型半导体向电荷积蓄层注入空穴时完全相同的议论成立，能够用上述(7)，(8)，(9)式的评价公式。
如上所述，我们看到即便对于由n型，p型的场效应晶体管构成的存储单元中的任何一个，也能够在上述(7)，(8)，(9)式的评价公式的范围内得到新的擦除电压范围，能够得到本发明的效果。
如上所述，在根据第1实施例的MONOS存储单元中，当从半导体区域1或源极，漏极区域9，10向电荷积蓄层3直接隧道注入空穴进行擦除时，能够均匀地全面擦除电荷积蓄层3。并且，因为将这时产生的空穴电流全部用于隧道注入，所以具有注入效率高，擦除时的消耗功率小的优点。
进一步，从这个原理可以看到直到上述(1)～(9)式的导出，当从半导体区域1向电荷积蓄层3注入空穴时，在对于第1绝缘层的电场的依赖性具有比从栅极5向电荷积蓄层3进行FN隧道电子注入弱的依赖性的情形中同样地产生。因此，在从半导体区域1向电荷积蓄层3注入空穴是由热空穴进行的变形例的情形中，第1绝缘层2的对于热空穴的壁垒高度远小于对于没有加热的空穴的壁垒高度。因此，由于直接隧道效应对第1绝缘层的电场的依赖性进一步变小。因此，我们看到当然能够在上述(7)，(8)，(9)式表示的评价公式的范围内得到新的擦除电压范围，能够得到本发明的效果。
这时，用与图1相同的元件构造，例如，当源极，漏极区域9，10与p型半导体区域1之间产生的热空穴通过第1绝缘层2注入电荷积蓄层3时，最好在n型的源极区域9或漏极区域10中的任何一个上加上例如5～20(V)之间的电压，使半导体区域1的电压为例如0(V)，使栅极5的电压在0～-15(V)之间。
又，这时，作为上述(7)，(8)，(9)式中的Vpp，最好取以半导体区域1的电压为基准的栅极电压。进一步，当通过热空穴注入进行擦除时，tox1不一定要比3.2(nm)小，tox2不一定要比tox1+1.8(nm)大。
又，在通过热空穴进行擦除的方法中，能够使加到源极，漏极区域和栅极上的电压比通过上述直接隧道效应的擦除方法小，能够实现用更低的电压进行的擦除工作。
根据本实施例的MONOS存储单元具有下列那样效果。
(1)在直到相同的平坦能带电压VFB进行擦除的情形中，当利用从半导体区域向电荷积蓄层注入空穴进行擦除工作时，比第2绝缘层的膜厚与第1绝缘层的膜厚之差小的已有例更能抑制从栅极向电荷积蓄层注入电子。因此，能够防止同时向电荷积蓄层注入空穴和电子。例如，能够更加减少绝缘膜和电荷积蓄层的俘获增加与界面能级增加，从而能够提高可靠性。
同时，例如通过使ONO层积膜的换算成硅氧化膜的实效膜厚teff和第1绝缘层的膜厚保持恒定，写入能够与已有例同样保持恒定，能够不使写入速度降低。因此，能够充分确保写入阈值与擦除阈值之差，从而能够进一步提高数据的可靠性。
(2)即便在用与已有例相等的第1绝缘层膜厚的情形中，虽然实现与已有例相等的擦除阈值，但是能够进一步提高擦除时的栅极电压的绝对值，能够缩短擦除时间。这时，因为第1绝缘层的膜厚是恒定的，所以不增加通过第1绝缘层泄漏的电荷量，能够与已有例相同地维持电子保持特性。同时，因为用包含p型杂质的多晶硅作为栅极，所以与已有例的用包含n型杂质的多晶硅的情形比较，写入时不产生栅极的耗尽化，能够在低电压进行高速写入。
(3)因为在源极，漏极区域上具有除去电荷积蓄膜一部分的构造，所以在这个除去的区域上难以产生电荷积蓄。因此，能够防止当形成电荷积蓄膜时，例如，改变处理过程和源极，漏极区域的电压时产生的电荷积蓄量的变化，能够进一步保持源极，漏极区域的电阻恒定。
(4)能够在与形成源极区域，p型半导体区域(沟道区域)和漏极区域的方向正交的方向上配置形成栅极。因此，如后所述，适合于形成将邻接的存储单元的源极区域和漏极区域串联连接起来的构造，例如NAND型阵列构造。
当然，如图7的第1实施例的变形例所示的那样，通过形成栅极5，在它上面形成导电层12，金属衬里层6，能够在与形成源极区域9，半导体区域1(沟道区域)和漏极区域10的方向相同的方向上形成与栅极5连接的控制线。通过这样的构造，能够形成AND阵列构造和Virtual Ground Array(虚接地阵列)构造。这里，导电层12是添加了例如在1×1019(cm-3)～1×1021(cm-3)范围内的硼，形成厚度为10～500(nm)的多晶硅层。13是由硅氧化膜或硅氮化膜构成的绝缘膜。上述绝缘膜13能够通过例如在形成源极，漏极区域9，10后，埋入邻接的栅极之间进行形成而制成。
(第2实施例)
图8是表示本发明的第2实施例的MONOS存储单元的元件构造的截面图。本实施例的MONOS存储单元，与第1实施例的MONOS存储单元相反，能够在与形成源极区域9，半导体区域1(沟道区域)和漏极区域10的方向相同的方向上延长形成与由多晶硅层形成的栅极5连接的由金属衬里层6构成的控制线。此外，在与图1相对应的地方附加与图1相同的标号，并省略重复的说明。
在本实施例的MONOS存储单元中，例如由硅氧化膜构成的元件分离绝缘膜14是在源极，漏极区域9，10上自匹配地形成的，这点与图1不同。
即便在本实施例中，与已有例比较，第2绝缘层4的膜厚tox2比5(nm)大和由p型半导体构成栅极5这两点上也是不同的。
在图8中，例如，在包含硼或铟等杂质的浓度为1014(cm-3)～1019(cm-3)之间的p型硅半导体区域1中，形成，由例如，0.5～10(nm)厚度的硅氧化膜或氧氮化物膜构成的第1绝缘层2。这里，令第1绝缘层2的平面部分的厚度为tox1，对于硅氧化膜的相对介电常数为εox1。
将第1绝缘层2加工成，例如，带状，在它的两侧，形成例如由硅氧化膜构成的厚度为0.05～0.5(μm)范围内的元件分离绝缘膜14。进一步，在第1绝缘层2的上部和元件分离绝缘膜14的上部的一部分上形成例如厚度为3～50(nm)的硅氮化物膜构成的电荷积蓄层3。令这个电荷积蓄层3的第1绝缘层上的平面部分的厚度为tN，对于硅氧化膜的相对介电常数为εN。
通过在半导体区域1上全面形成第1绝缘层2，进一步全面堆积电荷积蓄层3，使电荷积蓄层3形成图案后，用氧化的气体对半导体区域1进行氧化，能够得到这种形状。
又，在元件分离绝缘膜14下方的半导体区域1上，设置例如通过使磷和砷，锑的表面浓度为1017(cm-3)～1021(cm-3)那样地，在深度10～500(nm)之间扩散或离子注入形成的源极区域9和漏极区域10。通过用形成了图案的电荷积蓄层3作为掩模能够与元件分离绝缘膜14自匹配地形成这些源极区域9和漏极区域10。
在它们上面，例如通过由厚度比5(nm)大，在30(nm)以下的硅氧化膜或氧氮化物膜构成的阻挡绝缘层(第2绝缘层)4，形成例如由添加了浓度在1×1019(cm-3)～1×1021(cm-3)范围内的硼为杂质的多晶硅层构成的栅极5，它的厚度为10～500(nm)。这里，使栅极5的硼浓度在1×1020(cm-3)以下，希望防止硅氧化膜中的硼异常扩散，稳定地形成同时形成的p型的MOS场效应晶体管的阈值。又，使栅极5的硼浓度在1×1019(cm-3)以上，希望通过栅极的耗尽化，使与ONO层积膜有关的电场变小，防止擦除时间增大。
这里，令第2绝缘层4的平面部分的厚度为tox2，对于硅氧化膜的相对介电常数为εox2。
本实施例的MONOS存储单元与已有例比较的特征是栅极5为p型，第2绝缘层4的厚度tox2大于5(nm)。为了防止擦除阈值的饱和，希望擦除时隧道通过第2绝缘层4的电流小。这里，当tox2大于5(nm)和擦除时在第2绝缘层4上加上电场时，流过不是直接隧道电流的Fowler-Nordheim(FN)电流，能够保持流过第2绝缘层4的电流更小。
又，当在第1绝缘层2上用硅氧化膜或硅氧氮化膜时，对于空穴的势垒高度比对于电子的势垒高度高出1(eV)以上，不能使第1绝缘层2更加薄膜化和不产生隧道现象，当不薄膜化到至少3.2(nm)以下时不能得到对于擦除足够的空穴隧道电流。因此，为了用来自半导体区域1的直接隧道现象将空穴注入电荷积蓄层3，更希望使tox1在3.2(nm)以下。由于这些原因，希望tox2比tox1+1.8(nm)关于第2绝缘层4，既可以例如用TEOS和HTO等堆积的硅氧化膜，或者，也可以用通过对电荷积蓄层进行氧化得到的硅氧化膜或硅氧氮化膜。
进一步，也可以在栅极5上形成厚度为10～500(nm)例如由WSi(硅化钨)，NiSi，MoSi，TiSi，CoSi，W，Al中任何一个构成的金属衬里层6。这个金属衬里层6构成通过低电阻与多个栅极5连接的栅极配线。
又，在这个金属衬里层6的上部，例如形成厚度为5～500(nm)的硅氮化膜和硅氧化膜构成的绝缘膜7。
此外，即便在本实施例中，为了防止写入时和擦除时的电场零散引起阈值变宽，希望从半导体区域1和源极区域9的边界到半导体区域1和漏极区域10的边界，构成ONO层积膜的第1绝缘层2，电荷积蓄层3和第2绝缘层4的各个膜厚分别都是均匀的。
进一步，夹着p型半导体区域1与第1绝缘层2的连接区域地形成n型的源极区域9和漏极区域10。由这些源极和漏极区域9，10，电荷积蓄层3和栅极5，形成将积蓄在电荷积蓄层3中的电荷量作为信息量的MONOS型的EEPROM存储单元。而且，使源极区域9和漏极区域10的间隔，即沟道长度在0.5(μm)以下和0.01(μm)以上。
在本实施例的MONOS存储单元中，除了具有与图1所示的第1实施例相同的前面所述的(1)，(2)，(3)的效果外，还具有以下那样的效果。
(4)能够在与形成源极区域9，半导体区域1(沟道区域)和漏极区域10的方向相同的方向上延长形成栅极5。因此，如后所述，适合于并联连接邻接的存储单元的源极区域和漏极区域的构造，例如AND型阵列构造和Virtual Ground Array(虚接地阵列)构造。又，因为能够自匹配地形成元件分离绝缘膜14和源极，漏极区域9，10及电荷积蓄层3，所以不需要确保这些层之间不一致的余量，从而能够实现更高密度的存储单元。
(第2实施例的变形例)
图9表示根据第2实施例的变形例的MONOS存储单元的元件截面构造。本变形例的元件构造基本上与第2实施例相同，但是与第2实施例比较，不形成元件分离绝缘膜14，不分离元件这点是不同的。
通过例如，在p型半导体区域1上通过离子注入形成源极，漏极区域9，10，在半导体区域1形成由第1绝缘层2，电荷积蓄层3和第2绝缘层4构成的栅极绝缘膜，在全面堆积用于形成栅极5的多晶硅和金属衬里层6后，通过在栅极绝缘膜，多晶硅和金属衬里层6上形成图案，能够形成本变形例的MONOS存储单元。关于各层和膜的膜厚条件，因为可以用与在第2实施例中说明的相同条件，所以省略对它们的说明。
在本实施例中，除了具有第1，第2实施例中(1)，(2)的效果外，还能够得到以下那样的效果。
(5)能够在与形成源极区域9，半导体区域1(沟道区域)和漏极区域10的方向相同的方向上延长形成栅极5。因此，如后所述，适合于实现并联连接邻接的存储单元的源极区域和漏极区域的构造，例如，AND型阵列构造和Virtual Ground Array(虚接地阵列)构造。又，因为不在形成半导体区域1和漏极区域10的方向上形成元件分离绝缘膜，所以第1绝缘层2，电荷积蓄层3和第2绝缘层4的厚度在元件分离绝缘膜的膜形成端不变化，能够实现具有更均匀厚度的存储单元。因此，也能够使写入和擦除的阈值分布更小。
我们看到在根据以上说明的本发明的第2实施例和它的变形例的MONOS存储单元中，能够以与第1实施例相同的电压关系进行擦除工作，擦除时具有与第1实施例相同的效果。
(第3实施例)
在上述第1和第2实施例中，我们说明了用p型半导体电极(包含p型杂质的多晶硅)作为存储单元的栅极，可以高速擦除的MONOS存储单元。
在本实施例中，我们说明与用第1和第2实施例中所述的p型半导体电极的MONOS存储单元一起，在同一基片上形成由n型MISFET和p型MISFET构成的表面沟道型的周边晶体管的半导体存储装置。
图10表示第3实施例的半导体存储装置的元件截面构造。此外，在图10中，在与前面的第1和第2实施例相对应的地方附加相同的标号，并省略对它们的详细说明。
在图10所示的半导体存储装置中，在同一基片上集成由具有浅的n型源极，漏极区域的p型栅极MONOS构成的多个存储单元21，具有比它们深的源极，漏极区域的n型栅极的表面沟道型n型MISFET22，和具有比存储单元区域深的源极，漏极区域的p型栅极的表面沟道型p型MISFET23。这里，表示在2个邻接的状态中形成存储单元21的情形。这设定将多个存储单元串联连接起来的NAND型阵列构造的存储器，存储单元21可以不只有2个，而可以有多个。此外，60是在各栅极和源极，漏极区域上形成的自对准硅化物。
图10中的多个存储单元21分别如前面的第1和第2实施例等中说明的那样，第2绝缘层的厚度比5(nm)大并且栅极由包含p型杂质的半导体构成。
其次，我们参照图11A～图11G说明图10所示的半导体存储装置的制造方法。
首先，如图11A所示，在预先包含浓度为1014(cm-3)～1019(cm-3)的硼作为杂质，图中未画出的p型硅基片上涂敷抗蚀剂，进行刻蚀，以例如30～1000(KeV)的加速能量，及1×1011～1×1015(cm-2)的剂量注入例如磷或砷，锑等的离子，在周边p型MISFET区域中形成n型陷阱31。进一步同样，在p型硅基片上，以例如使用硼时的100～1000(KeV)的加速能量，及1×1011～1×1015(cm-2)的剂量注入由硼或铟构成的离子，分别在存储单元区域中形成p型陷阱32，在周边n型MISFET区域中形成p型陷阱33。在存储单元区域中形成的p型陷阱32与第1和第2实施例中的p型半导体区1相对应。
进一步，在涂敷抗蚀剂后，进行刻蚀，在存储单元区域和周边n型MISFET区域中注入沟道离子。这时，用硼作为杂质时以3～50(KeV)的加速能量，用铟作为杂质时以30～300(KeV)的加速能量，及1×1011～1×1014(cm-2)的剂量进行注入。
此后，例如，也可以进行刻蚀，以3～50(KeV)的加速能量，及1×1011～1×1014(cm-2)的剂量注入磷或砷，设定在周边p型MISFET区域中形成的晶体管的阈值。
接着，在p型陷阱32上，全面形成成为存储单元晶体管的隧道膜的硅氧化膜或氧氮化物膜2A，厚度为0.5～10(nm)，此后，形成厚度为3～50(nm)的硅氮化膜3A，进一步在它上面堆积比5(nm)厚在30(nm)以下厚度的硅氧化膜或氧氮化物膜4A。
进一步，在存储单元区域上覆盖抗蚀剂，为了在存储单元区域上余留下来那样地选择地除去硅氧化膜或氧氮化物膜2A，硅氮化膜3A和硅氧化膜或氧氮化物膜4A后，形成成为周边晶体管的栅极绝缘膜的硅氧化膜或氧氮化物膜34，厚度为0.5～20(nm)。在这些工序前后，例如，在周边n型MISFET区域和周边p型MISFET区域中形成由硅氧化膜构成的元件分离区域35。使这些元件分离区域35的深度例如为0.05～0.5(μm)。
进一步，例如，全面堆积非晶形硅膜或多晶硅膜5A，厚度为10～500(nm)。这个硅膜5A是有意不添加n型或p型杂质的膜，但是希望以后添加n型和p型杂质形成双极性的栅极。其次，全面堆积成为掩模材料的硅氧化膜或氮化膜7，厚度为10～5000(nm)。此后，通过进行刻蚀和各向异性刻蚀，垂直加工硅膜5A，在硅氧化膜或氧氮化物膜34和硅氧化膜或氧氮化物膜4A上停止刻蚀，得到图11A的形状。
这时，用硅氧化膜或氧氮化物膜4A阻止对栅极侧壁的加工刻蚀，希望减少对成为电荷积蓄层的硅氮化膜3A的加工损伤。特别是，由于构成存储单元的栅极绝缘膜的第2绝缘膜(硅氧化膜或氧氮化物膜4A)的膜厚比5(nm)厚的构造，能够比已有例更容易阻止刻蚀。
此后，为了减少半导体基片的表面缺陷，通过在氧化的气氛中进行老炼，形成例如厚度为2～300(nm)的硅氧化膜作为侧壁绝缘膜8。附加在这个氧化工序上也可以堆积例如由TEOS和HTO构成的硅氧化膜和硅氮化膜作为侧壁绝缘膜8。此后，通过将这个侧壁绝缘膜8作为掩模，选择地除去硅氧化膜或氧氮化物膜2A，硅氮化膜3A和硅氧化膜或氧氮化物膜4A，在存储单元晶体管上形成第1绝缘层2，电荷积蓄层3和第2绝缘层4，形成图11B所示的构造。
又，在周边n型MISFET区域和周边p型MISFET区域中，由非晶形硅膜或多晶硅膜5A形成周边晶体管的栅极5B。
进一步，在涂敷抗蚀剂后，至少为了覆盖周边p型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)的加速能量，及1×1013～5×1014(cm-2)的剂量注入磷或砷离子，在存储单元区域和周边n型MISFET区域中分别形成n型的源极，漏极区域9(或10)。这时，如果使离子注入量比形成后述的p型的源极，漏极区域时的离子注入量小，则不需要这个涂敷抗蚀剂的过程，也可以全面地注入离子。这时的加速能量和剂量比形成以后形成的n型的源极，漏极区域时的小，希望使存储单元的接合，扩散深度浅，防止短沟道效应。这样一来，形成图11C的构造。
进一步，在涂敷抗蚀剂37，为了覆盖存储单元区域和周边p型MISFET区域通过刻蚀形成图案后，也可以通过在周边n型MISFET区域的p型陷阱33中注入磷或砷离子，在周边n型MISFET区域中形成比n型的源极，漏极区域9(或10)更深的n型的源极，漏极区域38，制成所谓的LDD构造或外延区域。此后，例如以5(eV)～50(KeV)的加速能量，及2×1013～1×1015(cm-2)的剂量注入磷或砷离子，形成n型的源极，漏极区域38。形成这个源极，漏极区域38时的剂量比形成源极，漏极区域9(或10)时的大，希望降低周边晶体管的源极，漏极电阻，增加电流驱动能力。又，比后述的n型的源极，漏极区域43小，希望防止周边晶体管的短沟道效应。这样一来，得到图11D那样的形状。
进一步，通过涂敷抗蚀剂39，为了覆盖存储单元区域和n型MISFET区域通过刻蚀形成图案，也可以制成所谓的LDD或外延区域。此后，以例如5(eV)～50(KeV)的加速能量，及2×1013～1×1015(cm-2)的剂量注入硼或BF2离子，形成p型的源极，漏极区域40。这时的剂量比形成后述的p型源极，漏极区域45时的小，希望防止周边晶体管的短沟道效应。这样一来，得到图11E的形状。
此后，在例如，以邻接的存储单元的侧壁绝缘膜的间隔的一半以上的厚度，例如，30～200(nm)范围的厚度堆积硅氧化膜和硅氮化膜后，通过各向异性刻蚀，形成侧壁绝缘膜41。这个侧壁绝缘膜41在存储单元之间，达到栅极5的高度那样的余留下来，成为当以后向周边晶体管注入离子时不让杂质离子注入的保护膜。又，比作为浅的源极，漏极区域的LDD或外延部分深的后述的源极，漏极区域43，45成为为了不接近栅极5的侧壁。在形成这个侧壁绝缘膜41的工序前后，除去在栅极5上形成的绝缘膜7。
进一步，涂敷抗蚀剂42，为了覆盖存储单元区域和p型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入磷或砷离子，形成p型的源极，漏极区域43。同时，在使注入离子不达到存储单元区域的p型陷阱32那样地选择注入能量。在这个工序中，同时，在n型MISFET区域的的栅极5B中添加n型杂质，能够形成n型栅极。这样一来，得到图11F的形状。
进一步，涂敷抗蚀剂44，为了覆盖n型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入硼或BF2离子，形成p型的源极，漏极区域45。这时，使注入离子不达到存储单元区域的p型陷阱32那样地选择注入能量。在这个工序中，同时，在存储单元区域和p型MISFET区域的栅极5B中添加p型杂质，能够形成p型栅极。这样一来，得到图11G的形状。这时，不用BF2而用硼作为注入离子，希望抑制添加在栅极5B中的硼染到n型陷阱31的现象发生。
进一步，例如在1～40(nm)的范围内全面堆积例如，制成Ti，Co，Ni，Pd等的硅化物的金属后，加上400～1000(℃)范围的热工序，形成硅化物后，例如通过由硫酸和过氧化氢溶液构成的刻蚀剂选择地刻蚀余留的金属，如图10所示，形成所谓的自对准硅化物60。
在本实施例中，除了第1实施例的效果外，还具有以下那样的效果。
(6)在同一基片上同时集成具有由浅的n型源极，漏极区域的p型栅极的MONOS存储单元，具有比它们深的源极，漏极区域的n型栅极的n型MISFET和具有p型栅极的p型MISFET。因此，能够与存储单元同时制成表面沟道型的p型MISFET和n型MISFET，从而能够制成短沟道效果卓越，电流驱动能力高，阈值更低的晶体管。结果，能够缩小p型MISFET的占有面积，能够实现即便降低电源电压也能工作的存储单元和周边电路。
(7)能够比MONOS存储单元的源极，漏极区域的扩散深度深并且独立地控制具有n型栅极的n型MISFET和具有p型栅极的p型MISFET的源极，漏极区域的扩散深度，可以一边削减源极，漏极区域的层电阻，一边在存储单元中进一步抑制短的沟道效果。
(8)能够用同一过程加工周边晶体管和存储单元的栅极。因此，没有形成周边晶体管和存储单元的栅极的不一致性，能够实现更高密度的存储单元。进一步，因为在同一工序中对具有浅的n型源极，漏极区域的p型栅极MONOS存储单元，和具有p型栅极的p型MISFET的栅极进行离子注入，所以与在别的工序中进行的情形比较能够防止增加工序数目。又，例如，通过使栅极的P型杂质浓度比2×1019(cm-3)多比1×1020(cm-3)少，使添加在具有p型栅极的p型MISFET的栅极中的p型杂质在硅氧化膜中不产生异常扩散，保持硅氧化膜品质，能够防止p型杂质染到MOSFET形成的陷阱区域的问题发生。因此，能够防止由于p型杂质的染出量引起的p型MISFET的阈值零散增大的现象发生。
(9)因为在同一工序进行周边晶体管的深的源极，漏极区域和栅极的离子注入，所以与在别的工序中进行的情形比较能够防止增加工序数目。
(10)在图10中，因为在MONOS存储单元上形成绝缘膜41，所以在存储单元的栅极中添加p型杂质的工序中，能够使p型杂质不进入存储单元的源极，漏极区域。因此，能够在存储单元上实现薄的n型源极，漏极区域和防止栅极的耗尽化所需的浓的p型杂质浓度的栅极两者，从而能够实现短沟道效果方面更强，电流驱动力更大的存储单元。进一步，当在MONOS存储单元的栅极上选择地制成硅化物时，因为在存储单元的浅的源极，漏极区域上形成硅化物，所以在降低栅极电阻同时，能够防止发生由于浅的源极，漏极区域上的硅化物引起的漏电流。
同时，因为能够在周边晶体管中在深的源极，漏极区域上选择地形成硅化物，所以能够形成漏电流小电阻低的源极，漏极区域。
(第3实施例的变形例)
其次，我们用图12A～图12I说明第3实施例的变形例。在本变形例中，在形成源极，漏极区域前，预先在栅极中添加杂质这一点与第3实施例不同。
首先，直到全面堆积厚度为10～500(nm)的非晶形硅膜或多晶硅膜5A的工序都与第3实施例相同。这个硅膜5A是有意不添加n型或p型杂质的膜，希望在后面的工序中添加n型和p型杂质，形成双极性的栅极。
此后，涂敷抗蚀剂46，为了覆盖n型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入硼离子或BF2离子，在硅膜5A的存储单元的栅极部分和p型MISFET的栅极部分中添加p型杂质。此外，为了防止杂质离子穿过栅极绝缘膜34，希望用硼离子而不用BF2离子。这时，离子穿过由硅氧化膜或氧氮化物膜2A，硅氮化膜3A和硅氧化膜或氧氮化物膜4A构成的层积构造，为了使p型杂质不达到p型陷阱32那样地，调整加速能量。这样一来得到图12A的形状。
进一步，涂敷抗蚀剂47，为了覆盖存储单元区域和p型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入磷或砷离子，对硅膜5A的n型MISFET的栅极部分添加n型杂质。这样一来得到图12B的形状。
接着，堆积成为由例如，NiSi，MoSi，TiSi，CoSi，W，Al等构成的栅极的金属衬里层6的金属膜，厚度为10～500(nm)。进一步，全面堆积成为掩模材料的硅氧化膜或氮化膜7，厚度为10～5000(nm)。此后，通过进行刻蚀和各向异性刻蚀，垂直加工硅膜5A，在硅氧化膜34和硅氧化膜或氧氮化物膜4A上停止刻蚀，得到图12C的形状。这时，用硅氧化膜或氧氮化物膜4A阻止对栅极侧壁的加工刻蚀，希望减少对成为电荷积蓄层的硅氮化膜3A的加工损伤。特别是，由于硅氧化膜或氧氮化物膜4A的膜厚tox2比5(nm)厚的构造，能够比已有例更容易阻止刻蚀。
进一步，为了减少半导体基片的表面缺陷，通过在氧化的气氛中进行老炼，形成例如厚度为2～300(nm)的硅氧化膜作为侧壁绝缘膜8。也可以附加在这个氧化工序上，堆积由例如TEOS和HTO构成的硅氧化膜和硅氮化膜作为侧壁绝缘膜8。此后，通过将这个侧壁绝缘膜8作为掩模，选择地除去硅氧化膜或氧氮化物膜2A，硅氮化膜3A和硅氧化膜或氧氮化物膜4A，形成第1绝缘层2，电荷积蓄层3和第2绝缘层4，形成图12D的构造。
进一步，例如以1(eV)～50(KeV)范围的加速能量，及1×1013(cm-2)～1×1014(cm-2)范围的剂量注入磷离子或砷离子，形成n型的源极，漏极区域9(或10)。这里，这个离子注入量比形成后述的p型扩散层50时的离子注入量小，通过形成p型MISFET的源极，漏极区域的离子注入，能够确实地形成p型的源极，漏极区域。这个剂量和加速能量比以后形成的n型的源极，漏极区域38，43时的小，希望使存储单元的接合深度浅，防止短沟道效应。这样一来，形成图12E的构造。
其次，也可以涂敷抗蚀剂48，为了覆盖存储单元区域和p型MISFET区域通过刻蚀形成图案，制成所谓的LDD或外延区域。此后，例如以5(eV)～50(KeV)范围的加速能量，及2×1013～1×1015(cm-2)范围的剂量注入磷或砷离子，形成n型的源极，漏极区域38。这个剂量比形成n型的源极，漏极区域9(或10)时的剂量大，希望降低周边晶体管的源极，漏极电阻，增加电流驱动能力。又，比形成后述的n型的源极，漏极区域43时的剂量小，希望防止周边晶体管的短沟道效应。这样一来，得到图12F的形状。
进一步，也可以涂敷抗蚀剂49，为了覆盖存储单元区域和n型MISFET区域通过刻蚀形成图案，制成所谓的LDD或外延区域。此后，例如以5(eV)～50(KeV)范围的加速能量，及2×1013(cm-2)～1×1015(cm-2)范围的剂量注入硼离子或BF2离子，形成p型的源极，漏极区域50。这时的剂量比p型源极，漏极区域45(图11G中所示)的小，希望防止周边晶体管的短沟道效应。这样一来，得到图12G的形状。
此后，例如，以邻接的存储单元的侧壁绝缘膜的间隔的一半以上的厚度，例如，30～200(nm)范围的厚度堆积硅氧化膜或硅氮化膜后，通过各向异性刻蚀，形成侧壁绝缘膜41。这个侧壁绝缘膜41在存储单元之间，达到存储单元的栅极5的高度那样地余留下来，成为当以后向周边晶体管注入离子时不让离子注入p型陷阱32的保护膜。又，比作为浅的源极，漏极接合的LDD或延长部分(38，50)深的作为源极，漏极接合的源极，漏极区域43，45成为为了不接近栅极的侧壁。
进一步，涂敷抗蚀剂51，为了覆盖存储单元区域和p型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入磷离子或砷离子，形成n型的源极，漏极区域43。这样一来得到图12H的形状。
进一步，涂敷抗蚀剂52，为了覆盖存储单元区域和n型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入硼离子或BF2离子，形成n型的源极，漏极区域45。这样一来，得到图12I的形状。此后，完成除去抗蚀剂52。
在本变形例中，除了具有第1实施例的效果和第3实施例的效果的(6)，(7)，(8)外，还能够得到以下那样的效果。
(11)在本实施例的变形例中，因为不涂敷抗蚀剂形成MONOS存储单元的源极，漏极区域，所以与涂敷抗蚀剂的情形比较能够减少工序数。又，栅极加工后，不需要在存储单元的窄的空间部分的抗蚀剂开口，可以用能够由廉价的长波长，例如，i线感光的正型抗蚀剂。
(12)因为周边晶体管和存储单元区域的p型栅极的杂质浓度相等，所以不易产生栅极加工时的刻蚀零散，也能够使栅极加工时给予第1绝缘层2，电荷积蓄层3，第2绝缘层4和侧壁绝缘膜8的损伤很小。因此，能够实现可靠性更高的半导体电路。
(13)能够在存储单元上实现薄的n型源极，漏极区域和防止栅极的耗尽化所需的浓的p型杂质浓度的栅极两者，从而能够实现短沟道效应方面更强，电流驱动力更大的存储单元。
(第4实施例)
在本实施例中，我们说明与第1实施例的变形例所述的存储单元一起，在同一基片上形成由n型MISFET和p型MISFET构成的表面沟道型的周边晶体管的半导体存储装置。
图13A和图13B表示根据第4实施例的半导体存储装置的元件截面构造。在本实施例中，也表示出关于存储单元区域，第2方向，即存储单元的源极区域，沟道区域和漏极区域的延长方向，和与这个第2方向交差，包含栅极的第1方向的截面。表示在第1方向中，栅极共同的2个存储单元，在这个方向上，在邻接的存储单元之间形成n型的源极，漏极区域9(或10)。虽然图中未画出，但是在第2方向上延长地形成这个n型的源极，漏极区域9(或10)，，在第2方向上邻接的存储单元的源极，漏极区域中并联连接。这里，表示2个存储单元邻接的构造，但是当然最好不是2个，而是多个。
在图13A和图13B所示的半导体存储装置中，在同一基片上集成具有由浅的n型源极，漏极区域的p型栅极MONOS构成的多个存储单元21，具有比它们深的源极，漏极区域的n型栅极的表面沟道型的n型MISFET22，和具有比存储单元区域深的源极，漏极区域的p型栅极的表面沟道型的p型MISFET23。
此外，40′是当形成p型的源极，漏极区域时，在存储单元区域中同时形成的p型的扩散区域，60是在各栅极和源极，漏极区域上形成的自对准硅化物。
其次，我们参照图14A～图14L说明图13A和图13B所示的半导体存储装置的制造方法。此外，从图14A到图14E，表示存储单元的沿第1方向的截面。因为从图14A到图14D，沿第2方向的截面与图14F相同，所以被省略。进一步，从图14F到图14L，表示存储单元的按照第2方向的截面。因为从图14F到图14L，沿第1方向的截面与图14F相同，所以被省略。
首先，直到全面堆积厚度为10～500(nm)的非晶形硅膜或多晶硅膜5A，都与第3实施例相同。这个硅膜5A是有意不添加n型或p型杂质的膜，希望以后添加n型和p型杂质形成双极性的栅极。
其次，全面堆积成为掩模材料的硅氧化膜或氮化膜7，厚度为10～500(nm)。此后，通过对存储单元区域，进行刻蚀和各向异性刻蚀，沿第2方向线状地垂直加工硅膜，在硅氧化膜34和硅氧化膜或氧氮化物膜4A上停止刻蚀，得到图14A的形状。这时，通过用硅氧化膜或氧氮化物膜4A阻止对栅极侧壁的加工刻蚀，希望减少对成为电荷积蓄层的硅氮化膜3A的加工损伤。特别是，由于构成存储单元的栅极绝缘膜的第2绝缘膜(硅氧化膜或氧氮化物膜4A)的膜厚比5(nm)厚的构造，能够比已有例更容易阻止刻蚀。这时，如图14A所示，在本实施例中，可以对周边晶体管不进行刻蚀加工。
进一步，为了减少半导体基片的表面缺陷，通过在氧化的气氛中进行老炼，形成例如厚度为2～300(nm)的硅氧化膜作为侧壁绝缘膜8。附加在这个氧化工序上，也可以堆积例如由TEOS和HTO构成的硅氧化膜和硅氮化膜作为侧壁绝缘膜8。此后，通过将这个侧壁绝缘膜8作为掩模，在第1方向上选择地除去硅氧化膜或氧氮化物膜2A，硅氮化膜3A和硅氧化膜或氧氮化物膜4A，形成图14B的构造。
此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1013(cm-2)～1×1015(cm-2)范围的剂量全面注入磷离子或砷离子，形成n型的源极，漏极区域9(或10)。这时，因为在周边MISFET区域中不使硅膜5A和硅氧化膜或氮化膜7形成图案，所以注入的离子留在硅氧化膜或氮化膜7中，因为不达到n型陷阱31和p型陷阱33，所以能够选择地形成存储单元区域的源极，漏极区域9(或10)。这时的剂量和加速能量比以后形成的n型的源极，漏极区域38，43的小，希望使存储单元的接合深度浅，防止短沟道效应。这样一来，形成图14C的构造。
此后，例如，以邻接的存储单元的侧壁绝缘膜的间隔的一半以上的厚度，例如，30～200(nm)范围的厚度堆积硅氧化膜和硅氮化膜后，通过各向异性刻蚀，形成侧壁绝缘膜53。这个侧壁绝缘膜53在存储单元之间，达到存储单元的栅极高度那样地余留下来，成为当以后向周边晶体管注入离子时不让离子注入单元晶体管的源极，漏极区域的保护膜。这样一来，形成图14D的构造。
在形成这个侧壁绝缘膜53的工序后，除去在非晶形硅膜或多晶硅膜5A上形成的绝缘膜7。进一步，全面堆积非晶形硅膜或多晶硅膜54，厚度为10～500(nm)。这个硅膜54是有意不添加n型或p型杂质的膜，希望以后添加n型和p型杂质形成双极性的栅极。这样一来，形成图14E和图14F的构造。
接着，通过对存储单元区域和周边晶体管，进行刻蚀和各向异性刻蚀，沿第1方向线状地垂直加工非晶形硅膜或多晶硅膜5A和非晶形硅膜或多晶硅膜54，在硅氧化膜34和硅氧化膜或氧氮化物膜4A上停止刻蚀，得到图14G的形状。这时，通过用硅氧化膜或氧氮化物膜4A阻止对栅极侧壁的加工刻蚀，希望减少对成为电荷积蓄层3的硅氮化膜3A的加工损伤。特别是，由于构成存储单元的栅极绝缘膜的第2绝缘膜(硅氧化膜或氧氮化物膜4A)的膜厚比5(nm)厚的构造，能够比已有例更容易阻止刻蚀。
进一步，为了减少半导体基片的表面缺陷，通过在氧化的气氛中进行老炼，形成例如厚度为2～300(nm)的硅氧化膜作为侧壁绝缘膜53。这时，也在栅极上进行氧化，在厚度为2～300(nm)的范围内形成上部绝缘膜55。附加在这个氧化工序上，也可以堆积例如由TEOS和HTO构成的硅氧化膜和硅氮化膜作为侧壁绝缘膜53。此后，通过将这个侧壁绝缘膜53作为掩模，在选择地除去硅氧化膜或氧氮化物膜2A，硅氮化膜3A和硅氧化膜或氧氮化物膜4A，在存储单元晶体管上形成第1绝缘层2，电荷积蓄层3和第2绝缘层4，形成图14H所示的构造。
进一步，通过涂敷抗蚀剂56，为了覆盖存储单元区域和p型MISFET区域通过刻蚀形成图案，也可以制成所谓的LDD或外延区域。此后，例如以5(eV)～50(KeV)范围的加速能量，及2×1013(cm-2)～1×1015(cm-2)范围的剂量注入磷离子或砷离子，形成n型的源极，漏极区域38。这时的剂量比形成n型的源极，漏极区域9(或10)时的剂量大，希望降低周边晶体管的源极，漏极电阻，增加电流驱动能力。又，比形成后述的n型的源极，漏极区域43时的剂量小，希望防止周边晶体管的短沟道效应。这样一来，得到图14I的形状。
进一步，通过涂敷抗蚀剂57，为了覆盖n型MISFET区域通过刻蚀形成图案，也可以制成所谓的LDD或外延区域。此后，例如以5(eV)～50(KeV)范围的加速能量，及2×1013(cm-2)～1×1015(cm-2)范围的剂量注入硼离子或BF2离子，形成p型的源极，漏极区域40和扩散区域40′。这时的剂量比形成后述的p型源极，漏极区域45时的小，希望防止周边晶体管的短沟道效应。同时，也在沿存储单元区域的第2方向的p型陷阱32上注入p型杂质，形成p型扩散区域40′。这个p型扩散区域40′成为在存储单元区域邻接的n型的源极，漏极区域9(或10)相互之间的所谓的穿通截断环。这样一来，得到图14J的形状。
此后，例如，以邻接的存储单元的侧壁绝缘膜的间隔的一半以上的厚度，例如，30～200(nm)范围的厚度堆积硅氧化膜或硅氮化膜后，通过各向异性刻蚀，形成侧壁绝缘膜41。这个侧壁绝缘膜41在存储单元之间，达到存储单元的栅极5的高度那样地余留下来，成为当以后向周边晶体管注入离子时不让离子注入的保护膜。又，比作为浅的源极，漏极接合的LDD或外延部分(38，50)深的作为源极，漏极接合的源极，漏极区域43，45成为为了不接近栅极的侧壁。在形成这个侧壁绝缘膜41的工序前后，除去在栅极5上形成的绝缘膜55。
进一步，涂敷抗蚀剂58，为了覆盖存储单元区域和p型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入磷离子或砷离子，形成n型的源极，漏极区域43。同时，能够在n型MISFET区域的栅极5B中添加n型杂质，形成n型栅极。这样一来得到图14K的形状。
进一步，涂敷抗蚀剂59，为了覆盖n型MISFET区域通过刻蚀形成图案。此后，例如以1(eV)～50(KeV)范围的加速能量，及1×1014(cm-2)～1×1016(cm-2)范围的剂量注入硼离子或BF2离子，形成p型的源极，漏极区域45。这时，使注入离子不达到存储单元区域的p型陷阱32那样地选择加速能量。在这个工序中，同时，在存储单元区域和p型MISFET区域的栅极中添加p型杂质，能够形成p型栅极。这时，不用BF2而用硼作为注入离子，希望抑制添加在栅极5B中的硼染到n型陷阱31的现象发生。这样一来，得到图14L的形状。
此后，例如在1～40(nm)的范围内全面堆积制成例如，Ti，C0，Ni，Pd等的硅化物的金属后，加上400～1000(℃)范围的热工序，形成硅化物后，用例如由硫酸和过氧化氢溶液构成的刻蚀剂选择地刻蚀余留的金属，如图13A，图13B所示，形成所谓的自对准硅化物60。
在本实施例中，除了第1实施例的变形例的效果，第2实施例的效果和第3实施例的(6)，(7)，(8)，(9)，(10)的效果外，还能够得到以下那样的效果。
(14)在存储单元区域中，在栅极5的直线状图案与非晶形硅膜或多晶硅膜54的直线状图案的交叉区域中能够自匹配地形成存储单元，能够实现由最小配线节距规定的非常高密度的存储单元。进一步，能够使p型陷阱32，n型的源极，漏极区域9(或10)，和p型扩散区域40′一致地形成电荷积蓄层，能够实现更均匀的电荷积蓄层与p型陷阱32的电容量。因此，能够减少存储单元的电容量零散和存储单元之间的电容量零散。
(第5实施例)
图15A和图15B，图16，图17表示本发明的第5实施例的半导体存储装置的构造。本实施例是表示将上述各实施例中说明的存储单元多个串联连接起来的NAND单元阵列的例子。此外，在与第1到第4实施例相对应的地方附加相同的标号，并省略对它们的说明。
图15A是1个存储器块70的电路图，图15B表示将3个图15A的存储器块70并列起来时的平面图。此外，在图15B中，为了容易理解单元构造起见，只表示从成为栅极控制线的金属衬里层6开始的下面构造。又，图16表示沿图15B中的16-16线的元件截面构造，图17表示沿图15B中的17-17线的元件截面构造。
在图15A中，串联连接例如由将硅氮化膜和硅氧氮化膜作为电荷积蓄层的场效应晶体管构成的非易失性存储单元M0～M15，一端通过选择晶体管S1与数据传送线BL连接。又，另一端通过选择晶体管S2与共同源极线SL连接。又，各个晶体管是在同一陷阱上形成的。
在图16和图17中，在p型硅基片71上形成n型陷阱72，进一步在n型陷阱72上，形成例如硼杂质浓度在1014(cm-2)～1019(cm-2)之间的p型陷阱73。在p型陷阱73上，通过由例如厚度为0.5～10(nm)的硅氧化膜或氧氮化物膜构成的第1绝缘层2，形成由厚度为3～50(nm)的硅氮化膜，氧氮化物膜构成的电荷积蓄层3。在它上面，例如通过由厚度为3～50(nm)之间的硅氧化膜构成的第2绝缘层4，形成例如由p型多晶硅层构成的栅极5。进一步，在它上面，形成厚度为10～500(nm)的由WSi(硅化钨)和多晶硅的层叠构造，或W，NiSi，MoSi，TiSi，CoSi中任何一个和多晶硅的层叠构造构成的金属衬里层6作为栅极控制线。
作为这种构造的存储单元，最好用第1实施例到第4实施例中说明的存储单元。
由金属衬里层6构成的多条栅极控制线是，如图15B所示，邻接的存储单元块相互连接那样地在纸面左右方向沿长到块边界地形成的。这些多条栅极控制线形成数据选择线WL0～WL15和选择栅极控制线SSL，GSL。此外，因为p型陷阱73通过n型陷阱72与p型硅基片71分离，所以能够在p型陷阱73上加上与p型硅基片71独立的电压。因为这种构造能够减轻擦除时的升压电路的负荷，抑制消耗功率，所以这种构造是希望的。
又，在不形成由硅氧化膜构成的元件分离绝缘膜74的区域上，自匹配地形成p型陷阱73。这能够通过，例如，在p型陷阱73上全面堆积用于形成第1绝缘层2，电荷积蓄层3和第2绝缘层4的层后，直到达到形成了图案的p型陷阱73，以例如0.05～0.5(μm)的深度刻蚀p型陷阱73，埋入绝缘膜74形成。
在栅极5的两侧，夹着由例如厚度为5～200(nm)的硅氮化膜或硅氧化物膜构成的绝缘膜8地，形成源极，漏极区域9(或10)。由这些源极，漏极区域9(或10)和电荷积蓄层3，栅极5，形成MONOS型的非易失性EEPROM存储单元，使电荷积蓄层3的栅极长度在0.5(μm)以下0.01(μm)以上。作为这些源极，漏极9(或10)，例如以表面浓度为1017(cm-3)～1021(cm-3)那样地在深度10～500(nm)之间形成磷和砷，锑。
进一步，在存储单元上串联连接这些源极，漏极9(或10)，实现NAND阵列。又，在图17中，6(SSL)，6(SL)是分别与SSL和GSL相当的块选择线，形成EEPRON存储单元的栅极控制线(金属衬里层6)和同层的导电体层。这些栅极5通过由例如厚度为3～15(nm)的硅氧化膜或氧氮化物膜构成的栅极绝缘膜34SSL和34GSL，与p型陷阱73对置地形成MOS晶体管。这里，栅极5SSL和5GSL的栅极长度比存储单元的栅极长度长，例如通过形成在1(μm)以下0.02(μm)以上的栅极长度，能够确保块选择时和非选择时的接通/断开比大，能够防止误写入和误读出。
这里，我们希望通过栅极5SSL和5GSL成为与存储单元相同的p型电极，能够防止在存储单元的栅极和选择用晶体管的栅极5SSL和5GSL上由杂质相互扩散引起的耗尽化，并且能够削减工序。
又，在栅极5SSL的单侧形成的n型的源极，漏极区域9d，例如通过接点75d与由钨和钨硅化物，钛，钛氮化物，铜，或Al构成的数据传送线74(BL)连接。这里，为了连接邻接的存储单元块，在图15B的纸面上下方向上直到块边界形成数据传送线74(BL)。另一方面，在栅极5GSL的单侧形成的源极，漏极区域9s，通过接点75s与成为由源极线的共同源极线SL连接。为了在邻接的存储单元块中连接，在图15B的纸面左右方向上直到块边界形成这个共同源极线SL。当然，也可以通过在纸面左右方向上直到块边界形成n型源极，漏极区域9s，作为共同源极线。
作为BL接点和SL接点，充填例如掺杂成n型或p型的多晶硅和钨，以及钨硅化物，Al，TiN，Ti等，形成导电体区域。进一步，在共同源极线SL和数据传送线BL与上述晶体管之间，例如用由硅氧化膜和硅氮化膜等构成的层间膜76进行充填。进一步，在数据传送线BL的上部，形成例如由硅氧化膜和硅氮化膜或聚酰亚胺等构成的绝缘膜保护层77和图中未画出的由例如W，Al和Cu等构成的上部配线。
在实施例中，除了从第1实施例到第4实施例的效果外，因为与p型陷阱73是共同的，通过从p型陷阱隧道注入可以同时擦除多个单元，所以能够得到可以一边抑制擦除时的消耗功率，一边统括地高速擦除多个位的效果。
(第6实施例)
图18A，图18B和图19A，图19B表示本发明的第6实施例的半导体存储装置的构造。本实施例是表示将上述第1到第4实施例中说明的存储单元串联连接起来的AND单元阵列的例子。此外，在与第1到第4实施例相对应的地方附加相同的标号，并省略对它们的说明。
图18A是1个存储单元块80的电路图，图18A中，例如使由将硅氮化膜和硅氧氮化膜作为电荷积蓄层的场效应晶体管构成的多个非易失性存储单元M0～M15与电流端子并联连接，一端通过块选择晶体管S1与数据传送线BL连接，另一端通过块选择晶体管S2与共同源极线SL连接。又，各个晶体管是在同一陷阱上形成的。使n是块指数(自然数)时，各个存储单元M0～M15的栅极与数据选择线WL0～WL15连接。又，因为从沿数据传送线BL的多个存储单元块选择1个存储单元块与数据传送线连接，所以块选择晶体管S1的栅极与块选择线SSL连接。进一步，块选择晶体管S2的栅极与块选择线GSL连接。通过这样的连接，能够形成所谓的AND型存储单元块80。
这里，在本实施例中，块选择栅极的控制配线SSL和GSL是由与存储单元的控制配线WL0～WL15相同的层的配线形成的。又，在存储单元块80中，最好块选择线有至少1条以上，在与数据选择线相同的方向上形成，这对于高密度化是希望的。
在本实施例中，举例表示了在存储单元块80内，将16＝24个存储单元连接起来的情形。但是，连接数据传送线和数据选择线的存储单元的数目最好是多个，2n个(n是正整数)，这对于地址解码是希望的。
图18B表示图18A的存储单元块80的平面图。此外，在图18B中，为了容易理解单元构造起见，只表示从成为栅极控制线的金属衬里层6开始的下面构造。又，图19A表示沿图18B中的19A-19A线的元件截面构造，图19B表示沿图18B中的19B-19B线的元件截面构造。
在图19A，19B中，在p型硅基片71上形成n型陷阱72，进一步在n型陷阱72上，形成p型陷阱73。在p型陷阱73上，通过由例如厚度为0.5～10(nm)的硅氧化膜或氧氮化物膜构成的第1绝缘层2，形成厚度为3～50(nm)的硅氮化膜，硅氧氮化膜构成的电荷积蓄层3。在它上面，例如通过由厚度为5～30(nm)之间的硅氧化膜构成的第2绝缘层4，形成例如由p型多晶硅层构成的栅极5。这些是，例如，在不形成由硅氧化膜构成的元件分离绝缘膜74的区域中与p型陷阱73自匹配地形成的。
这样的构造能够是通过，例如，在p型陷阱73上全面堆积了用于形成第1绝缘层2，电荷积蓄层3和第2绝缘层4的层积膜后，形成图案，以例如0.05～0.5(μm)的深度刻蚀到p型陷阱73，在那里埋入绝缘膜74形成的。这样，因为能够在没有段差的平面上全面形成第1绝缘层2，电荷积蓄层3和第2绝缘层4，所以能够制成具有进一步提高均匀性的特性的膜。又，在形成隧道绝缘膜(第2绝缘层4)前，如下那样地自匹配地形成存储单元的层间绝缘膜78和n型源极，漏极区域9(或10)。即，预先在形成第1绝缘层2的部分上，形成例如由多晶硅构成的掩模材料，其次通过离子注入进行n型扩散，全面堆积层间绝缘膜78，通过CMP和刻蚀选择地除去与留下层间绝缘膜78的部分相当的部分的上述掩模材料。作为这些存储单元，最好用在第1实施例到第4实施例中说明的存储单元。
进一步，形成由多晶硅，或WSi(硅化钨)和多晶硅的层叠构造，或W，NiSi，MoSi，TiSi，CoSi中任何一个和多晶硅的层叠构造构成的厚度为10～500(nm)的金属衬里层6作为栅极控制线。多条上述控制线是，如图18所示，在邻接的存储单元块上相互连接那样地在纸面左右方向直到块边界形成的。又，多条上述控制线形成数据选择线WL0～WL15和块选择栅极控制线SSL， GSL。
此外，这时p型陷阱73也通过n型陷阱72与p型硅基片71分离。因此，因为能够在p型陷阱73上加上与p型硅基片71独立的电压，所以为了能够减轻擦除时升压电路的负荷，抑制消耗功率，这种构造是希望的。
又，如图19B所示，在栅极5的下部，例如夹着厚度为5～200(nm)的硅氧化膜或氧氮化物膜构成的层间绝缘膜78地，形成n型的源极，漏极区域9(或10)。从这些源极和漏极区域9(或10)，电荷积蓄层3和栅极5，形成将积蓄在电荷积蓄层3中的电荷量作为信息量的MONOS型的EEPROM存储单元。而且，使这个存储单元的栅极长度在0.5(μm)以下和0.01(μm)以上。又，如图19B所示，层间绝缘膜78覆盖源极，漏极区域9(或10)并且也在沟道上沿长形成，希望能够防止由于源极，漏极区域端上的电场集中引起的异常写入。
作为这些源极，漏极区域9(或10)，例如，以表面浓度为1017(cm-3)～1021(cm-3)那样地，在深度10～500(nm)之间形成磷和砷，锑。进一步，使这些源极，漏极区域9(或10)为数据传送线BL方向邻接的存储单元共有，从而实现AND型单元阵列构造。
又，在图18B中，6(SSL)，6(SL)是分别与SSL和GSL相当的块选择线连接的控制线，是在与MONOS型的EEPROM存储单元的控制线WL0～WL15同层的导电体层上形成的。
这里，如图18B和图19A所示，一方面，形成块选择晶体管S1作为将9(或10)和9d作为源极，漏极区域，将6(SSL)作为栅极的MOSFET。另一方面，形成块选择晶体管S2作为将9(或10)和9s作为源极，漏极区域，将6(GSL)作为栅极的MOSFET。通过使上述栅极6(SSL)和6(GSL)的栅极长度比存储单元的栅极长度长，例如形成在1(μm)以下0.02(μm)以上的栅极长度，能够确保块选择时和非选择时的接通/断开比大，从而能够防止误写入和误读出。
这里，我们希望通过块选择线的栅极5SSL和5GSL形成与存储单元相同的p型电极，防止在存储单元的栅极和SSL，GSL的栅极上由杂质相互扩散引起的耗尽化，并且能够削减工序。
在本实施例中，除了从第1实施例到第4实施例的效果外，因为将p型陷阱73作为共同的，通过来自陷阱的隧道注入可以同时擦除多个单元，所以能够进一步得到可以一边抑制擦除时的消耗功率，一边统括地高速擦除多个位的效果。
进一步，在本实施例中，因为用AND型单元，所以能够使存储单元块的串联电阻小和恒定，倾向于使存储数据多值化时的阈值稳定。
又，本实施例的使存储单元的源极，漏极并联连接起来的连接方法当然也能够适用于Virtual Ground Array(虚接地阵列)型EEPROM，具有同样的效果。
在本实施例中，除了从第1实施例到第4实施例的效果外，因为使存储单元并联连接起来，所以能够确保单元电流大，进一步可以得到能够高速读出数据的效果。
(第7实施例)
图20A，图20B和图21A，图21B表示与本发明的第7实施例有关的半导体存储装置的构造。本实施例是表示用第1到第4实施例中说明的MONOS存储单元的NOR存储单元块的例子，图20A是NOR单元阵列块的电路图，图20B是平面图，图21A是在行方向的存储单元的截面图(沿图20B中的21A-21A线的截面图)，图21B是在列方向的存储单元的截面图(沿图20B中的21B-21B线的截面图)。特别是，在图20B中，为了容易理解单元构造起见，只表示从由金属衬里层6构成的栅极控制线的开始的下面构造。此外，在与第1到第4实施例相对应的地方附加相同的标号，并省略对它们的说明。
在图20A中，例如使由将硅氮化膜和硅氧氮化膜作为电荷积蓄层的场效应晶体管构成的多个非易失性存储单元M0～Mi与电流端子并联连接起来。而且，并联连接的多个非易失性存储单元M0～Mi的一端与与数据传送线BL连接，另一端与共同的源极线SL连接。在NOR存储单元中由1个晶体管形成存储单元块80。又，各个晶体管是在同一陷阱上形成的。存储单元M0～Mi的各个栅极与数据选择线WL0～WL2连接。
在图21A和图21B中，在例如硼杂质浓度在1014(cm-3)～1019(cm-3)之间的p型陷阱73中，通过由例如厚度为0.5～10(nm)的硅氧化膜或氧氮化物膜构成的第1绝缘层2，形成例如由硅氧化膜和硅氧氮化膜构成的厚度为3～50(nm)的电荷积蓄层3。在它上面，例如通过由厚度比5(nm)大比30(nm)小的硅氧化膜构成的第2绝缘层4，形成例如由p型多晶硅构成的栅极5。进一步，在它上面，形成厚度为10～500(nm)的由WSi(硅化钨)和多晶硅的层叠构造，或W，NiSi，MoSi，TiSi，CoSi中任何一个和多晶硅的层叠构造形成的金属衬里层6构成的栅极控制线。
作为上述各个存储单元M0～Mi，最好用第1到第4实施例中说明的MONOS存储单元。由金属衬里层6构成的多条栅极控制线是，如图20B所示，在邻接的存储单元块上连接那样地在纸面左右方向直到块边界形成的，这些多条栅极控制线形成数据选择线WL0～WL2。此外，因为p型陷阱73通过n型陷阱72与p型硅基片71分离，所以能够在p型陷阱73上加上与p型硅基片71独立的电压。因为这种构造能够减轻擦除时升压电路的负荷，抑制消耗功率，所以这种构造是希望的。
如图21B所示，在栅极5的两侧面的p型陷阱73上形成n型的源极，漏极区域9(或10)。由这些源极和漏极区域9，10，电荷积蓄层3和栅极5，形成将积蓄在电荷积蓄层3中的电荷量作为信息量的MONOS型的EEPROM存储单元。这个EEPROM存储单元的栅极长度在0.5(μm)以下和0.01(μm)以上。
如图20B和图21B所示，对于与数据传送线74(BL)连接的n型的源极，漏极区域9d，夹着存储单元的栅极5对置的源极，漏极区域9(或10)成为与在图20B的纸面左右方向延伸邻接的存储单元连接的源极线SL。
在本实施例中，除了从第1实施例到第4实施例的效果外，因为存储单元成为NOR连接，所以能够确保单元电流大，进一步可以得到能够高速读出数据的效果。
此外，本发明不限定于上述实施例可以进行种种变形。例如元件分离膜和绝缘膜的形成方法，除了将硅变换成硅氧化膜和硅氮化膜的方法外，例如也可以用通过在堆积的硅中注入氧离子的形成方法，和使堆积的硅氧化的方法，这是不言而喻的。又，电荷积蓄层3也可以用TiO2和Al2O3，或氧化钽膜，钛酸锶和钛酸钡，钛酸锆铅，和它们的层积膜构成。
进一步，我们说明了用p型硅基片作为半导体基片的情形，但是代替它也能够用n型硅基片和SOI基片的SOI硅层，或SiGe混合晶体，SiGeC混合晶体等，包含硅的单晶半导体基片。
进一步，我们说明了在p型陷阱上形成n型MONOS-FET的情形，但是也可以在n型陷阱上形成p型MONOS-FET，这时，分别将在各实施例中的源极，漏极区域和各半导体区域的n型置换成p型，将p型置换成n型，进一步，最好将掺杂的杂质As，P，Sb，置换成In，B中的任何一个。这时，在存储单元的栅极上添加p型杂质。
又，栅极5既可以用Si半导体，SiGe混合晶体，SiGeC混合晶体，也可以是多晶体，也可以形成它们的层积构造。又，栅极5能够用除了上述以外的，非晶形Si，非晶形的SiGe混合晶体，或非晶形的SiGeC混合晶体，也可以形成它们的层积构造。但是，栅极5是半导体，特别是含Si的半导体，希望形成p型的栅极，能够防止来自栅极的电子注入。进一步，电荷积蓄层3也可以配置形成点状，这时也能够应用本发明，这是不言而喻的。
对于那些熟练的技术人员来说，将知道本发明的附加的优点和修改。所以，在更广阔的方面，本发明不限于这里已经指出和描述的具体细节和代表性的实施例。因此，可以作出不同的修改，而没有偏离由附加的权利要求书和它们的等效物定义的普遍的创造性概念的精神或范围。

Claims (24)

1.一种可以电写入/擦除信息的半导体存储单元，包括栅极绝缘膜和控制电极；
所述栅极绝缘膜为包含第1绝缘层、电荷积蓄层和第2绝缘层的三层层积构造，上述电荷积蓄层由硅氮化膜或硅氧氮化膜构成，上述第1绝缘层和第2绝缘层分别由硅氧化膜或氧组成比上述电荷积蓄层多的硅氧氮化膜构成，上述第2绝缘层的厚度大于5nm；和
所述控制电极形成在上述栅极绝缘膜上，由包含p型杂质的p型半导体构成，
其中，上述控制电极的上述p型杂质的密度大于2×1019cm-3，小于1×1020cm-3。
2.如权利要求1所述的半导体存储单元，其中，从上述第2绝缘层的厚度减去上述第1绝缘层的厚度得到值大于1.8nm。
3.如权利要求1所述的半导体存储单元，其中，上述控制电极包括包含硅的多个元素，在这个控制电极中包含的多个元素中，上述硅的量最多。
4.如权利要求1所述的半导体存储单元，还具有在第1导电型的半导体区域上形成的、与上述栅绝缘膜和上述控制电极一起构成场效应晶体管的第2导电型的源极区域和漏极区域；
上述场效应晶体管通过在上述源极区域或漏极区域与上述控制电极之间，加上使控制电极的电压与上述源极区域或漏极区域比较为负的电压，进行擦除动作。
5.如权利要求4所述的半导体存储单元，其中，设将上述源极区域或漏极区域的至少一个的电位作为基准的上述控制电极的电压为Vpp伏、以硅氧化膜换算上述栅极绝缘膜得到的全膜厚为teff nm时，
设定上述电压Vpp的值满足-1.0×teff＜Vpp＜-0.7×teff-1。
6.如权利要求4所述的半导体存储单元，其中，设将上述源极区域或漏极区域的至少一个的电位作为基准的上述控制电极的电压为Vpp伏、上述第1绝缘层的厚度为tox1 nm、电荷积蓄层的厚度为tNnm、第2绝缘层的厚度为tox2 nm时，
设定上述电压Vpp的值满足-1.0×(tox1+tN/2+tox2)＜Vpp＜-0.7×(tox1+tN/2+tox2)-1。
7.如权利要求4所述的半导体存储单元，其中，上述第2绝缘层的厚度减去上述第1绝缘层的厚度得到的值大于1.8nm。
8.如权利要求1所述的半导体存储单元，还具有
在第1导电型的半导体区域上形成的、与上述栅绝缘膜和上述控制电极一起构成场效应晶体管的第2导电型的源极区域和漏极区域；
上述场效应晶体管通过在上述半导体区域与上述控制电极之间，加上使控制电极的电压与上述半导体区域比较为负的电压，进行擦除动作。
9.如权利要求8所述的半导体存储单元，其中，设将上述半导体区域的电位作为基准的上述控制电极的电压为Vpp V、将上述栅极绝缘膜换算成硅氧化膜的全膜厚为teff nm时，
设定上述电压Vpp的值满足-1.0×teff＜Vpp＜-0.7×teff-1。
10.如权利要求8所述的半导体存储单元，其中，设将上述半导体区域的电位作为基准的上述控制电极的电压为Vpp V、上述第1绝缘层的厚度为tox1 nm、上述电荷积蓄层的厚度为tN nm、上述第2绝缘层的厚度为tox2 nm时，
设定上述电压Vpp的值满足-1.0×(tox1+tN/2+tox2)＜Vpp＜-0.7×(tox1+tN/2+tox2)-1。
11.如权利要求8所述的半导体存储单元，其中，当进行上述擦除动作时，在上述半导体区域与上述电荷积蓄层之间流过直接隧道电流。
12.如权利要求8所述的半导体存储单元，其中，上述第2绝缘层的厚度减去上述第1绝缘层的厚度得到的值大于1.8nm。
13.一种半导体存储装置，为包含串联或并联连接的多个场效应晶体管的存储单元装置，
上述多个场效应晶体管分别包括：
在p型半导体区域上形成的n型源极区域和漏极区域；
在上述半导体区域上形成的栅极绝缘膜，该栅极绝缘膜具有包含第1绝缘层、电荷积蓄层和第2绝缘层的三层层积结构，上述电荷积蓄层由硅氮化膜或硅氧氮化膜构成，上述第1绝缘层和第2绝缘层分别由硅氧化膜或氧组成比上述电荷积蓄层多的硅氮氧化膜构成，上述第2绝缘层的厚度大于5nm；和
在上述栅极绝缘膜上形成的、由含有p型杂质的p型半导体构成的控制电极，
该半导体存储装置包括：
分别与上述至少一个存储单元装置的一端和另一端电连接的一对选择晶体管，和
与上述选择晶体管中的至少一个连接的数据传送线，
其中，上述控制电极的p型杂质的密度大于2×1019cm-3、小于1×1020cm-3。
14.如权利要求13所述的半导体存储装置，其中，上述第2绝缘层的厚度减去上述第1绝缘层的厚度得到的值大于1.8nm。
15.如权利要求13所述的半导体存储装置，其中，上述选择晶体管的控制电极由含有p型杂质的p型半导体构成。
16.如权利要求13所述的半导体存储装置，其中，
具有多个存储单元装置，
所述半导体存储装置还包括：
多条数据传送线，
与上述多条数据传送线交叉配置的多条数据选择线，上述多条数据选择线与上述多个场效应晶体管的控制电极连接，和
与上述多条数据选择线平行配置、将控制信号供给上述一对选择晶体管的一对控制线，
上述多个存储单元装置并列地配置在与上述多条数据传送线交叉的方向上。
17.一种半导体存储装置，具有由可以电写入/擦除信息的场效应晶体管构成的半导体存储单元，该半导体存储单元包括：
在p型半导体区域上形成的n型源极区域和漏极区域；
在上述半导体区域上形成的栅极绝缘膜，该栅极绝缘膜具有包含第1绝缘层、电荷积蓄层和第2绝缘层的三层层积构造，上述电荷积蓄层由硅氮化膜或硅氧氮化膜构成，上述第1绝缘层和第2绝缘层分别由硅氧化膜或氧组成比上述电荷积蓄层多的硅氧氮化膜构成，上述第2绝缘层的厚度大于5nm；和
在上述栅极绝缘膜上形成的、由包含p型杂质的p型半导体构成的控制电极，
上述场效应晶体管通过在上述源极区域或漏极区域与上述控制电极之间加上与上述源极区域或漏极区域比较使控制电极的电压为负的电压，进行擦除操作，
设将上述源极区域或漏极区域的至少一个的电位作为基准的上述控制电极的电压为Vpp V、将上述栅极绝缘膜换算成硅氧化膜的全膜厚为teff nm时，
设定上述电压Vpp的值满足-1.0×teff＜Vpp＜-0.7×teff-1，
其中，上述控制电极的上述p型杂质的密度大于2×1019cm-3、小于1×1020cm-3。
18.如权利要求17所述的半导体存储装置，其中，设将上述源极区域或漏极区域的至少一个的电位作为基准的上述控制电极的电压为Vpp V、上述第1绝缘层的厚度为tox1 nm、上述电荷积蓄层的厚度为tN nm、上述第2绝缘层的厚度为tox2 nm时，
设定上述电压Vpp的值满足-1.0×(tox1+tN/2+tox2)＜Vpp＜-0.7×(tox1+tN/2+tox2)-1。
19.如权利要求17所述的半导体存储装置，其中，在进行上述擦除动作时，在上述源极区域或漏极区域与上述电荷积蓄层之间流过热空穴电流。
20.如权利要求17所述的半导体存储装置，其中，上述第2绝缘层的厚度减去上述第1绝缘层的厚度得到的值大于1.8nm。
21.一种半导体装置，包括：
在半导体基片上形成的p型第1半导体区域；和
在上述半导体基片上形成的n型的第2半导体区域；
在上述第1半导体区域上形成有可以电写入/擦除信息的存储单元晶体管，
上述存储单元晶体管具有
在上述第1半导体区域上形成的n型第1源极区域和第1漏极区域；
包含第1绝缘层、电荷积蓄层和第2绝缘层的三层层积构造的栅极绝缘膜，和
在上述第2绝缘层上形成的第1控制电极，
上述电荷积蓄层由硅氮化膜或硅氧氮化膜构成，上述第1绝缘层和第2绝缘层分别由硅氧化膜或氧组成比上述电荷积蓄层多的硅氧氮化膜构成，上述第2绝缘层的厚度大于5nm，上述第1控制电极由包含p型杂质的p型半导体构成，
在上述第2半导体区域上形成的晶体管具有：
在上述第2半导体区域上形成的p型第2源极区域和第2漏极区域；和
由在上述第2半导体区域上通过第3绝缘层形成的、包含p型杂质的p型半导体构成的第2控制电极，
其中，上述第1和第2控制电极的p型杂质的密度大于2×1019cm-3、小于1×1020cm-3。
22.如权利要求21所述的半导体存储装置，其中，上述第2绝缘层的厚度减去上述第1绝缘层的厚度得到的值大于1.8nm。
23.如权利要求21所述的半导体存储装置，其中，上述第3绝缘层由厚度为20nm以下的硅氧化膜构成。
24.如权利要求21所述的半导体存储装置，其中，上述第1控制电极和第2控制电极分别具有金属硅化物和半导体的层积构造。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100367517C (zh) * 2002-02-21 2008-02-06 松下电器产业株式会社 半导体存储装置及其制造方法
JP4256198B2 (ja) * 2003-04-22 2009-04-22 株式会社東芝 データ記憶システム
JP4620334B2 (ja) * 2003-05-20 2011-01-26 シャープ株式会社 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにｉｃカード
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7005335B2 (en) 2003-07-15 2006-02-28 Hewlett-Packard Development, L.P. Array of nanoscopic mosfet transistors and fabrication methods
US7064032B2 (en) * 2003-07-25 2006-06-20 Macronix International Co., Ltd. Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells
KR100578131B1 (ko) 2003-10-28 2006-05-10 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
KR100630680B1 (ko) * 2004-03-19 2006-10-02 삼성전자주식회사 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법
KR100606929B1 (ko) 2004-05-27 2006-08-01 동부일렉트로닉스 주식회사 플래시 메모리 소자의 프로그래밍/소거 방법
US7393761B2 (en) * 2005-01-31 2008-07-01 Tokyo Electron Limited Method for fabricating a semiconductor device
JP4927708B2 (ja) * 2005-02-28 2012-05-09 スパンション エルエルシー 半導体装置及びその製造方法
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
KR100669089B1 (ko) * 2005-07-11 2007-01-16 삼성전자주식회사 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법
JP2007109954A (ja) * 2005-10-14 2007-04-26 Sharp Corp 半導体記憶装置、その製造方法及びその動作方法
WO2007046144A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
JP4282702B2 (ja) * 2006-09-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
KR100856701B1 (ko) * 2006-12-04 2008-09-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
US8410543B2 (en) * 2007-02-01 2013-04-02 Renesas Electronics Corporation Semiconductor storage device and manufacturing method thereof
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
US7875516B2 (en) * 2007-09-14 2011-01-25 Qimonda Ag Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing
KR200450515Y1 (ko) * 2008-05-14 2010-10-07 (주)오앤드 파우더 화장품 용기
JP2010067854A (ja) 2008-09-11 2010-03-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2011071240A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体記憶装置、及びその製造方法
US11646309B2 (en) * 2009-10-12 2023-05-09 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
CN102136456A (zh) * 2010-01-27 2011-07-27 中芯国际集成电路制造(上海)有限公司 一种存储器栅极结构的制造方法
CN101814509A (zh) * 2010-04-15 2010-08-25 复旦大学 一种半导体器件结构及其制备方法
US8598032B2 (en) * 2011-01-19 2013-12-03 Macronix International Co., Ltd Reduced number of masks for IC device with stacked contact levels
US8557647B2 (en) * 2011-09-09 2013-10-15 International Business Machines Corporation Method for fabricating field effect transistor devices with high-aspect ratio mask
JP5930650B2 (ja) * 2011-10-07 2016-06-08 キヤノン株式会社 半導体装置の製造方法
JPWO2015050137A1 (ja) * 2013-10-02 2017-03-09 Ｊｘエネルギー株式会社 冷凍機油、冷凍機用作動流体組成物
JP2015122343A (ja) * 2013-12-20 2015-07-02 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
US9391084B2 (en) 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
CN105679712A (zh) * 2015-12-31 2016-06-15 上海华虹宏力半导体制造有限公司 Sonos器件的工艺方法
JP2019192869A (ja) * 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US640995A (en) * 1899-09-19 1900-01-09 Thomas Coldwell Lawn-mower.
US5104819A (en) * 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
US5293337A (en) * 1990-04-12 1994-03-08 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with electric field decreasing controller
US6137718A (en) * 1996-08-01 2000-10-24 Siemens Aktiengesellschaft Method for operating a non-volatile memory cell arrangement
US6166410A (en) * 1997-10-06 2000-12-26 Taiwan Semiconductor Manufacturing Company MONOS flash memory for multi-level logic and method thereof
US6180538B1 (en) * 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device using rapid-thermal-chemical-vapor-deposition
CN1399341A (zh) * 2001-07-27 2003-02-26 旺宏电子股份有限公司 具有双顶氧化层的氮化物唯读记忆胞结构及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151537A (en) * 1976-03-10 1979-04-24 Gte Laboratories Incorporated Gate electrode for MNOS semiconductor memory device
JP2660446B2 (ja) * 1990-01-12 1997-10-08 三菱電機株式会社 微小なｍｉｓ型ｆｅｔとその製造方法
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JPH05226666A (ja) * 1992-02-13 1993-09-03 Kawasaki Steel Corp 半導体装置の製造方法
JP3546644B2 (ja) * 1996-06-04 2004-07-28 ソニー株式会社 不揮発性半導体記憶装置
JP2000515328A (ja) * 1996-08-01 2000-11-14 シーメンス アクチエンゲゼルシヤフト メモリセル装置の作動方法
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
US6140676A (en) * 1998-05-20 2000-10-31 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having an improved write speed
KR20000020006A (ko) * 1998-09-17 2000-04-15 김영환 반도체장치의 제조방법
JP2001102553A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体装置、その駆動方法および製造方法
US6501681B1 (en) * 2000-08-15 2002-12-31 Advanced Micro Devices, Inc. Using a low drain bias during erase verify to ensure complete removal of residual charge in the nitride in sonos non-volatile memories

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US640995A (en) * 1899-09-19 1900-01-09 Thomas Coldwell Lawn-mower.
US5104819A (en) * 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
US5293337A (en) * 1990-04-12 1994-03-08 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with electric field decreasing controller
US6137718A (en) * 1996-08-01 2000-10-24 Siemens Aktiengesellschaft Method for operating a non-volatile memory cell arrangement
US6166410A (en) * 1997-10-06 2000-12-26 Taiwan Semiconductor Manufacturing Company MONOS flash memory for multi-level logic and method thereof
US6180538B1 (en) * 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device using rapid-thermal-chemical-vapor-deposition
CN1399341A (zh) * 2001-07-27 2003-02-26 旺宏电子股份有限公司 具有双顶氧化层的氮化物唯读记忆胞结构及其制造方法

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