KR20000020006A - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 산질화막을 터널링산화막과 제어게이트 사이에 개재시켜 종래 기술의 MNOS 소자가 갖는 메모리 메카니즘을 동일하게 유지하며 누설전류와 항복전압특성을 개선하며 공정을 단순화시키는 반도체장치의 MNOS 소자 제조방법을 제공하는데 있다.
본 발명은 반도체 기판 표면을 고온의 산화질소 분위기에서 열처리 하여 산질화막을 형성하는 단계와, 산질화막과 상기 반도체 기판 표면 사이에 산화막을 형성하는 단계와, 산질화막 위에 도전층을 형성하는 단계와, 도전층과 산질화막 그리고 산화막의 소정 부위를 제거하여 게이트를 형성하는 단계와, 게이트 하부 모서리 부위의 기판에 불순물영역을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 이이피롬과 유사한 구조와 동작을 갖는 데이타를 전기적으로 고쳐쓰기에 적당하도록한 반도체장치의 MNOS 메모리 제조방법에 관한 것이다.
플래쉬 메모리 셀은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 적층된 구조를 가지며 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다.
플래쉬 메모리 셀은 콘트롤게이트에 높은 전압을 인가하여 채널에서 형성되는 고온 열전자(hot-electron)가 플로팅게이트로 주입되어 프로그램 동작이 이루어 진다. 이 때, 콘트롤게이트에 인가되는 전압에 대해 플로팅게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 데, 이 커플링 비가 증대될수록 프로그램의 효율이 증가된다.
소거 동작은 깊은 접합을 가지는 소오스영역에 고전압을 인가하여 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의해 플로팅게이트의 전자가 소오스영역 또는 반도체기판으로 주입되도록 하므로써 이루어진다. 또한, 별도의 소거 게이트를 추가하여 플로팅게이트에 저장된 전자를 소거 게이트로 터넬링시키는 것에 의해 소거 동작이 이루어질 수도 있다.
소거 동작시 효율을 향상시키기 위해서는 플로팅게이트 하부의 게이트절연막의 두께를 감소시키는 데, 이는 커플링 비를 작게하여 플로팅게이트에 인가되는 전압을 낮게한다. 그러므로, 커플링 비가 감소되지 않도록 하여 프로그램의 효율이 증가시키면서 소거 효율을 향상시켜야 한다.
종래의 게이트 플래쉬 셀의 프로그래밍은 채널고온전자주입(channel hot electron injection)에 의하여 이루어진다. 채널고온전자의 발생을 위해서는 제어게이트와 드레인졍션에 높은 양의 전압이 인가되어야한다. 이때 고온전자는 드레인졍션에 인가된 전압에 의한 채널방향의 전계에 의하여 생성되며 이중의 일부가 제어게이트 전압에 의한 수직방향의 전계에 의해 부유게이트(floating gate)로 주입되게 된다. 부유게이트에 주입된 전자는 플래쉬 셀의 문턱전압을 증가시키게 되며 이러한 셀의 문턱전압의 증가를 프로그램이라 한다.
셀의 프로그램의 특성의 향상을 위해서는 고온전자의 발생률이 높아야 하고 또한 발생된 고온전자중에서 부유게이트로 주입되는 전자의 비율이 커야한다. 따라서 고온전자의 발생률을 높이기 위해서는 드레인졍션에 인가되는 전압이 높아야하고 발생된 고온전자의 부유게이트로의 주입효율을 높이기 위해서는 제어게이트에 인가되는 전압이 드레인졍션에 인가된 전압보다 커야한다.
종래 기술에 따른 폴리실리콘 측벽으로 형성된 선택게이트를 갖는 이이피롬의 동작은 다음과 같다.
프로그램동작은 소스측에 형성된 선택게이트에 문턱전압(threshold voltage) 이상의 전압을 인가하고 드레인과 콘트롤게이트에 고전압을 인가하므로서 이루어진다. 이와같이, 소스측에 선택게이트를 턴-온(turn-on)시키고, 드레인과 콘트롤게이트에 고전압을 인가하게 되면, 선택게이트 부위에서 포텐샬 갭(potential gap)을 형성하여 전계의 집중이 일어나므로 전자주입효율 즉, 프로그래밍 효율을 향상시키게 된다.
소거동작은 드레인측의 얇은 산화막을 이용한 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의하여 이루어진다.
일반적으로 전기적으로 고쳐쓰기가 가능한 불활성 메모리를 이이피롬이라 부른다. 이이피롬을 구성하는 전형적인 요소는 실리콘기판, 터널링산화막, 부유게이트, 제어게이트 그리고 두 게이트간의 사이에 위치하는 산화막으로 구성된다. 이러한 이이피롬과 유사한 구조를 가지며 동일한 동작을 하는 소자가 MNOS 메모리이다.
MNOS 소자는 모스 트랜지스터의 게이트절연막이 실리콘질화막과 실리콘산화막으로 구성되어 있다. 즉, 게이트의 M, 실리콘질화막의 N, 실리콘산화막의 O 그리고 실리콘기판의 S를 이니샬로 이용하여 MNOS라 불리운다.
이러한 MNOS 소자의 동작은 이이피롬의 동작과 다음을 제외하고 완전히 일치한다. 그 차이점은, 이이피롬이 부유게이트 하부에 위치하는 터널링 산화막을 통하여 유입된 전하를 부유게이트의 트랩에 저장하지만 MNOS 소자는 실리콘질화막과 실리콘산화막의 경계면에 존재하는 트랩에 전하를 축적하는 것이다. 즉, 부유게이트와 MNOS의 트랩이 동일한 기능을 수행한다. 프로그램 동작은 게이트산화막인 얇은 실리콘산화막을 통하여 기판으로 부터 트랩으로 핫-일렉트론이 주입된다. 또한 소거동작은 트랩에 갇혀있는 전자를 F-N 터널링 효과를 이용하여 기판으로 이동시키므로서 제거하는 것으로 이루어진다. 이때, 트랩에 전자의 잔류 여부에 따라 MNOS 트랜지스터의 문턱전압이 변화하는 사실에 따라 데이타를 읽을 수 있다.
도 1 은 종래 기술에 따른 MNOS 메모리의 게이트 단면도이다.
도 1을 참조하면, 반도체 기판인 실리콘기판(1)의 표면을 열산화시켜 게이트절연막중 일부로 사용되는 열산화막(2)을 형성한다. 이때, 열산화막(2)은 터널링산화막이다.
그리고 열산화막(2) 위에 CVD 방법으로 실리콘질화막(3)을 증착하여 형성한다. 전자를 잡아두는 역할을 하는 트랩으로서 실리콘질화막(3)은 전하를 축적하기 위하여 트랩의 밀도가 높아야할 뿐만 아니라 축적된 전자가 상부에 위치하는 게이트로 누설되는 현상을 방지하는 역할 까지 수행하여야 한다. 따라서 실리콘질화막(3) 증착 후 고온에서 스팀(steam) 방식으로 실리콘질화막(3)에 산화공정을 실시한다.
그 다음, 다시 실리콘질화막(3) 위에 제어게이트로 이용될 도전층(4)으로 금속 또는 도핑된 폴리실리콘을 증착하여 도전층(4)을 형성한다.
도전층(4), 실리콘질화막(3) 그리고 열산화막(2)을 포토리쏘그래피(photolithography)로 패터닝하여 제어게이트(4)를 형성한다.
그리고, 불순물 이온주입을 기판(1)의 전면에 고농도로 실시하여 자동얼라인(self-align)된 고농도불순물 영역(도시안함)을 형성한 후 확산공정을 실시하여 소스/드레인을 형성하므로서 MNOS 트랜지스터를 제조한다.
그러나, 상술한 종래 기술은 실리콘질화막의 성능을 향상시키기 위하여 별도의 스팀방식 산화공정을 실시하여야 하고, 실리콘질화막의 형성두께가 비교적 얇으므로 막의 균일성을 도모하기 곤란하며, 막의 특성상 누설전류가 크고 항복전압특성이 열악하여 소자의 제어가 불안정한 문제점이 있다.
따라서, 본 발명의 목적은 산질화막을 터널링산화막과 제어게이트 사이에 개재시켜 종래 기술의 MNOS 소자가 갖는 메모리 메카니즘을 동일하게 유지하며 누설전류와 항복전압특성을 개선하며 공정을 단순화시키는 반도체장치의 MNOS 소자 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명은 반도체 기판 표면을 고온의 산화질소 분위기에서 열처리 하여 산질화막을 형성하는 단계와, 산질화막과 상기 반도체 기판 표면 사이에 산화막을 형성하는 단계와, 산질화막 위에 도전층을 형성하는 단계와, 도전층과 산질화막 그리고 산화막의 소정 부위를 제거하여 게이트를 형성하는 단계와, 게이트 하부 모서리 부위의 기판에 불순물영역을 형성하는 단계를 포함하여 이루어진다.
도 1 은 종래 기술에 따른 MNOS 메모리의 게이트 단면도
도 2 는 본 발명에 따른 MNOS 메모리의 게이트 단면도
도 3 은 본 발명에 따라 형성된 산질화막의 누설전류 특성을 도시한 그래프
도 4 는 본 발명에 따라 형성된 산질화막의 항복필드(breakdown field) 특성을 도시한 그래프
본 발명은 반도체장치의 MNOS 메모리를 제조하는데 있어서 전하 내지는 전자를 축적하는 트랩 역할을 하는 실리콘질화막의 형성방법에 관한 것이다. 종래기술의 실리콘질화막 형성방법은 기판에 열산화막으로 터널링산화막을 형성한 다음 실리콘질화막을 그 위에 형성하는데, 이때의 실리콘질화막은 물질 특성상 누설전류 및 항복전압의 특성에 있어서 매우 취약하다. 따라서, 본 발명에서는 실리콘질화막을 CVD 방법으로 형성하는 대신 열확산방법을 이용하여 양질의 전지적 특성을 갖는 전하축적용 부유게이트를 형성한다. 또한, 본 발명을 이용하면 터널링산화막과 전하트랩용 부유게이트를 동시에 형성할 수 있다.
도 2 는 본 발명에 따른 MNOS 메모리의 게이트 단면도이다.
도 2를 참조하면, 반도체기판인 실리콘기판(21) 표면을 산화질소계 기체(NO, N2O 등)를 사용하여 고온에서 장시간 열처리를 실시한다. 이때, 실리콘기판(21)은 열처리 온도에 따라 일정한 두께를 갖는 열처리막(230, 231)이 형성되며 이러한 열처리막을 산질화막(oxynitride, 230, 231)이라 부른다.
이러한 산질화막은 소정 깊이에 질소의 농도가 최고치에 이르는 농도 피크를 갖는다. 산질화막(230, 231) 내부는 질소농도의 프로필이 일정한 모습을 갖는다. 그리고 농도의 최고치가 기판과의 계면에서 최대치에 이르게 된다. 도면에서 검게 처리된 부위(231)에 질소농도가 높으며 나머지 부위(230)는 상대적으로 질소농도가 낮다. 에립소메트리(ellipsometry) 방법으로 그 두께를 측정하면 수십 Å에 달한다.
그리고, 연속적으로 기판(21)에 산화공정을 실시한다. 이때, 높은 질소농도 프로필을 갖는 하부 산질화막(230)과 기판(21)의 계면에서 새로운 실리콘산화막이 성장하게 되며 이 산화막이 터널링산화막(22)이 되며, 산화막 성장을 방해하는 질소의 특성에 기인하여 산화막의 성장 속도가 매우 느리게 되므로 터널링산화막의 형성두께 제어가 매우 용이하다.
따라서 단일 공정에 의하여 최종적으로 형성되는 것은 하부에 터널링산화막(22)과 그 위에 위치하는 트랩 밀도가 높은 산질화막(231, 230)이 형성된다.
그다음 상부 산질화막(230) 위에 제어게이트로 이용될 도전층(24)으로 금속 또는 도핑된 폴리실리콘을 증착하여 도전층(24)을 형성한다.
도전층(24), 상부 산질화막(230), 하부 산질화막(231) 그리고 터널링산화막(22)을 포토리쏘그래피(photolithography)로 패터닝하여 제어게이트(24)를 형성한다.
그리고, 불순물 이온주입을 기판(21)의 전면에 고농도로 실시하여 자동얼라인(self-align)된 고농도불순물 영역(도시안함)을 형성한 후 확산공정을 실시하여 소스/드레인을 형성하므로서 MNOS 트랜지스터를 제조한다.
도 3과 도 4는 본 발명에 따라 산화질소(NO) 분위기에서 스팀방식으로 열처리하여 산질화막을 형성한 경우 각각의 열처리 온도와 산화질소의 농도에 따른 각각 누설전류와 항복필드(breakdown field)에 대한 축적확률(cumulative probability)을 도시하는 그래프이다. 도 3 과 도 4 에서는 본 발명에 따라 형성된 산질화막의 전기적특성을 보여주고 있다.
따라서, 본 발명에 의한 반도체장치의 MNOS 소자 제조방법은 종래의 MNOS 소자가 갖는 메모리 메카니즘을 동일하게 유지하면서 질화막이 갖는 누설전류와 항복전압 등의 전기적 특성을 크게 향상시키며, 산질화막은 전하축적 역할 뿐만 아니라 축적전하가 상부에 위치하는 제어게이트로 누설되는 것을 방지하는 장벽산화막의 역할을 하며, 따라서 공정 조건에 따라 이이피롬 메모리소자에도 응용될 수 있고, 종래의 산화/증착/재산화 등과 같은 다양하고 복잡한 공정을 하나의 공정으로 처리하여 공정의 단순화를 이루는 장점이 있다.

Claims (3)

  1. 반도체 기판 표면을 고온의 산화질소 분위기에서 열처리 하여 산질화막을 형성하는 단계와,
    상기 산질화막과 상기 반도체 기판 표면 사이에 산화막을 형성하는 단계와,
    상기 산질화막 위에 도전층을 형성하는 단계와,
    상기 도전층과 상기 산질화막 그리고 상기 산화막의 소정 부위를 제거하여 게이트를 형성하는 단계와,
    상기 게이트 하부 보서리 부위의 상기 기판에 불순물영역을 형성하는 단계로 이루어진 반도체장치의 제조방법.
  2. 청구항 1에 있어서, 상기 산화막은 상기 산질화막이 형성된 상기 기판에 산화공정을 실시하여 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 청구항 1에 있어서, 상기 산질화막과 상기 산화막의 형성 두께는 공정시간으로 제어하는 것이 특징인 반도체장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100807228B1 (ko) * 2006-09-19 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법

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