KR100807228B1 - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

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박영근
최한메
이승환
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Abstract

불휘발성 메모리 장치를 제조하는 방법에서, 채널 영역을 갖는 기판 상에는 실리콘 산화물을 포함하며 제1 두께를 갖는 제1 터널 절연막을 형성된다. 상기 제1 터널 절연막 상에는 상기 제1 두께보다 얇은 제2 두께를 가지며 실리콘 질화물보다 높은 고유전율 물질을 포함하는 제2 터널 절연막이 형성된다. 상기 터널 절연막 상에는 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막이 형성된다. 상기 전하 트랩핑 막 상에는 블록킹 막이 형성되며, 상기 블록킹 막 상에는 도전막이 형성된다. 게이트 구조물은 상기 도전막, 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막을 패터닝함으로써 상기 채널 영역 상에 형성될 수 있다. 따라서, 상기 불휘발성 메모리 장치의 문턱 전압 특성 및 누설 전류 특성이 개선될 수 있다.

Description

불휘발성 메모리 장치의 제조 방법{Method of manufacturing a non-volatile memory device}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 6은 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이다.
도 8은 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 문턱 전압 윈도우와 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 문턱 전압 윈도우를 나타내는 그래프이다.
도 9는 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 누설 전류와 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 누설 전류를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 불휘발성 메모리 장치 100 : 반도체 기판
100a : 채널 영역 102 : 제1 터널 절연막
104 : 제2 터널 절연막 106 : 전하 트랩핑 막
108 : 블록킹 막 110 : 도전막
112 : 제1 도전막 114 : 접착막
116 : 제2 도전막 120 : 게이트 전극 구조물
122 : 제1 도전막 패턴 124 : 접착막 패턴
126 : 제2 도전막 패턴 128 : 스페이서막
134 : 이중 스페이서 140 : 블록킹 막 패턴
142 : 전하 트랩핑 막 패턴 144 : 제2 터널 절연막 패턴
146 : 제1 터널 절연막 패턴 150 : 게이트 구조물
152a : 소스 영역 152b : 드레인 영역
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 전하 트랩핑 막을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메 모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 반도체 기판 상에 형성된 터널 절연막, 상기 채널 영역을 통해 이동하는 전자들을 트랩핑하기 위한 전하 트랩핑 막, 상기 전하 트랩핑 막 상에 형성된 유전막, 상기 유전막 상에 형성된 게이트 전극, 상기 게이트 전극의 측면들 상에 형성된 스페이서를 포함할 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 싱글 레벨 셀(single level cell; SLC) 또는 멀티 레벨 셀(multi level cell; MLC)로서 사용될 수 있다.
상기 불휘발성 메모리 장치가 싱글 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막에는 ‘0’ 또는 ‘1’의 로직 상태가 저장될 수 있다.
상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막에는 ‘00’, ‘01’, ‘10’ 또는 ‘11’의 로직 상태가 저장될 수 있다.
상기 불휘발성 메모리 장치가 멀티 레벨 셀로서 사용되는 경우, 상기 불휘발성 메모리 장치에는 싱글 레벨 셀로서 사용되는 경우와 비교하여 더 많은 열적 스트레스 또는 전기적 스트레스가 인가될 수 있다. 따라서, 상기 불휘발성 메모리 장치가 멀티 레벨 셀로서 사용되는 경우 개선된 누설 전류 특성과 증가된 문턱 전압 윈도우가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 개선된 누설 전류 특성과 증가된 문턱 전압 윈도우를 갖는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법은, 채널 영역을 갖는 기판 상에 실리콘 산화물을 포함하며 제1 두께를 갖는 제1 터널 절연막을 형성하는 단계와, 상기 제1 터널 절연막 상에 상기 제1 두께보다 얇은 제2 두께를 가지며 실리콘 질화물보다 높은 고유전율 물질을 포함하는 제2 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막을 형성하는 단계와, 상기 전하 트랩핑 막 상에 블록킹 막을 형성하는 단계와, 상기 블록킹 막 상에 도전막을 형성하는 단계와, 상기 도전막, 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막을 패터닝하여 상기 채널 영역 상에 게이트 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 두께와 제2 두께 사이의 비는 약 1 : 0.1 내지 0.3 정도일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 두께는 약 5 내지 15Å 정도일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 터널 절연막은 열 산화 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 터널 절연막은 알루미늄 산화물 또는 알루미늄 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 터널 절연막은 하프늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 티타늄 산화물 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 트랩핑 막은 실리콘 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전하 트랩핑 막은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 예를 들면, 상기 전하 트랩핑 막은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다. 특히, 상기 전하 트랩핑 막은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 실리콘 산화물, 실리콘 산 질화물, 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질 등을 포함할 수 있다. 상기 고유전율 물질은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다. 특히, 상기 고유전율 물질은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물을 형성하는 단계는, 상기 도전막을 패터닝하여 상기 게이트 전극 구조물을 형성하는 단계와, 상기 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막을 패터닝하여 상기 블록킹 막 패턴, 전하 트랩핑 막 패턴, 제2 터널 절연막 패턴 및 제1 터널 절연막 패턴을 형성하는 단계를 포함할 수 있다. 상기 게이트 전극 구조물의 측면들 상에는 스페이서가 형성될 수 있으며, 상기 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막은 상기 스페이서를 식각 마스크로 이용하는 식각 공정을 통해 패터닝될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물을 형성한 후, 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들에는 소스/드레인 영역들이 형성된다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 불휘발성 메모리 장치는 실리콘 산화물로 이루어진 제1 터널 절연막 및 고유전율 물질로 이루어진 제2 터널 절연막을 포함할 수 있다. 따라서, 불휘발성 메모리 장치의 문턱 전압 윈도우가 증 가될 수 있으며, 누설 전류 특성이 개선될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(미도시)을 형성함으로써 액티브 영역을 정의한다. 구체적으로, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판의(100) 표면 부위에 상기 소자 분리막을 형성한다.
상기 반도체 기판(100) 상에 제1 터널 절연막(102), 제2 터널 절연막(104), 전하 트랩핑 막(106), 블록킹 막(108), 및 도전막(110)을 순차적으로 형성한다.
상기 제1 터널 절연막(102)은 실리콘 산화물(SiO2)로 이루어질 수 있으며, 상기 제2 터널 절연막(104)은 실리콘 질화물보다 높은 유전 상수를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 터널 절연막(104)은 알루미늄 산화물(Al2O3) 또는 알루미늄 질화물(AlN)을 포함할 수 있다.
상기 제1 터널 절연막(102)은 열 산화 공정에 의해 형성될 수 있으며, 약 35 내지 120Å 정도의 제1 두께를 갖는다. 예를 들면, 상기 제1 터널 절연막(102)은 상기 반도체 기판(100) 상에 약 40Å 정도의 제1 두께를 갖도록 형성될 수 있다.
상기 제2 터널 절연막(104)은 상기 제1 터널 절연막(102) 상에 상기 제1 두께보다 얇은 제2 두께로 형성될 수 있다. 예를 들면, 상기 제1 두께에 대한 상기 제2 두께의 비는 약 0.1 내지 0.3 정도일 수 있다. 특히, 상기 제2 터널 절연막(104)은 상기 제1 터널 절연막(102) 상에 약 5 내지 15Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 터널 절연막(104)은 하프늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 티타늄 산화물 등을 포함할 수 있다.
상기 제1 터널 절연막(102)은 열적 스트레스 또는 전기적 스트레스로 인하여 열화될 수 있으며, 이에 따라 상기 제1 터널 절연막(102)을 통한 누설 전류가 증가될 수 있다. 상기 제2 터널 절연막(104)은 상기 제1 터널 절연막(102)을 통한 누설 전류를 억제하기 위하여 형성된다.
상기 제2 터널 절연막(104)은 화학 기상 증착, 원자층 증착 또는 물리 기상 증착을 통해 형성될 수 있다. 특히, 상기 제2 터널 절연막(104)은 그 두께를 정밀하게 제어하기 위하여 원자층 증착을 통해 형성하는 것이 바람직하다.
이하, 상기 제1 터널 절연막(102) 상에 상기 제2 터널 절연막(104)으로서 기능할 수 있는 알루미늄 산화막 또는 알루미늄 질화막을 원자층 증착을 통해 형성하는 방법을 상세하게 설명한다.
먼저, 상기 제1 터널 산화막(102)이 형성된 반도체 기판(100)을 원자층 증착을 위한 챔버(미도시) 내에 위치시킨다. 이때, 상기 챔버 내부의 온도는 약 150 내지 400℃ 정도로 유지될 수 있으며, 압력은 약 0.1 내지 3.0torr 정도로 유지될 수 있다. 예를 들면, 상기 챔버 내부의 온도는 약 300℃ 정도로 유지되며, 압력은 약 1.0torr 정도로 유지될 수 있다.
상기 제1 터널 산화막(102)이 형성된 반도체 기판(100) 상에 알루미늄 전구체를 포함하는 제1 반응 물질을 제공하여 상기 제1 터널 산화막(102) 상에 알루미늄 전구체 막을 형성한다. 상기 제1 반응 물질로는 기상의 알루미늄 전구체가 사용될 수 있으며, 상기 기상의 알루미늄 전구체는 질소 또는 아르곤과 같은 캐리어 가스에 의해 운반될 수 있다. 또한, 상기 기상의 알루미늄 전구체는 액체 전달 시스템(liquid delivery system; LDS) 또는 버블러 시스템(bubbler system)을 통해 제공될 수 있다.
상기 알루미늄 전구체의 예로는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 등이 있으며, 이들의 혼합물이 사용될 수도 있 다. 상기 제1 반응 물질은 약 0.5초 내지 3초 동안 상기 반도체 기판(100) 상으로 도입될 수 있다. 예를 들면, 상기 제1 반응 물질은 약 2초 동안 반도체 기판(100) 상으로 도입될 수 있다.
상기와 같이 반도체 기판(100) 상으로 제공된 제1 반응 물질의 일부는 상기 제1 터널 절연막(102) 상에 화학 흡착되어 상기 알루미늄 전구체 막을 형성하며, 나머지는 상기 알루미늄 전구체 막 상에 물리 흡착되거나 상기 챔버 내에서 표류한다.
상기 알루미늄 전구체 막을 형성한 후, 상기 챔버 내부로 퍼지 가스를 제공하면서 상기 챔버를 진공 배기시킨다. 상기 퍼지 가스로는 질소 또는 아르곤이 사용될 수 있으며, 상기 퍼지 가스는 약 0.5 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 공급될 수 있다.
상기 알루미늄 전구체 막 상에 물리 흡착된 제1 반응 물질과 상기 챔버 내에 표류하는 제1 반응 물질은 상기 챔버 내로 공급되는 퍼지 가스와 함께 상기 챔버로부터 진공 배기된다.
상기 챔버를 퍼지시킨 후, 상기 반도체 기판(100) 상으로 산소 또는 질소를 포함하는 제2 반응 물질을 공급하여 상기 알루미늄 전구체 막을 산화 또는 질화시킴으로써 상기 제1 터널 절연막(102) 상에 상기 알루미늄 산화물 또는 알루미늄 질화물을 포함하는 제2 터널 절연막(104)을 형성한다.
상기 산소를 포함하는 제2 반응 물질의 예로서는 O3, O2, H2O, 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용될 수 있으며, 경우에 따라 혼합물의 형태로 사용될 수도 있다. 예를 들면, 상기 알루미늄 전구체 막 상으로 O3 가스가 약 1 내지 5초 동안 공급될 수 있다. 특히, 상기 제2 반응 물질은 상기 알루미늄 전구체 막 상으로 약 3초 동안 공급될 수 있다.
상기 질소를 포함하는 제2 반응 물질의 예로서는 NH3, N2, 플라즈마 N2 등을 들 수 있다. 이들은 단독으로 사용될 수 있으며, 경우에 따라서 혼합물의 형태로 사용될 수도 있다. 예를 들면, 상기 알루미늄 전구체 막 상으로 NH3 가스가 약 1 내지 5초 동안 공급될 수 있다. 특히, 상기 제2 반응 물질은 상기 알루미늄 전구체 막 상으로 약 3초 동안 공급될 수 있다.
상기 제2 터널 절연막(104)을 형성한 후, 상기 챔버 내부로 퍼지 가스를 공급하여 상기 알루미늄 전구체 막과 상기 제2 반응 물질의 반응에 의해 발생된 반응 부산물과 잔여 제2 반응 물질을 챔버로부터 제거한다. 상기 퍼지 가스는 약 1초 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 3초 동안 공급될 수 있다.
상기 제2 터널 절연막(104)을 형성하기 위한 단계들은 상기 제2 터널 절연막(104)이 목적하는 두께를 가질 때까지 반복적으로 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 터널 절연막(104)을 형성하기 전에, 상기 제1 터널 절연막(102)의 표면 부위를 질화 처리하여 상기 표면 부위를 실리콘 산질화막으로 형성할 수도 있다. 예를 들면, 상기 제1 터널 절연막(102) 형성 한 후, 플라즈마 질화 처리 또는 열 질화 처리가 추가적으로 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 터널 절연막(104)은 하프늄, 지르코늄, 탄탈룸 또는 티타늄을 포함하는 전구체 가스와 산소를 포함하는 반응 가스를 이용하는 원자층 증착을 통해 형성될 수도 있다. 상기와 같이 제2 터널 절연막(104)이 고유전율 물질로 이루어지는 경우에도, 상기 제2 두께가 약 5 내지 15Å 정도이므로 상기 고유전율 물질의 결정화를 억제할 수 있다.
상기 전하 트랩핑 막(106)은 상기 반도체 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성된다. 상기 전하 트랩핑 막(106)은 실리콘 질화물(예를 들면, Si3N4)을 포함할 수 있다.
상기 전하 트랩핑 막(106)은 저압 화학 기상 증착에 의해 상기 제2 터널 절연막(104) 상에 약 20 내지 100Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 전하 트랩핑 막(106)은 상기 제2 터널 절연막(104) 상에 약 60Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전하 트랩핑 막(106)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질막을 포함할 수 있다. 상기 고유전율 물질막은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다. 특히, 상기 고유전율 물질막은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전하 트래핑 막(106)으로 실리콘 리치 산화막 및 실리콘 나노 크리스탈 막이 사용될 수도 있다. 상기 실리콘 리치 산화막 및 실리콘 나노 크리스탈 막은 원자층 증착을 이용하여 형성될 수 있다. 상기 실리콘 리치 산화막은 소스 가스로서 헥사클로로디실란[hexachlorodisilane(Si2Cl6); HCD] 가스 와 산화제로서 사용되는 아산화질소(N2O) 가스 또는 산소(O2) 가스를 이용하여 형성될 수 있으며, 상기 실리콘 나노 크리스탈 막은 소스 가스로서 실란(SiH4) 가스를 이용하여 형성될 수 있다. 또한, 상기 전하 트랩핑 막(106)은 실리콘 리치 산화막들과 실리콘 나노 크리스탈 막들이 교대로 적층된 라미네이트 구조를 가질 수도 있다.
상기 전하 트랩핑 막(106)을 형성한 후, 상기 전하 트랩핑 막(106) 상에 블록킹 막(108)을 형성한다. 상기 블록킹 막(108)은 상기 전하 트랩핑 막(106)과 상기 도전막(110) 사이에서 전기적인 절연을 제공한다. 상기 블록킹 막(108)은 알루미늄 산화물로 이루어질 수 있으며, 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 예를 들면, 상기 블록킹 막(108)은 상기 전하 트랩핑 막(106) 상에 약 100 내지 400Å 정도의 두께로 형성될 수 있다. 특히, 상기 블록킹 막(108)은 상기 전하 트랩핑 막(106) 상에 약 200Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 블록킹 막(108)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이 루어질 수 있다. 예를 들면, 상기 블록킹 막(108)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다. 상기 블록킹 막(108)은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다. 특히, 상기 블록킹 막(108)은 하프늄 알루미늄 산화물(HfAlO), 란탄 산화물(La2O3), 알루미늄 란탄 산화물(AlLaO), 하프늄 란탄 산화물(HfLaO) 등을 포함할 수 있다.
상기 블록킹 막(108) 상에 도전막(110)을 형성한다. 상기 도전막(110)은 제1 도전막(112), 접착막(114), 제2 도전막(116)을 포함할 수 있다.
상기 블록킹 막(108) 상에 제1 도전막(112)을 약 100 내지 400Å 정도의 두께로 형성한다. 예를 들면, 상기 제1 도전막(112)은 화학 기상 증착, 원자층 증착, 물리 기상 증착 등을 이용하여 약 200Å 정도의 두께로 형성될 수 있다.
상기 제1 도전막(112)으로는 약 4eV 이상의 일함수를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 도전막(112)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실 리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 탄탈룸 실리사이드(TaSi) 등을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 도전막(112)의 일함수를 증가시키기 위한 후속 처리가 추가적으로 수행될 수 있다. 예를 들면, 상기 제1 도전막(112)을 형성한 후, 열처리, 플라즈마 처리 또는 이온 주입 공정 등이 추가적으로 수행될 수 있다. 상기 후속 처리는 상기 제1 도전막(112)을 이루는 물질 원소와 다른 물질 원소를 사용하여 수행될 수 있다. 특히, 상기 후속 처리는 2족 내지 8족 원소를 포함하는 가스를 이용하여 수행될 수 있다. 예를 들면, 상기 후속 처리는 N, O, F, Ne, He, P, S, Cl, Ar, As, Se, Br, Kr, Sb, Te, I 또는 Xe 원소를 포함하는 가스를 이용하여 수행될 수 있다.
상기 제1 도전막(112)을 형성한 후, 상기 제1 도전막(112) 상에 접착막(114)을 약 50Å 정도의 두께로 형성한다. 상기 접착막(114)으로는 금속 질화막이 사용될 수 있으며, 상기 금속 질화막으로는 텅스텐 질화막, 티타늄 질화막, 탄탈룸 질화막 등이 사용될 수 있다.
상기 접착막(114) 상에 제2 도전막(116)을 형성한다. 상기 제2 도전막(116)은 텅스텐으로 이루어질 수 있으며, 상기 접착막(114) 상에 약 300Å 정도의 두께로 형성될 수 있다. 이와는 다르게, 상기 제2 도전막(116)은 금속 실리사이드로 이루어질 수도 있다. 상기 금속 실리사이드로는 텅스텐 실리사이드, 탄탈룸 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등이 사용될 수 있다.
도 2를 참조하면, 상기 도전막(110) 상에 포토레지스트 패턴을 형성한다. 상 기 포토레지스트 패턴은 본 발명의 기술 분야에서 널리 알려진 포토리소그래피 공정을 이용하여 형성될 수 있다.
상기 도전막(110)을 패터닝하여 상기 블록킹 막(108) 상에 제1 도전막 패턴(122), 접착막 패턴(124) 및 제2 도전막 패턴(126)을 포함하는 게이트 전극 구조물(120)을 형성한다. 예를 들면, 상기 포토레지스트 패턴을 식각 마스크로서 사용하는 이방성 식각 공정을 수행함으로써 상기 게이트 전극 구조물(120)을 형성할 수 있다. 상기 제1 도전막 패턴(122)은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴(126)은 워드 라인으로서 기능할 수 있다.
상기 포토레지스트 패턴은 상기 게이트 전극 구조물(120)을 형성한 후, 애싱 및 스트립 공정을 통해 제거될 수 있다.
도 3을 참조하면, 상기 게이트 전극 구조물(120) 및 상기 블록킹 막(108) 상에 스페이서막(128)을 형성한다. 상기 스페이서막(128)은 실리콘 산화막(130) 및 실리콘 질화막(132)을 포함할 수 있다. 구체적으로, 상기 게이트 전극 구조물(120) 및 상기 블록킹 막(108) 상에 실리콘 산화막(130)을 형성한 후, 상기 실리콘 산화막(130) 상에 실리콘 질화막(132)을 형성한다. 상기 실리콘 산화막(130) 및 실리콘 질화막(132)은 화학 기상 증착 공정을 이용하여 각각 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 실리콘 질화막(130)은 상기 실리콘 산화막(132)을 형성한 후 인시튜 방식으로 형성될 수도 있다.
도 4를 참조하면, 상기 스페이서막(128)을 이방성 식각하여 상기 게이트 전극 구조물(120)의 측면들 상에 이중 스페이서(134)를 형성한다. 상기 이중 스페이 서(134)는 실리콘 산화물 스페이서(136)와 실리콘 질화물 스페이서(138)를 포함한다.
본 발명의 다른 실시예에 따르면, 상기 스페이서막은 실리콘 산화물 또는 실리콘 질화물을 포함하는 단일막 구조를 가질 수도 있으며, 상기 게이트 전극 구조물의 측면들 상에는 단일막 스페이서가 형성될 수도 있다.
도 5를 참조하면, 상기 게이트 전극 구조물(120) 및 상기 이중 스페이서(134)를 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 블록킹 막(108), 전하 트랩핑 막(106), 제2 터널 절연막(104) 및 제1 터널 절연막(102)으로부터 블록킹 막 패턴(140), 전하 트랩핑 막 패턴(142), 제2 터널 절연막 패턴(144) 및 제1 터널 절연막 패턴(146)을 형성한다.
결과적으로, 상기 반도체 기판(100)의 채널 영역(100a) 상에 상기 게이트 전극 구조물(120), 이중 스페이서(134), 블록킹 막 패턴(140), 전하 트랩핑 막 패턴(142), 제2 터널 절연막 패턴(144) 및 제1 터널 절연막 패턴(146)을 포함하는 게이트 구조물(150)이 형성된다.
본 발명의 다른 실시예에 따르면, 상기 게이트 구조물(150)을 형성하는 동안 발생된 상기 반도체 기판(100) 및 상기 게이트 구조물(150)의 식각 손상을 치유하기 위한 재산화 공정을 수행할 수 있다.
이어서, 상기 게이트 구조물(150)과 인접한 반도체 기판(100)의 표면 부위들에 소스/드레인 영역들(152a, 152b)을 형성한다. 상기 소스/드레인 영역들(152a, 152b)은 상기 게이트 구조물(150)을 이온 주입 마스크로서 이용하는 이온 주입 공 정 및 열처리 공정에 의해 형성될 수 있다.
상기한 바와 같이 본 발명의 일 실시예에 따라 제조된 불휘발성 메모리 장치(10)는 싱글 레벨 셀(single level cell; SLC) 또는 멀티 레벨 셀(multi level cell; MLC)로서 사용될 수 있으며, F-N 터널링 또는 채널 열전자 주입을 이용하여 전기적으로 데이터의 프로그래밍 및 소거를 수행할 수 있다.
상기 불휘발성 메모리 장치(10)가 싱글 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막 패턴(142)에는 1비트의 정보가 저장될 수 있다. 예를 들면, 상기 전하 트랩핑 막 패턴(142)에는 ‘0’ 또는 ‘1’의 로직 상태가 저장될 수 있다.
구체적으로, 상기 게이트 전극 구조물(120)에 약 5 내지 18V 정도의 프로그래밍 전압이 인가되면, 상기 반도체 기판(100)의 채널 영역(100a)으로부터 전자들이 F-N 터널링에 의해 상기 전하 트랩핑 막 패턴(142)의 트랩 사이트들에 트랩된다. 이에 따라, 상기 전하 트랩핑 막 패턴(142)에는 ‘1’의 로직 상태가 저장된다. 즉, 상기 전하 트랩핑 막 패턴(142)에 저장된 로직 상태에 따라 상기 채널 영역(100a)에서의 문턱 전압이 변화되며, 상기 로직 상태는 상기 게이트 전극 구조물(120)과 드레인 영역(152b)에 서로 다른 읽기 전압들을 각각 인가하여 상기 채널 영역(100a)에서의 전류를 검출함으로써 판단될 수 있다.
상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막 패턴(142)에는 ‘00’, ‘01’, ‘10’ 또는 ‘11’의 로직 상태가 저장될 수 있다.
구체적으로, 상기 불휘발성 메모리 장치(10)는 상기 전하 트랩핑 막 패 턴(142) 내에 트랩되는 전자들의 수에 따라 다른 문턱 전압들을 가질 수 있으며, 상기 문턱 전압들에 따라 상기 불휘발성 메모리 장치(10)에는 ‘00’, ‘01’, ‘10’ 또는 ‘11’의 로직 상태가 저장될 수 있다.
한편, 상기 전하 트랩핑 막 패턴(142)에는 채널 열전자 주입에 의해 전자들이 트랩될 수도 있다. 구체적으로, 상기 게이트 전극 구조물(120) 및 상기 드레인 영역(152b)에 프로그래밍 전압들이 인가되고, 상기 소스 영역(152a)이 접지되는 경우, 전자들은 상기 소스 영역(152a)으로부터 상기 드레인 영역(152b)을 향하여 상기 채널 영역(100a)을 통해 이동한다. 이때, 상기 전자들 중 일부는 상기 터널 절연막 패턴들(144, 146)의 전위 장벽(potential barrier)을 뛰어넘기에 충분한 에너지를 얻게되며, 상기 전하 트랩핑 막 패턴(142)의 트랩 사이트들에 트랩될 수 있다. 결과적으로, 상기 불휘발성 메모리 장치(10)의 문턱 전압이 상승되며, 이에 따라 상기 불휘발성 메모리 장치(10)에는 1 비트의 정보가 저장될 수 있다.
상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 문턱 전압 윈도우가 약 6V 이상인 것이 바람직하다. 상기와 같이 넓은 범위의 문턱 전압 윈도우를 확보하기 위해서는 향상된 고온 스트레스 특성이 요구된다.
또한, 상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 상기 게이트 구조물에 인가되는 열적 스트레스 및 전기적 스트레스가 증가될 수 있다. 따라서, 상기 제1 터널 절연막 패턴(146)의 전기적 특성이 열화될 수 있으며, 이에 따라 상기 제1 터널 절연막 패턴(146)을 통한 누설 전류가 증가될 수 있다. 상기 제2 터널 절연막 패턴(144)은 상기 제1 터널 절연막 패턴(146)의 열화를 보상 하기 위하여 제공되며, 이에 따라 상기 불휘발성 메모리 장치(10)의 누설 전류 특성이 개선될 수 있다.
한편, 상기 제2 터널 절연막 패턴(144)이 약 5Å보다 얇은 경우, 누설 전류 증가를 억제하기가 어려우며, 약 15Å보다 두꺼운 경우, 문턱 전압 윈도우가 감소될 수 있으며 프로그래밍 전압 및 소거 전압이 상승될 수 있다. 또한, 상기 제2 터널 절연막 패턴(144)을 상기 제1 터널 절연막 패턴(146)보다 두껍게 형성할 경우, 상기 제2 터널 절연막 패턴(144)이 전하 트랩핑 막으로서 기능할 수 있으며, 프로그래밍 동작 및 소거 동작의 제어가 용이하지 않을 수 있다.
불휘발성 메모리 장치의 고온 스트레스 특성
도 6은 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이고, 도 7은 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이다.
먼저, 종래의 방법에 따라 반도체 기판 상에 제1 불휘발성 메모리 장치를 제조하였다. 구체적으로, 상기 제1 불휘발성 메모리 장치는 약 40Å 정도의 두께를 가지며 터널 절연막으로서 기능하는 실리콘 산화막, 약 60Å 정도의 두께를 가지며 전하 트랩핑 막으로서 기능하는 실리콘 질화막, 약 200Å 정도의 두께를 가지며 블록킹 막으로서 기능하는 알루미늄 산화막, 약 200Å 정도의 두께를 가지며 게이트 전극으로서 기능하는 탄탈룸 질화막, 약 50Å 정도의 두께를 가지며 접착막 또는 장벽막으로서 기능하는 텅스텐 질화막, 및 약 300Å 정도의 두께를 가지며 워드 라 인으로서 기능하는 텅스텐 막을 포함한다.
또한, 본 발명의 일 실시예에 따라 반도체 기판 상에 제2 불휘발성 메모리 장치를 제조하였다. 구체적으로, 상기 제2 불휘발성 메모리 장치는 약 40Å 정도의 두께를 가지며 제1 터널 절연막으로서 기능하는 실리콘 산화막, 약 10Å 정도의 두께를 가지며 제2 터널 절연막으로서 기능하는 알루미늄 산화막, 약 60Å 정도의 두께를 가지며 전하 트랩핑 막으로서 기능하는 실리콘 질화막, 약 200Å 정도의 두께를 가지며 블록킹 막으로서 기능하는 알루미늄 산화막, 약 200Å 정도의 두께를 가지며 게이트 전극으로서 기능하는 탄탈룸 질화막, 약 50Å 정도의 두께를 가지며 접착막 또는 장벽막으로서 기능하는 텅스텐 질화막, 및 약 300Å 정도의 두께를 가지며 워드 라인으로서 기능하는 텅스텐 막을 포함한다.
이어서, 상기 제1 및 제2 불휘발성 메모리 장치들의 문턱 전압 윈도우가 각각 약 6V 정도가 되도록 고온 스트레스 특성 시험을 수행하였다.
1) 상기 제1 불휘발성 메모리 장치를 형성한 후 커패시턴스를 측정하였으며, 그 결과(1; 초기값)를 도 6에 도시하였다.
2) 상기 제1 불휘발성 메모리 장치의 프로그래밍 동작과 소거 동작을 1000회 반복적으로 수행하였다. 여기서, 상기 동작들을 수행하는 동안 상기 제1 불휘발성 메모리 장치에는 +16.0V 정도의 프로그래밍 전압이 인가되었으며, -18.8V 정도의 소거 전압이 인가되었다. 또한, 상기 동작들을 수행하는 동안 상기 프로그래밍 전압은 100㎲ 동안 인가되었으며, 상기 소거 전압은 10㎳ 동안 인가되었다. 상기 동작들을 수행한 후 커패시턴스를 측정하였으며, 그 결과(2)를 도 6에 도시하였다.
3) 상기 동작들을 수행한 후 상기 제1 불휘발성 메모리 장치를 약 200℃의 온도로 약 2시간 동안 베이크(bake) 처리하였다. 상기 베이크 처리를 수행한 후 상기 제1 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과(3)를 도 6에 도시하였다.
4) 상기 제2 불휘발성 메모리 장치를 형성한 후 커패시턴스를 측정하였으며, 그 결과(4; 초기값)를 도 7에 도시하였다.
5) 상기 제2 불휘발성 메모리 장치의 프로그래밍 동작과 소거 동작을 1000회 반복적으로 수행하였다. 여기서, 상기 동작들을 수행하는 동안 상기 제2 불휘발성 메모리 장치에는 +14.0V 정도의 프로그래밍 전압이 인가되었으며, -17.0V 정도의 소거 전압이 인가되었다. 또한, 상기 동작들을 수행하는 동안 상기 프로그래밍 전압은 100㎲ 동안 인가되었으며, 상기 소거 전압은 10㎳ 동안 인가되었다. 상기 동작들을 수행한 후 커패시턴스를 측정하였으며, 그 결과(5)를 도 7에 도시하였다.
6) 상기 동작들을 수행한 후 상기 제2 불휘발성 메모리 장치를 약 200℃의 온도로 약 2시간 동안 베이크(bake) 처리하였다. 상기 베이크 처리를 수행한 후 상기 제2 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과(6)를 도 7에 도시하였다.
도 6 및 도 7을 참조하면, 상부 그래프들은 제1 및 제2 불휘발성 메모리 장치들의 커패시턴스 값들을 나타내며, 하부 그래프들은 상기 상부 그래프들을 미분함으로써 획득될 수 있다.
상기 제1 불휘발성 메모리 장치에서, 상기 베이크 처리 후의 문턱 전압은 상 기 베이크 처리 전의 문턱 전압과 비교하여 약 0.5V 정도 감소되었다. 이와 비교하여, 상기 제2 불휘발성 메모리 장치에서, 상기 베이크 처리 후의 문턱 전압은 상기 베이크 처리 전의 문턱 전압과 비교하여 약 0.3V 정도 감소되었다. 상기와 같은 결과에서, 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 고온 스트레스 특성은 상기 제1 불휘발성 메모리 장치와 비교하여 약 30% 정도 개선되었음을 알 수 있다.
한편, 상기 제1 불휘발성 메모리 장치의 문턱 전압 윈도우는 약 6.0V 정도로 측정되었으며, 상기 제2 불휘발성 메모리 장치의 문턱 전압 윈도우는 약 6.2V 정도로 측정되었다.
불휘발성 메모리 장치의 문턱 전압 윈도우
도 8은 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 문턱 전압 윈도우와 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 문턱 전압 윈도우를 나타내는 그래프이다.
7) 상기 제1 불휘발성 메모리 장치에 대한 프로그램 동작을 수행하였다. 구체적으로, 약 17.0V 정도의 프로그래밍 전압을 약 100㎲ 동안 인가한 후, 상기 프로그램된 제1 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과를 도 8에 도시하였다.
8) 상기 제1 불휘발성 메모리 장치에 대한 소거 동작을 수행하였다. 구체적으로, 약 -19.0V 정도의 프로그래밍 전압을 약 10ms 동안 인가한 후, 상기 소거된 제1 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과를 도 8에 도시하였다.
9) 상기 제2 불휘발성 메모리 장치에 대한 프로그램 동작을 수행하였다. 구체적으로, 약 17.0V 정도의 프로그래밍 전압을 약 100㎲ 동안 인가한 후, 상기 프로그램된 제2 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과를 도 8에 도시하였다.
10) 상기 제2 불휘발성 메모리 장치에 대한 소거 동작을 수행하였다. 구체적으로, 약 -19.0V 정도의 프로그래밍 전압을 약 10ms 동안 인가한 후, 상기 소거된 제2 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과를 도 8에 도시하였다.
상기 제1 및 제2 불휘발성 메모리 장치들의 커패시턴스 값들을 미분하여 각각의 문턱 전압 윈도우 값들을 측정하였다.
도 8을 참조하면, 상기 제1 불휘발성 메모리 장치는 약 7.3V 정도의 문턱 전압 윈도우를 갖는 것으로 확인되었으며, 상기 제2 불휘발성 메모리 장치는 약 10.0V 정도의 문턱 전압 윈도우를 갖는 것으로 확인되었다.
불휘발성 메모리 장치의 누설 전류 특성
도 9는 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 누설 전류와 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 누설 전류를 나타내는 그래프이다.
상기 제1 및 제2 불휘발성 메모리 장치들의 누설 전류를 측정하였으며, 그 결과를 도 9에 도시하였다.
도 9를 참조하면, 상기 제2 불휘발성 메모리 장치가 상기 제1 불휘발성 메모리 장치와 비교하여 양의 전압 영역에서는 약 2.4V 정도 절연 파괴 전압이 개선되었으며, 음의 전압 영역에서는 약 -3.6V 정도 절연 파괴 전압이 개선되었음이 확인되었다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 불휘발성 메모리 장치는 개선된 고온 스트레스 특성, 증가된 문턱 전압 윈도우 및 개선된 누설 전류 특성을 가질 수 있다. 따라서, 불휘발성 메모리 장치의 데이터 유지 특성 및 신뢰도가 크게 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 채널 영역을 갖는 기판 상에 실리콘 산화물을 포함하며 제1 두께를 갖는 제1 터널 절연막을 열 산화 공정을 통해 형성하는 단계;
    상기 제1 터널 절연막 상에 상기 제1 두께보다 얇은 제2 두께를 가지며 실리콘 질화물보다 높은 고유전율 물질을 포함하는 제2 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막을 형성하는 단계;
    상기 전하 트랩핑 막 상에 블록킹 막을 형성하는 단계;
    상기 블록킹 막 상에 도전막을 형성하는 단계; 및
    상기 도전막, 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막을 패터닝하여 상기 채널 영역 상에 게이트 구조물을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 두께와 제2 두께 사이의 비는 1 : 0.1 내지 0.3인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 두께는 5 내지 15Å인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 제2 터널 절연막은 알루미늄 산화물 또는 알루미늄 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 터널 절연막은 하프늄 산화물, 지르코늄 산화물, 탄탈룸 산화물 및 티타늄 산화물로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제1항에 있어서, 상기 전하 트랩핑 막은 실리콘 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제1항에 있어서, 상기 전하 트랩핑 막은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 전하 트랩핑 막은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물 및 금속 실리콘 산질화물로 이루어진 군으로부터 선택된 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 전하 트랩핑 막은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제1항에 있어서, 상기 블록킹 막은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 고유전율 물질은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물 및 금속 실리콘 산질화물로 이루어진 군으로부터 선택된 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 고유전율 물질은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 도전막을 패터닝하여 상기 게이트 전극 구조물을 형성하는 단계; 및
    상기 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막을 패터닝하여 상기 블록킹 막 패턴, 전하 트랩핑 막 패턴, 제2 터널 절연막 패턴 및 제1 터널 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 게이트 전극 구조물의 측면들 상에 스페이서를 형성하는 단계를 더 포함하며, 상기 블록킹 막, 전하 트랩핑 막, 제2 터널 절연막 및 제1 터널 절연막은 상기 스페이서를 식각 마스크로 이용하는 식각 공정을 통해 패터닝되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제1항에 있어서, 상기 게이트 구조물을 형성한 후 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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