KR20040076225A - 상변화 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

상변화 물질을 이용한 기억 소자 및 그 형성 방법을 제공한다. 본 발명의 상변화 물질은 실리콘 및 질소 중 적어도 어느 하나가 도핑된 칼코겐 화합물을 포함한다. 실리콘 원소 및 질소 원소가 칼코겐 화합물의 비저항을 증가시켜 소자 동작시 요구되는 전류량을 감소시킬 수 있다.

Description

상변화 기억 소자 및 그 형성 방법{PHASE CHANGE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기억 소자에 관한 것으로서, 더욱 상세하게는 상변화 기억 소자 및 그 형성 방법에 관한 것이다.
반도체 기억 소자들은 전원 공급이 중단되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 기억 소자 및 비휘발성 기억 소자로 나누어 질 수 있다. 휘발성 기억 소자들의 대표적인 것이 디램 소자들 및 에스램 소자들이며, 비휘발성 기억 소자들의 대표적인 것이 플래쉬 기억 소자들이다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 "0" 또는 논리 "1"을 나타냄으로써 기억 소자로서의 기능을 한다.
휘발성 기억 소자인 디램은, 주기적인 리프레쉬 동작이 필요하며, 높은 전하 저장능력이 요구된다. 따라서, 디램 소자의 경우, 커패시턴스를 증가시키기 위해 많은 노력들이 시도되고 있다. 그 예로서, 커패시터 전극의 표면적을 증가시켜 커패시턴스를 증가시키고 있으나, 커패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편 통상적인 플래쉬 기억 셀들은 반도체 기판에 차례로 적층된 게이트 절연막, 부유게이트, 유전체막 및 제어게이트로 구성된 게이트 패턴을 갖는다. 플래쉬 기억 셀에 데이터를 기입 또는 소거하는 원리는 게이트 절연막을 통하여 전하들 터널링시키는 방법을 사용한다. 이때, 전원전압에 비하여 높은 동작전압이 요구된다. 이로 인하여, 플래쉬 기억 소자들은 기입동작 및 소거동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자이다. 상변화 기억 소자는 전통적인 디램과 유사한 구조를 가지며 두 전극 사이에 상변화 물질을 사용한다. 통상적으로 상변화 물질로서 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)으로 구성된 칼코겐 화합물(칼코게나이드), GST (Ge-Sb-Te)이 사용된다. 칼코게나이드는 그것에 제공되는 열(heat)에 의존하여 그 결정 상태가 변한다. 즉, 결정 상태의 칼코게나이드는 비저항이 낮고 비정질 상태의 칼코게나이드는 비저항이 높다. 따라서 비저항 차이를 감지하면 이진 정보의 저장이 가능하다.
칼코게나이드에 접하는 두 전극 사이에 흐르는 전류가 칼코게나이드에 열을 제공한다. 두 전극을 통해서 높은 크기의 전류 펄스를 단시간 인가하여 GST 칼코게나이드를 그 용융점 이상의 온도 (약 610℃)로 단시간 (약 1ns 내지 약 10ns) 가열한 후 전류 펄스를 제거하는 것에 의해 순간적으로 (약 1ns 미만) 냉각시키면 전극에 접하는 GST 칼코게나이드 일부분이 비정질 상태 (리세트 상태)로 된다. 반면, 두 전극 사이에 낮은 크기의 전류 펄스를 장시간 인가하여 GST 칼코게나이드의 용융 온도보다 낮은 결정화 온도 (약 450℃)로 GST 칼코게나이드를 가열하여 장시간 동안 (약 30ns 내지 약 50ns) 유지한 후 전류 펄스를 제거하면 전극에 접하는 GST 칼코게나이드 일부분이 결정질 상태로 (세트 상태) 변한다.
이 같은 저전력 고속도로 동작하는 상변화 기억 소자를 구현하기 위해서는 세트/리세트 전류를 감소시키는 것이 필요하다.
한편 통상적인 박막 증착 방법으로 형성되는 GST는 그 그레인(grain) 크기가 매우 크게 형성되기 때문에 (약 100nm 이상, 실질적으로 단결정 상태로 형성되기 때문에), 비저항이 매우 낮다 (예컨대, 약 2mΩcm 정도). 따라서, GST를 비정질 상태 (리세트 상태) 로 전환시키기 위해서는 높은 열 (약 610℃ 이상)이 필요하다. 즉, 비정질 상태로 되기 위해 필요한 열을 공급하기 위한 전류 크기는 매우 크다. 이와 같이 높은 크기의 전류 펄스를 요구하는 것은 저전력소모 및 저전압 동작을 지향하는 현대의 기억 소자 경향에 반하는 것이다. 예컨대, 1mA 크기의 높은 전류 펄스를 약 50ns 동안 인가할 경우 GST의 비저항이 약 2mΩcm 정도로 매우 낮기 때문에, 온도가 약 141℃ 까지만 상승하여 GST를 비정질 상태로 전환시킬 수가 없게 된다.
또한 기억 소자는 반복적인 기입(WRITING) 동작에 대하여도 그 특성을 유지하는 우수한 내구성 (endurance) 특성을 가지는 것이 필요하다. 즉, 반복적인 기입 동작으로 인한 열 부담 (thermal budget)에 안정이어야 한다. 하지만, 지속적인 열 부담으로 인해 GST의 막질 특성이 변하여 결정화 온도가 감소하게 되고 이에 따라 독출 (READING) 동작에서 오동작이 발생하는 문제점이 발생한다. 즉, 독출 동작을 위한 전압 인가시 GST의 결정 상태가 변하여 (그 저항이 변하여) 거짓 논리 정보를 판독하게 된다.
따라서, 열적 안정성이 우수하여 내구성이 뛰어난 신뢰성 있는 상변화 기억 소자가 요구된다.
이에 본 발명의 목적은 낮은 세트/리세트 전류로서 동작하는 상변화 기억 소자를 제공하는 것이다.
본 발명의 다른 목적은, 열적 안정성이 우수하여 내구성이 뛰어난 신뢰성 있는 상변화 기억 소자 및 형성 방법을 제공하는 것이다.
도 1은 상변화 기억 소자에 대한 기입 동작 원리를 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 질소 원소 농도에 따른 질소 원소를 함유하는 GST (Ge-Sb-Te-N)의 비저항을 보여주는 그래프이다.
도 3은 통상적인 Ge-Sb-Te 및 본 발명에 따른 질소 원소를 함유하는 Ge-Sb-Te (Ge-Sb-Te-N)의 비저항을 열처리 (annealing) 온도에 관련하여 보여주는 그래프이다.
도 4는 일 예로서 500 ℃ 열처리 후 통상적인 GST의 결정 상태 및 본 발명에 따른 7 원자 퍼센트의 질소 원소를 함유하는 Ge-Sb-Te (Ge-Sb-Te-N)의 결정 상태를 보여주는 전자 투사 현미경 사진 (TEM)이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항체를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 가변 저항체를 개략적으로 도시하는 단면도이다.
도 7은 도 5의 가변 저항체를 적용한 상변화 기억 소자를 개략적으로 도시하는 단면도이다.
도 8은 도 7에 대응하는 등가회로도이다.
도 9a 내지 도 9h는 도 7의 상변화 기억 소자를 제조하는 방법을 설명하기 위한 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도들이다.
도 10a 내지 도 10b는 도 5의 가변 저항체를 적용한 상변화 기억 소자를 제조하는 방법을 설명하기 위한 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도들이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 가변 저항체를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 상변화 기억 소자 및 통상적인 상변화 기억 소자의 누적 비저항 분포를 도시하는 그래프이다.
도 13은 반복적인 기입 동작에 따른 7 원자 퍼센트의 질소 원소를 포함하는 상변화 물질을 구비하는 본 발명의 상변화 기억 소자 및 통상적인 상변화 기억 소자의 리세트 저항/세트 저항 값을 보여주는 그래프이다.
도 14는 통상적인 상변화 기억 소자 및 7 원자 퍼센트의 질소 원소를 포함하는 상변화 물질을 구비하는 본 발명의 상변화 기억 소자에서 열처리 전후의 상변화 물질막에 대한 엑스 레이(X-ray) 굴절(XRD) 데이터를 보여주는 그래프이다.
도 15는 실리콘 원소 도핑 량에 따른 Ge-Sb-Te(Ge-Sb-Te-Si)의 비저항을 개략적으로 도시하는 그래프이다.
도 16은 실리콘 도핑 농도에 따른 GST의 엑스레이 회절 패턴을 도시하는 그래프이다.
도 17은 질소 가스의 유량을 증가시켰을 때의 Ge-Sb-Te-Si-N의 비저항을 나타내는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판103 : 소자 분리 영역
105 : 게이트 전극107a : 드레인 영역
107b : 소오스 영역109 : 트랜지스터
111 : 층간 절연막113a : 하부 배선
113b : 콘택 패드115 : 하부 금속간 절연막
119 : 제1전극121 : 상변화 물질막
123 : 제2전극125 : 상부 금속간 절연막
127 : 도전성 플러그129 : 상부 배선
상기 본 발명의 목적들을 달성하기 위하여, 본 발명의 일 양상은 그레인 크기가 감소된 상변화 물질을 포함하는 상변화 기억 셀 및 그를 이용한 상변화 기억 소자를 제공한다. 본 발명이 제공하는 상변화 물질은 아주 작은 크기 (약 100nm 이하)의 그레인들로 이루어진 다결정 상태를 나타낸다. 본 발명이 제공하는 상변화 물질은 질소 원소 및 실리콘 원소 중 적어도 어느 하나를 포함한다. 따라서 본 발명에 따른 상변화 물질은 그 비저항이 크기 때문에 기입 동작을 위해 (구체적으로는 비정질 상태로 전환하기 위해) 필요되는 전류 펄스를 낮출 수 있다. 또한 반복적인 기입 동작으로 인한 열 부담에도 매우 안정적이다. 또한 상변화 물질이 작은 크기의 그레인들 다수로 이루어진 다결정이기 때문에 주위 막질로부터의 오염원 침투 또는 확산이 어렵게 된다.
본 발명의 일 실시예에 따르면, 상기 상변화 물질은 질소가 약 0.25 원자 퍼센트 내지 약 25 원자 퍼센트로 도핑된 칼코겐 화합물이다.
본 발명의 다른 실시예에 따르면, 상기 상변화 물질은 실리콘이 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트로 도핑된 칼코겐 화합물이다.
본 발명의 또 다른 실시예에 따르면, 상기 상변화 물질은 실리콘이 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트로 도핑되고 질소가 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트로 도핑된 칼코겐 화합물이다.
대표적인 칼코겐 화합물은 텔루리움(Te), 안티몬(Sb) 및 게르마늄(Ge)의 삼원소로 이루어진 Ge22Sb22Te56이다. 향상된 전기적인 스위칭 특성을 제공하는 하나의 조성에 있어서, 텔루리움(Te)은 약 80 원자 퍼센트 이하의 농도를 가지며, 적어도 약 20 원자 퍼센트 이상의 농도를 가진다. 안티몬(Sb)은 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 가지며, 나머지는 게르마늄(Ge)이다. 즉, 이와 같은 조성은 TeaSbbGe100-(a+b)로 특징지어질 수 있다(여기서 a≤80, 5 ≤b ≤50). 본 명세서에서 칼코겐 화합물로서 Ge-Sb-Te를 언급할 경우 달리 그 성분에 대해서 특별한 언급이 없는 경우에는 상기와 같은 조성을 가지는 것으로 이해되어야 한다.
칼코겐 화합물은 적어도 하나 이상의 칼코겐 원소를 포함하는 이원소, 삼원소 사원소, 오원소 또는 그 이상의 원소로 구성될 수 있다.
즉, 상기 칼코겐 화합물은 AxB100-x비율로 이루어진 화합물로서(여기서, 하첨자는 모든 구성 원소들의 총 원자들 100 퍼센트에 대한 각 구성 원소의 원자 퍼센트를 의미하며 이하에서 같다), 상기 칼코겐 화합물 AxB100-x의 A 원소는 칼코겐 원소인 텔루리움(Te), 셀레늄(Se), 황(S) 및 폴로늄(Po) 중 적어도 어느 하나이고, 상기 칼코겐 화합물 AxB100-x의 B 원소는 안티몬(Sb), 비소(As), 게르마늄(Ge), 주석(Sn), 인(P), 은(Ag), 산소(O), 인듐(In) 및 창연(Bi)으로 이루어진 그룹에서 선택된 적어도 어느 하나 이상의 원소이다. 예컨대, 칼코겐 화합물은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se 등일 수 있다.
따라서, 본 발명의 일 실시예에 따른 질소가 도핑된 상변화 물질은 (AxB100-x)nN100-n로 특징지어 질 수 있다. 여기서, x≤80, 75 ≤n ≤99.75 이다. 예컨대, 상기 칼코겐 화합물은 텔루리움(Te), 게르마늄(Ge), 안티몬(Sb)으로 구성될 수 있다. 이 경우, 상기 상변화 물질은 (Te-Sb-Ge)nN100-n로 특징지어 질 수 있다(여기서 75 ≤n ≤99.75 이고 Te-Sb-Ge의 구성은 상술한 바와 같다). 즉, 본 발명의 상변화 물질은 (TeaSbbGe100-(a+b))nN100-n로 특징지어 질 수 있으며, 여기서, a≤80, 5 ≤b ≤50, 75 ≤n ≤99.75 이다.
본 발명의 다른 실시예에 따른 실리콘이 도핑된 상변화 물질은 (AxB100-x)nSi100-n비율로 이루어 질 수 있으며, 여기서, x≤80, 85 ≤n ≤99.9 이다. 예컨대, 상기 칼코겐 화합물이 텔루리움(Te), 게르마늄(Ge), 안티몬(Sb)으로 구성될 경우, 상기 상변화 물질은 (Te-Sb-Ge)nSi100-n로 특징지어 질 수 있다(여기서 85 ≤n ≤99.9 이며 Te-Sb-Ge의 구성은 상술한 바와 같다). 즉, 상변화 물질은 (TeaSbbGe100-(a+b))nSi100-n로 특징지어질 수 있으며, 여기서, a≤80, 5 ≤b ≤50, 85 ≤n ≤99.9 이다.
도핑된 실리콘 원소의 양이 많을수록 상변화 물질은 비정질쪽으로 가까워지며 이에 따라 비저항은 증가한다. 따라서 세트/리세트 상태 사이의 전환을 위해 필요한 전류 펄스는 감소하게 된다.
본 발명의 또 다른 실시예에 따른 질소 및 실리콘이 도핑된 상변화 물질은 (AxB100-x)nSicN100-(n+c)로 이루어 질 수 있다. 여기서, x≤80, 65 ≤n ≤99.8, 80 ≤n+c ≤99.9, 0.1 ≤c ≤15 이다. 바람직하게 x≤80, 90 ≤n ≤99.5, 98 ≤n+c ≤99.75, 0.25 ≤c ≤8 이다. 예컨대, 상기 칼코겐 화합물이 텔루리움(Te), 안티몬(Sb), 게르마늄(Ge)으로 구성될 경우, 상기 상변화 물질막은 (Te-Sb-Ge)nSicN100-(c+n)으로 특징지어 질 수 있다. 이때, 0.1 ≤c ≤15 이이고, 80 ≤c+n ≤99.9 이며(바람직하게는 0.25 ≤c ≤8 이고, 98 ≤c+n ≤99.75 이다), Te-Sb-Ge의 구성은 상술한 바와 같다. 즉, 상변화 물질막은 (TeaSbbGe100-(a+b))nSicN100-(c+n)으로 특징지어 질 수 있으며, 여기서, a≤80, 5 ≤b ≤50, 0.1 ≤c ≤15, 80 ≤c+n ≤99.9 이다.
도핑되는 실리콘 및 질소 원소의 양이 많을수록 상변화 물질의 비저항은 증가한다. 이때, 바람직하게는, 상기 실리콘은 약 0.25 원자 퍼센트 내지 약 8 원자 퍼센트로 도핑되고, 상기 질소는 약 0.25 원자 퍼센트 내지 약 2원자 퍼센트로 도핑된다.
상기 상변화 물질은 제1전극 및 제2전극 사이에 개재하여 이들 전극을 통해서 전기적 신호 (전류 펄스)를 제공 받는다. 상기 제1전극 및 제2전극은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막으로 형성된다.
일 실시예에 있어서, 상기 제1전극 및 제2전극 중 어느 하나의 전극은 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW) 중 어느 하나 또는 이들의 조합막을 더 포함한다.
상기 질소 원소를 함유하는 도전성 물질은 질화티탄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티탄(TiAlN), 질화보론티탄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티탄(TiON), 질화산화알루미늄티탄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON) 중 어느 하나로 형성된다. 탄소 원소를 함유하는 도전성 물질로서, 그라파이트(graphite)와 같은 도전성 카본이 있다.
다결정 상태 또는 질소 원소를 포함하는 본 발명의 상변화 물질은 스퍼터링 방법에 의해서 형성될 수 있다. 예컨대, 칼코겐 화합물을 타겟으로 하여 소오스 가스로서 질소 가스를 사용하고 운송(carrier) 가스로서 불활성 가스인 아르곤 가스를 사용하는 스퍼터링 방법을 사용한다. 또한 증착되는 상변화 물질이 작은 크기의 그레인을 가지는 다결정 상태를 나타내는 온도 조건에서 스퍼터링이 진행된다. 예컨대, 약 100 내지 약 350 ℃의 온도 범위에서 진행될 수 있다.
실리콘 원소를 포함하는 본 발명의 상변화 물질은 실리콘-칼코겐 화합물을 타겟으로 하고 약 30sccm 내지 약 100sccm의 아르곤 가스를 사용하여 약 섭씨 100도 내지 약 350도의 온도범위에서 약 100와트 내지 약 1000와트의 파워조건에서 진행되는 스퍼터링 방법에 의해서 형성될 수 있다.
실리콘 및 질소가 도핑된 상변화 물질은 실리콘-칼코겐 화합물을 타켓으로 하고 약 30 sccm 내지 약 100 sccm의 아르곤 가스 약 1 sccm 내지 약 10 sccm의 질소 가스를 사용하여 약 섭씨 100도 내지 약 350도의 온도범위에서 약 100와트 내지 약 1000와트의 파워조건에서 진행되는 스퍼터링 방법에 의해서 형성될 수 있다.
구체적으로 상기 목적들을 달성하기 위하여, 본 발명은 상기와 같은 상변화 물질을 구비하는 상변화 기억 소자를 제공한다. 본 발명에 따른 상변화 기억 소자는, 상변화 물질막 패턴, 서로 마주보면서 상기 상변화 물질막 패턴에 접촉하여 전기 신호를 제공하는 제1전극 및 제2전극을 포함한다. 상기 상변화 물질막 패턴은 질소 원소 및 실리콘 원소 중 적어도 어느 하나를 포함한다. 상기 상변화 물질막 패턴은 아주 작은 크기의 그레인을 가지는 다결정 상태를 나타낸다.
상기 상변화 기억 소자는 소오스 영역, 드레인 영역 및 게이트 전극으로 구성된 트랜지스터, 상기 드레인 영역에 전기적으로 연결된 하부 배선, 상기 제1전극 및 제2전극 중 어느 하나의 전극에 연결되는 상부 금속 배선을 더 포함한다. 이때, 상기 제1전극 및 제2전극 중 다른 하나의 전극 (즉, 상기 상부 금속 배선에 연결되지 않은 전극)은 상기 소오스 영역에 전기적으로 연결된다.
트랜지스터는 특정 상변화 기억 셀 (상변화 물질막 패턴)을 활성화시키는 스위치 기능을 하며, 상부 배선 및 하부 배선에 적당한 전압이 인가되어 기입 또는 독출 동작이 이루어진다.
상부 배선이 상기 제1전극 및 제2전극 중 어느 하나의 전극에 직접적으로 접촉하여 연결되거나 도전성 플러그를 통해서 연결될 수 있다.
상기 목적들을 달성하기 위하여 본 발명은 본 발명은 상기와 같은 상변화 물질을 구비하는 상변화 기억 소자의 형성 방법을 제공한다.
본 발명의 일 상태에 따르면 상변화 기억 소자 형성 방법은 반도체 기판 상에 제1전극을 형성하는 단계와, 상기 제1전극에 전기적으로 접속하는 질소 원소 및 실리콘 원소 중 적어도 어느 하나를 포함하는 상변화 물질막 패턴을 형성하는 단계와, 상기 상변화 물질막 패턴 상에 상부전극을 형성하는 단계를 포함한다.
상기 상변화 물질막 패턴은 다결정 상태를 가지는 온도 조건에서 스퍼터링 방법으로 형성되며, 예컨대, 약 100 내지 약 350 ℃의 온도 범위에서 형성될 수 있다.
본 발명의 다른 상태에 따르면, 상변화 기억 소자 형성 방법은, 층간 절연막을 구비하는 반도체 기판을 제공하는 단계와, 상기 층간 절연막 상에 하부 금속간 절연막을 형성하는 단계와, 상기 하부 금속간 절연막을 관통하는 제1전극을 형성하는 단계와, 상기 제1전극 및 하부 금속간 절연막 상에 질소 원소 및 실리콘 원소 중 적어도 어느 하나를 포함하며 다결정 상태를 나타내는 상변화 물질막 패턴 및 제2전극을 차례로 형성하는 단계와, 상기 상변화 물질막 패턴 및 상기 제2전극을 덮도록 상기 하부 금속간 절연막 상에 상부 금속간 절연막을 형성하는 단계를 포함한다.
상기 방법에서, 상기 상변화 물질막 패턴 및 제2전극을 차례로 형성하는 단계는, 상기 제1전극 및 상기 하부 금속간 절연막 상에 질소 원자를 포함하며 결정 상태를 나타내는 상변화 물질막을 형성하는 단계와, 상기 상변화 물질막 상에 제2전극막을 형성하는 단계와, 상기 제1전극에 전기적으로 접속하도록 상기 제2전극막 및 상기 상변화 물질막을 차례로 패터닝하는 단계로 진행된다.
상기 방법에서, 상기 층간 절연막을 구비하는 반도체 기판을 제공하는 단계는, 상기 반도체 기판에 소오스 영역, 드레인 영역 및 게이트 전극으로 구성된 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 덮도록 상기 반도체 기판 상에 상기 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 소오스 영역 및 드레인 영역을 노출시키는 개구부를 형성하는 단계와, 상기 개구부에 도전물질을 채워 각각 상기 소오스 영역 및 드레인 영역에 전기적으로 접속하는 콘택 패드 및 하부 배선을 형성하는 단계를 포함하여 이루어지고, 상기 제1전극은 상기 콘택 패드에 전기적으로 접속한다.
일 실시예에 있어서, 상기 방법은, 상기 상부전극이 노출되도록 상기 상부 금속간 절연막을 평탄화 식각하는 단계와, 평탄화 식각을 진행한 후 배선 물질을 형성하는 단계와, 상기 배선 물질을 패터닝하여 상기 상부전극에 전기적으로 접속하는 상부 배선을 형성하는 단계를 더 포함한다.
다른 실시예에 있어서, 상기 방법은, 상기 상부 금속간 절연막을 패터닝하여 상기 상부전극의 일부를 노출시키는 개구부를 형성하는 단계와, 상기 개구부를 채우는 도전성 플러그를 형성하는 단계와, 상기 상부 금속간 절연막 및 도전성 플러그 상에 배선 물질을 형성하는 단계와, 상기 배선 물질을 패터닝하여 상기 도전성 플러그에 전기적으로 접속하는 상부 배선을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 상태에 따르면 상변화 기억 소자 형성 방법은, 반도체 기판 상에 제1전극을 형성하는 단계와, 상기 제1전극에 전기적으로 접속하는 다결정 상태의 상변화 물질막 패턴을 형성하는 단계와, 상기 상변화 물질막 패턴 상에 상부전극을 형성하는 단계를 포함한다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층(또는 막), 패턴 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고(또는 형성된다고) 언급되는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 상변화 기억 소자 및 그 제조 방법에 관한 것이다. 본 발명의 상변화 기억 소자는, 도 1에 도시된 바와 같이, 아주 짧은 시간(1ns-10ns)의 높은 전류 펄스에 의해 달성되는 비정질 상태 (높은 비저항의 리세트 상태)와 상대적으로 긴 시간(30ns-50ns)의 낮은 전류 펄스에 의해 달성되는 결정질 상태(낮은 비저항의 세트 상태)로 그 결정 상태가 변하는 상변화 물질을 사용한다. 즉, 상변화 물질막이 그것의 용융 온도 (Tm)보다 높은 온도로 가열된 후 (전류 펄스에 의한 저항 가열) 아주 짧은 시간 (T1, 약 1ns 미만)에 냉각되면 상변화 물질막은 비정질 상태가 된다 (곡선 ① 참조). 반면, 상변화 물질막이 그것의 용융 온도 (Tm)보다는 낮지만 결정화 온도(Tc)보다 높은 온도로 가열되어 (전류 펄스에 의한 저항 가열) T1 보다 긴 일정 시간 (T2, 약 30ns-50ns) 유지된 후 냉각되면 결정 상태가 된다 (곡선 ② 참조).
본 발명은 상변화 물질막의 결정 상태를 변화시키는 데 필요한 열을 발생하기 위해 요구되는 전류 펄스의 크기를 감소시키기 위해서 비저항이 증가된 상변화 물질을 사용한다. 전류 펄스에 의해 발생되는 열은 상변화 물질의 비저항에 비례하기 때문이다. 이를 위해 본 발명은 작은 크기 예컨대, 약 100nm 이하의 그레인(grain)들로 이루어진 다결정 갖는 상변화 물질막을 제공한다. 다결정 상태의 상변화 물질막 사용에 따른 또 다른 장점은 상변화 물질막 주위의 막질들로부터 상변화 막질로의 오염원 확산 거리가 증가되기 때문에 상변화 막질로의 오염원 침투를 방지할 수 있다. 예컨대, 후속 열처리 공정 등에서 상변화 물질막 상부에 형성되는 전극을 구성하는 원소가 상변화 물질막으로 침투하는 것을 억제할 수 있다.
본 발명이 제공하는 상변화 물질막은 질소 원소 및 실리콘 원소 중 적어도 어느 하나가 도핑된 칼코겐 화합물을 사용한다. 질소 원소 또는 실리콘 원소는 다결정 상변화 막질의 작은 그레인 내부 (결정 내부)뿐 아니라 그레인 경계에도 존재한다. 이와 같은 질소 원소 또는 실리콘 원소로 인해 상변화 물질막의 비저항이 증가하며, 이는 상변화 물질막의 결정 상태를 변화시키는데 필요한 전류 펄스 크기의 감소로 이어진다. 질소 원소 또는 실리콘 원소가 상변화 물질의 그레인 (grain) 성장을 억제하기 때문에 상변화 물질막은 작은 그레인 크기를 가진다. 질소 원소의 농도가 증가할 수록 결정의 크기는 작아진다. 예컨대, 본 발명에 따른 상변화 물질막은 약 100nm 이하의 크기를 가지는 그레인으로 구성된 다결정 상태를 가진다. 바람직하게는 약 40nm 이하의 크기를 가지는 그레인으로 구성된다.
칼코겐 화합물은 AxB100-x로 특징지어 질 수 있다. 여기서, 상기 칼코겐 화합물 AxB100-x의 A 원소는 칼코겐 원소인 텔루리움(Te), 셀레늄(Se), 황(S) 및 폴로늄(Po) 중 적어도 어느 하나이고, 상기 칼코겐 화합물 AxB100-x의 B 원소는 안티몬(Sb), 비소(As), 게르마늄(Ge), 주석(Sn), 인(P), 은(Ag), 산소(O), 인듐(In) 및 창연(Bi)으로 이루어진 그룹에서 선택된 적어도 어느 하나 이상의 원소이다. 예컨대, 칼코겐 화합물은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se 등일 수 있다.
본 발명의 일 실시예에 따른 상변화 물질은 질소가 도핑된 칼코겐 화합물로서 (AxB100-x)nN100-n으로 특징지어 질 수 있다. 여기서, x≤80, 75 ≤n ≤99.75 이다. 즉, 본 발명의 일 실시예에 따른 상변화 물질은 약 0.25 원자 퍼센트 내지 약 25 원자 퍼센트의 질소를 포함한다. 예컨대, 상기 칼코겐 화합물은 텔루리움(Te), 게르마늄(Ge), 안티몬(Sb)으로 구성될 수 있다. 이 경우, 상기 상변화 물질은 (Te-Sb-Ge)nN100-n으로 특징지어 질 수 있다(여기서 75 ≤n ≤99.75 이다. 즉, 본 발명의 상변화 물질은 (TeaSbbGe100-(a+b))nN100-n으로 특징지어 질 수 있으며, 여기서, a≤80, 5 ≤b ≤50, 75 ≤n ≤99.75 이다.
본 발명의 다른 실시예에 따른 상변화 물질은 실리콘이 도핑된 칼코겐 화합물로서 (AxB100-x)nSi100-n으로 특징지어 질 수 있으며, 여기서, x≤80, 85 ≤n ≤99.9 이다. 즉, 즉 본 발명의 다른 실시예에 따른 상변화 물질은 약 0.01 원자 퍼센트 내지 약 15 원자 퍼센트의 실리콘을 포함한다. 예컨대, 칼코겐 화합물이 텔루리움(Te), 게르마늄(Ge), 안티몬(Sb)으로 구성될 경우, 상기 상변화 물질은 (Te-Sb-Ge)nSi100-n으로 특징지어 질 수 있다. 즉, 상변화 물질은 (TeaSbbGe100-(a+b))nSi100-n으로 특징지어 지며, 여기서, a≤80, 5 ≤b ≤50, 85 ≤n ≤99.9 이다.
도핑된 실리콘 원소의 양이 많을수록 상변화 물질은 비정질쪽으로 가까워지며 이에 따라 비저항은 증가한다. 따라서 세트/리세트 상태 사이의 전환을 위해 필요한 전류 펄스는 감소하게 된다.
본 발명의 또 다른 실시예에 따른 상변화 물질은 질소 및 실리콘이 도핑된 칼코겐 화합물로서 (AxB100-x)nSicN100-(n+c)으로 특징지어 질 수 있다. 여기서, x≤80, 65 ≤n ≤99.8, 80 ≤n+c ≤99.9, 0.1 ≤c ≤15 이다. 즉, 본 발명의 또 다른 실시예에 따른 상변화 물질막은 약 0.1 원자 퍼센트 내지 약 15원자 퍼센트의 실리콘, 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트의 질소를 포함한다. 바람직하게 x≤80, 90 ≤n ≤99.5, 98 ≤n+c ≤99.75, 0.25 ≤c ≤8 이다. 예컨대, 상기 칼코겐 화합물이 텔루리움(Te), 안티몬(Sb), 게르마늄(Ge)으로 구성될 경우, 상기 상변화 물질막은 (Te-Sb-Ge)nSicN100-(c+n)으로 특징지어 질 수 있다. 이때, 0.1 ≤c ≤15 이이고, 80 ≤c+n ≤99.9 이며(바람직하게는 0.25 ≤c ≤8 이고, 98 ≤c+n ≤99.75 이다). 즉, 상변화 물질막은 (TeaSbbGe100-(a+b))nSicN100-(c+n)이며, 여기서, a≤80, 5 ≤b ≤50, 0.1 ≤c ≤15, 80 ≤c+n ≤99.9 이다. 도핑되는 실리콘 및 질소 원소의 양이 많을수록 상변화 물질의 비저항은 증가한다. 이때, 바람직하게는, 상기 실리콘은 약 0.25 원자 퍼센트 내지 약 8 원자 퍼센트로 도핑되고, 상기 질소는 약 0.25 원자 퍼센트 내지 약 2원자 퍼센트로 도핑된다
(질소 원소가 도핑된 칼코겐 화합물)
먼저 질소 원소가 도핑된 칼코겐 화합물에 대하여 설명을 한다. 일 예로서, 본 발명의 상변화 물질막은 그 구성 원소의 총 원자량에 대해서 약 0.25 내지 25 % 범위의 질소 원소를 포함한다.
도 2는 일 예로서, 본 발명에 따른 질소 원소 농도에 따른 질소 원소를 함유하는 GST (Ge-Sb-Te-N)의 비저항을 보여주는 그래프이다. 도 2에서 가로축은 GST에 포함된 질소 원소의 원자 % 를 나타내고 세로축은 비저항 (Ωcm)을 나타낸다. 도 2를 참조하면 질소 원소의 농도가 증가함에 따라 GST의 비저항이 증가하는 것을 알 수 있다.
도 3은 통상적인 Ge-Sb-Te 및 본 발명에 따른 질소 원소를 함유하는 Ge-Sb-Te (Ge-Sb-Te-N) 의 비저항을 열처리 (annealing) 온도와 관련하여 보여주는 그래프이다. 도 3에서 가로축은 열처리 온도 (℃)를, 세로축은 비저항 (Ωcm)을 나타낸다. 도 3에서 - ●- 은 본 발명에 따른 7 원자 %의 질소 원소를 함유하는 GST의 비저항을 나타내고 - □- 는 통상적인 GST의 비저항을 나타낸다. 도 3을 참조하면, 약 400 ℃의 열처리 후 통상적인 Ge-Sb-Te의 비저항은 약 2 mΩcm 로 감소하였지만, 본 발명의 질소 원소를 포함하는 Ge-Sb-Te (Ge-Sb-Te-N) 의 비정항은 약 20 mΩcm 로 매우 높게 측정되었다. 통상적인 것에 비해 약 10 이상 비저항이 증가하였음을 알 수 있다.
도 4는 일 예로서 500 ℃ 열처리 후 본 발명에 따른 7 원자 %의 질소 원소를 함유하는 GST (Ge-Sb-Te-N)의 결정 상태 및 통상적인 GST의 결정 상태를 보여주는 전자 투사 현미경 사진 (TEM)이다. 도 4에서 위쪽의 TEM 사진이 통상적인 GST의 결정 상태를 보여주고 아래쪽의 TEM 사진이 본 발명의 질소 원소를 함유하는 GST (Ge-Sb-Te-N)의 결정 상태를 보여준다. 통상적인 GST의 경우 그레인 크기가 매우 큰 (약 100nm 초과) 실질적으로 단결정 상태임을 알 수 있고 본 발명의 Ge-Sb-Te-N 경우 다수의 아주 작은 그레인 (약 40nm 이하)으로 이루어진 다결정 상태임을 알 수 있다.
도 5는 상술한 상변화 물질막을 구비하는 가변 저항체 구조의 일 예를 개략적으로 도시하는 단면도이다. 도 5에서, 참조번호 119는 제1전극을 가리키고, 참조번호 121은 상변화 물질막 패턴을 가리키고, 참조번호 123은 제2전극을 가리킨다. 참조번호 115 및 참조번호 125는 각각 하부 금속간 절연막 및 상부 금속간 절연막을 가리킨다. 참조번호 129는 상부 배선을 가리키고 참조번호 127은 상기 상부 배선(129)과 상기 제2 전극(123)을 전기적으로 연결시키는 도전성 플러그를 가리킨다. 상기 제1전극(119)은 상기 하부 금속간 절연막(115)의 소정 영역을 관통하는 콘택 플러그 형태이며, 상기 하부 금속간 절연막(115) 및 상기 제1전극(119) 상에 상기 상변화 물질막 패턴(121)이 상기 제1전극(119)에 전기적으로 접속하도록 배치되고, 상기 제2전극이 상기 상변화 물질막 패턴(121) 전면 상에 배치된다. 상기 도전성 플러그(123)는 상기 상부 배선간 절연막(125)의 소정 영역을 관통하여 상기 제2전극(123)의 일부에 접촉하고, 상기 상부 배선이 상기 상부 절연막(125) 상에 배치되어 상기 도전성 플러그(123)에 전기적으로 접속한다.
전술한 바와 같이 상기 상변화 물질막 패턴(121)은 그레인 크기가 매우 작은 다수의 그레인으로 구성된 다결정 상태를 가지며 이로 인해 그 비저항이 높다. 바람직하게 상기 상변화 물질막 패턴(121)은 질소 원소가 도핑된 칼코겐 화합물(chalcogenide compound)이다. 예컨대, 상기 상변화 물질막 패턴(121)은 Ge-Sb-Te-N, As-Sb-Te-N, As-Ge-Sb-Te-N, Sn-Sb-Te-N, In-Sb-Sn-Te-N, 5A족 원소-Sb-Te-N, 6A족 원소-Sb-Te-N, 5A족 원소-Sb-Se-N, 6A족 원소-Sb-Se-N 중 어느 하나이다. 이때, 질소 원소는 상기 상변화 물질막 패턴 구성 원소의 총 원자량에 대해서 약 0.25 내지 25 % 범위로 포함될 수 있다. 질소 원소 농도에 따른 상변화 물질막의 비정항은 도 2에 도시되어 있다. 질소 원소 농도가 증가할 수록 비저항이 증가함을 알 수 있다.
상기 제1전극(119)과 상기 상변화 물질막 패턴(121)이 접촉하는 영역은 상기 제1전극(119)의 직경에 의존하며 그 접촉 영역에서 결정 상태의 변화가 발생한다. 반면, 상기 제2전극(123)은 상기 상변화 물질막 패턴(121) 전면과 접촉한다. 따라서, 상기 상변화 물질막 패턴(121)을 경유해서 상기 두 전극들(119, 121) 사이에 전류가 흐를 때, 상기 제1전극(119) 및 상기 상변화 물질막 패턴(121) 사이의 접촉 면적이 작아 그곳의 전류 밀도가 증가하기 때문에 그곳에서 결정 상태의 변화가 발생한다. 비록 도면에서는 제1전극이 콘택 플러그 형상을 띠고 있으나, 제2전극이 콘택 플러그 형상을 띨 수 있으며, 또한 두 전극들 모두가 콘택 플러그 형상을 띨 수도 있다. 상기 제1전극(119), 상변화 물질막 패턴(121) 및 제2전극(123)이 가변 저항체(124), 즉 상변화 기억 셀을 구성한다.
상기 제1전극(119) 및 제2전극(123)은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 하나 이상의 조합이다. 상기 질소 원소를 함유하는 도전성 물질은 질화티탄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티탄(TiAlN), 질화보론티탄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티탄(TiON), 질화산화알루미늄티탄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON) 중 어느 하나이다. 탄소 원소를 함유하는 도전성 물질로서, 그라파이트(graphite)와 같은 도전성 카본이 있다.
상기 상부 배선(129)과 상기 제2전극(123)을 전기적으로 접속 시키는 상기 도전성 플러그(127)는 상기 알루미늄(Al), 알루미늄구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W) 등으로 형성될 수 있다. 상기 상부 배선(129)은 가변 저항체(124)가 간직하는 논리 정보를 실어 나르는 데이터 라인, 즉, 비트 라인으로 작용한다. 상기 상부 배선(129) 역시 상기 도전성 플러그(127)와 마찬가지로 상기 알루미늄(Al), 알루미늄구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W) 등으로 형성될 수 있다.
도 5에서 상기 제2전극(123)은 상기 도전성 플러그(127) 및 상기 상변화 물질막 패턴(123) 사이의 반응을 방지하는 장벽층으로서의 역할도 한다.
도 6은 상술한 상변화 물질막을 구비하는 가변 저항체 구조의 다른 예를 개략적으로 도시하는 단면도이다. 도 6의 가변 저항체는 도 5의 그것과 동일한 구조를 가지며 단지 상부 배선과의 전기적 연결이 서로 다를 뿐이다. 도 6의 경우, 도시된 바와 같이 상부 배선(129)이 도전성 플러그를 통하지 않고 직접적으로 제2전극(123)에 접촉한다.
도 7은 도 5에 도시된 가변 저항체(124)를 구비한 본 발명의 일 실시예에 따른 상변화 기억 소자를 개략적으로 도시하는 단면도이다. 도 7에서 참조번호 101은 반도체 기판을, 103은 소자 분리 영역을, 111은 층간 절연막을, 109는 트랜지스터를, 113a는 하부 배선을, 113b는 콘택 패드를, 117은 콘택홀을, 118은 상기 콘택홀(117) 내벽에 형성된 절연 스페이서를, 107a는 드레인 영역을, 105는 게이트 전극을, 107b는 소오스 영역을 가리킨다.
상기 반도체 기판(101)에 소정 모양의 활성 영역을 한정하도록 상기 소자 분리 영역(103)이 위치한다. 상기 소자 분리 영역(103)은 국소적 실리콘 산화 방법 또는 트렌치 격리 기술에 의해 형성될 수 있다. 상기 트랜지스터(109)가 상기 반도체 기판(101)의 활성 영역 및 소자 분리 영역(103)을 달린다. 상기 트랜지스터(109)는 게이트 전극(105) 및 그 양측의 활성 영역에 형성된 소오스 영역(107b)과 드레인 영역(107a)으로 구성된다. 상기 게이트 전극(105) 하부의 상기 소오스 영역(107b) 및 드레인 영역(107a) 사이의 활성 영역이 채널 영역에 해당한다. 상기 트랜지스터(109)는 워드 라인으로 작용한다.
상기 트랜지스터(109)를 완전히 덮도록 상기 반도체 기판(101) 상에 상기 층간 절연막(111)이 위치한다. 상기 층간 절연막(111) 내에 각각 상기 소오스 영역(107b) 및 상기 드레인 영역(107a)에 전기적으로 접속하는 콘택 패드(113b) 및 하부 배선(113a)이 위치한다. 상기 하부 배선(113a)은 상기 트랜지스터(109)와 평행하게 달린다.
상기 콘택 패드(113b), 상기 하부 배선(113a) 및 상기 층간 절연막(111) 상에 도 5의 하부금속간 절연막(115)이 위치한다. 그리고, 상기 제1전극(119)이 상기 콘택 패드(113b)에 전기적으로 접속한다. 또, 상변화 물질막 패턴(121), 제2전극(123), 도전성 플러그(127) 및 상부 배선(129)이 도 5에 도시된 바와 같이 배치된다.
이때, 상기 제1전극(119)과 상기 상변화 물질막 패턴(121)이 접하는 접촉 면적을 감소시키기 위해 상기 절연 스페이서(118)가 콘택홀(117) 및 상기 제1전극(119) 사이에 위치할 수 있다. 즉, 상기 콘택홀(117)의 직경은 사진 공정의 해상도에 의존한다. 따라서, 상기 콘택홀(117) 측벽에 상기 절연 스페이서(118)를 위치시킴으로써, 그 직경을 줄일 수 있고 좁아진 콘택홀을 상기 제1전극(119)이 채우게 된다. 따라서 상기 제1전극(119) 및 상기 상변화 물질막 패턴(121) 사이의 접촉 면적이 사진 공정이 허여하는 해상도 보다 도 더 작게 형성될 수 있다. 이로 인해 기입 동작에 필요되는 전류의 크기를 더욱 감소시킬 수 있다.
이제 도 7에 도시된 상변화 기억 소자의 동작에 대해서 간단히 살펴보기로 한다. 도 8은 도 7에 도시된 상변화 기억 소자에 대한 등가회로도이다.
상변화 기억 소자는 접근 트랜지스터 Ta (109), 가변 저항체 Rv (124)를 포함한다. 가변 저항체 Rv (124)는 두 전극들(119, 123) 사이에 개재하는 상변화 물질막 패턴(121)으로 구성된다. 가변 저항체 Rv (124)의 제2전극(123)에 상부 배선(129)이 연결되어 비트 라인(BL)으로 작용한다. 접근 트랜지스터 Ta (109)는 하부 배선(IL, 113a)에 전기적으로 접속되는 드레인 영역, 가변 저항체 Rv (124)의 제1전극에 전기적으로 접속하는 소오스 영역 및 워드 라인 (WL)으로 작용하는 게이트 전극으로 구성된다.
예컨대, 가변 저항체 Rv (124)에 논리 정보 '0' (고 저항 상태) 또는 논리 정보 '1' (저 저항 상태)을 저장하는 기입(WRITING) 동작을 설명한다. 접근 트랜지스터 Ta 를 턴온 시키기에 충분한 신호를 워드 라인(WL)에 인가하고, 비트 라인(BL)은 접지시킨다. 그리고, 하부 배선(IL)에는 기입하고자 하는 논리 정보에 대응하는 크기 및 시간을 가지는 전류 펄스에 대응하는 신호를 인가한다. 이에 따라 가변 저항체 Rv를 통해 하부 배선(IL) 및 비트 라인(BL) 사이에 전류가 흐르고 이에 따라 가변 저항체 Rv를 구성하는 상변화 물질막 패턴의 결정 상태가 변하여 결국 가변 저항체 Rv의 저항이 바뀌게 된다.
본 발명에 따르면, 가변 저항체 Rv를 구성하는 상변화 물질막 패턴의 비저항이 크기 때문에 그 결정 상태를 전환시키기 위해 필요로 되는 전류 펄스(즉, 하부 배선에 인가되는 신호)의 크기가 줄어들게 된다.
한편, 가변 저항체 Rv 에 논리 정보를 끄집어 내는 독출(READING) 동작을 살펴보자. 워드 라인(WL)에 접근 트랜지스터 Ta를 턴온 시키기에 충분한 신호를 인가하고, 하부 배선(IL)은 접지시키고 비트 라인(BL)에는 동작 전압을 인가한다. 이때 동작 전압은 상변화 물질막 패턴의 결정 상태를 변화시키지 않는 크기의 전압이다. 이에 따라 가변 저항체 Rv를 통해서 비트 라인(BL) 및 하부 배선(IL) 사이가 도통되고 비트 라인(BL)을 통해서 상변화 물질막 패턴의 저항(논리 정보)이 감지된다.
이제 도 9a 내지 도 9h를 참조하여 도 7에 도시된 상변화 기억 소자를 형성하는 방법에 대해서 설명을 하기로 한다.
먼저 도 9a를 참조하여, 통상적인 모스 전계효과 트랜지스터(MOSFET) 공정을 진행하여 반도체 기판 (101)에 소자 분리 영역 (103) 및 트랜지스터 (109)를 형성한다. 상기 소자 분리 영역(103)은 상기 반도체 기판 (101)에 형성된 절연 영역으로서 활성 영역을 한정하며, 국소적 실리콘 산화 공정(LOCOS) 또는 트렌치 공정(STI) 등에 의해서 형성될 수 있다. 상기 트랜지스터(109)는 상기 반도체 기판 (101) 상에 형성되며 일정한 방향으로 신장하는 게이트 전극(105), 그 양측의 반도체 기판 (101)의 활성 영역에 형성된 소오스 영역(107b) 및 드레인 영역(107a)으로 구성된다. 한편, 상기 소오스 영역(107b) 및 상기 드레인 영역(107a) 사이의 활성 영역, 즉, 상기 게이트 전극(105) 아래의 활성 영역이 채널 영역으로서 상기 소오스 영역(107b) 및 상기 드레인 영역(107a) 사이의 전류 통로로서의 역할을 한다. 그리고, 상기 게이트 전극(105) 및 채널 영역 사이에는 게이트 절연막이 개재함은 이 분야의 통상적인 지식을 가진 자에게 자명한 사실이다.
다음 도 9b를 참조하여, 상기 트랜지스터(109)를 완전히 덮도록 층간 절연막(111)을 형성한다. 상기 층간 절연막(111)은 실리콘 산화막으로 형성되며, 화학적기상증착(CVD) 방법 등이 사용되어 형성될 수 있다.
다음 도 9c를 참조하여, 하부 배선(113a) 공정을 설명한다. 상기 하부 배선(113a)은 상기 트랜지스터(109)의 드레인 영역(107a)에 전기적으로 접속하는 도전성 배선이다. 예컨대, 상기 하부 배선(113a)은 상기 게이트 전극(105)과 평행하도록 신장될 수 있다. 본 실시예에서는 듀얼 다마신(dual damascene) 공정을 사용하여 상기 하부 배선(113a)을 형성한다. 구체적으로, 상기 층간 절연(111)을 패터닝하여 하부 배선이 형성될 배선 용 홈(interconnection groove, 112a) 및 상기 홈(112a)의 일정 영역에서 연속하여 상기 드레인 영역(107a)을 노출시키는 콘택홀(112a')을 형성한다. 이어서 상기 홈(112a) 및 콘택홀(112a')을 도전물질로 채워 상기 드레인 영역(107a)에 전기적으로 접속하는 상기 하부 배선(113a)을 형성한다. 이때, 본 발명에 따르면, 상기 하부 배선(113a)을 형성할 때, 동시에 상기 소오스 영역(107b)에 전기적으로 접속하는 콘택 패드(113b)도 형성한다. 즉, 상기 배선용 홈(112a) 및 콘택홀(112a')을 형성할 때, 동시에 콘택 패드용 개구부(112b) 및 여기에 연속하며 상기 소오스 영역(107b)을 노출시키는 콘택홀(112b')을 형성한다. 그리고, 상기 홈(112a) 및 콘택홀(112a')을 도전물질로 채울 때, 동시에 상기 개구부(112b) 및 콘택홀(112b')도 동시에 상기 도전물질로 채워진다. 상기 콘택 패드(113b)는 후속 공정으로 형성될 가변 저항체(도 9f의 참조번호 124)를 상기 소오스 영역(107b)에 전기적으로 연결시키는 역할을 한다.
비록 듀얼 다마신 공정을 사용하여 상기 하부 배선(113a) 및 콘택 패드(113b)를 형성하였지만, 다른 방법을 사용할 수도 있다. 즉, 상기 층간 절연막(111)을 패터닝하여 상기 소오스 영역(107b) 및 드레인 영역(107a)을 노출시키는 콘택홀들을 형성한 후 상기 콘택홀들을 채우도록 상기 층간 절연막(111) 상에 도전물질을 형성하고, 이어서 패터닝 공정을 진행할 수도 있다.
다음 도 9d를 참조하여, 상기 하부 배선(113a) 및 콘택 패드(113b) 그리고 상기 층간 절연막(111) 상에 하부 금속간 절연막(115)을 형성한다. 상기 금속간 절연막(115)은 예컨대 화학적기상증착 방법을 사용한 실리콘 산화막으로 형성될 수 있다. 계속해서, 상기 하부 금속간 절연막(115)을 패터닝하여 상기 콘택 패드(113b)를 노출시키는 콘택홀(117)을 형성한다.
다음 도 9e를 참조하여, 상기 콘택 패드(113b)를 노출시키는 콘택홀(117) 측벽에 절연성 스페이서(118)를 형성하여 그 직경을 감소시킨다. 이로 인해 제1전극 및 상변화 물질막 패턴 사이의 접촉 면적을 사진 공정 한계 이상으로 줄일 수 있다. 상기 절연성 스페이서(118)는 절연막을 증착 한 후 식각 마스크 없이 증착된 절연막에 대해 재식각하는 에치백 공정이 진행되어 형성 될 수 있다.
계속해서 도 9e를 참조하여, 상기 절연성 스페이서(118)를 형성한 후, 직경이 감소된 콘택홀을 도전물질로 채워 상기 콘택 패드(113b)에 전기적으로 접속하는 제1전극(119)을 형성한다. 상기 제1전극(119)은 도전물질 증착 및 이에 대한 평탄화 공정(예컨대, 물리화학적 연마 공정 또는 에치백 공정)을 진행하여 형성될 수 있다.
상기 제1전극(119)은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들이 둘 이상이 적층된 다층막일 수 있다. 상기 제1전극(119)은 화학적기상증착법, 물리적기상증착법(PVD), 원자층증착법(ALD) 등의 막질 증착 방법을 사용하여 형성될 수 있다. 상기 질소 원소를 함유하는 도전성 물질은 TiN, TaN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 중 어느 하나이다. 탄소 원소를 함유하는 도전성 물질로서, 그라파이트(graphite)와 같은 도전성 카본(C)이 있다.
상기 제1전극(119)의 일예로서 원자층증착법에 의해 질화알루미늄티타늄(TiAlN)을 적용할 경우 그 형성 방법을 설명한다. 먼저 티타늄 소오스 가스로서 사염화 티타늄(TiCl4)을 반응기 내로 흘려 보내어(유입) 상기 절연성 스페이서(118)가 형성된 반도체 기판에 화학적 흡착 시킨다. 이어서 퍼징(purging) 가스로 흡착되지 않은 사염화 티타늄을 퍼지시킨 후(반응기 외부로 배출) 질소 소오스 가스로서 암모니아(NH3)를 반응기 내로 흘려 보낸다. 이에 따라 질화 티타늄막(TiN)이 형성된다. 퍼징 가스로 내부를 퍼지하여 반응하지 않은 암모니아를 반응기 외부로 배출시킨다. 다음 알루미늄 소오스로서 삼메탄알루미늄(Al(CH3)3)을 흘려 보내어 티타늄막 위에 흡착시킨다. 이어서, 흡착되지 않은 삼메탄알루미늄을 퍼징 가스를 흘려 보내어 반응기 외부로 배출시키고, 마지막으로 다시 암모니아를 흘려 보낸 후 퍼징 가스로 퍼지시킨다. 이와 같은 단계들로 이루어진 단위 사이클을 반복하면서 원하는 두께의 TiAlN막을 형성한다. 원활한 소오스 가스 유입을 위해서 운반 가스(예컨대, 아르곤 또는 질소 가스)를 사용할 수 도 있다.
계속해서 도 9e를 참조하여, 상기 제1전극(119)을 형성한 후, 상기 하부 금속간 배선막(115) 상에 상변화 물질막(121) 및 제2전극막(123)을 형성한다. 상기 상변화 물질막(121)은 질소 원소를 포함하도록 형성된다. 예컨대, 상기 상변화 물질막(121)은 칼코겐 화합물을 타겟으로 하여 운송 가스로서 아르곤 가스를 사용하고 질소 가스를 사용하는 스퍼터링 방법에 의해 형성될 수 있다. 이때, 예컨대, 약 100 내지 350 ℃의 온도 범위에서 형성될 수 있다. 이에 따라 본 발명에 따르면, 상기 상변화 물질막(121)은 그레인 크기가 매우 작은 다수의 그레인으로 구성된 다결정 상태를 갖도록 형성된다. 예컨대, 상기 상변화 물질막(121)은 약 100nm 이하의 크기를 가지는 그레인으로 구성된 다결정 상태를 나타낸다. 바람직하게 약 40nm 이하의 그레인을 이루어진다. 본 발명에 따르면, 상기 상변화 물질막(121)은 약 0.25 내지 25 원자 퍼센트의 질소 원소를 포함한다. 칼코겐 화합물로 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se 등을 사용할 수 있다. 이에 따라, 본 발명에 따른 상기 질소 원소가 도핑된 상변화 물질막(121)은 Ge-Sb-Te-N, As-Sb-Te-N, As-Ge-Sb-Te-N, Sn-Sb-Te-N, In-Sn-Sb-Te-N, Ag-In-Sb-Te-N, 5A족 원소-Sb-Te-N, 6A족 원소-Sb-Te-N, 5A족 원소-Sb-Se-N, 6A족 원소-Sb-Se-N 등으로 형성될 수 있다.
일 예로서, Ge-Sb-Te-N을 스퍼터링 방법을 사용하여 형성하는 경우를 설명한다. Ge-Sb-Te를 타겟으로 하여 약 10mm Torr 의 아르곤, 약 1mm Torr의 질소, 약 500와트의 DC 파워에서, 약 100 내지 350℃의 온도 범위에서 약 100 내지 1000Å의 두께 범위로 형성한다. 이와 같이 형성된 본 발명의 상변화 물질막은 도 4에 도시된 바와 같이 매우 작은 크기(약 40nm 이하)의 다수의 그레인(grain)으로 이루어진 다결정 상태를 가진다.
상기 제2전극막(123)은 화학적기상증착법, 물리적기상증착법, 원자층증착법 등의 방법을 사용하여 형성될 수 있으며, 상기 제1전극(119)과 동일한 물질을 사용하여 형성될 수 있다. 예컨대, 상기 제2전극막(123)은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들이 둘 이상이 적층된 다층막일 수 있다.
일 예로서 물리적기상증착법을 사용하여 질화알루미늄티타늄으로 제2전극을 형성하는 경우를 설명한다. 원자층증착법을 사용하는 경우는 앞서 설명한 바와 같다. 알루미늄티타늄 얼로이(20 원자 퍼센트의 알루미늄)를 타겟으로 하는 DC 스퍼터에서, 약 3mm Torr의 아르곤, 약 3mm Torr의 질소, 약 1500와트의 DC 파워 조건으로 진행하여 약 100 내지 1000 Å 두께 범위의 제2전극막(123)을 형성할 수 있다.
다음 도 9f를 참조하여, 상기 제1전극(119)에 전기적으로 접속하도록 상기 제2전극막(123) 및 상변화 물질막(121)을 패터닝하여 인접한 것들과 전기적으로 분리된 가변 저항체(124)를 완성한다.
다음 공정은 상부 배선 공정이다. 먼저 도 9g를 참조하여, 상기 가변 저항체(124)를 완성한 후, 상기 하부 금속간 절연막(115) 상에 상기 가변 저항체(124)를 덮도록 상부 금속간 절연막(125)을 형성한다. 상기 상부 금속간 절연막(125)은 화학적기상증착법 등을 사용하여 형성된 실리콘 산화막일 수 있다. 계속해서, 상기 상부 금속간 절연막(125)을 패터닝하여 상기 가변 저항체(124)의 제2전극(123)을 노출시키는 콘택홀(126)을 형성한다.
다음 도 9h를 참조하여, 상기 제2전극(123)을 노출시키는 콘택홀(126)에 도전물질을 채워 도전성 플러그(127)를 형성한다. 이어서 상기 도전성 플러그(127)를 포함하여 상기 상부 금속간 절연막(125) 상에 상부 배선 물질을 형성하고 이를 패터닝하여 도 7에 도시된 바와 같이 상기 도전성 플러그(127)에 전기적으로 접속하는 상부 배선(129)을 형성한다. 결국, 상기 도전성 플러그(127)는 상기 제2전극(123) 및 상기 상부 배선(129)을 전기적으로 연결시킨다. 상기 도전성 플러그(127)는 도전물질을 상기 제2전극(123)을 노출시키는 콘택홀(126)을 채우도록 증착한 후 평탄화 공정을 진행하여 형성될 수 있다.
상기 도전성 플러그(127)는 알루미늄, 알루미늄구리 합금, 알루미늄구리실리콘 합금, 텅스텐 실리사이드, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 텅스텐티타늄, 구리 등으로 형성될 수 있으며, 물리적기상증착법, 화학적기상증착법 등을 사용할 수 있다. 상기 상부 배선(129) 역시 상기 도전성 플러그(127) 형성에 사용되는 물질과 동일한 것을 사용하여 형성될 수 있다.
다른 방법으로 도전성 플러그 및 상부 배선이 한 번의 공정으로 형성될 수 있다. 즉, 상기 제2전극(123)을 노출시키는 콘택홀(126)을 형성한 후 상기 콘택홀(126) 및 상기 상부 금속간 절연막(125) 상에 도전물질을 형성한 후 이를 패터닝하여 상기 제2전극(123)에 전기적으로 접속하는 상부 배선을 형성한다.
도 10a 및 도 10b는 다른 실시예에 따른 상부 배선 및 제2전극 사이의 전기적 연결 방법을 설명하기 위한 단면도이다. 본 실시예에 따르면, 앞서 설명한 방법과 달리 제2전극을 노출시키는 콘택홀 공정이 진행되지 않고, 제2전극이 직접 상부 배선과 접촉한다.
먼저 도 10a를 참조하여, 도 9f에 도시된 바와 같이 가변 저항체(124)를 형성한 후, 상부 금속간 절연막을 형성하고 이어서 상기 상부 금속간 절연막에 대한 평탄화 공정을 진행한다. 이에 따라 도 10a에 도시된 바와 같이, 상부 금속간 절연막(125)은 제2전극(123)과 동일한 높이를 가진다. 평탄화 공정은 물리화학적 연마 공정 또는 에치백 공정을 사용하여 진행된다.
다음 도 10b를 참조하여, 상기 상부 금속간 절연막(125) 및 제2전극(123) 상에 도전물질을 형성한 후 이를 패터닝하여 상부 배선(129)을 형성한다. 상기 상부 배선(123)은 알루미늄, 알루미늄구리 합금, 알루미늄구리실리콘 합금, 텅스텐 실리사이드, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 텅스텐티타늄, 구리 등으로 형성될 수 있으며, 물리적기상증착법, 화학적기상증착법 등을 사용할 수 있다. 본 실시예에 따르면 상부 배선(129)이 직접 상기 제2전극(123)과 접촉한다.
이제, 상술한 바와 같이 질소 원소(7 원자 퍼센트)를 포함하는 상변화 물질막을 구비하는 본 발명의 상변화 기억 소자의 특성을 통상적인 상변화 기억 소자와 비교한다.
도 11은 본 발명의 상변화 물질막 패턴을 구비하는 가변 저항체 구조의 또 다른 예를 도시하는 단면도이다. 도 5 및 도 6에 보여진 구조와 달리 상변화 물질막 패턴(121)이 절연막(125)의 소정 영역에 형성된 콘택홀(225)을 통해서 제1전극(119)에 연결된다. 또한, 상기 제1전극(119)이 콘택 플러그 모양을 가지지 않고 절연막(115) 상에 일정한 모양으로 형성된다.
구체적으로, 하부 금속간 절연막(115) 상에 제1 전극(119)이 배치된다. 상기 제1전극(119)은 상기 하부 금속간 절연막(115)을 뚫고 형성된 플러그(116)를 통해서 반도체 기판에 전기적으로 접속한다. 상기 제1전극(119)을 피복하도록 상기 하부 금속간 절연막(115) 상에 상부 금속간 절연막(125)이 위치한다. 상기 상부 금속간 절연막(115)은 상기 제1전극(119)의 일부를 노출시키는 콘택홀(225)을 구비한다. 상기 상부 금속간 절연막(125) 상에 상변화 물질막 패턴(121)이 위치한다. 상기 상변화 물질막 패턴(121)은 상기 콘택홀을 통해서 상기 제1 전극(119)에 전기적으로 접속한다. 상기 상변화 물질막 패턴(121) 상에 제2 전극이 위치한다. 상기 제1전극(119), 상변화 물질막 패턴(121) 및 제2 전극(123)이 가변 저항체(124)를 구성한다.
상기 상변화 물질막 패턴(121)은 그레인 크기가 매우 작은 다수의 그레인으로 구성된 다결정 상태를 가지며 이로 인해 그 비저항이 높다. 바람직하게 상기 상변화 물질막 패턴(121)은 질소 원소가 도핑된 칼코겐(chalcogenide) 화합물이다. 예컨대, 상기 상변화 물질막 패턴(121)은 Ge-Sb-Te-N, As-Sb-Te-N, As-Ge-Sb-Te-N, Sn-Sb-Te-N, In-Sb-Sn-Te-N, 5A족 원소-Sb-Te-N, 6A족 원소-Sb-Te-N, 5A족 원소-Sb-Se-N, 6A족 원소-Sb-Se-N 중 어느 하나이다. 이때, 질소 원소는 상기 상변화 물질막 패턴 구성 원소의 총 원자량에 대해서 약 0.25 내지 25 % 범위로 포함될 수 있다.
상기 제2전극(123)은 앞서 도 5 및 도 6을 참조하여 설명한 방법과 동일하게 상부 배선에 전기적으로 접속한다. 즉, 직접 상부 배선과 접속하거나 플러그를 통해서 상부 배선과 접속할 수 있다. 또한 상기 제1전극은 콘택 플러그(116)를 통해서 반도체 기판에 형성된 접근 트랜지스터의 소오스 영역에 전기적으로 접속한다.
도 11을 구비하는 상변화 기억 소자를 제조하는 방법을 간략히 설명을 한다. 먼저, 도 9a 내지 도 9c를 참조하여 설명한 방법과 동일하게 반도체 기판 상에 소자 분리 영역, 트랜지스터, 하부 배선, 콘택 패드 등을 형성한다. 이어서 도 11에 도시된 바와 같이, 하부 금속간 절연막(115)을 형성한다. 계속해서 상기 하부 금속간 절연막(115)을 패터닝하여 상기 금속 패드를 노출시키는 콘택홀을 형성한 후 여기에 도전물질을 채워 콘택 플러그(116)를 형성한다.
상기 콘택 플러그(116) 및 상기 하부 금속간 절연막(115) 상에 제1전극 물질을 증착한 후 이를 패터닝하여 제1전극(119)을 형성한다. 이때, 상기 제1전극(119)은 상기 콘택 플러그(116)를 덮는다. 상기 제1전극(119)이 형성된 결과의 반도체 기판 전면에 상부 금속간 절연막(125)을 형성한다. 상기 상부 금속간 절연막(125)을 패터닝하여 상기 제1전극(119)을 노출시키는 콘택홀(225)을 형성한다. 상기 콘택홀(225) 내부 및 상기 상부 금속간 절연막(125) 상에 상변화 물질막을 형성한다. 상기 상변화 물질막(121)은 질소 원소를 포함하도록 형성된다. 예컨대, 상기 상변화 물질막(121)은 칼코겐 화합물을 타겟으로 하여 운송 가스로서 아르곤 가스를 사용하고 질소 가스를 사용하는 스퍼터링 방법에 의해 형성될 수 있다. 이때, 예컨대, 약 100 내지 350 ℃의 온도 범위에서 형성될 수 있다.
상기 상변화 물질막 상에 제2전극물질을 형성한 후, 상기 제2 전극물질 및 상기 상변화 물질막을 차례로 패터닝하여 상변화 물질막 패턴(121) 및 제2전극(123)을 형성한다.
후속 공정은 상부 배선(비트 라인) 공정으로서 앞서 설명한 방법과 동일하기 때문에 설명을 생략한다.
도 12는 본 발명의 상변화 기억 소자 및 통상적인 상변화 기억 소자의 누적 비저항 분포를 도시하는 그래프이다. 도 12에서 가로축은 비저항(㏀/cnt)을 세로축은 누적 분포를 나타낸다. 또 도면에서 - ●- 는 본 발명의 7 원자 퍼센트의 질소가 도핑된 상변화 물질막을 구비하는 상변화 기억 소자를 나타내고, - □- 는 통상적인 상변화 기억 소자를 나타낸다. 도시된 바와 같이, 통상적인 상변화 기억 소자에 비해서 본 발명의 상변화 기억 소자의 저항이 증가했음을 알 수 있다.
도 13은 반복적인 기입 동작에 따른 7 원자 퍼센트의 질소 원소를 포함하는 상변화 물질을 구비하는 본 발명의 상변화 기억 소자 및 통상적인 상변화 기억 소자의 리세트 저항/세트 저항 값을 보여주는 그래프이다. 도면에서 가로축은 기입 동작 회수이고, 세로축은 리세트 저항/세트 저항 값을 가리킨다. 도면에서 - ●- 는 본 발명의 7 원자 퍼센트의 질소가 도핑된 상변화 물질막을 나타내고, - □- 는 통상적인 상변화 물질막을 나타낸다. 도시된 바와 같이, 통상적인 상변화 기억 소자의 경우 기입 동작 회수가 증가함에 따라 리세트 저항/세트 저항 값이 점점 감소함을 알 수 있다. 하지만 본 발명의 상변화 기억 소자의 경우, 반복적인 기입 동작에도 불구하고 리세트 저항/세트 저항 값을 처음과 비슷하게 약 5 이상 유지함을 알 수 있다. 즉, 본 발명의 상변화 기억 소자가 열적 안정성이 매우 우수함을 알 수 있다.
도 14는 또한 본 발명의 상변화 기억 소자의 열적 안정성이 우수함을 보여주는 그래프이다. 도 14는 7 원자 퍼센트의 질소 원소를 포함하는 상변화 물질을 구비하는 본 발명의 상변화 기억 소자 및 통상적인 상변화 기억 소자에서 열처리 전후의 상변화 물질막에 대한 엑스 레이 회절(XRD:X-ray diffraction) 데이터를 보여준다. 도면에서 위쪽이 통상적인 상변화 기억 소자에 대한 것이고 아래쪽이 본 발명의 상변화 기억 소자에 대한 것이다. 도면에 보여진 것 같이, 본 발명의 경우, 400℃ 열처리 전후에서 실질적으로 동일한 양상을 보이는 반면 (열적 안정성 우수), 통상적인 상변화 기억 소자의 경우, 열처리 전후에서 매우 심한 변화가 일어났음을 알 수 있다.
(실리콘 원소가 도핑된 칼코겐 화합물)
이제 실리콘 원소가 도핑된 칼코겐 화합물을 이용한 상변화 물질막에 대해서 설명을 하기로 한다. 상술한 상변화 기억 소자 및 그 형성 방법에서 칼코겐 화합물에 질소 원소를 도핑하는 대신 실리콘 원소를 도핑 할 수 있다. 실리콘의 도핑 량이 증가할수록 칼코겐 화합물의 비저항은 증가한다.
도 15는 본 발명의 일 실시예에 따라 실리콘 원소 도핑 량을 증가시키면서 측정한 실리콘 원소가 도핑된 GST 박막의 비저항을 보여주는 그래프이다. 도 15에서 가로축은 도핑된 실리콘 원소의 량을 세로축은 비저항(mΩcm)를 나타낸다. 도 15의 비저항은 이산화 실리콘 박막 상에 다양한 함량의 실리콘이 도핑된 GST 막을 형성한 후 측정하여 얻어진 것이다. 도 15로부터 알 수 있듯이, 실리콘의 도핑 량이 증가함에 따라 칼코겐 화합물의 비저항이 증가함을 알 수 있다.
도 15를 참조하면, 실리콘이 약 0.1 원자 퍼센트로 첨가된 (Ge-Sb-Te)99.9Si0.1의 비저항은 약 20 mΩcm 로서 실리콘이 도핑되지 않은 통상적인 삼원소 칼코겐 화합물 Ge-Sb-Te 의 비저항 7 mΩcm 에 비해 월등히 증가했음을 알 수 있다. 실리콘의 도핑 함량이 증가함에 따라 칼코겐 화합물의 그레인 크기가 점차로 감소하면서 비정질 상태로 가까워진다. 이에 따라 칼코겐 화합물의 비저항이 증가하게 된다
하지만, 도핑되는 실리콘의 함량이 너무 많으면 칼코겐 화합물의 비저항이 너무 커서 상변화 소자를 동작하기 위한 전원 전압이 3볼트 이상으로 커지게 된다. 따라서 도핑되는 실리콘의 함량은 약 15 원자 퍼센트 이하인 것이 바람직하다.
실리콘 원소가 도핑된 칼코겐 화합물의 일예로서 실리콘이 도핑된Ge-Sb-Te-Si 막 형성 방법을 설명한다. 실리콘 원소가 도핑된 칼코겐 화합물은 스퍼터링 방법을 사용하여 형성된다. 즉, 실리콘-칼코겐 화합물을 타겟으로 하고 약 30 sccm 내지 약 100 sccm의 아르곤 가스 약 1 sccm 내지 약 10 sccm의 질소 가스를 사용하여 섭씨 100도 내지 섭씨 350도의 온도범위에서 약 100와트 내지 약 1000와트의 파워조건에서 스퍼터링을 진행한다.
도 16은 실리콘 도핑 농도에 따른 GST의 엑스레이 회절 패턴을 도시하는 그래프이다. 도 16에서 가로축은 GST에 입사되는 엑스레이 입사 각도(Theta)를 세로축은 강도(intensity)를 가리킨다. 실리콘 원소의 도핑 농도가 높을수록 피크치의 폭이 증가함을 알 수 있다. 이는 실리콘 원소의 도핑 농도가 높을수록, GST의 비정질 상태가 증가, 즉, 그레인 크기가 점차로 감소한다는 것을 의미하며, 결국 비저항 증가로 나타난다.
(실리콘 및 질소가 도핑된 칼코겐 화합물)
이제 실리콘 원소 및 질소 원소가 동시에 도핑된 칼코겐 화합물을 이용한 상변화 물질막에 대해서 설명을 하기로 한다. 즉, 칼코겐 화합물에 실리콘 원소가 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트로 도핑되고 질소 원소가 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트의 질소 원소가 도핑 될 수 있다. 바람직하게는 실리콘 원소는 약 0.25 원자 퍼센트 내지 약 8 원자 퍼센트로 도핑되고, 질소 원소는 약 0.25 원자 퍼센트 내지 약 2원자 퍼센트로 도핑된다.
실리콘 원소 및 질소 원소가 도핑된 칼코겐 화합물의 일예로서 실리콘 및 질소 원소가 도핑된 Ge-Sb-Te-Si-N 막 형성 방법을 설명한다
본 실시예의 실리콘 원소 및 질소 원소가 도핑된 칼코겐 화합물은 스퍼터링 방법에 의해서 형성될 수 있다. 즉, 실리콘이 약 1 내지 8 원자 퍼센트로 포함된 실리콘-칼코겐 화합물(Ge-Sb-Te-Si)을 타겟으로 하여, 약 30 sccm 내지 약 100sccm의 아르곤 가스 약 1 sccm 내지 약 10 sccm의 질소 가스를 사용하여 약 섭씨 100도 내지 약 350도의 온도범위에서 약 100와트 내지 약 1000와트의 파워조건에서 스퍼터링이 진행된다.
도 17은 상술한 실리콘 원소 및 질소 원소가 도핑된 칼코겐 화합물은 스퍼터링 방법에서, 질소 가스의 유량을 증가시켰을 때의 Ge-Sb-Te-Si-N의 비저항을 나타내는 그래프이다. 질소 가스의 유량이 증가함에 따라 비저항이 증가함을 알 수 있다.
실리콘 및 질소가 도핑될 경우, 질소 원소가 단독으로 도핑된 것에 비해서 상변화 물질막의 비저항은 더 증가한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 상변화 물질막의 비저항을 크게 할 수 있어, 기입 동작시 필요한 전류 펄스의 크기를 감소시킬 수 있다. 이에 더하여 첨가되는 질소 원소 그리고/또는 실리콘 원소의 농도를 적절히 조절함으로써, 소자 목적에 적합하게 상변화 물질막 패턴의 비저항을 용이하게 조절할 수 있다.
또, 상변화 물질막의 결정화 온도를 높일 수 있어, 내구성 특성을 향상시킬 수 있다.
또한, 상변화 물질막이 작은 크기의 그레인들로 이루어진 다결정이기 때문에, 물질 확산 거리가 증가하여 주위로부터의 오염원 침투를 억제할 수 있다.

Claims (43)

  1. 상변화 물질막 패턴;
    서로 마주보면서 상기 상변화 물질막 패턴에 접촉하여 전기 신호를 제공하는 제1전극 및 제2전극을 포함하며,
    상기 상변화 물질막 패턴은 질소 원소를 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 상변화 물질막 패턴은 다결정 상태인 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 질소 원소는 상기 상변화 물질막 패턴 구성 원소의 총 원자량에 대해서 약 0.25 내지 25 %로 포함되는 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 상변화 물질막 패턴은 Ge-Sb-Te-N, As-Sb-Te-N, As-Ge-Sb-Te-N, Sn-Sb-Te-N, In-Sn-Sb-Te-N, Ag-In-Sb-Te-N, 5A족 원소-Sb-Te-N, 6A족 원소-Sb-Te-N, 5A족 원소-Sb-Se-N, 6A족 원소-Sb-Se-N 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1전극 및 제2전극 은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막인 것을 특징으로 하는 상변화 기억 소자.
  6. 제 5 항에 있어서,
    상기 제1전극 및 제2전극 중 어느 하나의 전극은 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW) 중 어느 하나 또는 이들의 조합막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 6 항에 있어서,
    상기 질소 원소를 함유하는 도전성 물질은 TiN, TaN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1 항 또는 제 2 항에 있어서,
    소오스 영역, 드레인 영역 및 게이트 전극으로 구성된 트랜지스터;
    상기 드레인 영역에 전기적으로 연결된 하부 배선;
    상기 제1전극 및 제2전극 중 어느 하나의 전극에 연결되는 상부 금속 배선을 더 포함하며;
    상기 제1 전극 및 제2전극 중 다른 하나의 전극은 상기 소오스 영역에 전기적으로 연결되는 것을 특징으로 하는 상변화 기억 소자.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 상변화 물질막 패턴은 TeaSbbGe100-(a+b))nN100-n이며, 여기서, a≤80, 5 ≤b ≤50, 75 ≤n ≤99.75 인 것을 특징으로 하는 상변화 기억 소자.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 상변화 물질막은 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트의 실리콘을 더 포함하고,
    상기 질소는 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트로 포함되는 것을 특징으로 하는 상변화 기억 소자.
  11. 반도체 기판 상에 배치된 소오스 영역, 드레인 영역 및 게이트 전극으로 구성된 트랜지스터;
    상기 드레인 영역에 전기적으로 연결된 하부 배선;
    상기 하부 배선과 동일 물질 및 동일 높이에 위치하는 콘택 패드;
    상기 콘택 패드에 전기적으로 연결된 가변 저항체;
    상기 가변 저항체에 전기적으로 연결된 상부 배선을 포함하며,
    상기 가변 저항체는 두 전극들 사이에 개재하면서 질소 원소를 포함하는 상변화 물질막 패턴으로 구성되는 것을 특징으로 하는 상변화 기억 소자.
  12. 제 11 항에 있어서,
    상기 상변화 물질막 패턴은 100nm 이하의 크기를 가지는 그레인으로 이루어진 다결정 상태인 것을 특징으로 하는 상변화 기억 소자.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 질소 원소는 상기 상변화 물질막 패턴 구성 원소의 총 원자량에 대해서 약 0.25 내지 25 %로 포함되는 것을 특징으로 하는 상변화 기억 소자.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 상변화 물질막 패턴은 TeaSbbGe100-(a+b))nN100-n이며, 여기서, a≤80, 5 ≤b ≤50, 75 ≤n ≤99.75 인 것을 특징으로 하는 상변화 기억 소자.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 상변화 물질막 패턴은 Ge-Sb-Te-N, As-Sb-Te-N, As-Ge-Sb-Te-N, Sn-Sb-Te-N, In-Sn-Sb-Te-N, Ag-In-Sb-Te-N, 5A족 원소-Sb-Te-N, 6A족 원소-Sb-Te-N, 5A족 원소-Sb-Se-N, 6A족 원소-Sb-Se-N 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자.
  16. 제 14 항에 있어서,
    상기 두 전극들은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막인 것을 특징으로 하는 상변화 기억 소자.
  17. 제 15 항에 있어서,
    상기 두 전극들은 질소를 함유하는 도전성 물질, 탄소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막인 것을 특징으로 하는 상변화 기억 소자.
  18. 제 16 항에 있어서,
    상기 두 전극들 중 하나의 전극은 상기 콘택 패드에 전기적으로 접속하고 다른 하나의 전극의 상기 상부 배선에 전기적으로 접속되며,
    상기 상부 전극에 접속되는 다른 하나의 전극은 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW) 중 어느 하나 또는 이들의 조합막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  19. 제 18 항에 있어서,
    상기 질소 원소를 함유하는 도전성 물질은 TiN, TaN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자.
  20. 제 11 항 또는 제 12 항에 있어서,
    상기 상변화 물질막은 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트의 실리콘을 더 포함하고,
    상기 질소는 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트로 포함되는 것을 특징으로 하는 상변화 기억 소자.
  21. 반도체 기판 상에 제1전극을 형성하는 단계;
    상기 제1전극에 전기적으로 접속하는 질소 원소를 포함하는 상변화 물질막 패턴을 형성하는 단계;
    상기 상변화 물질막 패턴 상에 제2전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  22. 제 21 항에 있어서,
    상기 상변화 물질막 패턴은 약 100 내지 약 350 ℃의 온도 범위에서 칼코겐 화합물을 타겟으로 하고 운송 가스로서 아르곤 가스를 사용하고 질소 원소 소오스로서 질소 가스를 사용하는 스퍼터링 방법에 의해 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  23. 제 22 항에 있어서,
    상기 칼코겐 화합물은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 질소 원소가 상기 상변화 물질막 패턴 구성 원소의 총 원자량에 대해서 약 0.25 내지 25 %로 포함되도록 상기 상변화 물질막 패턴이 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  25. 반도체 기판 상에 제1전극을 형성하는 단계;
    상기 제1전극에 전기적으로 접속하는 100nm 이하의 그레인으로 구성된 다결정 상태의 상변화 물질막 패턴을 형성하는 단계;
    상기 상변화 물질막 패턴 상에 제2전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  26. 제 25 항에 있어서,
    상기 상변화 물질막 패턴은 칼코겐 화합물을 타겟으로 하여 질소 가스 및 운송 가스로서 아르곤 가스를 사용하는 스퍼터링 방법에 의해 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  27. 제 25 항에 있어서,
    상기 상변화 물질막 패턴은 Ge-Sb-Te-N, As-Sb-Te-N, As-Ge-Sb-Te-N, Sn-Sb-Te-N, In-Sn-Sb-Te-N, Ag-In-Sb-Te-N, 5A족 원소-Sb-Te-N, 6A족 원소-Sb-Te-N, 5A족 원소-Sb-Se-N, 6A족 원소-Sb-Se-N 중 어느 하나로 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 질소 원소는 약 0.25 내지 25 원자 %로 포함되도록 상기 상변화 물질막이 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  29. 실리콘이 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트로 도핑된 상변화 물질막; 그리고
    서로 마주보면서 상기 상변화 물질막에 접촉하여 전기적 신호를 제공하는 제1전극 및 제2전극을 포함하는 상변화 기억 소자.
  30. 제 29 항에 있어서,
    상기 상변화 물질막은 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트로 도핑된 질소(N)를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  31. 제 30 항에 있어서,
    상기 실리콘은 약 0.25 원자 퍼센트 내지 약 8 원자 퍼센트로 도핑되고, 상기 질소는 약 0.25 원자 퍼센트 내지 약 2원자 퍼센트로 도핑된 것을 특징으로 하는 상변화 기억 소자.
  32. 제 30 항 또는 제 31 항에 있어서,
    상기 상변화 물질막은 칼코겐 원소 중 적어도 하나 이상의 원소와, 안티몬(Sb), 비소(As), 게르마늄(Ge), 주석(Sn), 인(P), 은(Ag), 산소(O), 인듐(In) 및 창연(Bi)으로 이루어진 그룹에서 선택된 적어도 하나 이상의 원소를 포함하는 것을 특징으로 하는 상변화 기억 소자.
  33. 제 32 항에 있어서,
    상기 칼코겐 원소는 텔루리움(Te), 셀레늄(Se), 황(S) 및 폴로늄(Po)을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  34. 제 29 항에 있어서,
    상기 제1전극 및 제2전극은 질소 원소를 함유하는 도전성 물질, 탄소 원소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합막인 것을 특징으로 하는 상변화 기억 소자.
  35. 제 34 항에 있어서,
    상기 제1전극 및 제2전극 중 어느 하나의 전극은 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW) 중 어느 하나 또는 이들의 조합막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  36. 제 34 항 또는 제 35 항에 있어서,
    상기 질소 원소를 함유하는 도전성 물질은 TiN, TaN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자.
  37. 제 29 항에 있어서,
    소오스 영역, 드레인 영역 및 게이트 전극으로 구성된 트랜지스터;
    상기 드레인 영역에 전기적으로 연결된 하부 배선;
    상기 제1전극 및 제2전극 중 어느 하나의 전극에 연결되는 상부 금속 배선을 더 포함하며;
    상기 제1전극 및 제2전극 중 다른 하나의 전극은 상기 소오스 영역에 전기적으로 연결되는 것을 특징으로 하는 상변화 기억 소자.
  38. 제 29 항에 있어서,
    상기 상변화 물질막은 TeaSbbGe100-(a+b))nSi100-n의 비율로 구성되며, 여기서, a≤80, 5 ≤b ≤50, 85 ≤n ≤99.9 인 것을 특징으로 하는 상변화 기억 소자.
  39. 제 30 항에 있어서,
    상기 상변화 물질막은 (TeaSbbGe100-(a+b))nSicN100-(c+n)의 비율로 구성되며, a≤80, 5 ≤b ≤50, 0.1 ≤c ≤15, 80 ≤c+n ≤99.9 인 것을 특징으로 하는 상변화 기억 소자.
  40. 반도체 기판 상에 제1전극을 형성하고;
    상기 제1전극에 접촉하며 실리콘이 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트로 도핑된 상변화 물질막을 형성하고;
    상기 상변화 물질막 상에 제2전극을 형성하는 것을 포함하는 특징으로 하는 상변화 기억 소자 형성 방법.
  41. 제 40 항에 있어서,
    상기 상변화 물질막은 실리콘-칼코겐 화합물을 타겟으로 하고 약 30sccm 내지 약 100sccm의 아르곤 가스를 사용하여 약 섭씨 100도 내지 약 350도의 온도범위에서 약 100와트 내지 약 1000와트의 파워조건에서 진행되는 스퍼터링 방법에 의해서 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
  42. 반도체 기판 상에 제1전극을 형성하고;
    상기 제1전극에 접촉하며, 실리콘이 약 0.1 원자 퍼센트 내지 약 15 원자 퍼센트로 도핑되고, 질소가 약 0.1 원자 퍼센트 내지 약 20 원자 퍼센트로 도핑된 상변화 물질막을 형성하고;
    상기 상변화 물질막 상에 제2전극을 형성하는 것을 포함하는 특징으로 하는 상변화 기억 소자 형성 방법.
  43. 제 42 항에 있어서,
    상기 상변화 물질막은 실리콘-칼코겐 화합물을 타겟으로 하고 약 30 sccm 내지 약 100sccm의 아르곤 가스 약 1 sccm 내지 약 10 sccm의 질소 가스를 사용하여 약 섭씨 100도 내지 약 350도의 온도범위에서 약 100와트 내지 약 1000와트의 파워조건에서 진행되는 스퍼터링 방법에 의해서 형성되는 것을 특징으로 하는 상변화 기억 소자 형성 방법.
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