KR20090107320A - 상변화 메모리 장치 - Google Patents
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Abstract
상변화 메모리 장치가 제공된다. 상기 상변화 메모리 장치는 제 1 전극 및 제 2 전극을 포함할 수 있다. 상기 제 1 전극 및 상기 제 2 전극 사이에 상변화 물질 패턴이 위치한다. 상기 상변화 물질 패턴의 적어도 일면과 접하도록 상변화 보조 패턴이 배치된다. 상기 상변화 보조 패턴은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서, 상기 D는 C, N 및 O 중 적어도 하나를 포함할 수 있고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있고, 상기 G는 Ge를 포함할 수 있고, 상기 T는 Te를 포함할 수 있다.
상변화 메모리, 칼코겐 화합물
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 상변화 메모리 장치에 관한 것이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 상변화 메모리 장치 및 그 형성 방법에 관한 것이다.
상변화 물질은 서로 구별 가능한 적어도 두 상태, 예컨대 결정질 상태, 비정질 상태 그리고 이들 사이의 적어도 하나 이상의 중간 상태들을 나타낼 수 있어 메모리 요소로 사용될 수 있다. 비정질 상태는 결정질 상태보다 상대적으로 높은 비저항을 나타내며, 중간상태들은 비정질 상태 및 결정질 상태 사이의 비저항을 나타낸다.
상변화 물질의 상태 전환은 제공되는 온도 변화에 대응하여 발생할 수 있는 데, 이 온도 변화는 예를 들어 상변화 물질에 연결된 도전체를 사용한 저항 가열에 의해서 유도될 수 있다. 저항 가열은 상변화 물질의 양단에 전기적인 신호, 예를 들어 전류를 흘려보내는 것에 의해 달성될 수 있다. 저항값은 상변화 물질과 거기에 연결된 도전체 사이의 접촉 면적과 관련이 있는데, 접촉 면적이 작을수록 저항 값이 크며, 저항값이 높을수록 동일한 전류하에서 보다 효과적으로 상변화 물질을 가열할 수 있다. 즉, 낮은 전력으로 동작하는 상변화 메모리 소자를 위해서는 상변화 물질과 거기에 연결된 도전체 사이의 접촉 면적을 가능한 작게 하는 것이 필요하며, 이와 관련된 연구 및 개발이 활발히 이루어지고 있다. 그러나 상변화 메모리 장치의 고집적화가 진행될수록 상기 접촉 면적을 작게 하는데 한계가 있다. 따라서 상기 접촉 면적의 감소와 별도로 상변화 메모리 장치의 특성들을 개선할 수 있는 방법이 요구된다.
본 발명의 실시예들은 전기적 특성 및 신뢰성이 향상된 상변화 메모리 장치 및 그 형성 방법을 제공한다.
본 발명의 일부 실시예들에 따른 상변화 메모리 장치는: 제 1 전극 및 제 2 전극; 상기 제 1 전극 및 상기 제 2 전극 사이에 개재하는 상변화 물질 패턴; 및 상기 상변화 물질 패턴의 적어도 일면과 접하는 상변화 보조 패턴을 포함할 수 있다. 상기 상변화 보조 패턴은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서, 상기 D는 C, N 및 O 중 적어도 하나를 포함할 수 있고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있고, 상기 G는 Ge를 포함할 수 있고, 상기 T는 Te를 포함할 수 있다.
상기 화학식에서, 상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)일 수 있고, 상기 G'은 3A족 원소 내지 5A족 원소일 수 있다. 상기 G'는 Al, Ga, In, Si, Sn, As, Sb 또는 Bi일 수 있다. 상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)일 수 있다.
상기 상변화 보조 패턴은 상기 상변화 물질 패턴과 상기 제 1 전극 사이 또는 상기 상변화 물질 패턴과 상기 제 2 전극 사이에 배치될 수 있다.
상기 상변화 메모리 장치는 상기 상변화 보조 패턴과 상기 제 1 전극 또는 상기 제 2 전극 사이에 접착층을 더 포함할 수 있다. 상기 접착층은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있다.
상기 상변화 메모리 장치는 상기 상변화 물질 패턴과 상기 상변화 보조 패턴 사이에 장벽층을 더 포함할 수 있다. 상기 장벽층은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함할 수 있다. 상기 장벽층은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
상기 상변화 물질 패턴은 칼코겐 화합물을 포함할 수 있다. 상기 칼코겐 화합물은 D1-Ge-Sb-Te, D2-Ge-Bi-Te, D3-Sb-Te, D4-Sb-Se 및 D5-Sb 중 적어도 하나를 포함할 수 있다. 상기 D1은 C, N, Si, Bi, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D2는 C, N, Si, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D3은 As, Sn, SnIn, 5B족 원소 및 6B족 원소 중 적어도 하나를 포함할 수 있고, 상기 D4는 5A족 원소 및 6A족 원소 중 적어도 하나를 포함할 수 있고, 상기 D5는 Ge, Ga 및 In 중 적어도 하나를 포함할 수 있다.
상기 상변화 물질 패턴은 데이터 저장 요소로 기능할 수 있고, 상기 상변화 보조 패턴은 상기 상변화 물질 패턴의 동작 전력(operation power)을 낮출 수 있다. 상기 상변화 보조 패턴은 상기 상변화 물질 패턴의 보유성(retention characteristic) 및 내구성(endurance characteristic)을 향상시킬 수 있다.
본 발명의 다른 실시예들에 따른 상변화 메모리 장치는: 기판 상의 하부 전극; 상기 하부 전극 상의 상변화 물질 패턴; 상기 상변화 물질 패턴 상의 상변화 보조 패턴; 및 상기 상변화 보조 패턴 상의 상부 전극을 포함할 수 있다. 상기 상변화 보조 패턴은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서, 상기 D는 C, N 및 O 중 적어도 하나를 포함할 수 있고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있고, 상기 G는 Ge를 포함할 수 있고, 상기 T는 Te를 포함할 수 있다.
상기 화학식에서, 상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)일 수 있고, 상기 G'은 Al, Ga, In, Si, Sn, As, Sb 또는 Bi일 수 있다. 상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)일 수 있다.
상기 상변화 메모리 장치는 상기 상변화 물질 패턴을 둘러싸는 절연막을 더 포함할 수 있다. 상기 상변화 보조 패턴은 상기 상변화 물질 패턴 및 상기 절연막 상에 위치할 수 있다. 상기 상변화 보조 패턴의 폭이 상기 상변화 물질 패턴의 폭보다 클 수 있다.
상기 상변화 물질 패턴은 플레이트 형태, 실린더 형태, 컵 형태 또는 고리 형태를 가질 수 있다.
상기 상변화 메모리 장치는 상기 상변화 보조 패턴과 상기 상부 전극 사이에 접착층을 더 포함할 수 있다. 상기 접착층은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있다.
상기 상변화 메모리 장치는 상기 상변화 물질 패턴과 상기 상변화 보조 패턴 사이에 장벽층을 더 포함할 수 있다. 상기 장벽층은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상변화 보조 패턴에 의해 상변화 메모리 장치의 동작 전력이 감소할 수 있고, 데이터 보유성 및 내구성이 향상된다. 즉, 상변화 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들에 대해 설명한다. 본 발명의 목적, 특징, 장점은 첨부된 도면과 관련된 이하의 실시예들을 통해 쉽게 이해될 것이다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 2c를 참조하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치 및 그 형성 방법이 설명된다. 도 1은 상기 상변화 메모리 장치의 평면도이고, 도 2a 내지 도 2c는 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 1 및 도 2a를 참조하면, 기판(10) 상에 하부 전극(25)을 포함하는 층간절연막(20)이 형성된다. 기판(10)은 예를 들어, 단결정 실리콘 기판, 소이(SOI) 기판 등 반도체 기판일 수 있다. 기판(10)은 제 1 방향(DW)으로 신장하는 워드라 인(WL)을 포함할 수 있다. 또, 기판(10)은 하부 전극(25)과 전기적으로 연결되는 다이오드 또는 트랜지스터를 포함할 수 있다. 상기 다이오드는 하부 전극(25)과 워드라인(WL) 사이에 위치할 수 있다. 층간절연막(20)은 예를 들어, 화학기상증착(Chemical Vapor Deposition, CVD) 공정을 수행하는 것에 의해 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합으로 형성될 수 있다. 하부 전극(25)은 예를 들어, 화학기상증착 공정, 원자층증착(Atomic Layer Deposition, ALD) 공정 또는 물리기상증착(Physical Vapor Deposition, PVD) 공정을 수행하는 것에 의해 층간절연막(20) 내 콘택홀을 채우는 도전막을 형성한 후 화학적기계적연마(CMP) 공정 또는 에치백 공정 등과 같은 평탄화 공정을 수행함으로써 형성될 수 있다. 하부 전극(25)은 도전물질 예를 들어, 티타늄, 질화티타늄(TiN) 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 2b를 참조하면, 하부 전극(25)을 포함하여 층간절연막(20) 상에 상변화 물질막(40), 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)이 형성된다. 상변화 물질막(40), 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)은 화학기상증착 공정, 원자층증착 공정 또는 스퍼터링(sputtering)과 같은 물리기상증착 공정을 수행하는 것에 의해 형성될 수 있다. 상변화 물질막(40)은 100~1000Å의 두께로 형성될 수 있고, 장벽층(50)은 10~300Å의 두께로 형성될 수 있다. 상변화 보조막(70)은 100~1000Å의 두께로 형성될 수 있고, 접착층(70)은 10~100Å의 두께로 형성될 수 있다. 본 실시예와 달리, 상변화 물질막(40)과 상변화 보조막(70) 사이의 장벽층(50) 및 상변화 보조막(70)과 상부 전극막(80) 사이의 접착층(70) 중 어느 하나만 형성될 수도 있고, 둘 다 형성되지 않을 수도 있다.
상변화 물질막(40)은 예를 들어, 칼코겐 화합물을 포함할 수 있다. 상기 칼코겐 화합물은 D1-Ge-Sb-Te, D2-Ge-Bi-Te, D3-Sb-Te, D4-Sb-Se 및 D5-Sb 중 적어도 하나를 포함할 수 있다. 상기 D1은 C, N, Si, Bi, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D2는 C, N, Si, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D3은 As, Sn, SnIn, 5B족 원소 및 6B족 원소 중 적어도 하나를 포함할 수 있고, 상기 D4는 5A족 원소 및 6A족 원소 중 적어도 하나를 포함할 수 있고, 상기 D5는 Ge, Ga 및 In 중 적어도 하나를 포함할 수 있다.
장벽층(50)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함할 수 있다. 예를 들어, 장벽층(50)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, MoN 및 CN 중 적어도 하나를 포함할 수 있다. 장벽층(50)은 상변화 물질막(40)과 상변화 보조막(60) 간 물질 확산을 방지할 수 있다.
상변화 보조막(60)은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서, 상기 D는 C, N 및 O 중 적어도 하나를 포함할 수 있고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있다. 상기 G는 Ge를 포함할 수 있고, 상기 T는 Te를 포함할 수 있다. 상기 화학식에서, 상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)일 수 있고, 상기 G'은 3A족 원소 내지 5A족 원소일 수 있다. 예를 들어, 상기 G'는 Al, Ga, In, Si, Sn, As, Sb 또는 Bi일 수 있다. 상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)일 수 있다.
접착층(70)은 예를 들어, 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있다. 접착층(70)은 상변화 보조막(60) 상에 상부 전극막(80)을 용이하게 증착할 수 있게 한다. 상부 전극막(80)은 도전물질 예를 들어, 티타늄, 질화티타늄 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 2c를 참조하면, 상부 전극막(80), 접착층(70), 상변화 보조막(60), 장벽층(50) 및 상변화 물질막(40)을 패터닝하여 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65), 장벽 패턴(55) 및 상변화 물질 패턴(45)이 형성된다. 상부 전극(85) 상에 제 2 방향(DB)으로 신장하는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제 2 방향(DB)으로 배열되는 상부 전극들(85)과 전기적으로 연결될 수 있다. 본 실시예에서 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65), 장벽 패턴(55) 및 상변화 물질 패턴(45)은 제 1 방향(DW) 및 제 2 방향(DB)을 따라 섬 형태로 배열되도록 형성되지만, 본 발명의 다른 실시예에서 이와 다른 형태로 형성될 수 있다. 예를 들어, 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65), 장벽 패턴(55) 및 상변화 물질 패턴(45)은 제 2 방향(DB)으로 신장하는 라인 형태로 형성될 수 있다. 또, 제 2 방향(DB)으로 신장하는 상부 전극(85)은 비트 라인(BL)으로 기능할 수 있다.
상변화 물질 패턴(45)은 결정질 상태 또는 비정질 상태의 저항 크기에 따라 데이터를 저장하는 데이터 저장 요소로서 기능할 수 있다. 하부 전극(45)과 상부 전극(85)은 상변화 물질 패턴(45)의 상태를 변경하기 위한 신호를 제공할 수 있다. 상변화 물질 패턴(45)은 상기 신호에 의해 발생하는 열(heat)에 의존하여 서로 다른 저항을 나타내는 결정질 상태 및 비정질 상태로 가역적으로 전환될 수 있다. 상기 신호는 상변화 물질 패턴(45)을 결정질 상태 또는 비정질 상태로 변경하기 위한 것으로서, 전류, 전압 같은 전기적 신호, 광학 신호, 또는 방사선 등이 사용될 수 있다. 예를 들어, 하부 전극(25)과 상부 전극(80) 사이에 전류가 흐르면, 저항 가열에 의해 상변화 물질 패턴(45)에 열(heat)이 제공되고, 상변화 물질 패턴(45)은 상기 제공된 열에 의해 용융된 후 냉각되면서 결정질 상태 또는 비정질 상태로 돌아오게 된다. 상변화 물질 패턴(45)이 어떠한 상태로 돌아오는지는 제공되는 열의 크기, 가열 시간, 냉각 속도 등에 의해 결정될 수 있다.
상변화 보조 패턴(65)은 상변화 물질 패턴(45)의 동작 전력(operation power)을 낮출 수 있다. 또, 상변화 보조 패턴(65)은 상변화 물질 패턴(45)의 보유성(retention characteristic) 및 내구성(endurance characteristic)을 향상시킬 수 있다.
도 13a 내지 도 13c는 상변화 보조 패턴(65)을 포함하는 본 발명의 실시예들에 따른 상변화 메모리 장치의 효과를 보여준다. 도 13a 내지 도 13c의 그래프에서 가로축은 상변화 물질 패턴 및 상변화 보조 패턴의 구성을 나타낸다. 즉, GST1000은 상변화 보조 패턴을 포함하지 않고 상변화 물질 패턴을 1000Å으로 형성한 경우의 상변화 메모리 장치를 나타낸다. GST600/NGT400은 Ge-Sb-Te로 형성된 600Å의 상변화 물질 패턴과 N-Ge-Te로 형성된 400Å의 상변화 보조 패턴을 포함하는 상변화 메모리 장치를 나타내고, GST600/GT400은 Ge-Sb-Te로 형성된 600Å의 상변화 물질 패턴과 Ge-Te로 형성된 400Å의 상변화 보조 패턴을 포함하는 상변화 메모리 장치를 나타낸다. 또, GST1000/CGT100은 Ge-Sb-Te로 형성된 1000Å의 상변화 물질 패턴과 C-Ge-Te로 형성된 100Å의 상변화 보조 패턴을 포함하는 상변화 메모리 장치를 나타내고, GST1000/GT100은 Ge-Sb-Te로 형성된 1000Å의 상변화 물질 패턴과 Ge-Te로 형성된 100Å의 상변화 보조 패턴을 포함하는 상변화 메모리 장치를 나타낸다. 세로축은 각각 상변화 물질 패턴의 리셋 전류, 베이킹 시간, 동작 횟수를 나타낸다.
도 13a를 참조하면, 상변화 보조 패턴을 포함하지 않은 경우보다 상변화 보조 패턴을 포함하는 상변화 메모리 장치에서 상변화 물질 패턴의 리셋 전류가 낮게 나타났다. 도 13b를 참조하면, 상변화 보조 패턴을 포함하는 상변화 메모리 장치는 150℃에서 최대 24시간 가열하여도 정상적으로 동작하였다. 도 13c를 참조하면, 상변화 보조 패턴을 포함하지 않은 경우보다 상변화 보조 패턴을 포함하는 상변화 메모리 장치의 동작 횟수가 10배 정도 크게 나타났다. 상기 도면들에 의하면, 본 발명의 실시예들에 따라 상변화 보조 패턴을 포함하는 상변화 메모리 장치가 동작 전력, 보유성 및 내구성이 우수함을 알 수 있다.
이하에서는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치가 설명된다. 상기 상변화 메모리 장치의 구성 요소들인 기판, 하부 전극, 상변화 물질 패턴, 장벽층, 상변화 보조 패턴, 접착층 및 상부 전극, 층간절연막 각각의 구성 물 질, 형성 공정, 두께, 구조, 형상 및 구성 요소간 관계 등에 대한 설명은 특별한 언급이 없으면 전술한 실시예에서 설명된 내용이 동일하게 적용될 수 있다.
도 3 내지 도 4c를 참조하여, 본 발명의 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법이 설명된다. 도 3은 상기 상변화 메모리 장치의 평면도이고, 도 4a 내지 도 4c는 도 3의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 3 및 도 4a를 참조하면, 기판(10) 상에 하부 전극(25)을 포함하는 제 1 층간절연막(20)이 형성된다. 제 1 층간절연막(20) 상에 하부 전극(25)을 노출하는 개구부(32)를 갖는 제 2 층간절연막(30)이 형성된다.
도 3 및 도 4b를 참조하면, 제 2 층간절연막(30) 상에 개구부(32)를 채우고, 하부 전극(25)과 접속하는 상변화 물질막(40)이 형성된다. 상변화 물질막(40) 상에 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)이 형성된다.
도 3 및 도 4c를 참조하면, 상부 전극막(80), 접착층(70), 상변화 보조막(60), 장벽층(50) 및 상변화 물질막(40)을 패터닝하여 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65), 장벽 패턴(55) 및 상변화 물질 패턴(45)이 형성된다. 상변화 물질 패턴(45)은 개구부(32) 내의 하부와 제 2 층간절연막(30) 상의 상부로 구분될 수 있다. 상기 상부의 폭은 상기 하부의 폭보다 클 수 있다.
본 실시예와 달리, 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65), 장벽 패턴(55) 및 상변화 물질 패턴(45)은 제 2 방향(DB)으로 신장하도록 패터닝될 수 있다. 제 2 방향(DB)으로 신장하는 상부 전극(85)은 비트 라인(BL)으로 기능할 수 있다.
도 5 내지 도 6d를 참조하여, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법이 설명된다. 도 5는 상기 상변화 메모리 장치의 평면도이고, 도 6a 내지 도 6d는 도 5의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 5 및 도 6a를 참조하면, 기판(10) 상에 하부 전극(25)을 포함하는 제 1 층간절연막(20)이 형성된다. 제 1 층간절연막(20) 상에 하부 전극(25)을 노출하는 개구부(32)를 갖는 제 2 층간절연막(30)이 형성된다.
도 5 및 도 6b를 참조하면, 개구부(32) 내에 상변화 물질 패턴(45)이 형성된다. 상변화 물질 패턴(45)은 개구부(32)를 채우는 상변화 물질막을 형성한 후 제 2 층간절연막(30)의 상부면을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적기계적연마 공정 또는 에치백 공정일 수 있다.
도 5 및 도 6c를 참조하면, 상변화 물질 패턴(45)을 포함하여 제 2 층간절연막(30) 상에 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)이 형성된다.
도 5 및 도 6d를 참조하면, 상부 전극막(80), 접착층(70), 상변화 보조막(60), 및 장벽층(50)을 패터닝하여 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)이 형성된다. 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)의 폭은 상변화 물질 패턴(45)의 폭보다 클 수 있다.상변화 물질 패턴(45)은 개구부(32) 내의 하부와 제 2 층간절연막(30) 상의 상부로 구분될 수 있다. 상기 상부의 폭은 상기 하부의 폭보다 클 수 있다.
본 실시예와 달리, 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 제 2 방향(DB)으로 신장하도록 패터닝될 수 있다. 제 2 방향(DB)으로 신장하는 상부 전극(85)은 비트 라인(BL)으로 기능할 수 있다.
도 7 내지 도 8d를 참조하여, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법이 설명된다. 도 7은 상기 상변화 메모리 장치의 평면도이고, 도 8a 내지 도 8d는 도 7의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 7 및 도 8a를 참조하면, 기판(10) 상에 하부 전극(25)을 포함하는 제 1 층간절연막(20)이 형성된다. 제 1 층간절연막(20) 상에 하부 전극(25)을 노출하는 개구부(32)를 갖는 제 2 층간절연막(30)이 형성된다.
도 7 및 도 8b를 참조하면, 개구부(32)의 측벽 및 하부면, 제 2 층간절연막(30)의 상부면을 따라 상변화 물질막(40)이 형성된다. 상변화 물질막(40)은 균일한 두께를 갖도록 형성될 수 있다. 상변화 물질막(40) 상에 개구부(32)를 채우는 충진 절연막(34)이 형성된다. 충진 절연막(34)은 예를 들어, 화학기상증착 공정을 수행하는 것에 의해 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합으로 형성될 수 있다. 또, 충진 절연막(34)은 산화티타늄, 산화탄탈륨, 산화지르코늄, 산화망간, 산화하프늄, 산화마그네슘, 산화인듐, 산화니오븀, 산화게르마늄, 산화안티몬, 산화텔루리움 또는 이들의 조합으로 형성될 수 있다.
도 7 및 도 8c를 참조하면, 제 2 층간절연막(30)의 상부면을 노출하는 평탄화 공정을 수행하여 개구부(32) 내에 상변화 물질 패턴(45) 및 충진 패턴(35)이 형성된다. 충진 패턴(35)은 원기둥 형상을 가질 수 있고, 상변화 물질 패턴(45)은 충 진 패턴(35)의 측벽 및 하부면을 둘러싸는 컵 형상을 가질 수 있다.
충진 패턴(35) 및 상변화 물질 패턴(45)을 포함하여 제 2 층간절연막(30) 상에 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)이 형성된다.
도 7 및 도 8d를 참조하면, 상부 전극막(80), 접착층(70), 상변화 보조막(60), 및 장벽층(50)을 패터닝하여 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)이 형성된다. 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 상변화 물질 패턴(45) 및 충진 패턴(35)의 상부면을 덮을 수 있다.
본 실시예와 달리, 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 제 2 방향(DB)으로 신장하도록 패터닝될 수 있다. 제 2 방향(DB)으로 신장하는 상부 전극(85)은 비트 라인(BL)으로 기능할 수 있다.
도 9 내지 도 10f를 참조하여, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법이 설명된다. 도 9는 상기 상변화 메모리 장치의 평면도이고, 도 10a 내지 도 10f는 도 9의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 9 및 도 10a를 참조하면, 기판(10) 상에 하부 전극 콘택(25)을 포함하는 제 1 층간절연막(20)이 형성된다. 제 1 층간절연막(20) 상에 하부 전극 콘택(25)을 노출하는 개구부(32)를 갖는 제 2 층간절연막(30)이 형성된다. 하부 전극 콘택(25)은 도전 물질, 예를 들어 텅스텐으로 형성될 수 있다.
도 9 및 도 10b를 참조하면, 개구부(32)의 측벽 및 하부면, 제 2 층간절연막(30)의 상부면을 따라 하부 전극막(23)이 형성된다. 하부 전극막(23)은 균일한 두께를 갖도록 형성될 수 있다. 하부 전극막(23) 상에 개구부(32)를 채우는 충진 절연막(34)이 형성된다. 충진 절연막(34)은 예를 들어, 화학기상증착 공정을 수행하는 것에 의해 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합으로 형성될 수 있다. 또, 충진 절연막(34)은 산화티타늄, 산화탄탈륨, 산화지르코늄, 산화망간, 산화하프늄, 산화마그네슘, 산화인듐, 산화니오븀, 산화게르마늄, 산화안티몬, 산화텔루리움 또는 이들의 조합으로 형성될 수 있다.
도 9 및 도 10c를 참조하면, 제 2 층간절연막(30)의 상부면을 노출하는 평탄화 공정을 수행하여 개구부(32) 내에 하부 전극 패턴(24) 및 충진 패턴(35)이 형성된다. 충진 패턴(35)은 원기둥 형상을 가질 수 있고, 하부 전극 패턴(24)은 충진 패턴(35)의 측벽 및 하부면을 둘러싸는 컵 형상을 가질 수 있다.
도 9 및 도 10d를 참조하면, 식각 공정을 수행하는 것에 의해 하부 전극 패턴(24)의 상부가 리세스되어 하부 전극(25)이 형성되고, 제 2 층간절연막(30)과 충진 패턴(35) 사이에 리세스 영역(42)이 형성된다. 상기 식각 공정에서 제 2 층간절연막(30) 및 충진 패턴(35)에 대해 하부 전극 패턴(24)을 선택적으로 식각할 수 있는 식각 조건이 사용될 수 있다.
도 9 및 도 10e를 참조하면, 리세스 영역(42)에 상변화 물질 패턴(45)이 형성된다. 상변화 물질 패턴(45)은 리세스 영역(42)을 채우는 상변화 물질막을 형성한 후 제 2 층간절연막(30) 및 충진 패턴(35)의 상부면들을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적기계적연마 공정 또는 에치백 공정일 수 있다.
상변화 물질 패턴(45) 및 충진 패턴(35)을 포함하여 제 2 층간절연막(30) 상에 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)이 형성된다.
도 9 및 도 10f를 참조하면, 상부 전극막(80), 접착층(70), 상변화 보조막(60), 및 장벽층(50)을 패터닝하여 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)이 형성된다. 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 상변화 물질 패턴(45) 및 충진 패턴(35)의 상부면을 덮을 수 있다.
본 실시예와 달리, 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 제 2 방향(DB)으로 신장하도록 패터닝될 수 있다. 제 2 방향(DB)으로 신장하는 상부 전극(85)은 비트 라인(BL)으로 기능할 수 있다.
도 11 내지 도 12f를 참조하여, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법이 설명된다. 도 11은 상기 상변화 메모리 장치의 평면도이고, 도 12a 내지 도 12f는 도 11의 Ⅰ-Ⅰ'라인 및 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 11 및 도 12a를 참조하면, 기판(10) 상에 개구부(26)를 갖는 층간절연막(20)이 형성된다. 개구부(26)는 기판(10)을 노출하며 제 2 방향(DB)으로 신장할 수 있다.
도 11 및 도 12b를 참조하면, 개구부(26)의 양 측벽들과 하부면, 층간절연막(20)의 상부면을 따라 하부 전극막(23)이 형성된다. 하부 전극막(23)은 균일한 두께를 갖도록 형성될 수 있다. 개구부(26)의 측벽들과 하부면은 각각 개구부(26) 를 정의하는 층간절연막(20)의 측벽들과 노출되는 기판(10)의 상부면일 수 있다.
도 11 및 도 12c를 참조하면, 개구부(26)의 양 측벽들 상에 하부 전극 패턴(24)이 형성된다. 하부 전극 패턴(24)은 하부 전극막(23)을 전면 이방성 식각하는 것에 의해 형성될 수 있다. 상기 이방성 식각에 의해 층간절연막(20)의 상부면과 기판(10)의 상부면이 노출된다. 하부 전극 패턴(24)은 제 2 방향(DB)으로 신장할 수 있다.
도 11 및 도 12d를 참조하면, 개구부(26) 내에 제 1 충진 패턴(27)이 형성된다. 제 1 충진 패턴(27)은 제 2 방향(DB)으로 신장할 수 있다. 제 1 충진 패턴(27)은 층간절연막(20) 상에 개구부(26)를 채우는 충진 절연막을 형성한 후 층간절연막(20) 및 하부 전극 패턴(24)의 상부면들을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적기계적연마 공정 또는 에치백 공정을 일 수 있다. 제 1 충진 패턴(27)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다. 본 실시예와 달리, 하부 전극막(23) 상에 개구부(26)를 채우는 충진 절연막을 형성한 후 평탄화 공정을 수행하는 것에 의해 하부 전극 패턴(24) 및 제 1 충진 패턴(27)이 동시에 형성될 수도 있다.
제 1 충진 패턴(27) 및 하부 전극 패턴(24)을 포함하여 층간절연막(20) 상에 제 1 방향(DW)으로 신장하는 마스크 패턴(37)이 형성된다. 마스크 패턴(37)을 식각 마스크로 사용하여 하부 전극 패턴(24), 층간절연막(20) 및 제 1 충진 패턴(27)이 식각되어 제 1 방향으로 신장하는 개구부(28)가 형성된다. 하부 전극 패턴(24)은 패터닝되어 마스크 패턴(28) 아래에 하부 전극(25)이 형성된다. 하부 전극(25)은 제 1 방향(DW) 및 제 2 방향(DB)으로 배열될 수 있다.
도 11 및 도 12e를 참조하면, 개구부(28)에 제 2 충진 패턴(29)이 형성된다. 제 2 충진 패턴(29)은 제 1 방향(DW)으로 신장할 수 있다. 제 2 충진 패턴(29)은 개구부(28)를 채우는 충진 절연막을 형성한 후 층간절연막(20), 하부 전극(25) 및 제 1 충진 패턴(27)의 상부면들을 노출하는 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적기계적연마 공정 또는 에치백 공정을 일 수 있다. 제 2 충진 패턴(29)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다.
하부 전극(25), 제 1 충진 패턴(27) 및 제 2 충진 패턴(29)을 포함하여 층간절연막(20) 상에 장벽층(50), 상변화 보조막(60), 접착층(70) 및 상부 전극막(80)이 형성된다.
도 11 및 도 12f를 참조하면, 상부 전극막(80), 접착층(70), 상변화 보조막(60), 및 장벽층(50)을 패터닝하여 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)이 형성된다. 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 상변화 물질 패턴(45)의 상부면을 덮을 수 있다.
본 실시예와 달리, 상부 전극(85), 접착 패턴(75), 상변화 보조 패턴(65) 및 장벽 패턴(55)은 제 2 방향(DB)으로 신장하도록 패터닝될 수 있다. 제 2 방향(DB)으로 신장하는 상부 전극(85)은 비트 라인(BL)으로 기능할 수 있다.
도 14은 본 발명의 실시예들에 따른 상변화 메모리 장치를 포함하는 시스템 을 개략적으로 도시한다. 시스템(100)은 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tSblet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(100)은 버스(110)를 통해서 서로 결합한 제어기(110), 키패드, 키보드, 화면(display) 같은 입출력 장치(120), 메모리(130), 무선 인터페이스(140)를 포함할 수 있다. 제어기(110)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(130)는 예를 들어 제어기(110)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(130)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(130)는 본 발명의 실시예들에 따른 상변화 메모리를 포함한다. 메모리(130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(100)은 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(140)를 사용할 수 있다. 예를 들어 무선 인터페이스(140)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시 예에 따른 시스템(100)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통시 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1 내지 도 2c는 본 발명의 일 실시예에 따른 상변화 메모리 장치 및 그 형성 방법을 설명하기 위한 도면들이다.
도 3 내지 도 4c는 본 발명의 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법을 설명하기 위한 도면들이다.
도 5 내지 도 6d는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법을 설명하기 위한 도면들이다.
도 7 내지 도 8d는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법을 설명하기 위한 도면들이다.
도 9 내지 도 10f는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법을 설명하기 위한 도면들이다.
도 11 내지 도 12f는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치 및 그 형성 방법을 설명하기 위한 도면들이다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따른 상변화 메모리 장치의 효과를 설명하기 위한 도면들이다.
도 14는 본 발명의 실시예들에 따른 상변화 메모리 장치를 포함하는 시스템을 개략적으로 도시한다.
Claims (20)
- 제 1 전극 및 제 2 전극;상기 제 1 전극 및 상기 제 2 전극 사이에 개재하는 상변화 물질 패턴; 및상기 상변화 물질 패턴의 적어도 일면과 접하는 상변화 보조 패턴을 포함하며,상기 상변화 보조 패턴은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함하고,상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함하고, 상기 G는 Ge를 포함하고, 상기 T는 Te를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)이고,상기 G'은 3A족 원소 내지 5A족 원소인 것을 특징으로 하는 상변화 메모리 장치.
- 제 2 항에 있어서,상기 G'는 Al, Ga, In, Si, Sn, As, Sb 또는 Bi인 것을 특징으로 하는 상변 화 메모리 장치.
- 제 1 항에 있어서,상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)인 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 상변화 보조 패턴은 상기 상변화 물질 패턴과 상기 제 1 전극 사이 또는 상기 상변화 물질 패턴과 상기 제 2 전극 사이에 배치되는 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 상변화 보조 패턴과 상기 제 1 전극 또는 상기 제 2 전극 사이의 접착층을 더 포함하고,상기 접착층은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 상변화 물질 패턴과 상기 상변화 보조 패턴 사이의 장벽층을 더 포함하 고,상기 장벽층은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 7 항에 있어서,상기 장벽층은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, MoN 및 CN 중 적어도 하나를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 상변화 물질 패턴은 칼코겐 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 9 항에 있어서,상기 칼코겐 화합물은 D1-Ge-Sb-Te, D2-Ge-Bi-Te, D3-Sb-Te, D4-Sb-Se 및 D5-Sb 중 적어도 하나를 포함하고,상기 D1은 C, N, Si, Bi, In, As 및 Se 중 적어도 하나를 포함하고,상기 D2는 C, N, Si, In, As 및 Se 중 적어도 하나를 포함하고,상기 D3은 As, Sn, SnIn, 5B족 원소 및 6B족 원소 중 적어도 하나를 포함하고,상기 D4는 5A족 원소 및 6A족 원소 중 적어도 하나를 포함하고,상기 D5는 Ge, Ga 및 In 중 적어도 하나를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 상변화 물질 패턴은 데이터 저장 요소로 기능하고,상기 상변화 보조 패턴은 상기 상변화 물질 패턴의 동작 전력(operation power)을 낮추는 것을 특징으로 하는 상변화 메모리 장치.
- 제 11 항에 있어서,상기 상변화 보조 패턴은 상기 상변화 물질 패턴의 보유성(retention characteristic) 및 내구성(endurance characteristic)을 향상시키는 것을 특징으로 하는 상변화 메모리 장치.
- 기판 상의 하부 전극;상기 하부 전극 상의 상변화 물질 패턴;상기 상변화 물질 패턴 상의 상변화 보조 패턴; 및상기 상변화 보조 패턴 상의 상부 전극을 포함하고,상기 상변화 보조 패턴은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함하고,상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함하고, 상기 G는 Ge를 포함하고, 상기 T는 Te를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 13 항에 있어서,상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)이고,상기 G'은 Al, Ga, In, Si, Sn, As, Sb 또는 Bi인 것을 특징으로 하는 상변화 메모리 장치.
- 제 13 항에 있어서,상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)인 것을 특징으로 하는 상변화 메모리 장치.
- 제 13 항에 있어서,상기 상변화 물질 패턴을 둘러싸는 절연막을 더 포함하고,상기 상변화 보조 패턴은 상기 상변화 물질 패턴 및 상기 절연막 상에 위치하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 16 항에 있어서,상기 상변화 보조 패턴의 폭이 상기 상변화 물질 패턴의 폭보다 큰 것을 특징으로 하는 상변화 메모리 장치.
- 제 13 항에 있어서,상기 상변화 물질 패턴은 플레이트 형태, 실린더 형태, 컵 형태 또는 고리 형태를 갖는 것을 특징으로 하는 상변화 메모리 장치.
- 제 13 항에 있어서,상기 상변화 보조 패턴과 상기 상부 전극 사이의 접착층을 더 포함하고,상기 접착층은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 13 항에 있어서,상기 상변화 물질 패턴과 상기 상변화 보조 패턴 사이의 장벽층을 더 포함하고,상기 장벽층은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V, N, C, Al, B, P, O 및 S 중 적어도 하나를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
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