KR101604041B1 - 상변화 물질을 포함하는 비휘발성 메모리 소자 - Google Patents
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Abstract
본 발명은 낮은 전압에서 동작 가능하고 전력 소모가 작은 상변화 물질을 포함하는 비휘발성 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 비휘발성 메모리 소자는 하부 전극, 하부 전극 상에 전기적으로 연결되도록 위치하고, SnX SbY TeZ의 조성을 가지는 상변화 물질을 포함하는 상변화 물질층, 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극을 포함한다. 여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이다.
비휘발성 메모리 소자, PRAM, 상변화 물질, 주석, 안티몬, 텔루륨
Description
본 발명은 메모리 소자에 관한 것으로서, 더욱 상세하게는, 상변화 물질을 포함하는 비휘발성 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 비휘발성 메모리 소자 중에서 상변화 물질(phase-change material)을 기억 소자로서 이용하는 상변화 메모리 소자(phase-change random access memory, PRAM)가 있다. 상기 상변화 물질은 온도의 변화에 따라 결정 상태(crystalline state)와 비정질 상태(amorphous state)를 가지며, 상기 결정 상태에서의 비저항은 상기 비정질 상태에서의 비저항에 비해 낮다. 반도체 장치에 사용되기 위하여, 상기 비휘발성 메모리 소자는 낮은 전압에서 동작할 수 있고 낮은 전력 소모 특성을 가질 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 낮은 전압에서 동작 가능하고 전력 소모가 작은 상변화 물질을 포함하는 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 낮은 전압에서 동작 가능하고 전력 소모가 작은 상변화 물질을 포함하는 비휘발성 메모리 소자를 포함하는 카드 및 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 하부 전극; 상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 1에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및 상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극; 을 포함한다.
<화학식 1>
SnX SbY TeZ
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환된 하기의 화학식 2의 조성을 가질 수 있다.
<화학식 2>
(SnU R(1-U))X SbY TeZ
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환된 하기의 화학식 3의 조성을 가질 수 있다.
<화학식 3>
SnX (SbV Q(1-V))Y TeZ
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환된 하기의 화학식 4의 조성을 가질 수 있다.
<화학식 4>
SnX SbY (TeW Se(1-W))Z
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, 0≤W≤1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 주 석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환되고, 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환된 하기의 화학식 5의 조성을 가질 수 있다.
<화학식 5>
(SnU R(1-U))X (SbV Q(1-V))Y TeZ
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환되고, 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환된 하기의 화학식 6의 조성을 가질 수 있다.
<화학식 6>
(SnU R(1-U))X SbY (TeW Se(1-W))Z
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이고, 0≤W≤1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환되고, 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환된 하기의 화학식 7의 조성을 가질 수 있다.
<화학식 7>
SnX (SbV Q(1-V))Y (TeW Se(1-W))Z
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이고, 0≤W≤1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환되고, 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환되고, 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환된 하기의 화학식 8의 조성을 가질 수 있다.
<화학식 8>
(SnU R(1-U))X (SbV Q(1-V))Y (TeW Se(1-W))Z
(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이고, 0≤W≤1 이다.)
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 하부 전극; 상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 9에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및 상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함한다.
<화학식 9>
MA (SnX SbY TeZ)(1-A)
(여기에서, M은 금속, 0.001≤A≤0.3 이고, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이다.)
본 발명의 일부 실시예들에 있어서, 상기 금속은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드는, 상기 상변화 물질층을 포함하는 비휘발성 메모리 소자를 포함하는 메모리, 및 상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템은, 상기 상변화 물질층을 포함하는 비휘발성 메모리 소자를 포함하는 메모리, 상기 메모리와 버스를 통해서 통신하는 프로세서, 및 상기 버스와 통신하는 입출력 장치를 포함한다.
본 발명에 따른 비휘발성 메모리 소자는, Sn-Sb-Te, 또는 (Sn, Si, In)-Sb-Te 상변화 물질을 포함함으로써, 낮은 셋 속도, 낮은 드리프트 계수, 및 낮은 리셋 전류를 가진다. 이러한 특성들에 의하여, 본 발명에 따른 비휘발성 메모리 소자는 낮은 전력 소모, 빠른 동작 속도, 증가된 수명, 및 높은 신뢰성을 가질 수 있고, 또한 다중 레벨 셀로서의 구현이 용이하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소 를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 어레이(1)를 나타내는 개략도이다.
도 1을 참조하면, 비휘발성 메모리 어레이(1)는 매트릭스 형태로 배열된 복수의 메모리 소자의 단위 셀(10)들을 포함한다. 복수의 메모리 소자의 단위 셀들(10)은 메모리 부분(20)과 엑세스 부분(30)을 포함한다. 복수의 메모리 소자의 단위 셀들(10)은 제1 어드레스 라인(40)과 제2 어드레스 라인(50)에 전기적으로 연결된다. 제1 어드레스 라인(40)과 제2 어드레스 라인(50)은 일정한 각도를 가지고 2차원적으로 배열되며, 상기 일정한 각도는 수직일 수 있으나 이에 한정되는 것은 아니다. 제1 어드레스 라인(40)과 제2 어드레스 라인(50) 중 하나는 비트 라인과 전기적으로 연결될 수 있고, 다른 하나는 워드 라인과 전기적으로 연결될 수 있다.
메모리 부분(20)은 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 메모리 부분(20)은 비트 라인을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다.
엑세스 부분(30)은 워드 라인의 전압에 따라 메모리 부분(20)으로의 전류 공급을 제어한다. 엑세스 부분(30)은 다이오드(diode), 바이폴라(bipolar) 트랜지스터, 또는 모스(MOS) 트랜지스터일 수 있다.
이하에 개시되는 본 발명의 실시예들에서는 메모리 부분(20)의 메모리 소자로서 상변화 물질을 포함하는 PRAM(Phase-change Random Access Memory)을 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 이해하여야 한다.
도 2는 메모리 소자 내에 포함되는 상변화 물질층에 대해 셋 프로그래밍 또는 리셋 프로그래밍을 수행하기 위한 방법을 나타낸 그래프이다.
도 2를 참조하면, 상변화 물질층을 결정화 온도(crystallization temperature, Tx)와 용융점(melting point, Tm) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질층은 결정 상태가 된다. 이러한 결정 상태를 셋 상태(set state)라고 지칭하며, 데이터 '0'이 저장된 상태이다. 반면, 상 기 상변화 물질층을 상기 용융점(Tm) 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질층은 비정질 상태가 된다. 이러한 비정질 상태를 리셋 상태(reset state)라고 지칭하며, 데이터 '1'이 저장된 상태이다. 따라서, 상변화 물질층에 전류를 공급하여 데이터를 저장하고, 상변화 물질층의 저항 값을 측정하여 데이터를 독취할 수 있다. 한편, 상변화 물질의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고, 비정질 상태(리셋 상태)로의 변환은 결정질 상태(셋 상태)로의 변환보다 많은 전류량이 요구되므로, 메모리 장치의 소비 전력이 증가한다. 따라서, 소비 전력을 줄이기 위해, 작은 전류량으로 상변화 물질을 가열시켜 결정질 또는 비정질 상태로 변환시키는 것이 요구된다. 특히, 높은 집적도 달성을 위해서는 비정질 상태로의 변환을 위한 전류(즉, 리셋 전류)를 줄이는 것이 요구된다.
이러한 상변화 물질층을 포함하는 비휘발성 메모리 소자는 엑세스 부분(access portion)과 상변화 물질층을 포함하는 메모리 부분(memory portion)으로 구성된 복수의 단위 셀을 가지는 것이 일반적이다. 상기 상변화 물질층은 일반적으로 하부 전극과 상부 전극 사이에 배치되고, 상기 엑세스 부분은 상기 하부 전극에 전기적으로 연결된다. 이 때, 상기 상변화 물질층을 결정화 온도와 용융점 사이의 온도 또는 용융점 이상의 온도로 가열하는 것은 상기 하부 전극과 상기 엑세스 소자를 통해 흐르는 쓰기 전류의 양에 의하여 수행된다. 다시 말하면, 상기 하부 전극과 상기 엑세스 부분을 통해 쓰기 전류가 흐르면 상기 하부 전극과 상기 상변화 물질층 사이의 계면에서 주울 열(joule heat)이 생성되고, 상기 주울 열에 의한 온도는 상기 쓰기 전류의 양에 따라 결정될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자(100)를 도시하는 단면도이다.
도 3을 참조하면, 비휘발성 메모리 소자(100)는 기판(102) 상에 형성된 게이트 구조물(110), 하부 전극(140), 상변화 물질층(160), 및 상부 전극(170)을 포함한다. 비휘발성 메모리 소자(100)는 도 1의 메모리 부분(20)과 엑세스 부분(30)으로 구성된 단위 셀(10)을 포함할 수 있다. 본 실시예에서 메모리 부분(20)은 하부 전극(140), 상변화 물질층(160), 및 상부 전극(170)을 포함하는 구성에 상응하며, 엑세스 부분(30)은 게이트 구조물(110)에 상응한다.
기판(102)은 활성 영역(104)을 한정하는 소자분리막(106)을 포함한다. 기판(102)은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층, 또는 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 또한, 기판(102)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 기판(102)은 워드 라인(word line, 미도시), 비트 라인(bit line, 미도시), 또는 다른 반도체 소자들을 더 포함할 수 있다. 소자분리막(106)은 통상적인 STI(Shallow Trench Isolation) 방법에 의하여 형성될 수 있다. 활성 영역(104) 내에는 불순물 영역(108)을 포함한다. 도시되지는 않았지만, 불순물 영역(108)은 게이트 구조물(110)에 인접한 저농도 불순물 영역과 게이트 구조물(110)로부터 이격된 고농도 불순물 영역을 더 포함할 수 있다. 불순물 영역(108)은 소스/드레인 영역으로 기능할 수 있으며, 예를 들어 소스 영역(108a)과 드레인 영역(108b)을 포함할 수 있다. 기판(102)의 활성 영역(104) 상에 게이트 구조물(110)이 위치한다. 게이트 구조물(110)은 게이트 절연층(112), 게이트 전극층(114), 스페이서(116) 및 캡핑층(118)을 포함한다. 게이트 구조물(110), 소스 영역(108a) 및 드레인 영역(108b)은 모스 트랜지스터를 구성하며, 상기 모스 트랜지스터는 엑세스 소자로서의 역할을 한다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 게이트 구조물(110)은 상기 모스 트랜지스터에 한정되지 않고, 다이오드이거나 또는 바이폴라 트랜지스터일 수 있다.
기판(100) 상에 게이트 구조물(110)을 덮는 제1 층간 절연층(120)이 위치한다. 제1 층간 절연층(120)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 제1 층간 절연층(120)은 불순물 영역(106)과 전기적으로 접촉하는 제1 콘택 플러그(122)를 포함한다. 즉, 제1 콘택 플러그(122) 중 일부는 소스 영역(108a)과 전기적으로 접촉하고, 제1 콘택 플러그(122) 중 다른 일부는 드레인 영역(108b)과 전기적으로 접촉한다. 도시된 바와 같이, 제1 콘택 플러그(122)는 그 상부에 확장 영역(124)을 가질 수 있고, 확장 영역(124)은 하부 전극(140)과의 전기적 접촉을 증가시킬 수 있다. 제1 콘택 플러그(122)는, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스 텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있고, 또는 이들의 적층 구조를 포함할 수 있다. 또한, 제1 콘택 플러그(122)는 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 및/또는 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다.
제1 층간 절연층(120) 상에 제2 층간 절연층(130)이 위치한다. 제2 층간 절연층(130)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
제2 층간 절연층(130)의 내에 하부 전극(140)이 위치한다. 하부 전극(140)은 제1 콘택 플러그(122) 상에 및/또는 확장 영역(124) 상에 위치하고, 제1 콘택 플러그(122)와 전기적으로 연결된다. 따라서, 하부 전극(140)은 제1 콘택 플러그(122) 및 드레인 영역(108b)을 통하여 게이트 구조물(110)과 전기적으로 연결된다. 또한, 하부 전극(140)과 제1 콘택 플러그(122)는 일체형 구조체(one-piece body)로서 형성될 수 있다. 하부 전극(140)은 통상적인 식각 방법, 다마신(damascene) 방법, 또는 듀얼 다마신(dual damascene)에 의하여 형성될 수 있다. 하부 전극(140)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 하부 전극(140)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 하부 전극(140)은 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 및/또는 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다. 하부 전극(140)은 라인 형태로 연장된 형상을 가지거나 또는 분리된 다면체들이 배열된 어레이의 형상을 가질 수 있다. 또한, 하부 전극(140)은 그 내부가 하부 전극(140)과는 다른 물질, 예를 들어 절연물로 채워진 고리형일 수 있다. 도시되지는 않았지만, 하부 전극(140) 상에 식각 저지층(미도시)이 선택적으로(optionally) 위치할 수 있다. 상기 식각 저지층은, 예를 들어 실리콘 산질화물(SiON), 하프늄 산화물(HfO), 또는 알루미늄 산화물(Al2O3)을 포함할 수 있다. 상기 식각 저지층은 하부 전극(140)이 후속의 공정에서 식각 등에 의하여 손상되는 것을 방지할 수 있다.
제2 층간 절연층(130) 상에 제3 층간 절연층(150)이 위치한다. 제3 층간 절연층(150)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
제3 층간 절연층(150)의 내에 상변화 물질층(160)이 위치한다. 상변화 물질층(160)은 하부 전극(140) 상에 위치하고, 하부 전극(140)과 전기적으로 연결된다. 상변화 물질층(160)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다. 도시되지는 않았지만, 하부 전극(140)과 상변화 물질층(160) 사이에 씨드층(미도시)을 선택적으로(optionally) 더 포함할 수 있고, 상기 씨드층은 상변화 물질층(160)의 형성을 용이하게 한다. 여기에서, 상변화 물질층(160)의 바닥 표면(162)의 크기는 하부 전극(140)의 최상 표면(142)의 크기에 비하여 더 클 수 있다. 따라서, 하부 전극(140)에 의하여 상변화 물질층(160)의 바닥 표면(162)의 일부 영역의 결정 상태가 변화할 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 상변화 물질층(160)의 다른 실시예들은 도 4 내지 도 6을 참조하여 하기에 설명하기로 한다. 또한, 상변화 물질층(160)은 상술한 바와 같이 다른 결정 상태에 의하여 데이터를 저장할 수 있는 상변화 물질, 예를 들어 칼코게나이드 물질을 포함할 수 있고, 금속 물질을 더 포함할 수 있다. 또한, 상변화 물질층(160)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나가 도핑될 수 있고, 상기 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다. 상변화 물질층(160)을 구성하는 상변화 물질에 대하여는 도 7을 참조하여 하기에 상세하게 설명하기로 한다.
상변화 물질층(160) 상에 상부 전극(170)이 위치하고, 상변화 물질층(160)은 상부 전극(170)과 전기적으로 연결된다. 상부 전극(170)은 알루미늄(Al), 구 리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 상부 전극(170)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 상부 전극(170)은 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 및/또는 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다. 하부 전극(140)과 상부 전극(170)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
상부 전극(170) 상에 제2 콘택 플러그(180)가 위치하고, 상부 전극(170)은 제2 콘택 플러그(180)와 전기적으로 연결된다. 제2 콘택 플러그(180)는, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있고, 또는 이들의 적층 구조를 포함할 수 있다. 또한, 제2 콘택 플러그(180)는 상기 물질들 중 어느 하나의 단일 물질을 포함하는 단 일 층, 상기 물질들 중 복수의 물질을 포함하는 단일 층, 상기 물질들 중 단일 물질을 각각 포함하는 다중층, 및/또는 상기 물질들 중 복수의 물질을 각각 포함하는 다중층일 수 있다. 상부 전극(170)과 제2 콘택 플러그(180)는 일체형 구조체(one-piece body)로서 형성될 수 있다. 또한, 제2 콘택 플러그(180) 상에 상부 배선(190)이 위치하고, 제2 콘택 플러그(180)는 상부 배선(190)과 전기적으로 연결된다.
상술한 바와 같은, 제1 층간 절연층(120), 제1 콘택 플러그(122), 제2 층간 절연층(130), 하부 전극(140), 제3 층간 절연층(150), 상변화 물질층(160), 상부 전극(170), 제2 콘택 플러그(180), 및 상부 배선(190) 등과 같은 층들은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다. 상기 층들은, 통상적인 포토리소그래피 방법, 식각 방법, 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 형성할 수 있다.
도 4 내지 도 6은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자(200, 300, 400)를 도시하는 단면도이다. 도 4 내지 도 6에 대한 설명에 있어서, 도 3에서와 실질적으로 동일하거나 대응되는 요소에 대한 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 상변화 물질층(260)의 바닥 표면(262)의 크기는 하부 전극(240)의 최상 표면(242)의 크기와 실질적으로 동일할 수 있다. 따라서, 하부 전극(240)에 의하여 상변화 물질층(260)의 바닥 표면(262)의 전체 영역의 결정 상태가 변화할 수 있다. 또한, 상변화 물질층(260)의 최상 표면(264)의 크기와 그와 접촉하는 상부 전극(270)의 바닥 표면(272)의 크기가 실질적으로 동일할 수 있다.
도 5를 참조하면, 상변화 물질층(360)은 그 내부에 제1 내부 절연층(352)을 포함할 수 있다. 또한, 상변화 물질층(360)은 제1 내부 절연층(352)의 양측면과 바닥면을 덮는 "U" 형 단면의 구조를 가질 수 있다. 도 3에 도시된 실시예와 같이, 상변화 물질층(360)의 바닥 표면(362)의 크기는 하부 전극(340)의 최상 표면(342)의 크기에 비하여 더 클 수 있다. 또는, 도 4에 도시된 실시예와 같이, 상변화 물질층(360)의 바닥 표면(362)의 크기는 하부 전극(340)의 최상 표면(342)의 크기와 실질적으로 동일할 수 있다. 또한, 제1 내부 절연층(352)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 또한, 도시되지는 않았지만, 상변화 물질층(360)과 제1 내부 절연층(352) 사이에 라이닝층(미도시)이 선택적으로(optionally) 위치할 수 있다. 상기 라이닝층은, 예를 들어 실리콘 질화물(SiN)을 포함할 수 있다. 상기 라이닝층은 상변화 물질층(360)이 후속의 공정에서 식각 등에 의하여 손상되는 것을 방지할 수 있다.
도 6를 참조하면, 상변화 물질층(460)은 그 내부에 제2 내부 절연층(452)을 포함할 수 있다. 또한 상변화 물질층(460)은 제2 내부 절연층(452)의 일측면과 바닥면을 덮는 "L" 형 단면의 구조를 가질 수 있다. 도 3에 도시된 실시예와 같이, 상변화 물질층(460)의 바닥 표면(462)의 크기는 하부 전극(440)의 최상 표면(442)의 크기에 비하여 더 클 수 있다. 또는, 도 4에 도시된 실시예와 같이, 상변화 물질층(460)의 바닥 표면(462)의 크기는 하부 전극(440)의 최상 표면(442)의 크기와 실질적으로 동일할 수 있다. 또한, 제4 절연층(452)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 또한, 도시되지는 않았지만, 상변화 물질층(460)과 제2 내부 절연층(452) 사이에 라이닝층(미도시)이 선택적으로(optionally) 위치할 수 있다. 상기 라이닝층은, 예를 들어 실리콘 질화물(SiN)을 포함할 수 있다. 상기 라이닝층은 상변화 물질층(460)이 후속의 공정에서 식각 등에 의하여 손상되는 것을 방지할 수 있다.
이하에서는 상술한 바와 같은 본 발명에 따른 실시예들의 비휘발성 메모리 소자(100, 200, 300, 400)에 포함된 상변화 물질층(160, 260, 360, 460)을 구성하는 상변화 물질에 대하여 상세하게 설명하기로 한다.
상변화 물질층(160, 260, 360, 460)은 상술한 바와 같이 다른 결정 상태에 의하여 데이터를 저장할 수 있는 물질, 예를 들어 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질을 포함할 수 있고, 또한 금속 물질을 더 포함할 수 있다. 또한, 상변화 물질층(160, 260, 360, 460)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나가 도핑될 수 있고, 상기 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다.
도 7은 본 발명의 일부 실시예들에 따른 상변화 물질층(160, 260, 360, 460)을 구성하는 상기 상변화 물질의 조성 범위를 나타내는 3원계 상태도이다. 상기 상변화 물질은 주석(Sn), 안티몬(Sb), 및 텔루륨(Te)을 포함할 수 있다. 예를 들어, 상기 상변화 물질은 하기의 화학식 1의 조성을 가질 수 있고, 이러한 조성은 도 7에 빗금친 부분에 상응한다. 하기의 화학식 1 내지 9에 나타난 원소들의 조성 범위는 원자 분율(atomic ratio)에 의하여 표시된다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이다.
이하에서는 본 발명에 따른 상변화 물질층(160, 260, 360, 460)을 구성하는 상기 상변화 물질에 대하여 상세하게 설명하기로 한다.
상술한 바와 같이, 상변화 물질층(160, 260, 360, 460)은 주석, 안티몬, 및 텔루륨을 포함하고, 그 범위는 원자 분율로서 0.001 내지 0.3 범위의 주석, 0.001 내지 0.8 범위의 안티몬, 및 0.001 내지 0.8 범위의 텔루륨을 포함한다. 주석-안티몬-텔루륨의 3원계 물질은 다양한 고용체(solid solution) 또는 금속간 화합물(intermetallic compound)를 형성한다. 예를 들어, 주석과 안티몬의 경우에는, 안티몬의 함량이 증가됨에 따라 α, β, γ, 및 δ 로 표시되는 고용체들을 형성할 수 있으나, 고정된 화학식량을 가지는 금속간 화합물을 형성하지 않는다. 주석과 텔루륨의 경우에는, 융점이 약 790℃인 금속간 화합물 SnTe을 형성할 수 있다. 안티몬과 텔루륨의 경우에는, 텔루륨의 함량이 증가됨에 따라 α, β, 및 γ 표시되 는 고용체들과 융점이 약 620℃인 금속간 화합물 Sb2Te3을 형성할 수 있다. 상기 두 가지 금속간 화합물들, 즉, SnTe과 Sb2Te3은 서로에 대하여 160℃ 이상의 융점의 차이를 가지고, 포정 반응(peritectic reaction)을 한다. 또한, 상기 금속간 화합물들이 형성될 때에 상 분리가 일어나므로 메모리 소자를 위한 상변화 물질로 사용되기가 어려운 문제점이 있다. 따라서, 이러한 금속간 화합물들의 형성을 억제할 수 있는 조성이 요구된다.
예를 들어, 주석의 함량이 0.3 초과인 경우에는, 리텐션 특성이 저하될 수 있고, 리셋 동작에 필요한 시간과 전류량이 커지거나 또는 리셋 전압이 급격하게 증가될 수 있다. 반면, 주석의 함량이 0.01 미만인 경우에는, 동작 속도가 저하될 수 있다. 또한, 안티몬의 함량이 0.8 초과인 경우에는, 리셋 동작에 필요한 전류량이 커질 수 있고 리텐션 특성이 감소될 수 있다. 반면, 안티몬의 함량이 0.01 미만인 경우에는, 제조 공정에서 내열성이 현저하게 저하되거나 또는 제조 공정시 재료의 승화가 증가되어 메모리 소자의 제조가 어려워질 수 있다. 또한, 텔레륨의 함량이 0.8 초과인 경우에는, 상변화 물질층의 열안정성이 열화될 수 있다.
본 발명에 따른 상변화 물질을 구성하는 주석-안티몬-텔루륨 각각은 적어도 그 일부가 다른 물질에 의하여 치환될 수 있다. 치환되는 물질의 종류는 원하는 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어 인듐(In), 실리콘(Si), 비소(As), 및 셀레늄(Se)은 상변화 물질의 비정질화를 강화하는 물질들이다. 반면, 주석(Sn), 및 비스무트(Bi)는 상변화 물질의 결정질화를 강화하는 물질들이다. 이 러한 치환은 안티몬 및 텔루륨의 경우와 같이 동일한 족 내에 포함된 물질과의 치환이거나, 또는 주석의 경우와 같이 인접한 족 내에 포함된 물질과 치환일 수 있다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 이에 따라 하기의 화학식 2의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 이에 따라 하기의 화학식 3의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환될 수 있고, 이에 따라 하기의 화 학식 4의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, 0≤W≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 이에 따라 하기의 화학식 5의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환될 수 있고, 이에 따라 하기의 화학식 6의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이고, 0≤W≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환될 수 있고, 이에 따라 하기의 화학식 7의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이고, 0≤W≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 상기 화학식 1의 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환될 수 있고, 이에 따라 하기의 화학식 8의 조성을 가질 수 있다.
여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0≤U≤1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0≤V≤1 이고, 0≤W≤1 이다.
본 발명의 일부 실시예에 있어서, 상기 상변화 물질은 금속을 더 포함할 수 있다. 이러한 경우에는, 상기 상변화 물질은 하기의 화학식 9의 조성을 가질 수 있다.
여기에서, M은 금속, 0.001≤A≤0.3 이고, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이다.
상기 금속은, 예를 들어 전이 금속(transition metal)을 포함할 수 있다. 또한, 상기 금속은, 예를 들어 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 상변화 물질층(160, 260, 360, 460)의 전기전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 데이터 리텐션(retention) 특성을 향상시킬 수 있다. 또한, 화학식 9는 화 학식 2 내지 화학식 8을 참조하여 상술한 바와 같이, 주석(Sn)의 일부 또는 전부는 실리콘(Si) 또는 인듐(In) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 및/또는 안티몬(Sb)의 일부 또는 전부는 비소(As) 또는 비스무트(Bi) 중 어느 하나 또는 이들 모두로 치환될 수 있고, 및/또는 텔루륨(Te)의 일부 또는 전부는 셀레늄(Se)으로 치환될 수 있다.
상변화 물질층(160, 260, 360, 460)을 구성하는 상술한 물질들, 예를 들어 주석 인듐, 및 실리콘은 스퍼터링, 화학기상증착법, 원자층 증착법, 이온주입에 의한 도핑, 및 확산에 의한 도핑에 의하여 상변화 물질층(160, 260, 360, 460) 내에 포함될 수 있다. 또한, 상변화 물질층(160, 260, 360, 460)은 전체적으로 동일한 조성 범위를 가질 수 있고, 또는 다른 조성을 가지는 다중층으로 형성될 수 있다. 예를 들어 상기 다중층은 상기 구성물질들 중 적어도 어느 하나가 구배화된 조성(graded concentration)을 가질 수 있으며, 예를 들어 상변화 물질층(160, 260, 360, 460)의 깊이 방향으로 주석의 농도가 증가되거나 감소되도록 구배화될 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 Sn-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자(100)의 셋 속도(set speed)를 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 셋 속도와 비교한 그래프이다.
도 8을 참조하면, 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자는 약 70 ns(나노 초, nano second) 의 셋 속도를 나타내는 반면, 8%의 주석(Sn)을 포함하는 Sn-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자(100)는 약 30 ns의 셋 속도를 나타내었다. 상기 Sn-Sb-Te 상변화 물질의 낮은 셋 속도는 셋 상태(즉, 결정질 상태)로의 변화가 빠른 것을 의미한다.
도 9는 본 발명의 일부 실시예들에 따른 Si-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자(100)의 드리프트 계수를 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 드리프트 계수와 비교한 그래프이다.
도 9를 참조하면, 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자는 약 0.06의 드리프트 계수를 나타내는 반면, 4%의 실리콘(Si)을 포함하는 Si-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자(100)는 약 0.04의 드리프트 계수를 나타내었다. 드리프트 계수는 비정질 상태(즉, 리셋 상태)에서 시간에 따라 저항이 변화하는 정도를 나타내며, 상기 드리프트 계수가 낮을 수록, 상변화 물질이 안정성이 증대되고, 이에 따라 메모리 소자의 신뢰성이 증대된다. 특히, 다중 레벨 셀(multi-level cell)을 구현하기 위하여 낮은 드리프트 계수가 요구된다.
도 10은 본 발명의 일부 실시예들에 따른 Si-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자(100)의 리셋 전류를 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 리셋 전류와 비교한 그래프이다.
도 10을 참조하면, 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자는 약 1.8 mA의 리셋 전류를 나타내는 반면, 실리콘(Si)을 포함하는 Si-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자(100)는 4%의 실리콘의 경우(Si-Sb-Te #1) 약 1.3 mA의 리셋 전류를 나타내고, 8%의 실리콘의 경우(Si-Sb-Te #2) 약 1.2 mA의 리셋 전류를 나타내었다. 상기 리셋 전류는 상변화 물질이 비정질 상태로의 변화에 필요한 전류를 의미하므로, 리셋 전류가 작을수록 전력 소모가 감소되는 반면, 동작 속도는 증가되고, 메모리 소자의 수명이 증대된다. 특히 다중 레벨 셀을 구현하기 위하여 낮은 리셋 전류가 요구된다.
상술한 바와 같이, 종래의 Ge-Sb-Te 상변화 물질에 비하여 주석을 포함하는 상변화 물질을 이용한 메모리 소자는 낮은 셋 속도 특성을 가지므로 소자의 동작 속도를 증가시킬 수 있다. 또한, 종래의 Ge-Sb-Te 상변화 물질에 비하여 실리콘을 포함하는 상변화 물질을 이용한 메모리 소자는 낮은 드리프트 계수를 가지므로 메모리 소자의 신뢰성을 증가시킬 수 있고, 낮은 리셋 전류를 가지므로 낮은 전력 소모, 빠른 동작 속도, 및 긴 수명을 가지는 메모리 소자를 구현할 수 있으며, 다중 레벨 셀을 용이하게 구현할 수 있다. 또한, 종래의 Ge-Sb-Te 상변화 물질에 비하여 인듐을 포함하는 상변화 물질을 이용한 메모리 소자는 리셋 저항의 수준이 2 오더(order) 정도 증가되므로, 리셋 저항과 셋 저항의 간격이 넓어지고, 따라서 다중 레벨 셀을 용이하게 구현할 수 있다.
도 11은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 11을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 카드(5000) 내에 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자(또는 어레이)를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 다양한 형태의 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 12를 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이 크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 물질을 포함하는 비휘발성 메모리(또는 어레이)를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 비휘발성 메모리 어레이를 나타내는 개략도이다.
도 2는 메모리 소자 내에 포함되는 상변화 물질층에 대해 셋 또는 리셋 프로그래밍을 수행하기 위한 방법을 나타낸 그래프이다.
도 3은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자를 도시하는 단면도이다.
도 4 내지 도 6은 본 발명의 일부 실시예들에 따른 상변화 물질을 포함하는 비휘발성 메모리 소자를 도시하는 단면도이다.
도 7은 본 발명의 일부 실시예들에 따른 상변화 물질층의 조성 범위를 나타내는 3원계 상태도이다.
도 8은 본 발명의 일부 실시예들에 따른 Sn-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 셋 속도를 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 셋 속도와 비교한 그래프이다.
도 9는 본 발명의 일부 실시예들에 따른 Si-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 드리프트 계수를 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 드리프트 계수와 비교한 그래프이다.
도 10은 본 발명의 일부 실시예들에 따른 Si-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 리셋 전류를 종래의 Ge-Sb-Te 상변화 물질을 포함하는 비휘발성 메모리 소자의 리셋 전류와 비교한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 12는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300, 400: 비휘발성 메모리 소자, 102: 기판, 104: 활성 영역,
106: 소자분리막, 108: 불순물 영역, 108a: 소스 영역, 108b: 드레인 영역
110: 게이트 구조물, 112: 게이트 절연층, 114: 게이트 전극층,
116: 스페이서, 118: 캡핑층, 120: 제1 층간 절연층, 122: 제1 콘택 플러그,
130: 제2 층간 절연층, 140: 하부 전극, 150: 제3 층간 절연층,
160, 260: 360, 460: 상변화 물질층, 352, 452: 내부 절연층,
170, 270: 상부 전극, 180: 제2 콘택 플러그, 190: 상부 배선
Claims (10)
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- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 2에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 2>(SnU R(1-U))X SbY TeZ(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0<U<1 이다.)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 3에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 3>SnX (SbV Q(1-V))Y TeZ(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0<V<1 이다.)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 4에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 4>SnX SbY (TeW Se(1-W))Z(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, 0<W<1 이다.)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 5에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 5>(SnU R(1-U))X (SbV Q(1-V))Y TeZ(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0<U<1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0<V<1 이다.)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 6에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 6>(SnU R(1-U))X SbY (TeW Se(1-W))Z(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0<U<1 이고, 0<W<1 이다.)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 7에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 7>SnX (SbV Q(1-V))Y (TeW Se(1-W))Z(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0<V<1 이고, 0<W<1 이다.)
- 하부 전극;상기 하부 전극 상에 전기적으로 연결되도록 위치하고, 하기의 화학식 8에 따른 조성을 가지는 상변화 물질을 포함하는 상변화 물질층; 및상기 상변화 물질층 상에 전기적으로 연결되도록 위치하는 상부 전극;을 포함하는 비휘발성 메모리 소자.<화학식 8>(SnU R(1-U))X (SbV Q(1-V))Y (TeW Se(1-W))Z(여기에서, 0.001≤X≤0.3 이고, 0.001≤Y≤0.8 이고, 0.1≤Z≤0.8 이고, X+Y+Z=1 이고, R은 실리콘(Si) 또는 인듐(In)이고, 0<U<1 이고, Q는 비소(As) 또는 비스무트(Bi)이고, 0<V<1 이고, 0<W<1 이다.)
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