CN107104123B - 存储器件 - Google Patents

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Abstract

本公开涉及存储器件。一种存储器件可以包括：衬底；第一导线，其在衬底上并且在第一方向上延伸；第二导线，其在第一导线上方并且在交叉第一方向的第二方向上延伸；第三导线，其在第二导线上方并且在第一方向上延伸；第一存储单元，其在第一导线和第二导线的交点处并且包括第一选择元件层和第一可变电阻层；以及第二存储单元，其在第二导线和第三导线的交点处并且包括第二选择元件层和第二可变电阻层。第一选择元件层在垂直于第一和第二方向的第三方向上的第一高度不同于第二选择元件层在第三方向上的第二高度。

Description

存储器件
技术领域
本公开的实施方式涉及存储器件。更具体地，本公开的实施方式涉及具有交叉点结构(cross-point structure)的存储器件。
背景技术
随着电子器件的尺寸已被减小，半导体存储器件的集成已被增大。因此，三维交叉点存储器件已经被研究以被按比例缩小，所述三维交叉点存储器件包括多个布置在彼此交叉的两个电极的相交点处的存储单元。然而，在按比例缩小的工艺中，由于用于形成三维交叉点阵列存储器件的层的厚度也被减小，暴露于高温工艺的层能被轻易损坏并劣化。因此，三维交叉点存储器件的电特性可以劣化。
发明内容
根据示例实施方式，一种存储器件可以包括：衬底；多条第一导线，所述多条第一导线在衬底上，其在平行于衬底的顶表面的第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；多条第二导线，所述多条第二导线在所述多条第一导线之上，其在第二方向上延伸并且在第一方向上彼此间隔开；多条第三导线，所述多条第三导线在所述多条第二导线之上，其在第一方向上延伸并且在第二方向上彼此间隔开；多个第一存储单元，所述多个第一存储单元在所述多条第一导线和所述多条第二导线的各交点处，所述多个第一存储单元中的每个包括第一选择元件层和第一可变电阻层；以及多个第二存储单元，所述多个第二存储单元在所述多条第二导线和所述多条第三导线的各交点处，所述多个第二存储单元中的每个包括第二选择元件层和第二可变电阻层。第一选择元件层在垂直于第一和第二方向的第三方向上的第一高度可以不同于第二选择元件层在第三方向上的第二高度。第一和第二可变电阻层可以由相同材料制成，并且第一和第二选择元件层可以由相同材料制成。
根据示例实施方式，一种存储器件可以包括：衬底；多条第一导线，所述多条第一导线在衬底上，其在平行于衬底的顶表面的第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；多条第二导线，所述多条第二导线在所述多条第一导线之上，其在第二方向上延伸并且在第一方向上彼此间隔开；多条第三导线，所述多条第三导线在所述多条第二导线之上，其在第一方向上延伸并且在第二方向上彼此间隔开；多个第一存储单元，所述多个第一存储单元在所述多条第一导线和所述多条第二导线的各交点处，所述多个第一存储单元中的每个包括在垂直于第一和第二方向的第三方向上被顺序堆叠的第一选择元件层和第一可变电阻层；以及多个第二存储单元，所述多个第二存储单元在所述多条第二导线和所述多条第三导线的各交点处，所述多个第二存储单元中的每个包括在第三方向上被顺序堆叠的第二选择元件层和第二可变电阻层。第一选择元件层在第三方向上的厚度大于第二选择元件层在第三方向上的厚度。第一和第二可变电阻层可以由相同材料制成，并且第一和第二选择元件层可以由相同材料制成。
根据示例实施方式，一种存储器件可以包括：衬底；布置在衬底上的第一字线层；布置在第一字线层上的公共位线层；第二字线层，第二字线层被布置在公共位线上使得公共位线层垂直地在第一字线层和第二字线层之间；第一存储单元层，第一存储单元层包括垂直堆叠的第一可变电阻层和第一双向阈值开关层，第一存储单元层在垂直方向上被布置在第一字线层和公共位线层之间；以及第二存储单元层，第二存储单元层包括垂直堆叠的第二可变电阻层和第二双向阈值开关层，第二存储单元层在垂直方向上被布置在第二字线层和公共位线层之间。第一和第二可变电阻层可以由相同材料制成，并且第一和第二双向阈值开关层可以由相同材料形成。第一双向阈值开关层在垂直方向上的第一厚度可以不同于第二双向阈值开关层在垂直方向上的第二厚度。
附图说明
由以下结合幅图的详细描述，本公开的示例实施方式将被更清楚地理解，其中：
图1是示出根据示例实施方式的存储器件的等效电路图；
图2是根据示例实施方式的存储器件的透视剖视图，图3是示出根据示例实施方式的沿图2的线A-A'和B-B'截取的剖面的剖视图；
图4是示出双向阈值开关(OTS)元件的表示OTS性能的电压-电流曲线的示意曲线图；
图5A和5B是示出根据示例实施方式的具有堆叠的交叉点结构的存储器件的操作方法的示意图；
图6示出关于分别向OTS元件施加正电压和负电压的电压-电流曲线图；
图7到13是分别示出根据示例实施方式的存储器件的剖视图；
图14是示出根据示例实施方式的存储器件的透视图，图15是根据示例实施方式的沿图14的线2A-2A'截取的剖视图；
图16A到16I是示出根据示例实施方式的制造存储器件的方法的多个阶段的剖视图；
图17是示出根据某些实施方式的存储器件的框图；以及
图18是示出根据某些实施方式的电子系统的框图。
具体实施方式
现在将在下文中参考附图更充分地描述本公开，附图中本发明构思的示例实施方式被示出。然而，本发明构思可以以不同的形式被实施，并且不应被解释为限于此处阐释的实施方式。
图1是示出根据示例实施方式的存储器件的等效电路图。
当在此处使用时，半导体器件可以指诸如图1-3和7-15中示出的各种各样的器件中的任意种，并且还可以例如指诸如半导体芯片(例如形成在管芯上的存储芯片和/或逻辑芯片)、半导体芯片的叠堆、包括堆叠在封装基板上的一个或更多半导体芯片的半导体封装或者包括多个封装的封装上封装器件的器件。这些器件可以利用球栅陈列、引线接合、贯通衬底通路或其它电连接元件形成，并且可以包括诸如易失性或非易失性存储器件的存储器件。
当在此处使用时，电子装置可以指这些半导体器件，但是此外可以包括含有这些器件的产品，诸如存储模块，存储卡，包括附加部件的硬盘驱动器，或者移动电话、膝上电脑、平板电脑、台式电脑、照相机或其它消费电子设备等。
参考图1，存储器件100可以包括下部字线WL11和WL12，上部字线WL21和WL22，公共位线BL1、BL2、BL3和BL4，第一存储单元MC1，以及第二存储单元MC2。下部字线WL11和WL12可以在X方向(例如被称作第一方向)上延伸并且可以在交叉第一方向的Y方向(例如被称作第二方向)上彼此间隔开。上部字线WL21和WL22可以在垂直于第一和第二方向的Z方向(例如被称作第三方向或垂直方向)上与下部字线WL11和WL12间隔开，可以在第一方向上延伸，并且可以在第二方向上彼此间隔开。公共位线BL1、BL2、BL3和BL4可以被布置在下部字线WL11和WL12与上部字线WL21和WL22之间以在第三方向上与下部和上部字线WL11、WL12、WL21和WL22间隔开。公共位线BL1、BL2、BL3和BL4可以在第二方向上延伸并且可以在第一方向上彼此间隔开。
第一存储单元MC1和第二存储单元MC2可以分别被布置在公共位线BL1、BL2、BL3和BL4与下部字线WL11和WL12之间以及在公共位线BL1、BL2、BL3和BL4与上部字线WL21和WL22之间。更具体地，第一存储单元MC1可以被布置在公共位线BL1、BL2、BL3和BL4与下部字线WL11和WL12的各交点(或交叉点)处，并且每个可以包括用于存储信息的可变电阻层ME和用于选择存储单元的选择元件SW。第一存储单元MC1可以在第一和第二方向上按二维方式布置以形成第一存储单元层。第二存储单元MC2可以被布置在公共位线BL1、BL2、BL3和BL4与上部字线WL21和WL22的各交点(或交叉点)处，并且每个可以包括用于存储信息的可变电阻层ME和用于选择存储单元的选择元件SW。第二存储单元MC2可以在第一和第二方向上按二维方式布置以形成第二存储单元层。选择元件SW可以被称作开关元件或存取元件(accesselement)。
第一存储单元MC1和第二存储单元MC2可以在第三方向上被布置为具有相同结构。如图1所示，在第一存储单元MC1在下部字线WL11和公共位线BL1之间的情况下，可变电阻层ME可以被电连接到公共位线BL1，选择元件SW可以被电连接到下部字线WL11，并且可变电阻层ME可以与选择元件SW串联连接。此外，在第二存储单元MC2在上部字线WL21和公共位线BL1之间的情况下，可变电阻层ME可以被电连接到上部字线WL21，选择元件SW可以被电连接到公共位线BL1，并且可变电阻层ME可以与选择元件SW串联连接。然而，本发明构思的多个方面不限于此。在一些示例中，在第一和第二存储单元MC1和MC2中的每个中，可变电阻层ME和选择元件SW的布置可以被翻转而与图1中示出的不同。例如，第一和第二存储单元MC1和MC2可以被布置成在第三方向上相对于公共位线BL1、BL2、BL3和BL4对称。例如，在第一存储单元MC1中，可变电阻层ME可以被连接到下部字线WL11和WL12，并且选择元件SW可以被连接到公共位线BL1、BL2、BL3和BL4，在第二存储单元MC2中，可变电阻层ME可以被连接到上部字线WL21和WL22，并且选择元件SW可以被连接到公共位线BL1、BL2、BL3和BL4，使得第一存储单元MC1中的每个和第二存储单元MC2中的每个可以相对于公共位线BL1、BL2、BL3和BL4中相应的一个被对称布置。
在下文中，存储器件100的操作方法将被描述。
例如，电压可以通过下部和上部字线WL11、WL12、WL21和WL22以及公共位线BL1、BL2、BL3和BL4被施加到第一存储单元MC1中的任一个的可变电阻层ME或者第二存储单元MC2中的任一个的可变电阻层ME以允许电流在可变电阻层ME中流动。可变电阻层ME可以包括例如能够在第一状态和不同于第一状态的第二状态之间可逆地变化的相变材料，但是不限于此。在一些实施方式中，可变电阻层ME可以包括其电阻值根据所施加的电压改变的任意种类的可变电阻材料。例如，根据向第一和第二存储单元MC1和MC2中被选择的一个的可变电阻层ME施加的电压，可变电阻层ME的电阻值可以在第一状态和第二状态之间被可逆地改变。
根据可变电阻层ME的电阻改变，诸如“0”或“1”的数字数据可以被存储在第一和第二存储单元MC1和MC2中并且可以被从第一和第二存储单元MC1和MC2擦除。例如，在第一和第二存储单元MC1和MC2中，高电阻状态可以被写作数据“0”，低电阻状态可以被写作数据“1”。在这里，从高电阻状态(“0”数据状态)到低电阻状态(“1”数据状态)的电阻改变操作可以被称为“设置”操作，从低电阻状态(“1”数据状态)到高电阻状态(“0”数据状态)的电阻改变操作可以被称为“重置”操作。然而，示例实施方式不限于高电阻状态(“0”数据状态)和低电阻状态(“1”数据状态)的数字数据。例如，存储单元MC1和MC2可以存储各种各样的电阻状态。
通过选择字线WL11、WL12、WL21和WL22中的一个以及公共位线BL1、BL2、BL3和BL4中的一个，第一和第二存储单元MC1和MC2中的任意存储单元可以被寻址。通过在字线WL11、WL12、WL21和WL22中相应的一个以及公共位线BL1、BL2、BL3和BL4中相应的一个之间施加某信号，第一和第二存储单元MC1和MC2中相应的一个可以被编程，并且通过测量通过公共位线BL1、BL2、BL3和BL4中相应的一个的电流值，取决于第一和第二存储单元MC1和MC2中相应的一个的可变电阻层ME的电阻值的信息可以被读取。
在示例实施方式中，第一存储单元MC1的选择元件SW的阈值电压可以与第二存储单元MC2的选择元件SW的阈值电压基本相同。例如，在第一存储单元MC1的选择元件SW的阈值电压和第二存储单元MC2的选择元件SW的阈值电压之间的大小的差异可以小于第一存储单元MC1的选择元件SW的阈值电压的10％。例如，第一和第二存储单元MC1和MC2的选择元件SW的阈值电压之间的大小差异可以小于0.5V。由于第一和第二存储单元MC1和MC2的选择元件SW的阈值电压之间的大小差异可以更小，所以读取/写入操作中的感测裕度可以被改善或增大，从而减小或防止读取/写入的失败。结果，存储器件100可以具有改善的可靠性。
图2是根据示例实施方式的存储器件的透视剖视图，图3是示出根据示例实施方式的沿图2的线A-A'和B-B'截取的剖面的剖视图。
参考图2和3，存储器件100可以包括在衬底101上的第一导线层110L、第二导线层120L、第三导线层130L、第一存储单元层MCL1和第二存储单元层MCL2。
存储器件100还可以包括布置在衬底上的层间绝缘层105。层间绝缘层105可以包括诸如硅氧化物的氧化物和诸如硅氮化物的氮化物，并且可以将第一导线层110L与衬底101电隔离。
第一导线层110L可以包括在第一方向(X方向)上延伸并且在第二方向(Y方向)上彼此间隔开的多条第一导线110。第二导线层120L可以被布置在第一导线层110L上，可以包括在第二方向上延伸并且在第一方向上彼此间隔开的多条第二导线120。第三导线层130L可以被布置在第二导线层120L上，可以包括在第一方向上延伸并且在第二方向上彼此间隔开的多条第三导线130。所述多条第三导线130和所述多条第一导线110可以在第三方向(Z方向)上位于不同高度，但是可以基本上具有相同的布置。
就存储器件的操作而言，所述多条第一导线110和所述多条第三导线130可以相应于字线(例如图1的字线WL11、WL12、WL21和WL22)，并且所述多条第二导线120可以相应于位线(例如图1的公共位线BL1、BL2、BL3和BL4)。在一些实施方式中，所述多条第一导线110和所述多条第三导线130可以相应于位线(例如图1的公共位线BL1、BL2、BL3和BL4)，并且所述多条第二导线120可以相应于字线(例如图1的字线WL11、WL12、WL21和WL22)。在所述多条第一导线110和所述多条第三导线130相应于字线的情况下，所述多条第一导线110可以相应于下部字线(例如图1的下部字线WL11和WL12)并且所述多条第三导线130可以相应于上部字线(例如图1的上部字线WL21和WL22)。由于所述多条第二导线120可以被所述多条第一导线110(即下部字线)和所述多条第三导线130(即上部字线)共同共享，所以所述多条第二导线120可以相应于公共位线。
所述多条第一导线110、所述多条第二导线120和所述多条第三导线130中的各导线可以包括金属、导电金属氮化物、导电金属氧化物或者其组合。在示例实施方式中，所述多条第一导线110、所述多条第二导线120和所述多条第三导线130中的各导线可以包括W、WN、Au、Ag、Cu、Al、TiAlN、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn、Zn、ITO、其合金或其组合。在一实施方式中，所述多条第一导线110、所述多条第二导线120和所述多条第三导线130中的各导线可以包括金属层和覆盖金属层的至少一部分的导电阻挡层。导电阻挡层可以包括例如Ti、TiN、Ta、TaN或其组合。
第一存储单元层MCL1可以包括多个第一存储单元140-1(例如图1的第一存储单元MC1)，其在第一和第二方向上彼此间隔开以按二维排列。第二存储单元层MCL2可以包括多个第二存储单元140-2(例如图1的第二存储单元MC2)，其在第一和第二方向上彼此间隔开以按二维排列。
如图2所示，所述多条第二导线120可以交叉所述多条第一导线110并且所述多条第三导线130可以交叉所述多条第二导线120。第一存储单元140-1可以被布置在第一导线层110L和第二导线层120L之间并且在所述多条第一导线110和所述多条第二导线120的各交点处。第二存储单元140-2可以被布置在第二导线层120L和第三导线层130L之间并且在所述多条第二导线120和所述多条第三导线130的各交点处。
第一存储单元140-1和第二存储单元140-2可以每个具有诸如正方形柱的柱形结构，但是不限于此。例如，第一存储单元140-1和第二存储单元140-2可以每个具有诸如圆柱、椭圆柱或者多边形柱的各种柱形。根据其形成方法，第一存储单元140-1和第二存储单元140-2可以每个具有大于其上部的下部(例如比上部的宽度更大的下部的宽度)或者大于其下部的上部(例如比下部的宽度更大的上部的宽度)。在一些实施方式中，第一存储单元140-1和第二存储单元140-2可以每个具有基本竖直的侧壁，从而在其下部和上部几乎没有宽度差异。尽管第一存储单元140-1和第二存储单元140-2在除图2和3之外的其它图中也被示为具有基本竖直的侧壁，但是第一存储单元140-1和第二存储单元140-2可以每个具有比其上部更大或更小的下部。
第一存储单元140-1可以每个包括顺序布置(或堆叠)在衬底101上的第一电极层141-1、第一选择元件层143-1、第二电极层145-1、第三电极层147-1、第一可变电阻层149-1以及第四电极层148-1。第二存储单元140-2可以每个包括顺序布置(或堆叠)在第一存储单元层MCL1(或所述多条第二导线120)上的第五电极层141-2、第二选择元件层143-2、第六电极层145-2、第七电极层147-2、第二可变电阻层149-2以及第八电极层148-2。第一和第二存储单元140-1和140-2可以基本上具有相同的结构和相同的材料。因此，为了简洁，将在下文中主要描述第一存储单元140-1。
第一可变电阻层149-1(例如图1的可变电阻层ME)可以包括能够根据加热时间在第一状态和第二状态之间可逆地变化的相变材料。例如，可变电阻层149-1可以包括一材料，其相能由于由施加到可变电阻层149-1的两端的电压产生的焦耳热而被可逆地改变，并且其电阻能由相变改变。更具体地，相变材料可以在非晶相表现出高电阻状态并且可以在结晶相表现出低电阻状态。高电阻状态可以被定义为“0”状态，低电阻状态可以被定义为“1”状态，并且数据可以被存储在第一可变电阻层149-1中。
在一些实施方式中，第一可变电阻层149-1可以包括来自周期表的VI族的一种或更多种元素(例如一种或更多种硫族元素)并且可选地可以包括来自III族、IV族和/或V族的一种或更多种化学改性剂。第一可变电阻层149-1可以包括Ge-Sb-Te。这里使用的由连字符(-)表示的化学成分符号表示具体混合物或化合物中包含的元素，并且用于表示包含所代表的元素的所有化学结构。例如，Ge-Sb-Te材料可以包括Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或者Ge1Sb4Te7。
除Ge-Sb-Te材料之外，第一可变电阻层149-1可以包括各种各样的相变材料。例如，第一可变电阻层149-1可以包括Ge-Te、Sb-Te、In-Se、Ga-Sb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、In-Sn-Sb-Te、As-Ge-Sb-Te和其组合中的至少一种。
构成第一可变电阻层149-1的元素可以具有各种化学计量比。根据元素的化学计量比，第一可变电阻层149-1的晶化温度、熔化温度、取决于晶化能的相变速率、以及数据保持特性可以被控制。
第一可变电阻层149-1还可以包括至少一种杂质元素。该杂质元素可以例如包括碳(C)、氮(N)、硅(Si)、铋(Bi)和锡(Sn)中的至少一种。存储器件100的工作电流可以通过杂质元素改变。此外，第一可变电阻层149-1还可以包括金属。例如，第一可变电阻层149-1可以包括铝(Al)、镓(Ga)、锌(Zn)、钛(Ti)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、钼(Mo)、钌(Ru)、钯(Pa)、铪(Hf)、钽(Ta)、铱(Ir)、铂(Pt)、锆(Zr)、铊(Tl)、铅(Pb)和钋(Po)中的至少一种。金属可以增加第一可变电阻层149-1的导电性和导热性以增加其晶化速率，从而增加设置编程速度。此外，金属可以改善第一可变电阻层149-1的数据保持特性。
第一可变电阻层149-1可以包括多层结构，其中具有不同物理性质的两个或更多层被堆叠。构成多层结构的多个层的数量和厚度可以不被限制。阻挡层可以被进一步插置在构成多层结构的多个层之间。阻挡层可以起防止多个层之间的材料的扩散的作用。当多个层的后续层被形成时，阻挡层可以减小多个层的先前层包含的材料的扩散。
第一可变电阻层149-1可以包括由包括不同材料并且彼此交替堆叠的多个层构成的超晶格结构。例如，第一可变电阻层149-1可以包括由Ge-Te形成的第一层和由Sb-Te形成的第二层交替堆叠的堆叠结构。然而，第一层和第二层不限于此，并且可以包括以上描述的各种各样的材料。
作为第一可变电阻层149-1的相变材料可以在以上被描述，但是本发明构思的方面不限于此。存储器件100的第一可变电阻层149-1可以包括具有电阻改变性能的各种各样的材料。
在一些实施方式中，在第一可变电阻层149-1包括过渡金属氧化物的情况下，存储器件100可以是电阻式随机存取存储(ReRAM)器件。在包括过渡金属氧化物的第一可变电阻层149-1中，通过编程操作至少一个电路径可以形成或消失。当电路径形成时第一可变电阻层149-1可以具有低电阻值，并且当电路径消失时第一可变电阻层149-1可以具有高电阻值。通过利用电阻值上的差异，存储器件100可以存储数据。
在第一可变电阻层149-1包括过渡金属氧化物的情况下，过渡金属氧化物可以包括Ta、Zr、Ti、Hf、Mn、Y、Ni、Co、Zn、Nb、Cu、Fe和Cr中的至少一种。例如，包括过渡金属氧化物的第一可变电阻层149-1可以包括由Ta2O5-x、ZrO2-x、TiO2-x、HfO2-x、MnO2-x、Y2O3-x、NiO1-y、Nb2O5-x、CuO1-y和Fe2O3-x中的至少一种形成的单层或多层。在以上材料中，x值和y值可以分别在0≤x≤1.5和0≤y≤0.5的范围内选择，但是不限于此。
在另外的实施方式中，在第一可变电阻层149-1包括包含由磁材料形成的两个电极和插置在该两个电极之间的电介质层的磁隧道结(MTJ)结构的情况下，存储器件100可以是磁随机存取存储(MRAM)器件。
该两电极中的一个可以是磁化被钉扎层，该两电极中的另一个可以是磁化自由层。电介质层可以是隧道势垒层。磁化被钉扎层可以具有被钉扎的磁化方向，磁化自由层可以具有平行或反平行于磁化被钉扎层的被钉扎的磁化方向的可变磁化方向。磁化被钉扎层和磁化自由层的磁化方向可以平行于隧道势垒层的表面，但是不限于此。磁化被钉扎层和磁化自由层的磁化方向可以垂直于隧道势垒层的表面。
在磁化自由层的磁化方向平行于磁化被钉扎层的磁化方向的情况下，第一可变电阻层149-1可以具有第一电阻值。或者，在磁化自由层的磁化方向反平行于磁化被钉扎层的磁化方向的情况下，第一可变电阻层149-1可以具有第二电阻值。通过利用第一和第二电阻值之间的差异，存储器件100可以存储数据。磁化自由层的磁化方向可以由编程电流中的电子的自旋转矩改变。
磁化被钉扎层和磁化自由层可以包括磁材料。磁化被钉扎层还可以包括固定磁化被钉扎层中的铁磁材料的磁化方向的反铁磁材料。隧道势垒层可以包括包含Mg、Ti、Al、MgZn和MgB中的至少一种的氧化物，但是不限于此。
第一选择元件层143-1(例如图1的选择元件SW)可以充当用于控制电流流动的电流控制层。第一选择元件层143-1可以包括其电阻能根据施加于其两端的电压被改变的材料层。例如，第一选择元件层143-1可以包括具有双向阈值开关(OTS)性质的材料层。在第一选择元件层143-1包括具有OTS性质的材料层的情况下，第一选择元件层143-1可以在小于第一选择元件层143-1的阈值电压的电压被施加到第一选择元件层143-1时，维持电流难以流动的高电阻状态。当大于第一选择元件层143-1的阈值电压的电压被施加到第一选择元件层143-1时，第一选择元件层143-1可以处于低电阻状态使得电流开始流动。当通过第一选择元件层143-1流动的电流小于维持电流(holding current)时，第一选择元件层143-1可以被切换到高电阻状态。第一选择元件层143-1的OTS性质随后将参考图4被详细描述。
第一选择元件层143-1可以包括硫属元素化物材料作为OTS材料层。第一选择元件层143-1可以包括来自周期表的VI族的一种或更多种元素(例如硫族元素)并且可选地可以包括来自III族、IV族和/或V族的一种或更多种化学改性剂。第一选择元件层143-1中包含的硫族元素可以包括硫(S)、硒(Se)和/或碲(Te)。硫族元素可以以二价成键和孤对电子的存在为特征。二价成键可以在化合硫族元素以形成硫属元素化物材料时导致链结构和环结构的形成，孤对电子可以提供用于形成导电丝(conducting filament)的电子源。诸如铝(Al)、镓(Ga)、铟(In)、锗(Ge)、锡(Sn)、硅(Si)、磷(P)、砷(As)和锑(Sb)的三价和四价改性剂可以进入硫族元素的链结构和环结构并且可以影响硫属元素化物的结构刚性。根据进行晶化或其它结构重排的能力，硫属元素化物材料的结构刚性可以导致硫属元素化物材料的成为阈值开关材料和相变材料中的一种的分类。
在一些实施方式中，第一选择元件层143-1可以包括硅(Si)、碲(Te)、砷(As)、锗(Ge)、铟(In)或其组合。例如，第一选择元件层143-1可以包括约14％的硅(Si)浓度，约39％的碲(Te)浓度，约37％的砷(As)浓度，约9％的锗(Ge)浓度，约1％的铟(In)浓度。在这里，百分比是总计为100％的构成元素的原子的原子百分比。
在一些实施方式中，第一选择元件层143-1可以包括硅(Si)、碲(Te)、砷(As)、锗(Ge)、硫(S)、硒(Se)或其组合。例如，第一选择元件层143-1可以包括约5％的硅(Si)浓度，约34％的碲(Te)浓度，约28％的砷(As)浓度，约11％的锗(Ge)浓度，约21％的硫(S)浓度，以及约1％的硒(Se)浓度。
在一些实施方式中，第一选择元件层143-1可以包括碲(Te)、砷(As)、锗(Ge)、硫(S)、硒(Se)、锑(Sb)或其组合。例如，第一选择元件层143-1可以包括约21％的碲(Te)浓度，约10％的砷(As)浓度，约15％的锗(Ge)浓度，约2％的硫(S)浓度，约50％的硒(Se)浓度，以及约2％的锑(Sb)浓度。
在根据示例实施方式的存储器件100中，第一选择元件层143-1不限于OTS材料，而是包括能够起选择器件的作用的各种材料。例如，第一选择元件层143-1可以包括二极管、隧道结、双极结型晶体管或者离子-电子混合导电开关(MIEC)。
第一电极层141-1、第二电极层145-1、第三电极层147-1和第四电极层148-1可以充当电路径并且可以由导电材料形成。第一到第四电极层141-1、145-1、147-1和148-1可以包括金属、导电金属氮化物、导电金属氧化物或者其组合。例如，第一到第四电极层141-1、145-1、147-1和148-1中的每个可以包括TiN层，但是不限于此。在一些实施方式中，第一到第四电极层141-1、145-1、147-1和148-1中的每个可以包括由金属或导电金属氮化物形成的导电层以及覆盖导电层的至少一部分的至少一个导电阻挡层。导电阻挡层可以包括金属氧化物、金属氮化物或者其组合，但是不限于此。
在一些实施方式中，接触第一可变电阻层149-1的第三电极层147-1和/或第四电极层148-1可以包括能够产生足以改变第一可变电阻层149-1的相的热的导电材料。例如，第三电极层147-1或第四电极层148-1可以包括难熔金属、难熔金属氮化物和/或碳基导电材料。第三电极层147-1或第四电极层148-1可以包括例如TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合。然而，第三电极层147-1或第四电极层148-1不限于此。
在一些实施方式中，加热电极层可以被进一步插置在第一可变电阻层149-1和第三电极层147-1之间或者第一可变电阻层149-1和第四电极层148-1之间。加热电极层可以包括能够产生足以改变可变电阻层149-1的相的热的导电材料。例如，加热电极层可以包括难熔金属、难熔金属氮化物或者碳基导电材料。加热电极层可以包括例如TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合，但是不限于此。
尽管在图2和3中第一可变电阻层149-1被示为布置在第一选择元件层143-1上以及第二电极层145-1和第三电极层147-1被插置在其之间，但是本发明构思的方面不限于此。与图2和3中示出的不同，第一选择元件层143-1被布置在第一可变电阻层149-1上以及第二电极层145-1和第三电极层147-1被插置在其之间，并且第一可变电阻层149-1可以被插置在第一电极层141-1和第二电极层145-1之间。例如，接触第一可变电阻层149-1的第一电极层141-1和/或第二电极层145-1可以包括能够产生足以改变第一可变电阻层149-1的相的热的导电材料。此外，加热电极层可以进一步被插置在第一可变电阻层149-1和第一电极层141-1之间或者第一可变电阻层149-1和第二电极层145-1之间。
第一电极层141-1和第四电极层148-1可以被可选地形成。例如，第一电极层141-1和第四电极层148-1可以被省略。然而，第一电极层141-1和第四电极层148-1中的至少一个可以分别被布置在第一和第二导线110和120中的一个与第一选择元件层143-1之间和/或在第一和第二导线110和120中的一个与第一可变电阻层149-1之间，以便于防止由于第一和第二导线110和120中的一个与第一选择元件层143-1之间和/或第一和第二导线110和120中的一个与第一可变电阻层149-1之间的直接接触产生的污染或接触不良。
第二电极层145-1和第三电极层147-1中的至少一个可以必然地被布置在第一选择元件层143-1和第一可变电阻层149-1之间。当第一选择元件层143-1以OTS性质为基础时，第一选择元件层143-1可以包括处于非晶态的硫属元素化物材料。按照缩小存储器件100的趋势，在可变电阻层149-1、选择元件层143-1、第二电极层145-1和第三电极层147-1中，其厚度、其宽度以及其间的距离可以被减小。因此，在存储器件100操作时，加热电极层(或者附加的加热电极层未被形成时的第三电极层147-1)可以被加热以导致第一可变电阻层149-1的相变，使得相邻的第一选择元件层143-1可以被热影响。例如，第一选择元件层143-1可以因来自相邻的第一可变电阻层149-1的热而部分晶化，从而导致第一选择元件层143-1中的退化或损坏。因此，第二电极层145-1和第三电极层147-1中的至少一个可以必然地被布置在第一选择元件层143-1和第一可变电阻层149-1之间以防止或减小第一选择元件层143-1中的退化或损坏。
第一到第四电极层141-1、145-1、147-1和148-1可以由各种各样的材料形成。根据加热电极层的布置，第一到第四电极层141-1、145-1、147-1和148-1可以分别具有不同厚度。例如，在加热电极层被插置在第三电极层147-1和可变电阻层149-1之间的情况下，第三电极层147-1和第二电极层145-1可以被形成为足够厚以防止加热电极层的热被传输到第一选择元件层143-1。当加热电极层不被形成并且第三电极层147-1由能够产生足以改变第一可变电阻层149-1的相的热的导电材料形成时，第二电极层145-1可以被形成为足够厚以防止第三电极层147-1的热被传输到第一选择元件层143-1。例如，第二电极层145-1和第三电极层147-1可以具有10nm到100nm的厚度，但是不限于此。此外，第二电极层145-1和第三电极层147-1中的每个可以具有至少一个起阻挡热的作用的热阻挡层。在第二电极层145-1和第三电极层147-1中的每个具有两个或者更多热阻挡层的情况下，第二电极层145-1和第三电极层147-1中的每个可以具有热阻挡层和电极材料层交替堆叠的堆叠结构。
第一绝缘层162-1可以被布置在所述多条第一导线110之间。第一绝缘层162-1和第三绝缘层163可以被布置在第一存储单元层MCL1的第一存储单元140-1之间。例如，第一绝缘层162-1可以被设置在在第二方向(Y方向)上排列的第一存储单元140-1之间，第三绝缘层163可以被设置在在第一方向(X方向)上排列的第一存储单元140-1之间。第三绝缘层163可以被设置在在第一方向上排列的第二导线120之间。第二绝缘层162-2可以被设置在第二存储单元层MCL2的在第二方向上排列的第二存储单元140-2之间并且可以被设置在在第二方向上排列的第三导线130之间。第一到第三绝缘层162-1、162-2和163可以由相同绝缘材料形成，或者第一到第三绝缘层162-1、162-2和163中的至少一个可以由与第一到第三绝缘层162-1、162-2和163中的其它个不同的材料形成。第一到第三绝缘层162-1、162-2和163中的每个可以由氧化物或者氮化物形成，并且可以使每个存储单元层的存储单元(或元件)彼此电隔离。在一些实施方式中，第一到第三绝缘层162-1、162-2和163中的至少一个可以由空气间隔代替。例如，第一到第三绝缘层162-1、162-2和163中的至少一个可以不被形成，从而在第一存储单元140-1之间和在第二存储单元140-2之间形成空气间隔。在空气间隔被形成的情况下，具有某厚度的绝缘衬层可以被布置在空气间隔与第一和第二存储单元140-1和140-2中的至少一个之间。
如图3中所示，第一存储单元140-1的第一选择元件层143-1在第三方向(图2的Z方向)上可以具有第一高度(或者厚度)H1，第二存储单元140-2的第二选择元件层143-2在第三方向上可以具有小于第一高度H1的第二高度(或者厚度)H2。在一些实施方式中，第一存储单元140-1的第一选择元件层143-1的第一高度H1可以在从10nm到500nm的范围内，第二存储单元140-2的第二选择元件层143-2的第二高度H2可以在从5nm到450nm的范围内，但是不限于此。
在一些实施方式中，第二选择元件层143-2的第二高度H2可以在例如第一选择元件层143-1的第一高度H1的50％到90％的范围内，但是不限于此。
第一选择元件层143-1的第一高度H1和第二选择元件层143-2的第二高度H2可以被控制，使得第一选择元件层143-1的第一阈值电压VT1的大小和第二选择元件层143-2的第二阈值电压VT2的大小基本相同。
在一些实施方式中，第一选择元件层143-1的第一高度H1和第二选择元件层143-2的第二高度H2可以被控制，使得第一选择元件层143-1的第一阈值电压VT1和第二选择元件层143-2的第二阈值电压VT2之间的大小差异小于0.5V。例如，第二选择元件层143-2的第二阈值电压VT2的大小可以比第一选择元件层143-1的第一阈值电压VT1的大小小或大少于0.5V。
在一些实施方式中，第一选择元件层143-1的第一高度H1和第二选择元件层143-2的第二高度H2可以被控制，使得第二选择元件层143-2的第二阈值电压VT2的大小在例如第一选择元件层143-1的第一阈值电压VT1的大小的80％到120％的范围内。第二选择元件层143-2的第二阈值电压VT2的大小可以在例如第一选择元件层143-1的第一阈值电压VT1的大小的90％到110％的范围内。
在第二选择元件层143-2的第二阈值电压VT2的大小在第一选择元件143-1的第一阈值电压VT1的大小的80％到120％的范围内的情况下，第一存储单元MC1和第二存储单元MC2的电性能上的差异可以被减小，从而增加存储器件100的读取/写入操作的感测裕度。
在下文中，将参考图4到6详细描述具有双向阈值开关(OTS)性质的选择元件层143-1和143-2的阈值电压和电性能之间的关系。
图4是示出表示OTS性能的双向阈值开关(OTS)元件的电压-电流曲线40的示意曲线图。图4概要示出响应于施加到OTS元件的两端的电压流经OTS元件的电流。
参考图4，第一曲线41可以表示电流不流经OTS元件的状态下的电压-电流关系。这里的OTS元件可以起具有处于第一电压电平43的阈值电压VT的开关元件的作用。当电压从电流和电压是零的状态逐渐增大时，电流可以难以流经OTS元件，直到电压达到阈值电压VT(即第一电压电平43)。然而，一旦电压超过阈值电压VT，流经OTS元件的电流就可以急剧增大，并且施加在OTS元件两端的电压可以减小直到第二电压电平44(或饱和电压VS)。
第二曲线42可以表示电流流经OTS元件的状态下的电压-电流关系。当流经OTS元件的电流增加为大于第一电流电平46时，施加到OTS元件两端的电压可以增大而超过第二电压电平44少许。例如，在流经OTS元件的电流从第一电流电平46显著增大到第二电流电平47的同时，施加到OTS元件两端的电压可以从第二电压电平44轻微增加。例如，一旦电流流经OTS元件，施加在OTS元件两端的电压可以几乎被维持在饱和电压(即第二电压电平44)。当电流减小到小于维持电流电平(即小于第一电流电平46)时，OTS元件可以被切换回电阻态，从而有效阻挡电流直到电压被增大直至阈值电压VT。
图5A和5B是示出根据示例实施方式的具有堆叠交叉点结构的存储器件的操作方法的示意图。
图5A和5B示出具有堆叠交叉点结构的存储器件的读取操作或写入操作，在该堆叠交叉点结构中，第一和第二下部存储单元MC11和MC12以及第一和第二上部存储单元MC21和MC22可以分别被布置在公共位线BL与公共位线BL下方的第一和第二下部字线WL11和WL12之间以及公共位线BL与公共位线BL上方的第一和第二上部字线WL21和WL22之间。
参考图5A，在第一下部字线WL11和公共位线BL的交点处的第一下部存储单元MC11可以被选择。为选择第一下部字线WL11，低电压Vlow(例如位线选择电压)可以被施加到公共位线BL并且字线选择电压VWL(Sel)可以被施加到第一下部字线WL11。
例如，写入操作可以被执行以在第一下部存储单元MC11中存储数据(例如写入操作可以通过重置操作和设置操作被执行)，读取操作可以被执行以读取第一下部存储单元MC11中的存储的数据。相对地具有更高的值的字线选择电压VWL(Sel)可以被施加到被选择的第一下部字线WL11，并且相对地具有更低的值的低电压Vlow可以被施加到公共位线BL，从而具有差值(VWL(Sel)-Vlow)的第一开关电压可以被施加到第一下部存储单元MC11两端。第一开关电压的大小可以大于具有OTS性能的选择元件SW的阈值电压的大小。因此，第一下部存储单元MC11的选择元件SW可以被导通使得第一电流IMC11经第一下部存储单元MC11的可变电阻层R流动。在一实施方式中，第一电流IMC11的大小是可基于第一下部存储单元MC11的可变电阻层R的电阻状态(例如设置或重置)改变的。
同时，字线未选择电压VWL(Unsel)可以被施加到未被选择的第二下部字线WL12以及第一和第二上部字线WL21和WL22。于是，具有差值(VWL(Unsel)-Vlow)的截止电压可以被施加在未被选择的存储单元MC12、MC21和MC22两端。截止电压的大小可以小于具有OTS性能的选择元件SW的阈值电压的大小，从而选择元件SW可以不被导通。结果，电流可以不经未被选择的存储单元MC12、MC21和MC22的可变电阻层R流动。
参考图5B，在第一上部字线WL21和公共位线BL的交点处的第一上部存储单元MC21可以被选择。为选择第一上部存储单元MC21，低电压Vlow可以被施加到公共位线BL并且字线选择电压VWL(Sel)可以被施加到第一上部字线WL21。因此，具有电压差(VWL(Sel)-Vlow)的第二开关电压可以被施加在第一上部存储单元MC21两端。第二开关电压的大小可以大于具有OTS性能的选择元件SW的阈值电压。因此，第一上部存储单元MC21的选择元件SW可以被导通，使得第二电流IMC21经第一上部存储单元MC21的可变电阻R流动。
当将图5A与图5B比较时，施加在被选择的第一下部存储单元MC11两端的第一开关电压的大小可以等于施加在被选择的第一上部存储单元MC21两端的第二开关电压的大小。然而，流经第一下部存储单元MC11的第一电流IMC11的方向可以不同于流经第一上部存储单元MC21的第二电流IMC21的方向。因此，流经第一下部存储单元MC11的第一电流IMC11的量可以不同于流经第一上部存储单元MC21的第二电流IMC21的量。
例如，相对高的电压可以被施加到与第一下部存储单元MC11的选择元件SW有关的第一下部字线WL11，并且相对高的电压可以被施加到与第一上部存储单元MC21的选择元件SW有关的第一上部字线WL21。因此，第一下部存储单元MC11的选择元件SW和第一上部存储单元MC21的选择元件SW可以分别经受不同方向上的电场。不同方向上的电场导致的影响或效果将参考图6被描述。
图6示出关于分别向OTS元件施加正电压和负电压的电压-电流曲线图60。
参考图6，在具有不同尺寸的第一实验示例62的OTS元件和第二实验示例64的OTS元件中，发现当施加正电压和负电压时，不同的电压-电流分布曲线被获得。更具体地，第一实验示例62的OTS元件在正电压期间具有第一阈值电压56(V1)并且在负电压期间具有第二阈值电压58(V2)。明确地发现，第一阈值电压56(V1)的大小大于第二阈值电压58(V2)的大小。
例如，流经选择元件SW的电流和选择元件SW的阈值电压可以根据作用在选择元件SW上的电场的方向改变。在图5A和5B中，即使相同大小的选择电压VWL(Sel)被施加到第一下部字线WL11和第一上部字线WL21，连接到第一下部字线WL11的第一下部存储单元MC11以及连接到第一上部字线WL21的第一上部存储单元MC21可以具有彼此不同的电流分布曲线和不同的阈值电压。
这个现象可以被理解为由选择元件SW中的非对称的缺陷密度和成分分布引起。例如，具有OTS性能的选择元件SW可以包括硫属元素化物材料。在硫属元素化物材料的开关机制中，当高电场被施加到硫属元素化物材料时，众所周知硫属元素化物材料中的电子陷阱位置不均匀地分布使得电子沿电子陷阱位置以相对高的速度移动。
此外，在选择元件SW中的大量缺陷被产生的情况下，电子陷阱位置的密度可以增加。因此，即使在小电场中，电子也可以沿电子陷阱位置移动使得选择元件SW的阈值电压变小。
再参考图2和3，第一存储单元140-1的第一选择元件层143-1的第一高度H1可以大于第二存储单元140-2的第二选择元件层143-2的第二高度H2。这样的结构可以作为，考虑到第一和第二选择元件层143-1和143-2中的缺陷密度，第一和第二高度H1和H2被控制使得第一选择元件层143-1的阈值电压的大小基本等于第二选择元件层143-2的阈值电压的大小的结果被形成。
位于衬底101上方的第一层的第一选择元件层143-1可以具有与位于衬底101上方的第二层的第二选择元件层143-2的缺陷密度不同的缺陷密度。这里，第二层意味着在第三方向(Z方向)上相比于第一层更远离衬底101的位置。例如，这意味着第一选择元件层143-1相比于第二选择元件层143-2更靠近衬底101的顶表面。
相比于在第二层的第二选择元件层143-2，在第一层的第一选择元件层143-1可以长时间暴露于工艺环境，诸如形成后续层的沉积工艺和/或蚀刻工艺。在这样的工艺环境中，热可以从在衬底101下方的卡盘或者从加热器被提供以维持范围从几十摄氏度到几百摄氏度的加工温度。因此，相比于在第二层的第二选择元件层143-2，在第一层的第一选择元件层143-1可以长时间暴露于高温气氛下的沉积环境和/或蚀刻环境。结果，相比于第二选择元件层143-2，由于于沉积环境和/或蚀刻环境中的长时间暴露，第一选择元件层143-1可以被容易地损伤，使得在第一层的第一选择元件层143-1可以具有比在第二层的第二选择元件层143-2的缺陷密度更大的缺陷密度。
如上所述，根据选择元件层143-1和143-2的开关机制，在第一选择元件层143-1相比第二选择元件层143-2具有更大的缺陷密度的情况下，在第一层的第一选择元件层143-1的阈值电压在大小上可以小于在第二层的第二选择元件层143-2的阈值电压。第一选择元件层143-1的阈值电压与第二选择元件层143-2的阈值电压之间的在大小上的差异可以导致写入操作和/或读取操作上的较小的感测裕度，从而引起存储器件100的写入操作和/或读取操作上的故障。
根据如上描述的示例实施方式，第一存储单元140-1的第一选择元件层143-1的第一高度H1和第二存储单元140-2的第二选择元件层143-2的第二高度H2可以被控制，使得第一选择元件层143-1的阈值电压的大小和第二选择元件层143-2的阈值电压的大小基本相同。
例如，由于第一存储单元140-1的第一选择元件层143-1的第一高度H1大于第二存储单元140-2的第二选择元件层143-2的第二高度H2，所以即使施加到第一和第二选择元件层143-1和143-2的开关电压相同，作用在第一选择元件层143-1上的电场的大小可以小于作用在第二选择元件层143-2上的电场的大小。因此，在第一选择元件层143-1包括更大的缺陷密度的情况下，第一选择元件层143-1的归因于缺陷的阈值电压的减小可以被防止，并且第一和第二选择元件层143-1和143-2的阈值电压上的差异可以被减小。
此外，第一选择元件层143-1的第一高度H1和第二选择元件层143-2的第二高度H2上的差异的存在可以是考虑到施加到第一和第二选择元件层143-1和143-2的电场的方向第一高度H1和第二高度H2被控制使得第一选择元件层143-1的阈值电压和第二选择元件层143-2的阈值电压基本相同的结果。
如参考图5A、5B和6所述，当负电压被施加到第一和第二选择元件层143-1和143-2时，发现相比于当正电压被施加到第一和第二选择元件层143-1和143-2时，第一和第二选择元件层143-1和143-2具有更低的阈值电压。因此，在第一选择元件层143-1和第二选择元件层143-2具有相同高度的一般情况下，当负电压被施加到第一选择元件层143-1并且正电压被施加到第二选择元件层143-2时，第一选择元件层143-1的阈值电压(例如图6的58(V2))在大小上可以小于第二选择元件层143-2的阈值电压(例如图6的56(V1))。例如，当相对低的电压被施加到第二导线120(例如公共位线BL)并且相对高的电压被施加到第一导线110(例如第一下部字线WL11)和第三导线130(例如第一上部字线WL21)时(即当位线选择电压被施加到第二导线120并且大于位线选择电压的字线选择电压被施加到第一和第三导线110和130时)，第一选择元件层143-1的阈值电压(例如图6的58(V2))在大小上可以小于第二选择元件层143-2的阈值电压(例如图6的56(V1))。
根据如上所述的示例实施方式，由于第一选择元件层143-1的第一高度H1大于第二选择元件层143-2的第二高度H2，所以当负电压被施加到第一选择元件层143-1并且正电压被施加到第二选择元件层143-2时，作用在第一选择元件层143-1上的电场在大小上可以小于作用在第二选择元件层143-2上的电场。因此，第一和第二选择元件层143-1和143-2的阈值电压上的大小差异可以被减小，并且第一和第二存储单元140-1和140-2的电性能上的差异可以被减小。
结果，由于第一和第二选择元件层143-1和143-2的阈值电压上的大小的差异被减小，所以存储器件100的写入操作和/或读取操作上的感测裕度可以增大，并且归因于减小的感测裕度的存储器件100的写入操作和/或读取操作的故障可以被防止或减小。因此，存储器件100的可靠性可以被提高。
图7到13是分别示出根据示例实施方式的存储器件100A、100B、100C、100D、100E、100F和100G的剖视图，并且示出沿图2的线A-A'和B-B'截取的剖面。在与图7到13有关的实施方式中，与图1到6的实施方式中描述的相同的元件将由相同附图标记或相同参考指示符指示。
参考图7，在根据一示例实施方式的存储器件100A中，第一存储单元140-1的第一选择元件层143-1的第一高度H1A小于第二存储单元140-2的第二选择元件层143-2的第二高度H2A。第一选择元件层143-1的第一高度H1A和第二选择元件层143-2的第二高度H2A可以被控制，使得第一选择元件层143-1的第一阈值电压VT1的大小和第二选择元件层143-2的第二阈值电压VT2的大小基本相同。例如，第二选择元件层143-2的第二阈值电压VT2的大小可以在例如第一选择元件层143-1的第一阈值电压VT1的大小的80％到120％，优选90％到110％的范围内。
在一些实施方式中，第一选择元件层143-1的第一高度H1A和第二选择元件层143-2的第二高度H2A可以被控制，使得第一选择元件层143-1的第一阈值电压VT1和第二选择元件层143-2的第二阈值电压VT2之间的在大小上的差异在小于0.5V的范围内。
在一些实施方式中，第一选择元件层143-1的第一高度H1A可以在从例如5nm到450nm的范围内，并且第二选择元件层143-2的第二高度H2A可以是例如10nm到500nm，但是不限于此。例如，第一选择元件层143-1的第一高度H1A可以在第二选择元件层143-2的第二高度H2A的50％到90％的范围内，但是不限于此。
如参考图5A、5B和6所述，当负电压被施加到第一和第二选择元件层143-1和143-2时，发现相比于正电压被施加到第一和第二选择元件层143-1和143-2时，第一和第二选择元件层143-1和143-2具有更低的阈值电压。因此，在第一选择元件层143-1和第二选择元件层143-2具有相同高度的一般情况下，当正电压被施加到第一选择元件层143-1并且负电压被施加到第二选择元件层143-2时，考虑到电场的方向，第二选择元件层143-2的阈值电压在大小上可以小于第一选择元件层143-1的阈值电压。例如，当相对更高的电压被施加到第二导线120(例如公共位线BL)并且相对更低的电压被施加到第一导线110(例如第一下部字线WL11)和第三导线130(例如第一上部字线WL21)时(即当位线选择电压被施加到第二导线120并且小于位线选择电压的字线选择电压被施加到第一和第三导线110和130时)，第二选择元件层143-2的阈值电压在大小上可以小于第一选择元件层143-1的阈值电压。
根据示例实施方式，由于第二选择元件层143-2的第二高度H2A大于第一选择元件层143-1的第一高度H1A，所以当正电压被施加到第一选择元件层143-1并且负电压被施加到第二选择元件层143-2时，作用在第二选择元件层143-2上的电场在大小上可以小于作用在第一选择元件层143-1上的电场。例如，第一和第二选择元件层143-1和143-2的阈值电压上的大小的差异可以被减小，并且第一和第二存储单元140-1和140-2的电性能上的差异可以被减小。
结果，由于第一和第二选择元件层143-1和143-2的阈值电压上的大小的差异被减小，所以存储器件100A的写入操作和/或读取操作上的感测裕度可以增大，并且归因于减小的感测裕度的存储器件100A的写入操作和/或读取操作的故障可以被防止或被减少。因此，存储器件100A的可靠性可以被提高。
参考图8，在根据一示例实施方式的存储器件100B中，第一内部间隔物152-1可以被形成在第一存储单元140-1的侧壁上，并且第二内部间隔物152-2可以被形成在第二存储单元140-2的侧壁上。第一内部间隔物152-1可以覆盖第一存储单元140-1的第一电极层141-1和第一选择元件层143-1的侧壁，并且第二内部间隔物152-2可以覆盖第二存储单元140-2的第五电极层141-2和第二选择元件层143-2的侧壁。第一和第二内部间隔物152-1和152-2可以分别围绕第一和第二存储单元140-1和140-2的侧壁以保护第一和第二存储单元140-1和140-2，优选地为第一和第二选择元件层143-1和143-2。例如，第一和第二内部间隔物152-1和152-2中的每个可以包括绝缘材料。
尽管如图8所示第一选择元件层143-1的第一高度H1大于第二选择元件层143-2的第二高度H2，但是本发明构思的方面不限于此。例如，第一选择元件层143-1的第一高度H1小于第二选择元件层143-2的第二高度H2。
尽管如图8所示第一电极层141-1和第五电极层141-2具有相同厚度，但是本发明构思的方面不限于此。例如，第一电极层141-1的厚度大于或小于第五电极层141-2的厚度。
在一些实施方式中，第一电极层141-1、第五电极层141-2以及第一和第二选择元件层143-1和143-2可以通过镶嵌工艺形成，第二到第四电极层145-1、147-1和148-1、第六到第八电极层145-2、147-2和148-2以及第一和第二可变电阻层149-1和149-2可以通过蚀刻工艺形成。因此，第一电极层141-1、第五电极层141-2以及第一和第二选择元件层143-1和143-2可以分别具有越往下其宽度(例如在第一或第二方向上)越窄的结构。
在一些实施方式中，当第一电极层141-1和第一选择元件层143-1通过镶嵌工艺形成时，第一内部间隔物152-1可以被形成在沟槽(未示出)的侧壁上，然后第一电极层141-1和第一选择元件层143-1可以被顺序形成在具有第一内部间隔物152-1的沟槽中以填充沟槽。第二到第四电极层145-1、147-1和148-1以及第一可变电阻层149-1可以被形成在第一选择元件层143-1上。第五电极层141-2和第二选择元件层143-2可以通过与形成第一电极层141-1和第一选择元件层143-1的工艺类似的工艺形成。
参考图9，在根据一示例实施方式的存储器件100C中，第一上部间隔物155-1可以被形成在第一存储单元140-1的侧壁上并且第二上部间隔物155-2可以被形成在第二存储单元140-2的侧壁上。上部间隔物155-1可以覆盖第一存储单元140-1的第一可变电阻层149-1的侧壁，并且第二上部间隔物155-2可以覆盖第二存储单元140-2的第二可变电阻层149-2的侧壁。第一和第二上部间隔物155-1和155-2可以分别围绕第一和第二存储单元140-1和140-2的侧壁以保护第一和第二存储单元140-1和140-2，优选地是第一和第二可变电阻层149-1和149-2。例如，第一和第二上部间隔物155-1和155-2中的每个可以包括绝缘材料。
尽管如图9所示第一选择元件层143-1的第一高度H1大于第二选择元件层143-2的第二高度H2，但是本发明构思的方面不限于此。例如，第一选择元件层143-1的第一高度H1小于第二选择元件层143-2的第二高度H2。
在一些实施方式中，第一和第二可变电阻层149-1和149-2可以通过镶嵌工艺形成，第一到第四电极层141-1、145-1、147-1和148-1、第一和第二选择元件层143-1和143-2、以及第五到第八电极层141-2、145-2、147-2和148-2可以通过蚀刻工艺形成。因此，第一和第二可变电阻层149-1和149-2可以分别具有越往下其宽度(例如在第一或第二方向上)越窄的结构。
在一些实施方式中，当第一可变电阻层149-1通过镶嵌工艺形成时，第一上部间隔物155-1可以被形成在沟槽(未示出)的侧壁上，然后第一可变电阻层149-1可以被形成在具有第一上部间隔物155-1的沟槽中以填充沟槽。第二可变电阻层149-2可以通过与形成第一可变电阻层149-1的工艺类似的工艺形成。
在一些实施方式中，存储器件(未示出)可以包括多个第一存储单元140-1和多个第二存储单元140-2。第一存储单元140-1中的每个可以包括形成在第一选择元件层143-1的侧壁上的第一内部间隔物152-1、以及形成在第一可变电阻层149-1的侧壁上的第一上部间隔物155-1。第二存储单元140-2中的每个可以包括形成在第二选择元件层143-2的侧壁上的第二内部间隔物152-2、以及形成在第二可变电阻层149-2的侧壁上的第二上部间隔物155-2。
参考图10，在根据一示例实施方式的存储器件100D中，第一和第二可变电阻层149-1和149-2可以被形成为具有“L”剖面形状。具体地，第一到第四电极层141-1、145-1、147-1和148-1，第一和第二选择元件层143-1和143-2，以及第五到第八电极层141-2、145-2、147-2和148-2可以通过蚀刻工艺形成，第一和第二可变电阻层149-1和149-2可以通过镶嵌工艺形成。
第一和第二上部间隔物155-1和155-2可以分别被形成在第一和第二可变电阻层149-1和149-2的侧壁上。由于第一和第二可变电阻层149-1和149-2具有“L”剖面形状，所以第一和第二上部间隔物155-1和155-2可以分别被形成为是非对称结构。
根据用于形成第一和第二可变电阻层149-1和149-2的一示例工艺，绝缘层可以被形成在第三电极层147-1和第七电极层147-2中的每个上，并且沟槽可以被形成在绝缘层中。沟槽可以被形成为与相邻的第一选择元件层143-1和相邻的第二选择元件层143-2中的各选择元件层重叠。用于形成可变电阻层的第一材料层可以被薄薄地形成在沟槽中并且在绝缘层上，然后用于形成上部间隔物的第二材料层可以被形成。诸如化学机械抛光工艺的平坦化工艺可以对第一和第二材料层执行直到绝缘层的顶表面被暴露。在平坦化工艺之后，利用与第一和第二存储单元140-1和140-2对准的掩模图案作为蚀刻掩模，第一和第二材料层可以被蚀刻。因此，第一和第二可变电阻层149-1和149-2可以被形成为具有“L”剖面形状，并且第一和第二上部间隔物155-1和155-2分别被形成在第一和第二可变电阻层149-1和149-2的侧壁上。
参考图11，在根据一示例实施方式的存储器件100E中，第一和第二可变电阻层149-1和149-2可以被形成为具有“I”剖面形状。具有“I”剖面形状的第一和第二可变电阻层149-1和149-2可以通过与形成图10的具有“L”剖面形状的第一和第二可变电阻层149-1和149-2的工艺类似的工艺被形成。例如，在用于形成可变电阻层的第一材料层被薄薄地形成在沟槽中和在绝缘层上之后，各向异性蚀刻工艺可以对第一材料层执行使得第一材料层仅保留在沟槽的侧壁上。包括绝缘材料的第二材料层可以被形成以覆盖第一材料层。平坦化工艺(例如化学机械抛光工艺)可以被执行以暴露绝缘层的顶表面。在平坦化工艺之后，第二材料层可以使用与第一和第二存储单元140-1和140-2对准的掩模图案作为蚀刻掩模被蚀刻。因此，第一和第二可变电阻层149-1和149-2可以被形成为具有“I”剖面形状，并且第一和第二上部间隔物155-1和155-2分别被形成在第一和第二可变电阻层149-1和149-2的侧壁上。
参考图12，在根据一示例实施方式的存储器件100F中，第一加热电极层146-1可以进一步被形成在第一可变电阻层149-1和第三电极层147-1之间，第二加热电极层146-2可以进一步被形成在第二可变电阻层149-2和第八电极层148-2之间。
如图12所示，第一可变电阻层149-1和第一加热电极层146-1可以在从第二导线120朝向第一导线110的方向上被顺序布置，并且第二可变电阻层149-2和第二加热电极层146-2可以在从第二导线120朝向第三导线130的方向上被顺序布置。因此，相对于第二导线120，第一存储单元140-1中第一可变电阻层149-1和第一加热电极层146-1的布置可以与第二存储单元140-2中第二可变电阻层149-2和第二加热电极层146-2的布置对称。因此，第一可变电阻层149-1的电阻值和第二可变电阻层149-2的电阻值之间的差可以被减小。例如，当第一可变电阻层149-1和第二可变电阻层149-2中的每个包括GeSbTe时，在第一和第二可变电阻层149-1和149-2中正离子(例如Sb+)的扩散速度和负离子(例如Te-)的扩散速度可以彼此不同。当负电压被施加到第一可变电阻层149-1并且正电压被施加到第二可变电阻层149-2时，在第一和第二可变电阻层149-1和149-2中，负离子的扩散速度和正离子的扩散速度之间的差可以导致局部浓度变化。因此，第一可变电阻层149-1的电阻值和第二可变电阻层149-2的电阻值可以彼此不同。
根据示例实施方式，由于相对于第二导线120，第一存储单元140-1中的第一可变电阻层149-1和第一加热电极层146-1的堆叠结构与第二存储单元140-2中的第二加热电极层146-2和第二可变电阻层149-2的堆叠结构对称，所以第一和第二可变电阻层149-1和149-2的电阻值之间的差异可以被减小，使得第一和第二存储单元140-1和140-2中的每个可以具有一致的操作性能。第一和第二可变电阻层149-1和149-2中的每个的电阻值被假定处于相同状态(例如设置或重置状态)。
参考图13，在根据一示例实施方式的存储器件100G中，第一加热电极层146-1可以进一步被形成在第一可变电阻层149-1和第四电极层148-1之间，第二加热电极层146-2可以被进一步形成在第二可变电阻层149-2和第七电极层147-2之间。
如图13所示，相对于第二导线120，第一存储单元140-1中的第一可变电阻层149-1和第一加热电极层146-1的布置可以与第二存储单元140-2中的第二可变电阻层149-2和第二加热电极层146-2的布置对称。如上所述，第一可变电阻层149-1的电阻值和第二可变电阻层149-2的电阻值之间的差异可以被减小，使得第一和第二存储单元140-1和140-2中的每个可以具有一致的操作性能。
尽管如图10到13所示第一选择元件层143-1的第一高度H1大于第二选择元件层143-2的第二高度H2，但是本发明构思的方面不限于此。例如，第一选择元件层143-1的第一高度H1可以被形成为小于第二选择元件层143-2的第二高度H2。
在参考图1到13描述的示例实施方式中，第一和第二存储单元140-1和140-2被垂直地布置在第一到第三导线110、120和130之间的结构被描述，但是本发明构思的方面不限于此。在一些实施方式中，绝缘层(未示出)可以被形成在第三导线130上，并且如参考图1到13描述的具有交叉点阵列的至少一个堆叠结构可以被布置在该绝缘层上。
图14是示出根据示例实施方式的存储器件200的透视图，图15是根据示例实施方式的沿图14的线2A-2A'截取的剖视图。
参考图14和15，存储器件200可以包括布置在衬底102上的第一层的驱动电路区域210以及布置在驱动电路区域210上的第二层的存储单元阵列区域MCA。
在这里，层(level)意思是在垂直方向(即图14和15的Z方向)上自衬底102起的高度(或位置)。第一层相比于第二层更靠近衬底102。驱动电路区域210可以是布置用于驱动存储单元区域MCA中的存储单元的外围电路(或驱动电路)的区域。例如，驱动电路区域210中的外围电路可以包括处理被输入到存储单元阵列区域MCA中的存储单元或从存储单元阵列区域MCA中的存储单元输出的数据的电路。外围电路可以包括例如页缓冲器、锁存电路、缓存电路、列解码器、感测放大器、数据输入/输出电路或者行解码器。
用于外围电路(或驱动电路)的有源区域AC可以由衬底102中的器件隔离层104限定。驱动电路区域210中构成外围电路的多个晶体管TR可以被形成在有源区域AC上和有源区域AC中。所述多个晶体管TR可以每个包括栅G、栅绝缘层GD和源/漏区域SD。绝缘间隔物106可以被形成在栅G的彼此相对的侧壁上，并且蚀刻停止层108可以被形成在栅G和绝缘间隔物106上。蚀刻停止层108可以包括绝缘材料，例如硅氮化物或硅氮氧化物。
多个层间绝缘层212A、212B和212C可以被顺序堆叠在蚀刻停止层108上。所述多个层间绝缘层212A、212B和212C中的每个可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
驱动电路区域210可以包括电连接到所述多个晶体管TR的多级互连结构214。多级互连结构214可以由所述多个层间绝缘层212A、212B和212C覆盖。多极互连结构214可以包括顺序地在衬底102上以彼此电连接的第一接触216A、第一互连层218A、第二接触216B和第二互连层218B。第一和第二互连层218A和218B可以包括金属、导电金属氮化物、金属硅化物或其组合。第一和第二互连层218A和218B可以包括例如钨、钼、钛、钴、钽、镍、钨硅化物、钛硅化物、钴硅化物、钽硅化物或镍硅化物。
尽管如图15所示多级互连结构214包括含第一互连层218A和第二互连层218B的两级互连结构，但是本发明构思的方面不限于此。例如，根据驱动电路区域210的布局和栅G的布置或类型，多级互连结构214可以包括三级或更多级互连结构。
上部层间绝缘层220可以被形成在层间绝缘层212C上。存储单元阵列区域MCA可以被布置在上部层间绝缘层220上。在存储单元阵列区域MCA中，如参考图1到13描述的存储器件100、100A、100B、100C、100D、100E、100F和100G中的至少一个或者其组合可以被设置。
穿透上部层间绝缘层220的互连结构(未示出)可以被进一步布置以将存储单元阵列区域MCA中的存储单元电连接到驱动电路区域210中的外围电路。
在根据示例实施方式的存储器件200中，由于存储单元阵列区域MCA被布置在驱动电路区域210上，存储器件200的集成可以增大。
尽管如图15所示第一选择元件层143-1的第一高度H1大于第二选择元件层143-2的第二高度H2，但是本发明构思的方面不限于此。例如，第一选择元件层143-1的第一高度H1可以被形成为小于第二选择元件层143-2的第二高度H2。
图16A到16I是示出根据示例实施方式的制造存储器件100的方法的多个阶段的剖视图。
制造如图2和3所示的存储器件100的方法被参考图16A到16I描述。图16A到16I示出与工艺阶段一致的相应于沿图2的线A-A'和B-B'截取的剖面的剖面构造。相同的附图标记被用来指代与图1到15中相同的元件，并且为了简洁其重复描述被省略。
参考图16A，层间绝缘层105可以被形成在衬底101上。层间绝缘层105可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成。
第一导电层110P可以被形成在层间绝缘层105上，并且第一堆叠结构CPS1可以被形成，在第一堆叠结构CPS1中，初始第一电极层141-1P、初始第一选择元件层143-1P、初始第二电极层145-1P、初始第三电极层147-1P、初始第一可变电阻层149-1P和初始第四电极层148-1P被顺序形成在第一导电层110P上。第一堆叠结构CPS1可以用来形成交叉点阵列。
第一导电层110P、初始第一电极层141-1P、初始第一选择元件层143-1P、初始第二电极层145-1P、初始第三电极层147-1P、初始第一可变电阻层149-1P和初始第四电极层148-1P可以由与如参考图2和3描述的第一导线110、第一电极层141-1、第一选择元件层143-1、第二电极层145-1、第三电极层147-1、第一可变电阻层149-1和第四电极层148-1的材料相同的材料形成。
第一掩模图案410可以被形成在初始第四电极层148-1P上。
第一掩模图案410可以包括在第一方向(图2的X方向)上延伸并且在第二方向(图2的Y方向)上彼此间隔开的多个线图案。第一掩模图案410可以包括单层或多层叠堆。第一掩模图案410可以包括例如光致抗蚀剂图案、硅氧化物图案、硅氮化物图案、硅氮氧化物图案、多晶硅图案或者其组合，但是不限于此。第一掩模图案410可以由各种各样的材料形成。
图16B，使用第一掩模图案410作为蚀刻掩模，第一堆叠结构CPS1和第一导电层110P可以被顺序地各向异性地蚀刻，使得第一堆叠结构CPS1被分割成多条第一堆叠线CPL1并且第一导电层110P被分割成多条第一导线110。
结果，所述多条第一导线110和所述多条第一堆叠线CPL1可以被形成为在第一方向上延伸。所述多条第一导线110可以在第二方向上彼此间隔开，并且所述多条第一堆叠线CPL1可以在第二方向上彼此间隔开。所述多条第一导线110可以形成第一导线层110L。所述多条第一堆叠线CPL1可以每条包括第一电极层线141-1L、第一选择元件层线143-1L、第二电极层线145-1L、第三电极层线147-1L、第一可变电阻层线149-1L和第四电极层线148-1L。
此外，多个第一间隙GX1可以通过各向异性蚀刻工艺被形成在所述多条导线110之间和所述多条第一堆叠线CPL1之间。所述多个第一间隙GX1可以在第一方向上延伸并且可以在第二方向上彼此间隔开。衬底101的部分顶表面可以由所述多个第一间隙GX1暴露。
参考图16C，掩模图案410可以被去除以暴露第四电极层线148-1L的顶表面，然后第一绝缘层162-1可以被形成以填充所述多个第一间隙GX1。
在一些实施方式中，第一绝缘层162-1的形成可以包括在衬底101上形成绝缘材料以填充所述多个第一间隙GX1和平坦化绝缘材料的上部直到所述多条第一堆叠线CPL1的顶表面被暴露。第一绝缘层162-1可以包括例如硅氧化物层、硅氮化物层和/或硅氮氧化物层。第一绝缘层162-1可以由一种绝缘层或多个绝缘层制成，但是不限于此。
参考图16D，第二导电层120P可以被形成在第四电极层线148-1L的暴露的顶表面和第一绝缘层162-1的暴露的顶表面上。
第二堆叠结构CPS2可以被形成在第二导电层120P上。第二堆叠结构CPS2可以包括顺序形成在第二导电层120P上的初始第五电极层141-2P、初始第二选择元件层143-2P、初始第六电极层145-2P、初始第七电极层147-2P、初始第二可变电阻层149-2P和初始第八电极层148-2P。
第二导电层120P、初始第五电极层141-2P、初始第二选择元件层143-2P、初始第六电极层145-2P、初始第七电极层147-2P、初始第二可变电阻层149-2P和初始第八电极层148-2P可以由与如参考图2和3描述的第二导线120、第五电极层141-2、第二选择元件层143-2、第六电极层145-2、第七电极层147-2、第二可变电阻层149-2和第八电极层148-2的材料相同的材料形成。
掩模图案420可以被形成在初始第八电极层148-2P上。掩模图案420可以包括在第二方向上延伸并且在第一方向上彼此间隔开的多个线图案。
参考图16E，使用第二掩模图案420作为蚀刻掩模图案，第二堆叠结构CPS2、第二导电层120P和所述多条第一堆叠线CPL1可以被顺序地各向异性地蚀刻，使得第二堆叠结构CPS2被分割成多条第二堆叠线CPL2，第二导电层120P被分割成多条第二导线120，且所述多条第一堆叠线CPL1被分割成多个第一堆叠图案CPP1。
结果，所述多条第二堆叠线CPL2可以在第二方向上延伸并且可以在第一方向上彼此间隔开，所述多条第二导线120可以在第二方向上延伸并且可以在第一方向上彼此间隔开。此外，所述多个第一堆叠图案CPP1可以在第一和第二方向上彼此间隔开。所述多条第二导线120可以形成第二导线层120L。所述多条第二堆叠线CPL2可以每条包括第五电极层线141-2L、第二选择元件层线143-2L、第六电极层线145-2L、第七电极层线147-2L、第二可变电阻层线149-2L和第八电极层线148-2L。所述多个第一堆叠图案CPP1可以包括第一电极层141-1、第一选择元件层143-1、第二电极层145-1、第三电极层147-1、第一可变电阻层149-1和第四电极层148-1。
此外，通过各向异性蚀刻工艺，多个第二间隙GY1可以被形成在所述多条第二堆叠线CPL2之间、所述多条第二导线120之间以及所述多个第一堆叠图案CPP1之间。所述多个第二间隙GY1可以在第二方向上延伸并且可以在第一方向上彼此间隔开。
在一些实施方式中，各向异性蚀刻工艺可以被执行直到所述多条第一导线110的顶表面为止。尽管未示出，但是具有某深度的凹陷可以通过各向异性蚀刻工艺被形成在所述多条第一导线110的上部中。
在一些实施方式中，各向异性蚀刻工艺可以被执行直到第一电极层线141-1L的顶表面被暴露为止，然后蚀刻工艺可以在第一电极层线141-1L相对于所述多条第一导线110具有蚀刻选择性的蚀刻条件下被执行以去除第一电极层线141-1L中的每个的由所述多个第二间隙GY1暴露的部分，使得所述多条第一导线110的顶表面被暴露。
参考图16F，第二掩模图案420可以被去除以暴露所述多条第二堆叠线CPL2的顶表面。第三绝缘层163可以被形成以填充所述多个第二间隙GY1。
在一些实施方式中，第三绝缘层163的形成可以包括在所述多条第一导线110上，在所述多个第一堆叠图案CPP1的侧壁上，以及在所述多条第二堆叠线CPL2的侧壁上形成绝缘材料以填充所述多个第二间隙GY1，以及平坦化绝缘材料的上部直到所述多条第二堆叠线CPL2的顶表面被暴露为止。
参考图16G，第三导电层130P可以被形成在所述多条第二堆叠线CPL2和第三绝缘层163上。
第三掩模图案430可以被形成在第三导电层130P上。第三掩模图案430可以包括在第一方向上延伸并且在第二方向上彼此间隔开的多个线图案。
参考图16H，使用第三掩模图案430作为蚀刻掩模，第三导电层130P和所述多条第二堆叠线CPL2可以被顺序地各向异性地蚀刻，使得第三导电层130P被分割成多条第三导线130并且所述多条第二堆叠线CPL2被分割成多个第二堆叠图案CPP2。
结果，所述多条第三导线130可以在第一方向上延伸并且可以在第二方向上彼此间隔开，所述多个第二堆叠图案CPP2可以在第一和第二方向上彼此间隔开。所述多条第三导线130可以形成第三导线层130L。所述多个第二堆叠图案CPP2可以包括第五电极层141-2、第二选择元件层143-2、第六电极层145-2、第七电极层147-2、第二可变电阻层149-2和第八电极层148-2。
此外，多个第三间隙GX2可以通过各向异性蚀刻工艺被形成在所述多条第三导线130之间和所述多个第二堆叠图案CPP2之间。所述多个第三间隙GX2可以在第一方向上延伸并且可以在第二方向上彼此间隔开。
在一些实施方式中，各向异性蚀刻工艺可以被执行直到所述多条第二导线120的顶表面为止。尽管未示出，具有某深度的凹陷可以通过各向异性蚀刻工艺被形成在所述多条第二导线120的上部中。
在一些实施方式中，各向异性蚀刻工艺可以被执行直到第五电极层线141-2L的顶表面被暴露为止，然后蚀刻工艺在第五电极层线141-2L相对于所述多条第二导线120具有蚀刻选择性的蚀刻条件下被执行以去除第五电极层线141-2L中的每个的由所述多个第三间隙GX2暴露的部分，使得所述多条第二导线120的顶表面被暴露。
参考图16I，第三掩模图案430可以被去除以暴露所述多条第三导线130的顶表面。第二绝缘层162-2可以被形成以填充所述多个第三间隙GX2。
在一些实施方式中，第二绝缘层162-2的形成可以包括在所述多条第三导线130上和在所述多个第二堆叠图案CPP2的侧壁上形成绝缘材料以填充所述多个第三间隙GX2，以及平坦化绝缘材料的上部以暴露所述多条第三导线130的顶表面。
结果，通过执行以上描述的工艺，存储器件100可以被实现。
所述多个第一堆叠图案CPP1可以是多个第一存储单元140-1，并且所述多个第二堆叠图案CPP2可以是多个第二存储单元140-2。此外，所述多个第一存储单元140-1可以形成第一存储单元层MCL1并且所述多个第二存储单元140-2可以形成第二存储单元层MCL2。
根据制造存储器件100的方法，使用在第一方向上延伸的第一掩模图案410的第一图案化工艺、使用在第二方向上延伸的第二掩模图案420的第二图案化工艺以及使用在第一方向上延伸的第三掩模图案430的第三图案化工艺可以被顺序执行。结果，在第一方向上延伸的多条第一导线110，在第二方向上延伸的多条第二导线120，在第一方向上延伸的多条第三导线130，在所述多条第一导线110和所述多条第二导线120的各交点处的多个第一存储单元140-1，以及在所述多条第二导线120和所述多条第三导线130的各交点处的多个第二存储单元140-2可以被形成。
因此，由于多个第一和第二存储单元140-1和140-2仅使用三个图案化工艺被形成，所以归因于图案化工艺过程中于蚀刻环境中的暴露的第一和第二可变电阻层149-1和149-2和/或第一和第二选择元件层143-1和143-2的劣化或损坏可以被防止。此外，存储器件100的制造成本可以被降低。
图17是示出根据某些实施方式的存储器件的框图。
参考图17，存储器件800可以包括存储单元阵列810、解码器820、读/写电路830、输入/输出缓冲器840和控制器850。存储单元阵列810可以包括参考图1到15描述的存储器件100、100A、100B、100C、100D、100E、100F、100G和200中的至少一种。
存储单元阵列810中的多个存储单元可以通过多条字线WL被连接到解码器820并且可以通过多条位线BL被连接到读/写电路830。通过响应于控制信号CTRL操作的控制器850的控制，解码器820可以从存储器件800的外部接收地址ADD，并且可以解码行地址和列地址以在存储单元阵列810中访问。
通过控制器850的控制，读/写电路830可以从输入/输出缓冲器840和多条数据线DL接收数据，并且可以在存储单元阵列810的被选择的存储单元中写入接收到的数据。读/写电路830可以通过控制器850的控制从存储单元阵列810的被选择的存储单元读取数据并且可以将被读取的数据传输到输入/输出缓冲器840。
图18是示出根据某些实施方式的电子系统的框图。
参考图18，电子系统1100可以包括存储系统1110、处理器1120、随机存取存储器(RAM)1130、输入/输出(I/O)单元1140、电源单元1150。存储系统1110可以包括存储器件1112和存储控制器1114。尽管未示出，但是电子系统1100还可以包括与视频卡、音频卡、存储卡、USB设备或其它电子设备通信的端口。电子系统1100可以是个人计算机或者诸如笔记本计算机、移动电话、个人数字助理(PDA)或照相机的移动电子设备。
处理器1120可以执行具体的计算或任务。处理器1120可以是微处理器或中央处理单元(CPU)。处理器1120可以通过诸如地址总线、控制总线或数据总线的总线1160与RAM1130、I/O单元1140和存储系统1110通信。在这里，存储系统1110或RAM 1130可以包括参考图1到15描述的存储器件100、100A、100B、100C、100D、100E、100F、100G和200中的至少一种。
在一些实施方式中，处理器1120可以被连接到诸如外围部件互连(PCI)总线的扩展总线。
RAM 1130可以存储运行电子系统1100所需的数据。RAM 1130可以包括DRAM、移动DRAM、SRAM、ReRAM、FRAM、MRAM或者PRAM。
I/O单元1140可以包括诸如小键盘、键盘或鼠标的输入单元和诸如显示器或打印机的输出单元。电源单元1150可以提供电子系统1100的运行所需的运行电压。
以上公开的主题应被视为示范性的，且不是限制性的，所附权利要求打算涵盖属于本发明构思的真实精神和范围的所有这样的变型、改进及其它实施方式。因此，在法律允许的最大程度上，所述范围将由所附权利要求及其等价物的最宽容许解释确定，并且不应被以上的详细描述约束或限制。
本申请要求享有2016年2月22日在韩国知识产权局提交的韩国专利申请第10-2016-0020680号和2016年4月25日在韩国知识产权局提交的韩国专利申请第10-2016-0050113号的优先权，其公开通过引用被全文合并于此。

Claims (20)

1.一种存储器件，包括：
衬底；
所述衬底上的多条第一导线，所述多条第一导线在平行于所述衬底的顶表面的第一方向上延伸并且在交叉所述第一方向的第二方向上彼此间隔开；
多条第二导线，其在所述多条第一导线上方，所述多条第二导线在所述第二方向上延伸并且在所述第一方向上彼此间隔开；
多条第三导线，其在所述多条第二导线上方，所述多条第三导线在所述第一方向上延伸并且在所述第二方向上彼此间隔开；
多个第一存储单元，其在所述多条第一导线和所述多条第二导线的各交点处，所述多个第一存储单元中的每个包括第一选择元件层和第一可变电阻层；以及
多个第二存储单元，其在所述多条第二导线和所述多条第三导线的各交点处，所述多个第二存储单元中的每个包括第二选择元件层和第二可变电阻层，
其中所述第一选择元件层和所述第二选择元件层中的每个包括其电阻根据施加于其两端的电压可变的材料层，且所述第一选择元件层在垂直于所述第一方向和第二方向的第三方向上的第一高度不同于所述第二选择元件层在所述第三方向上的第二高度，以及
其中所述第一可变电阻层和第二可变电阻层由相同材料制成，以及所述第一选择元件层和第二选择元件层由相同材料制成。
2.如权利要求1所述的存储器件，其中所述第一选择元件层的阈值电压和所述第二选择元件层的阈值电压之间的大小的差异小于所述第一选择元件层的所述阈值电压的10％。
3.如权利要求1所述的存储器件，其中所述第二选择元件层的阈值电压的大小在所述第一选择元件层的阈值电压的大小的90％到110％的范围内。
4.如权利要求1所述的存储器件，其中所述第一选择元件层的所述第一高度大于所述第二选择元件层的所述第二高度。
5.如权利要求4所述的存储器件，其中所述存储器件被配置使得字线选择电压被施加到所述多条第一导线中的一条或者所述多条第三导线中的一条并且小于所述字线选择电压的位线选择电压被施加到所述多条第二导线中的一条。
6.如权利要求4所述的存储器件，其中所述第二选择元件层的所述第二高度在所述第一选择元件层的所述第一高度的50％到90％的范围内。
7.如权利要求1所述的存储器件，其中所述第一选择元件层的所述第一高度小于所述第二选择元件层的所述第二高度。
8.如权利要求7所述的存储器件，其中所述第一选择元件层的所述第一高度在所述第二选择元件层的所述第二高度的50％到90％的范围内。
9.如权利要求7所述的存储器件，其中所述存储器件被配置使得字线选择电压被施加到所述多条第一导线中的一条或者所述多条第三导线中的一条并且大于所述字线选择电压的位线选择电压被施加到所述多条第二导线中的一条。
10.如权利要求1所述的存储器件，其中所述第一选择元件层和所述第二选择元件层中的每个具有双向阈值开关性能。
11.如权利要求1所述的存储器件，其中所述多个第一存储单元中的每个还包括所述第一可变电阻层和所述多条第一导线中相应的一条之间的第一加热电极层，以及所述多个第二存储单元中的每个还包括所述第二可变电阻层和所述多条第三导线中相应的一条之间的第二加热电极层。
12.如权利要求1所述的存储器件，其中所述多个第一存储单元中的每个还包括所述第一可变电阻层和所述多条第二导线中相应的一条之间的第一加热电极层，以及所述多个第二存储单元中的每个还包括所述第二可变电阻层和所述多条第二导线中相应的一条之间的第二加热电极层。
13.一种存储器件，包括：
衬底；
所述衬底上的多条第一导线，所述多条第一导线在平行于所述衬底的顶表面的第一方向上延伸并且在交叉所述第一方向的第二方向上彼此间隔开；
多条第二导线，其在所述多条第一导线上方，所述多条第二导线在所述第二方向上延伸并且在所述第一方向上彼此间隔开；
多条第三导线，其在所述多条第二导线上方，所述多条第三导线在所述第一方向上延伸并且在所述第二方向上彼此间隔开；
多个第一存储单元，其在所述多条第一导线和所述多条第二导线的各交点处，所述多个第一存储单元中的每个包括在垂直于所述第一方向和第二方向的第三方向上顺序堆叠的第一选择元件层和第一可变电阻层；以及
多个第二存储单元，其在所述多条第二导线和所述多条第三导线的各交点处，所述多个第二存储单元中的每个包括在所述第三方向上顺序堆叠的第二选择元件层和第二可变电阻层，
其中所述第一选择元件层和所述第二选择元件层中的每个包括其电阻根据施加于其两端的电压可变的材料层，且所述第一选择元件层在所述第三方向上的厚度大于所述第二选择元件层在所述第三方向上的厚度，以及
其中所述第一可变电阻层和第二可变电阻层由相同材料制成，以及所述第一选择元件层和第二选择元件层由相同材料制成。
14.如权利要求13所述的存储器件，其中所述第一选择元件层、第二选择元件层、第一可变电阻层和第二可变电阻层中的每个具有硫族元素中的至少一种。
15.如权利要求13所述的存储器件，其中所述第二选择元件层在所述第三方向上的所述厚度在所述第一选择元件层在所述第三方向上的所述厚度的50％到90％的范围内。
16.一种存储器件，包括：
衬底；
第一字线层，其被布置在所述衬底上；
公共位线层，其被布置在所述第一字线层上；
第二字线层，其被布置在所述公共位线层上使得所述公共位线层在垂直方向上在所述第一字线层和所述第二字线层之间；
第一存储单元层，其包括垂直堆叠的第一可变电阻层和第一双向阈值开关层，所述第一存储单元层在所述垂直方向上被布置在所述第一字线层和所述公共位线层之间；以及
第二存储单元层，其包括垂直堆叠的第二可变电阻层和第二双向阈值开关层，所述第二存储单元层在所述垂直方向上被布置在所述第二字线层和所述公共位线层之间，
其中所述第一双向阈值开关层和第二双向阈值开关层每个的电阻根据施加于其两端的电压可变，
其中所述第一可变电阻层和第二可变电阻层由相同材料制成，以及所述第一双向阈值开关层和第二双向阈值开关层由相同材料制成，以及
其中所述第一双向阈值开关层在所述垂直方向上的第一厚度不同于所述第二双向阈值开关层在所述垂直方向上的第二厚度。
17.如权利要求16所述的存储器件，其中所述第一双向阈值开关层的所述第一厚度在所述第二双向阈值开关层的所述第二厚度的50％到90％的范围内，或者
其中所述第二双向阈值开关层的所述第二厚度在所述第一双向阈值开关层的所述第一厚度的50％到90％的范围内。
18.如权利要求16所述的存储器件，其中所述第一可变电阻层、第二可变电阻层、第一双向阈值开关层和第二双向阈值开关层中的每个包括硫族元素中的至少一种。
19.如权利要求16所述的存储器件，还包括覆盖所述第一双向阈值开关层和第二双向阈值开关层的侧壁和/或所述第一可变电阻层和第二可变电阻层的侧壁的间隔物。
20.如权利要求19所述的存储器件，其中所述第一可变电阻层和第二可变电阻层中的每个具有L形状或I形状。
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