KR102614852B1 - 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법 - Google Patents

메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법 Download PDF

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Abstract

본 발명은 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법에 관한 것으로서, 본 발명의 일 실시예에 따른 메모리 장치는, 워드 라인, 상기 워드 라인과 교차하는 비트 라인 및 상기 워드 라인과 상기 비트 라인의 교차점에 형성되는 메모리 셀을 포함하는 메모리 장치로서, 상기 메모리 셀은, 상기 워드 라인과 연결되는 제1 전극; 상기 비트 라인과 연결되는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 상기 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층을 포함한다.

Description

메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법{MEMORY DEVICE, MEMORY CELL AND METHOD FOR PROGRAMING A MEMORY CELL}
본 발명은 선택성 소자를 저장성 소자로 활용하거나 또는 저장성 소자의 전압 마진을 확장할 수 있는 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법에 관한 것이다.
상변화 메모리라고 칭하기도 하는 PRAM(Phase change random access memory)는 기존의 실리콘 대신 비휘발성 상(Phase) 변화 물질을 이용한 비휘발성 메모리로서, 플래시 메모리의 비휘발성과 RAM의 빠른 속도의 장점을 모두 가지고 있다. PRAM은 물질의 상 변화를 이용하여 데이터를 저장하는 메모리 반도체로서, 상이 비정질 상태에서 결정질 상태로 변화될 때 1 비트의 데이터를 저장할 수 있다. 기존의 반도체 데이터 저장 방식이 하나의 셀 내부의 저장 공간에 '0' 또는 '1'의 데이터를 저장하는 것과 달리, PRAM은 셀에 전류를 흘릴 때 저항이 높은 비정질이 저항이 낮은 결정질로 변화하는 데서 착안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 선택성 소자를 저장성 소자로 활용하거나 또는 저장성 소자의 전압 마진을 확장할 수 있는 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 워드 라인, 상기 워드 라인과 교차하는 비트 라인 및 상기 워드 라인과 상기 비트 라인의 교차점에 형성되는 메모리 셀을 포함하는 메모리 장치로서, 상기 메모리 셀은, 상기 워드 라인과 연결되는 제1 전극; 상기 비트 라인과 연결되는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 상기 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 셀 프로그래밍 방법은, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 상기 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층을 포함하는 메모리 셀에 하강 에지 기간이 연장된 쓰기 동작 펄스를 가하는 제1 단계; 및 상기 메모리 셀에 읽기 동작 펄스를 가하는 제2 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 셀은, 제1 전극; 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 상기 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층;을 포함할 수 있다.
본 발명인 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법의 실시예들에 따르면, 선택성 소자를 저장성 소자로 활용하거나 또는 저장성 소자의 전압 마진을 확장할 수 있다.
도 1은 통상적인 선택성 소자의 임계 전압 특성을 도시하는 그래프이다.
도 2는 통상적인 저장성 소자를 포함하는 메모리 셀의 임계 전압 특성을 도시하는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀의 임계 전압 특성을 도시하는 그래프이다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 셀의 임계 전압 특성을 도시하는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀의 구조를 나타내는 개략도이다.
도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 메모리 셀의 구조를 나타내는 개략도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 메모리 셀의 구조를 나타내는 개략도이다.
도 9는 본 발명의 실시예들에 따라 하강 엣지 기간에 따른 셋 상태를 갖는 메모리 셀의 임계 전압의 변화를 도시하는 그래프이다.
도 10은 본 발명의 실시예들에 따라 하강 엣지 기간에 따른 선택성 소자층의 변화 및 셋 상태를 갖는 메모리 셀의 임계 전압의 변화를 도시하는 그래프이다.
도 11은 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 도시한다.
도 12는 도 11에 도시된 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 본 발명의 실시예들에 따른 메모리 셀에 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다.
도 13은 도 11에 도시된 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 통상적인 선택성 소자에 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다.
도 14는 통상적인 메모리 셀의 임계 전압 특성을 실험을 통해 획득한 그래프이다.
도 15는 본 발명의 일 실시예에 따른 메모리 셀의 임계 전압 특성을 실험을 통해 획득한 그래프이다.
도 16 및 도 17은 읽기 동작과 쓰기 동작을 반복할 때 다양한 하강 엣지 기간을 본 발명의 실시예들에 따른 메모리 셀에 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 낮은 비소 성분을 갖는 선택성 소자층을 포함하는 메모리 셀에 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다.
도 20은 본 발명의 일 실시예에 따른 메모리 셀 프로그래밍 방법의 순서도이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 통상적인 선택성 소자의 임계 전압 특성을 도시하는 그래프이고, 도 2는 통상적인 저장성 소자를 포함하는 메모리 셀의 임계 전압 특성을 도시하는 그래프이다.
기본적으로 메모리는 하나의 선택성 소자와 하나의 저장성 소자로 구성되어 있다. PRAM의 경우, 선택성 소자는 예를 들어 OTS(Ovonic Threshold Switch)일 수 있고, 저장성 소자는 예를 들어 GST일 수 있으며, 여기에서 GST는 게르마늄(Ge), 안티모니(Sb), 텔루늄(Te)이 결합된 화합물을 말한다.
일반적으로 선택성 소자는 셀을 선택하는 소자로서 전기적 특성이 쓰기 동작 펄스의 영향을 받지 않고 일정한 값을 보인다. 예를 들어, 통상적인 PRAM의 경우 다이오드(Diode), 양극성 접합 트렌지스터(BJT, Bipolar Junction Transistor), N형 금속 산화막 반도체(NMOS, N-channel metal oxide semiconductor) 등을 선택성 소자를 이용하여 사용하였으며, 그 임계 전압(Vth, threshold voltage)는 SET/RESET 쓰기 동작 펄스에 의존하지 않고, 도 1에 도시된 바와 같이 항상 일정한 값을 가진다.
데이터는 저장성 소자의 특성 변화에 따라 구분한다. 예를 들어, PRAM은 GST 물질의 임계 전압 차이(또는 저항의 차이)를 이용하여 0과 1을 구분한다. PRAM은 결정질 상태에서 낮은 저항 및 낮은 임계 전압을 가지고, 비정질 상태에서 높은 저항 및 높은 임계 전압을 갖는다.
그러나, GST가 갖는 임계 전압의 차이만을 이용하여 메모리를 구성하는 경우, SET/RESET 간의 임계 전압의 차이가 도 2의 A에서 도시하는 바와 같이 비교적 작기 때문에, 읽기 동작 마진(margin) 확보가 어려울 뿐만 아니라, SET/RESET 간의 산포를 상당히 엄격하게 관리해야만 하는 문제가 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀의 임계 전압 특성을 도시하는 그래프이고, 도 4는 본 발명의 다른 일 실시예에 따른 메모리 셀의 임계 전압 특성을 도시하는 그래프이다.
본 발명에서는 쓰기 동작 펄스의 하강 엣지 기간에 따라 임계 전압이 변화하는 OTS 물질을 선택성 소자에 적용함으로써, 저장을 위한 용도로 활용하지 않았던 종래의 선택성 소자를 저장성 소자로 활용할 수 있도록 할 수 있다. 예를 들어, 도 1에서 도시하는 바와 같이, 종래의 선택성 소자에서 임계 전압은 항상 일정한 값을 가지지만, 본 발명의 실시예들에서 제안하는 메모리 셀에 따르면, 선택성 소자를 사용하는 경우라 하더라도, SET에서의 전압 산포를 도 1에서 도시하는 산포 곡선(11)에서 도 3에서 도시하는 산포 곡선(15)으로 낮춤으로써 SET/RESET 간의 임계 전압의 차이(도 3의 B)를 발생시킨다.
뿐만 아니라, 본 발명은 종래의 저장성 소자가 갖는 마진을 확장시킴으로써 멀티 레벨 PRAM으로 활용할 수 있는 방안을 제공한다. 예를 들어, 도 2에서 도시하는 바와 같이, 약 1.2 미만의 SET/RESET 간의 임계 전압의 차이를 갖는 일반적인 저장성 소자의 특성과는 달리, 본 발명의 실시예들에서 제안하는 메모리 셀에 따르면, SET에서의 전압 산포를 도 2 및 도 4에서 도시하는 산포 곡선(13)에서 도 4에서 도시하는 산포 곡선(17)으로 낮춤으로써 SET/RESET 간의 임계 전압의 차이를 더 확장시킨다. 도 4를 참조하면, 일반적인 저장성 소자가 적용된 메모리 셀이 갖는 SET/RESET 간의 임계 전압의 차이인 A에서, 본 발명의 실시예들에서 제안하는 메모리 셀이 갖는 SET/RESET 간의 임계 전압의 차이인 C로 확장됨을 확인할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀의 구조를 나타내는 개략도이고, 도 6 및 도 7은 본 발명의 다른 일 실시예에 따른 메모리 셀의 구조를 나타내는 개략도이며, 도 8은 본 발명의 또 다른 일 실시예에 따른 메모리 셀의 구조를 나타내는 개략도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀은 제1 전극(110), 제2 전극(120) 및 선택성 소자층(150)을 포함할 수 있다.
제1 전극(110)과 제2 전극(120)은 각각 워드 라인(101)과 비트라인(103)에 연결될 수 있고, 본 발명의 실시예들에 따른 메모리 셀은 도 5 내지 도 8에서 도시하는 바와 같이 워드 라인(101)과 비트라인(103)의 교차점에 형성될 수 있다.
본 발명의 실시예들에 따른 선택성 소자층(150)은 제1 전극(110)과 제2 전극(120) 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질을 포함할 수 있다. 여기에서 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질은 GexSeyTez (0.18<x<0.36, 0.4<y<0.65, 0.02<z<0.2), GexSeyTezAsp (0.18<x<0.36, 0.4<y<0.56, 0.02<z<0.18, 0.01<p<0.17), GexSeyTezAspSiq (0.14<x<0.32, 0.38<y<0.54, 0.02<z<0.18, 0.01<p<0.17, 0.02<q<0.18) 중 하나일 수 있으나, 이에 한정되는 것은 아니다. 다만, 이들 물질의 각 성분에 대한 조성비는 공통적으로 비소(As) 성분이 없거나 또는 비소 성분의 비율이 낮다는 특징을 갖는다.
본 발명의 다른 실시예들에 따른 메모리 셀의 구조는 도 6 내지 도 8에 도시된 바와 같이, 제1 전극(110)과 제2 전극(120) 사이에 형성되는 제3 전극(130)을 더 포함할 수 있다.
이와 같은 실시예들에서, 먼저 도 6에서 도시하는 바와 같이, 저장성 소자층(140)이 제1 전극(110)과 제3 전극(130) 사이에 형성되고, 선택성 소자층(150)은 제2 전극(120)과 제3 전극(130) 사이에 형성될 수 있다.
또는, 도 7에서 도시하는 바와 같이, 저장성 소자층(140)이 제2 전극(120)과 제3 전극(130) 사이에 형성되고, 선택성 소자층(150)이 제1 전극(110)과 제3 전극(130) 사이에 형성될 수 있다.
뿐만 아니라, 도 8에서 도시하는 바와 같이, 제1 선택성 소자층(151)이 제1 전극(110)과 제3 전극(130) 사이에 형성되고, 제2 선택성 소자층(153)이 제2 전극(120)과 제3 전극(130) 사이에 형성될 수 있다. 이 때 제1 선택성 소자층(151)과 제2 선택성 소자층(153)에 포함되는 물질들의 종류 및/또는 성분비는 서로 동일할 수도 있고 상이할 수도 있다.
도 9는 본 발명의 실시예들에 따라 하강 엣지 기간에 따른 셋 상태를 갖는 메모리 셀의 임계 전압의 변화를 도시하는 그래프이고, 도 10은 본 발명의 실시예들에 따라 하강 엣지 기간에 따른 선택성 소자층의 변화 및 셋 상태를 갖는 메모리 셀의 임계 전압의 변화를 도시하는 그래프이다.
본 발명의 실시예들에서 적용되는 선택성 소자층(150, 151, 153)은 전술한 바와 같이 동작 펄스의 하강 에지 기간에 따라 상기 메모리 셀의 임계 전압이 변경된다.
도 9를 참조하면, 동작 펄스의 하강 에지 기간이 10nm(201), 200nm(203), 600nm(205) 및 1000nm(207)로 연장할수록 해당 선택성 소자층을 포함하는 메모리 셀의 셋 상태를 갖는 메모리 셀들의 임계 전압(Vth)값이 약 4V 정도(211)에서 약 2.5V 정도(207)까지 낮아진다. 이는 본 발명에서 제안하는 선택성 소자층(150, 151, 153)은 동작 펄스의 하강 에지 기간에 따라 내부에 형성되는 결정질의 크기 및 개수가 도 10에서 도시하는 바와 같이 변화하기 때문이다. 도 10에서 도시하는 전압 산포 곡선(221, 223, 225, 227)은 각각 쓰기 동작 펄스의 하강 에지 기간 10nm(201), 200nm(203), 600nm(205) 및 1000nm(207)의 적용 시 나타나는 곡선들이며, 각 산포 곡선(221, 223, 225, 227)의 상측에 각각 대응되게 선택성 소자층(150, 151, 153) 내부에서 발생하는 결정질의 상태 변화가 도시된다.
전술한 바와 같은 동작 펄스의 하강 에지 기간에 따른 임계 전압(Vth)값의 변화는 실험에 따른 실측 데이터로도 확인할 수 있다. 도 11은 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 도시하고, 도 12는 도 11에 도시된 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 본 발명의 실시예들에 따른 메모리 셀에 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이며, 도 13은 도 11에 도시된 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 통상적인 선택성 소자에 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다.
도 11에서 도시하는 바와 같이, 쓰기 동작 펄스의 하강 엣지 기간을 각각 100nm, 1um 및 2um로 하였을 때, 본 발명의 실시예들에 따른 메모리 셀의 임계 전압 변화가 도 12에 도시된다. 도 12를 참조하면, 쓰기 동작 펄스의 하강 엣지 기간을 1um 또는 2um로 설정하는 경우, 하강 엣지 기간이 100nm인 경우에 비해 임계 전압이 약 DV 정도 낮아짐을 확인할 수 있다. 이는 도 13에서 도시하는 바와 같이 서로 상이한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 통상적인 선택성 소자에 적용하는 경우, 임계 전압의 변화가 발생하지 않는 실험 결과와 대조된다.
이처럼, 본 발명에서 제안하는 선택성 소자가 적용된 실시예들에 따르면, 통상적인 선택성 소자 물질이 적용되는 도 1의 경우와 비교하여 SET/RESET 간의 전압 산포를 도 3와 같이 구별시킬 수 있게 됨으로써, 도5에서 도시하는 바와 같이 매우 단순화된 구조만으로도 선택성 소자를 메모리로서 활용할 수 있게 되는 효과를 갖는다.
뿐만 아니라, 도 6 및 도 7에서 도시하는 바와 같이 하나의 선택성 소자와 하나의 저장성 소자로 구성되는 메모리 셀 구조에 대하여도, 통상적인 선택성 소자 물질이 적용되는 도 2의 경우와 비교하여 SET/RESET 간의 전압 마진을 도 4와 같이 보다 확장시킬 수 있게 됨으로써, 메모리 셀을 셀(cell)당 다수의 비트가 저장될 수 있는 다중 레벨 셀(MultiLevel Cell)로서 활용할 수 있게 된다. 즉, 셀당 하나의 비트를 저장하는 일반적인 플래시 메모리와 구별되게, 본 발명의 실시예들에 따른 메모리 셀에 따르면, 종래와 동일한 구조를 취하면서도 SET/RESET 간의 전압 마진이 확장됨으로써 셀당 다수의 비트를 저장할 수 있다.
도 2에서 도시하는 바와 같은 전압 산포를 띄는 통상적인 메모리 셀에 비해, 본 발명의 실시예들에 따른 메모리 셀의 경우 SET/RESET 간의 전압 마진이 최대 2.3V까지 확대되는 것을 실험 데이터를 통해서도 확인할 수 있다.
도 14는 통상적인 메모리 셀의 임계 전압 특성을 실험을 통해 획득한 그래프이고, 도 15는 본 발명의 일 실시예에 따른 메모리 셀의 임계 전압 특성을 실험을 통해 획득한 그래프이다. 도 14에서 도시되는 바와 같은 SET/RESET 간의 임계 전압의 차이(A)가 도 15에서 도시되는 바와 같이 C1 또는 C2와 같이 확대됨을 확인할 수 있다. 도 14에서 도시된 곡선(13, 23)은 도 2에서 도시된 SET/RESET 전압 분포 곡선에 각각 대응된다. 도 15에서 도시되는 C1과 C2는 각각 다소 상이한 조건에서 실험을 수행한 결과로서, 각각 2.04V와 2.09V의 전압 마진을 보여, 도 14에서 도시하는 전압 마진(A)에 비해 확대되었다.
본 발명의 실시예들에서 제안하는 메모리 셀은 전술한 바와 같이 쓰기 동작 펄스의 하강 에지 기간이 길어짐에 따라 임계 전압이 감소하는 경향을 보인다. 다만, 다시 짧은 하강 엣지 기간을 갖는 펄스가 가해지면 임계 전압이 다시 원래의 크기로 회복하는 특성을 갖는다. 따라서, 본 발명의 실시예들에서 제안하는 메모리 셀에 다음 읽기 동작이 수행되기 전에, 하강 에지 기간이 연장된 쓰기 동작 펄스를 다시 메모리 셀에 가해줄 필요가 있다.
도 16 및 도 17은 읽기 동작과 쓰기 동작을 반복할 때 다양한 하강 엣지 기간을 본 발명의 실시예들에 따른 메모리 셀에 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다. 도 16 및 도 17은 하나의 동일한 실험을 수행한 결과를 나타내며, 읽기 동작과 쓰기 동작을 반복시키면서도, 쓰기 동작 펄스의 하강 엣지 기간을 각각 10ns, 100ns, 1us, 10us로 상이하게 적용시켰다.
도 16 및 도 17에서 공통적으로 읽기 동작의 결과 데이터는 측정 차수 1, 3, 5, 7, 9에 각각 기록되었고, 펄스의 하강 엣지 기간을 각각 달리하여 수행한 쓰기 동작의 결과 데이터는 측정 차수 2, 4, 6, 8에 기록되었다. 도 16을 참조하면, 쓰기 동작 펄스의 하강 엣지 기간을 10nm로 하여 측정한 임계 전압(31)은 많이 낮아지지 않음에 비하여, 하강 엣지 기간이 100nm, 1us, 10us로 길어질수록 임계 전압값이 33, 35, 37과 같이 낮아짐을 확인할 수 있다. 이와 같은 임계 전압의 변화는 도 17에서 측정 차수 4, 6, 8에서 각각 도시하는 그래프를 통해서도 확인할 수 있다.
이미 언급한 바와 같이, 본 발명의 실시예들에 따른 선택성 소자층(150, 151, 153)은 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질을 포함한다. 그리고, 여기에서 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질은 비소(As) 성분이 없거나 또는 비소 성분의 비율이 낮다는 특징을 갖는다. 선택성 소자층에서 비소 성분이 완전히 제외된 경우뿐만 아니라, 비소 성분이 포함되어 있으나 그 성분 비율이 낮은 경우에도 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압이 변경되는 실험 데이터가 도 18 및 도 19에 제시된다.
도 18 및 도 19는 본 발명의 실시예들에 따른 낮은 비소 성분을 갖는 선택성 소자층을 포함하는 메모리 셀에 다양한 하강 엣지 기간이 적용된 쓰기 동작 펄스를 적용하는 경우 발생하는 임계 전압의 변화를 실험을 통해 획득한 그래프이다. 도 18은 Ge, As, Se, Te, Si 성분으로 이루어진 선택성 소자층을 포함하는 메모리 셀에 대한 실험 데이터이고, 도 19는 Ge, As, Se, Te 성분으로 이루어진 선택성 소자층을 포함하는 메모리 셀에 대한 실험 데이터이다. 공통적으로, 하강 엣지(Falling Edge) 기간이 길어지는 경우에 임계 전압이 낮아지는 변화를 보이고, 동작 펄스의 크기(Amplitude) 또는 펄스의 지속 기간(Width)은 임계 전압의 변화와는 무관함을 알 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 셀 프로그래밍 방법의 순서도이다.
본 발명의 일 실시예에 따른 메모리 셀 프로그래밍 방법은 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층을 포함하는 메모리 셀에 하강 에지 기간이 연장된 쓰기 동작 펄스를 가하는 단계(S100; 제1 단계) 및 메모리 셀에 읽기 동작 펄스를 가하는 단계(S200; 제2 단계)를 포함할 수 있다.
즉, 하강 에지 기간이 연장된 쓰기 동작 펄스를 본 발명의 실시예들에 따른 메모리 셀에 가함으로써 도 5에 도시된 바와 같이 OTS 물질을 포함하는 층을 포함하는 간단한 구조를 갖는 메모리 셀을 저장성 소자로 활용하거나 또는 도 6 내지 도 8에 도시된 구조를 갖는 메모리 셀의 읽기 전압 마진을 확장시킨 이후에, 읽기 동작을 수행할 수 있다.
또한, 전술한 바와 같이, 본 발명의 실시예들에서 제안하는 메모리 셀은 다시 짧은 하강 엣지 기간을 갖는 펄스가 가해지면 임계 전압이 다시 원래의 크기로 회복하는 특성을 가지므로, 다음 읽기 동작이 수행되기 전에, 하강 에지 기간이 연장된 쓰기 동작 펄스를 가하여(S300; 단계 3), 다시 읽기 동작에 대한 준비 단계를 거칠 수 있다.
결국, 본 발명인 메모리 장치, 메모리 셀 및 메모리 셀 프로그래밍 방법의 실시예들에 따르면, 물질의 특정 조성으로 이루어진 선택성 소자층에 하강 에지 기간이 제어된 쓰기 동작 펄스를 입력함으로써 선택성 소자를 저장성 소자로 활용하거나 또는 저장성 소자의 전압 마진을 확장할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
101, 103: 비트 라인, 워드 라인
110, 120, 130: 제1 전극, 제2 전극, 제3 전극
140: 저장성 소자층
150: 선택성 소자층
151, 153: 제1 선택성 소자층, 제2 선택성 소자층

Claims (10)

  1. 워드 라인, 상기 워드 라인과 교차하는 비트 라인 및 상기 워드 라인과 상기 비트 라인의 교차점에 형성되는 메모리 셀을 포함하는 메모리 장치로서,
    상기 메모리 셀은,
    상기 워드 라인과 연결되는 제1 전극;
    상기 비트 라인과 연결되는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 상기 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층을 포함하며, 상기 물질은
    GexSeyTez　(0.18<x<0.36, 0.4<y<0.65, 0.02<z<0.2),
    GexSeyTezAsp　(0.18<x<0.36, 0.4<y<0.56, 0.02<z<0.18, 0.01<p<0.17), 또는
    GexSeyTezAspSiq(0.14<x<0.32, 0.38<y<0.54, 0.02<z<0.18, 0.01<p<0.17, 0.02<q<0.18)를 포함하는
    메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀은,
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 제3 전극;
    상기 제1 전극과 상기 제3 전극 사이에 형성되는 저장성 소자층을 더 포함하고,
    상기 선택성 소자층은 상기 제2 전극과 상기 제3 전극 사이에 형성되는,
    메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 셀은,
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 제3 전극;
    상기 제2 전극과 상기 제3 전극 사이에 형성되는 저장성 소자층을 더 포함하고,
    상기 선택성 소자층은 상기 제1 전극과 상기 제3 전극 사이에 형성되는,
    메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은,
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 제3 전극을 더 포함하고,
    상기 선택성 소자층은,
    상기 제1 전극과 상기 제3 전극 사이에 형성되는 제1 선택성 소자층; 및
    상기 제2 전극과 상기 제3 전극 사이에 형성되는 제2 선택성 소자층을 포함하는,
    메모리 장치.
  5. 제1항에 있어서,
    상기 선택성 소자층은 쓰기 동작 펄스의 하강 에지 기간에 따라 내부에 형성되는 결정질의 크기 및 개수가 변화하는,
    메모리 장치.
  6. 제1항에 있어서,
    상기 쓰기 동작 펄스의 하강 에지 기간이 연장될수록, 상기 메모리 셀의 임계 전압이 낮아지는,
    메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 셀에 읽기 동작이 수행된 후, 다음 읽기 동작이 수행되기 전에 하강 에지 기간이 읽기 동작 펄스의 하강 에지 기간보다 연장된 상기 쓰기 동작 펄스를 상기 메모리 셀에 입력하는,
    메모리 장치.
  8. 삭제
  9. 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층을 포함하는 메모리 셀에 하강 에지 기간이 연장된 쓰기 동작 펄스를 가하는 제1 단계; 및
    상기 메모리 셀에 읽기 동작 펄스를 가하는 제2 단계;를 포함하며,
    상기 물질은
    GexSeyTez　(0.18<x<0.36, 0.4<y<0.65, 0.02<z<0.2),
    GexSeyTezAsp　(0.18<x<0.36, 0.4<y<0.56, 0.02<z<0.18, 0.01<p<0.17), 또는
    GexSeyTezAspSiq(0.14<x<0.32, 0.38<y<0.54, 0.02<z<0.18, 0.01<p<0.17, 0.02<q<0.18)를 포함하는
    메모리 셀 프로그래밍 방법.
  10. 제1 전극;
    제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 형성되고, 쓰기 동작 펄스의 하강 에지 기간에 따라 메모리 셀의 임계 전압을 변경시키는 물질을 포함하는 선택성 소자층;을 포함하며,
    상기 물질은
    GexSeyTez　(0.18<x<0.36, 0.4<y<0.65, 0.02<z<0.2),
    GexSeyTezAsp　(0.18<x<0.36, 0.4<y<0.56, 0.02<z<0.18, 0.01<p<0.17), 또는
    GexSeyTezAspSiq(0.14<x<0.32, 0.38<y<0.54, 0.02<z<0.18, 0.01<p<0.17, 0.02<q<0.18)를 포함하는
    메모리 셀.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011959A1 (en) 2004-07-19 2006-01-19 Jae-Hyun Park Semiconductor devices having a planarized insulating layer and methods of forming the same
US20090073754A1 (en) 2007-09-13 2009-03-19 Samsung Electronics Co., Ltd. Multi-level phase change memory device, program method thereof, and method and system including the same
US20100163817A1 (en) * 2008-12-30 2010-07-01 Stmicroelectronics, S.R.L. Self-heating phase change memory cell architecture
US20180138400A1 (en) 2016-03-11 2018-05-17 Micron Technology, Inc. Conductive hard mask for memory device formation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200529414A (en) * 2004-02-06 2005-09-01 Renesas Tech Corp Storage
JP4529654B2 (ja) 2004-11-15 2010-08-25 ソニー株式会社 記憶素子及び記憶装置
EP1677371A1 (en) 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Dual resistance heater for phase change devices and manufacturing method thereof
KR20070082473A (ko) * 2006-02-16 2007-08-21 삼성전자주식회사 문턱 전압제어 ｐｒａｍ의 프로그램 방법
US7414883B2 (en) 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
US7457146B2 (en) 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse
JP4088323B1 (ja) 2006-12-06 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
KR101374319B1 (ko) * 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US7821810B2 (en) * 2008-03-14 2010-10-26 Micron Technology, Inc. Phase change memory adaptive programming
JP2014075424A (ja) 2012-10-03 2014-04-24 Toshiba Corp 不揮発性可変抵抗素子、制御装置および記憶装置
US9299430B1 (en) 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
KR102532201B1 (ko) 2016-07-22 2023-05-12 삼성전자 주식회사 메모리 소자
KR102594412B1 (ko) * 2016-08-03 2023-10-30 삼성전자주식회사 임계 스위칭 소자를 갖는 반도체 소자 형성 방법
KR102584288B1 (ko) * 2016-08-03 2023-09-27 삼성전자주식회사 비휘발성 메모리 장치
US10157670B2 (en) * 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10163977B1 (en) * 2017-03-22 2018-12-25 Micron Technology, Inc. Chalcogenide memory device components and composition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011959A1 (en) 2004-07-19 2006-01-19 Jae-Hyun Park Semiconductor devices having a planarized insulating layer and methods of forming the same
US20090073754A1 (en) 2007-09-13 2009-03-19 Samsung Electronics Co., Ltd. Multi-level phase change memory device, program method thereof, and method and system including the same
US20100163817A1 (en) * 2008-12-30 2010-07-01 Stmicroelectronics, S.R.L. Self-heating phase change memory cell architecture
US20180138400A1 (en) 2016-03-11 2018-05-17 Micron Technology, Inc. Conductive hard mask for memory device formation

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
R. Wang 외, "Selective restore: an energy efficient read disturbance mitigation scheme for future STT-MRAM," Proceedings of the 52nd Annual Design Automation Conference, 2015. 06.*
Y. N. Hwang 외, "MLC PRAM with SLC write-speed and robust read scheme," 2010 Symposium on VLSI Technology, 2010. 06.*

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