JP2008135659A - 記憶素子、記憶装置 - Google Patents
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Abstract
【解決手段】2つの電極1,2の間に記憶層3が挟まれて配置され、この記憶層3が、Cu,Ag,Znから選ばれるいずれかの金属元素と、Te,S,Seから選ばれるいずれかのカルコゲン元素と、Si又はGeとを含有する組成である記憶素子5を構成する。
【選択図】図1
Description
このため、32nm世代以降では、現在の性能(特に、繰り返し可能回数)を保ったままで、素子の微細化、即ち大容量化を進めることが困難であると言われている。
このため、45nm世代以降では、セルトランジスタを微細化することが困難である。
ところが、この相変化メモリは、記憶素子に対して600℃以上の温度制御によって書き換え動作を行うため、環境温度の変化に敏感である。
このため、セルを微細化していくと、隣接セルと干渉する恐れがある、という課題を有している。
記憶層に酸化物の薄膜を用いることにより、この記憶層が電気伝導上のバリアの役割を果たす。
この金属カルコゲナイド層は、主に非晶質構造を有しており、イオン導体としての役割を果たす。
一方、この状態から、Cu,Ag,Znを含む層側の一方の電極に負電位を印加すると、他方の電極側に析出していたCu,Ag,Znが再びイオン化して、一方の電極側の層に戻ることにより、記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなる。これにより、書き込んだ情報の消去が行われる。
そして、例えば、抵抗値の高い状態を「0」の情報に、抵抗値の低い状態を「1」の情報に、それぞれ対応させると、正電圧の印加による情報の書き込み過程で「0」から「1」に変えて、負電圧の印加による情報の消去過程で、「1」から「0」に変えることができる。
また、本発明の記憶装置は、記憶素子を備え、この記憶素子が多数配置されて成り、記憶素子が上記本発明の記憶素子の構成であるものである。
また、この状態から、上述の一方の電極側に正電位を印加して記憶素子に電圧をかけると、他方の電極側に偏在していたCu,Ag,Znが再び高抵抗層に戻ることによって記憶層の抵抗値が元の低い状態に戻り、記憶素子の抵抗値も低くなるので、これにより消去した情報の書き込みを行うことが可能になる。
そして、記憶素子にかけた電圧を除去すれば、記憶層の抵抗値を保つことができるので、記憶素子に記録された情報を保持することができる。
記憶層が、Si又はGeを含有する組成であることにより、Si又はGeによって記憶層の構造をさらに安定化することが可能になる。また、イオン源元素のイオンの拡散定数を適度に減少させることができるため、記憶層を抵抗値の高い状態にする情報の消去動作を容易に行うことや、記録した情報の保持特性を向上することを、可能にする。
そして、上述の組成を有する記憶層と2つの電極によって記憶素子を構成することが可能になり、酸化物を用いた記憶層とCu,Ag,Znを含有するイオン源層とを積層した構成の記憶素子と比較して、形成する層を少なくすることができる。
これにより、記憶素子を容易に製造することが可能になり、また記憶素子の特性を容易に制御することが可能になる。
また、構造の単純化により、記憶素子の微細化を容易にする。そして、記憶素子を微細化することにより、例えば、抵抗値の変化、即ち情報の記録に要する、時間や電圧・電流等を低減することが可能になる。
この記憶素子105では、情報の書き込みの際に、記憶素子105に電圧を印加することによって、イオン源層104からイオン源元素のイオンが記憶層103に拡散して、酸化物からなる記憶層103内に導電パスができる。
一方、消去のときには、記憶層内に分布しているCu等のイオン源元素のイオンが記憶層内を低電位側の電極へ向かって移動し、記憶層内のイオンの密度が低くなった領域は非常に高抵抗となる。この領域が酸化物から成る記憶層と同じ役割を担っていると予想される。
このように素子サイズが小さい場合にスイッチング特性が向上する理由は、素子サイズ縮小に従って、高抵抗の部分を形成するために動かす必要があるCuイオンの数が、少なくなるためと考えられる。
また、Si又はGeを含有させることにより、Cu等のイオンの拡散定数を適度に減少させることができるため、消去過程における特性の向上(消去をしやすくして閾値電圧を低減する等)を図ることができる。
イオン源元素が多過ぎると、記憶層の抵抗値が低くなるため、高抵抗状態を作りにくくなったり、抵抗値の変化の幅が小さくなったりする。
カルコゲン元素が多過ぎると、記憶層の抵抗値が高くなるため、メモリセルへの印加電圧が同じ条件で記憶素子に流せる電流量が少なくなる。電流量が少なくなると、抵抗値の変化に時間がかかるようになる。
この記憶素子5は、2つの電極(下部電極1及び上部電極2)の間に、抵抗状態により情報を保持することができる記憶層3が設けられた構成である。
例えば、CuTeSiGe,CuTeSi,CuTeGeを、記憶層3の材料として使用することができる。
まず、記憶層3内に導電パスが形成されていない、高抵抗状態である記憶素子5に対して、下部電極1及び上部電極2に電圧を印加する。これにより、2つの電極1,2のうち低電位側の電極に、イオン源元素(Cu,Ag,Zn)がイオンとして移動する。このイオンが記憶層3内において、拡散もしくは析出することによって導電パスが形成され、記憶層3の抵抗値が低抵抗状態になり、記憶素子5の抵抗値も低抵抗状態へと遷移する。これにより、記憶素子5に情報を書き込むことができる。
一方、低抵抗状態である記憶素子5に対して、下部電極1及び上部電極2に書き込み時の電圧とは逆極性の電圧を印加する。これにより、記憶層3内の導電パスのイオン源元素がイオンとなって、2つの電極1,2のうち低電位側の電極方向に移動することによって、記憶層3内の導電パスが解消されるので、記憶層3の抵抗値が高抵抗状態になり、記憶素子5の抵抗値も高抵抗状態へと遷移する。これにより、記憶素子5に対して、書き込まれた情報を消去することができる。
このとき、記憶素子5に印加する電圧或いは電流は、記憶素子5の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
これにより、Te,S,Seから選ばれるいずれかのカルコゲン元素を含有する組成であることにより、イオン源元素のみの層と比較して、抵抗値の変化に対する記憶層3の構造の安定化を図ると共に、抵抗値が高い状態の抵抗値をある程度高くして、抵抗値が低い状態との区別をしやすくして、記録した情報を容易に検出(読み出し)することを可能にする。
また、記憶層3が、Si又はGeを含有する組成であることにより、Si又はGeによって記憶層の構造をさらに安定化することが可能になる。また、イオン源元素のイオンの拡散定数を適度に減少させることができるため、記憶層3を高抵抗状態にする情報の消去動作を容易に行うことや、記録した情報の保持特性を向上することを、可能にする。
これにより、記憶素子5を容易に製造することが可能になり、また記憶素子5の特性を容易に制御することが可能になる。
また、構造の単純化により、記憶素子5の微細化を容易にする。そして、記憶素子5を微細化することにより、例えば、抵抗値の変化、即ち情報の記録に要する、時間や電圧・電流等を低減することが可能になる。
例えば、100μAの電流値で、100nsecのスイッチングスピードを実現することも可能になる。
例えば、図1に示した記憶素子5の下部電極1又は上部電極2を、記憶層3よりも小さい平面パターンにパターニングすると、小さい平面パターンの電極に対応する部分の記憶層3が、メモリセルを構成することになる。このメモリセル以外の部分の記憶層3では、電圧の印加によるイオンの移動が起こらない。
また例えば、図2に概略断面図を示すように、下部電極1と記憶層3との間にSiO2層等の絶縁層4を設けて、この絶縁層4に形成された開口4Aを通じて、下部電極1と記憶層3とが接する構成も考えられる。この構成では、絶縁層4の開口4Aを通じて下部電極1と接する部分の記憶層3が、メモリセルを構成することになる。もちろん、図2とは逆に、記憶層と上部電極とが接する部分を絶縁層の開口により規制しても構わない。
例えば、図3に回路構成図を示すように、図1に示した記憶素子5と、選択用の能動素子として、電界効果トランジスタ(FET)6、例えばNMOS電界効果トランジスタ(NMOS−FET)とを直列に接続して、メモリセル10を構成する。
図3において、メモリセル10の電界効果トランジスタ6側は、ビット線7に接続されており、メモリセル10の記憶素子5側は、ソース線8に接続されている。また、電界効果トランジスタ6のゲートは、ワード線9に接続されている。
図3の構成のメモリセル10では、電界効果トランジスタ6により、各メモリセル10の記憶素子5へのアクセスが制御される。
ここで、実際に本発明の構成の記憶素子を作製して、特性を調べた。
本発明の記憶素子として、図2に示した断面構造を有する記憶素子5を作製した。
まず、TEOS(テトラエトキシシラン)から作製した絶縁層21に形成された孔に埋め込んで、タングステンから成るプラグ層22を形成した。
次に、このプラグ層22に接続するように、下部電極1となるWNbZr膜を成膜した。その後、エッチングにより、WNbZr膜の上部を除去して、プラグ層22及びこのプラグ層22の近傍の絶縁層21上のみに、WNbZr膜が残るようにした。なお、WNbZr膜の組成は、モル比でW:Zr:Nb=60:20:20とした。
次に、下部電極1上に、絶縁層4としてSiO2層を形成した後に、この絶縁層4に下部電極1に通じる、直径20nmの円形の平面パターンを有する開口4Aを形成した。
次に、絶縁層4の開口4Aを埋めて、CuTeSiGe膜を膜厚30nmで成膜して、これを記憶層3とした。
次に、記憶層3の上に、スパッタリングにより、上部電極2となるZr膜を膜厚8nmで成膜して、記憶素子5の各層を形成した。
配線部の記憶層3をエッチングした後、上部電極2の上に、スパッタリングにより、配線層23としてAl層を厚さ450nmで形成し、フォトリソグラフィを用いてパターニングを行った。
その後、210℃・1時間の真空中アニールを行った。
このようにして、記憶素子5の試料を作製した。
具体的には、Cu30Te33Si29Ge8の組成と、Cu35Te27Si31Ge7の組成(いずれも添え字はモル%)の試料を作製した。前者はモル比Cu/Te=0.9であり、後者はモル比Cu/Te=1.3である。
これにより、記憶層3の組成と、繰り返し動作特性及びデータ保持特性との関係を調べた。
電界効果トランジスタ6は、そのチャネル幅をW、チャネル長をLとするとき、W/L=0.8となる構成とした。
メモリセル10内の構成は、図3に示した回路構成図と同様になっている。図4の回路構成では、ビット線7の途中に、スイッチ11と電流計12とを並列に接続したユニットを設けている。
図5Aに示すように、書き込み過程では、スイッチ11を閉じて、ソース線8に書き込み電圧Vwを印加した状態で、ワード線9の電位を0VからVgwに変化させて電界効果トランジスタ6をオン状態にしてから、ビット線7の電位をVwから0Vに変化させる。これにより、記憶素子5のソース線8側が高電位となる。
図5Bに示すように、消去過程では、スイッチ11を閉じて、ソース線8の電位を0V(接地電位)とした状態で、ワード線9の電位を0VからVgeに変化させて電界効果トランジスタ6をオン状態にしてから、ビット線7の電位を0Vから消去電圧Veに変化させる。これにより、記憶素子5のソース線8側が低電位となる。
図5Cに示すように、読み出し過程では、スイッチ11を開いて、電流計12の方へ電流が流れるようにする。ソース線8に0.1Vを印加した状態で、ワード線9の電位を0VからVDD(電源電位)に変化させて電界効果トランジスタ6をオン状態にしてから、ビット線7の電位を0.1Vから0Vに変化させる。これにより、記憶素子5のソース線8側が少し高い電位となり、読み出し用の少量の電流が流れる。この読み出し過程では、書き込み過程よりも記憶素子5の両電極1,2にかかる電圧を充分に小さくして、記憶素子5の記憶層3の状態が変化しないようにしている。
そして、読み出し過程において、電流計12により記憶素子5に流れる電流を測定することにより、メモリセル10への印加電圧(0.1V)と電界効果トランジスタ6のオン抵抗値とから、記憶素子5の抵抗値を求めることができる。なお、電界効果トランジスタ6のオン抵抗値が、記憶素子5の抵抗値よりも充分に小さい場合には、オン抵抗値を無視して計算することができる。
電界効果トランジスタ6のサイズのパラメータW/Lが0.8であるので、書き込み過程において、書き込み電圧Vwを3.0V、ゲート電圧Vgwを1.3Vとしたときに、記憶素子5に120μAの電流を流すことが可能である。また、消去過程において、消去電圧Veを3.0V、ゲート電圧Vgeを1.7Vとしたときに、記憶素子5に120μAの電流を流すことが可能である。
各試料について、同じメモリセル10に対して、書き込み過程と消去過程とを交互に行い、この2つの過程のセットを1回の書き換え動作として、この書き換え動作を繰り返し行い、繰り返し回数5回毎に1000回まで、記憶素子5の低抵抗状態及び高抵抗状態の各抵抗値を測定した。
測定結果を、それぞれ図6と図7に示す。図6は、記憶層3の組成をCu30Te33Si29Ge8(Cu/Te=0.9)とした試料の場合を示している。図7は、記憶層3の組成をCu35Te27Si31Ge7(Cu/Te=1.3)とした試料の場合を示している。
メモリセル10に対して、書き込み過程と消去過程とを交互に行い、この2つの過程のセットを1回の書き換え動作として、1000回繰り返した。このとき、繰り返しの最後の過程が書き込み過程である(低抵抗状態であるべき)メモリセル10Aと、繰り返しの最後の過程が消去過程である(高抵抗状態であるべき)メモリセル10Bとを、それぞれ30ビットずつ(合計60ビット)用意した。
これら30ビットずつの低抵抗状態であるべきメモリセル10Aと、高抵抗状態であるべきメモリセル10Bとに対して、読み出し過程を行い、図4に示した電流計12を利用して、記憶素子5に流れる電流を測定し、記憶素子5の抵抗値を求めた。
続いて、この繰り返し動作の後に、データ保持試験として、各メモリセル10を、130℃で1時間、真空中に保持した。
そして、データ保持試験の後に、再び同じ30ビットずつ合計60ビットのメモリセル10A,10Bに対して、読み出し過程を行って、記憶素子5の抵抗値を求めた。
データが保持されたメモリセルの割合は、図8のCu/Te=0.9の試料の方が、やや多くなっている。
これは、Siを含有させることによって、カルコゲナイドガラスの構造が安定化し、Cuイオンの拡散定数が減少することによって、スイッチングにおける書き込み及び消去のバランスや、データ保持特性が改善することができるためと考えられる。
メモリセル10の記憶素子5のサイズによる、特性への影響を調べた。
絶縁層4の円形の開口4Aの直径を変化させて、また記憶層3をCu35Te27Si31Ge7(Cu/Te=1.3)の組成で膜厚26nmとした他は、実験1と同様にして記憶素子5の試料を作製した。
絶縁層4の円形の開口4Aの直径は、設計値を10nm、20nm、50nm、70nmと変えて、開口4Aを形成した後に、AFM(原子間力顕微鏡)によって観察して開口4Aの直径を測定した。得られた測定値は、21個ずつ測定した。それぞれ、10nm〜20nm、20nm〜30nm、50nm〜55nm、70nm〜75nmの範囲内であった。
そして、書き込み過程及び消去過程において、それぞれ、上述のパルス電圧の印加時間で抵抗値が変化するかどうか調べて、抵抗値の変化が起こった最短の時間を、書き込み時間及び消去時間とした。
消去時間と素子サイズとの関係を、図10に示す。図10の素子サイズは、絶縁層4の開口4Aの面積(直径Rの設計値に対して、πR2/4)で示している。そして、同じ素子サイズ(設計値)の30個のメモリセルにおける、消去時間の最大値と最小値とを、縦の実線で結んでいる。
図10より、素子サイズが小さくなるにつれて、図中破線で概略を示すように、消去時間が短くなり、消去が速くなっていることが分かる。開口4Aを直径10nmとしたときには、100nsec(10−7sec)でスイッチングが可能になっている。
印加電圧条件は、図10に示した測定の条件とは異なり、実験1と全く同一の条件(例えば、パルス電圧の印加時間は9.6μsec)とした。
測定結果を、図11に示す。
記憶素子のサイズが小さい場合にスイッチング特性が向上する理由は、高抵抗の領域を形成するために動かす必要があるCuイオンの数が、素子サイズの縮小に従って少なくなるためである、と考えられる。
記憶層3の組成のモル比Cu/Teと、特性との関係を調べた。
下部電極1をWNb40膜とし、絶縁層4の開口4Aの直径を280nmとし、記憶層3のCuTeSiGeの膜厚を26nm〜30nmの範囲内とし、記憶層3のCuTeSiGe膜の組成のモル比Cu/Teを様々に変えて、その他は実験1と同様の作製方法によって、それぞれ記憶素子5の試料を作製した。なお、記憶層3のCuTeSiGe膜のSiの量は、モル%で20%に固定した。
なお、比較対照として、Cuを含まない(Cu/Te=0)組成、即ちTeSiGe膜をCuTeSiGe膜の代わりに成膜した試料についても、同様に抵抗率を求めた。この比較対照の試料は、Cuを含まないので、電圧を印加しても抵抗値が変化せず、メモリとして動作しない。
測定結果として、記憶層3の組成のモル比Cu/Teと、記憶素子5の抵抗率との関係を、図12に示す。
次に、どのくらいの組成までスイッチングが可能なのかを知るために、記憶層3の組成を極端に変えて、特性を調べた。
そして、それぞれのメモリセルにおいて、パルス電圧を印加した後の抵抗値を測定した。
測定結果として、電圧印加時間と抵抗値との関係を、図13及び図14に示す。図13は、記憶層3の組成をCu15Te21Si58Ge5(モル比Cu/Te=0.7)とした試料の場合を示している。図14は、記憶層3の組成をCu4Te19Si73Ge5(モル比Cu/Te=0.2)とした試料の場合を示している。
これに対して、図14に示すように、Cu4Te19Si73Ge5の組成(モル比Cu/Te=0.2)では、低抵抗状態に変化せず、書き込みができなかった。
このことから、書き込み可能なモル比Cu/Teの最低値は、0.2〜0.7の間にあると考えられる。
Claims (3)
- 2つの電極の間に記憶層が挟まれて配置され、
前記記憶層が、Cu,Ag,Znから選ばれるいずれかの金属元素と、Te,S,Seから選ばれるいずれかのカルコゲン元素と、Si又はGeとを含有する組成である
ことを特徴とする記憶素子。 - 前記記憶層において、前記金属元素と前記カルコゲン元素とのモル比が、1:2〜3:1の範囲内であることを特徴とする請求項1に記載の記憶素子。
- 2つの電極の間に記憶層が挟まれて配置され、前記記憶層が、Cu,Ag,Znから選ばれるいずれかの金属元素と、Te,S,Seから選ばれるいずれかのカルコゲン元素と、Si又はGeとを含有する組成である記憶素子を備え、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
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