JP2009049322A - 記憶素子および記憶装置 - Google Patents

Abstract

【課題】イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性を同時に向上させることの可能な記憶素子を提供する。
【解決手段】下部電極１１、高抵抗層１２、イオン源層１３および上部電極１４がこの順に配置して形成されている。イオン源層１３は、高抵抗層１２側に設けられた第１イオン源層１３Ａと、上部電極１４側に設けられた第２イオン源層１３Ｂとの２層を有する。第１イオン源層１３Ａには少なくともＺｒが含まれ、第２イオン源層１３ＢにはＣｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とが含まれている。
【選択図】図２

Description

本発明は、電圧の印可により電気的特性が変化する記憶素子およびそれを備えた記憶装置に関する。

コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。

そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory；磁気記憶素子）などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。しかし、上記した不揮発性メモリでは、メモリセルの縮小化に伴い、メモリとしての特性を確保することが困難となっている。そこで、メモリセルの縮小化に適したメモリとして、例えば、特許文献１、非特許文献１，２に記載されているような新しいタイプの記憶素子が提案されている。

例えば、特許文献１および非特許文献１に記載の記憶素子では、２つの電極の間に、Ｃｕ、ＡｇおよびＺｎのうちいずれか一種類の金属元素と、ＳおよびＳｅのうちいずれか一種類のカルコゲン元素とを含むイオン源層が設けられており、一方の電極にイオン源層に含まれる金属元素が含まれている。このような構成の記憶素子では、２つの電極間に電圧が印加されると、一方の電極に含まれる上記金属元素がイオン源層中にイオンとして拡散し、イオン源層の抵抗値あるいは容量値などの電気特性が変化するので、その電気特性の変化を利用して、メモリ機能を発現させることができる。

また、例えば、非特許文献２に記載の記憶素子では、２つの電極の間に、例えば、ＣｒがドープされたＳｒＺｒＯ_３からなる結晶酸化物材料層が設けられており、一方の電極がＳｒＲｕＯ_３あるいはＰｔからなり、他方の電極がＡｕあるいはＰｔからなる。ただし、この記憶素子の動作原理の詳細については不明である。

特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77,(２０００年），ｐ．１３９

ところで、特許文献１および非特許文献１に記載したような記憶素子では、イオン源層そのものの特性がメモリ特性の良否を決定する。メモリ特性としては、例えば、動作速度（書込速度、消去速度）、消去特性（繰り返し動作における書込消去を行う前の抵抗と書込消去を行った後の抵抗との比、消去抵抗の戻り特性とも言う）、記録特性、データ保持特性（記録抵抗および消去抵抗の加熱加速試験前後における変化）、繰り返し動作回数、記録消去時消費電力などが挙げられるが、これらの中には、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係となるものが多い。そのため、例えば、書込速度を良くする目的でイオン源層中の一の元素の組成比調整を行うと、消去特性が悪化することがある。このように、イオン源層中の一の元素の組成比調整を行うだけでは、トレードオフの関係にある特性を同時に向上させることは容易ではないという問題があった。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性を同時に向上させることの可能な記憶素子およびそれを備えた記憶装置を提供することにある。

本発明の記憶素子は、第１電極、高抵抗層、イオン源層および第２電極をこの順に配置して形成されたものである。ここで、イオン源層は、高抵抗層側に設けられた第１イオン源層と第２電極側に設けられた第２イオン源層との２層を有しており、第１イオン源層には少なくともＺｒが含まれており、第２イオン源層にはＣｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とが含まれている。

本発明の記憶装置は、上記記憶素子と、第１電極および第２電極のいずれか一方の電極に電気的に接続された第１配線と、第１電極および第２電極のうち第１配線に電気的に接続された電極とは異なる電極に電気的に接続された第２配線と、第１配線に直列挿入され、かつ第１電極および第２電極の間に印加する電圧を制御するスイッチング素子とを備えたものである。

本発明の記憶素子および記憶装置では、イオン源層に含まれる２層のうち高抵抗層側に設けられた第１イオン源層に少なくともＺｒが含まれ、第２電極側に設けられた第２イオン源層にＣｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とが含まれている。これにより、高抵抗層側に設けられた第１イオン源層によって書込速度を改善することができ、他方、第２電極側に設けられた第２イオン源層によって消去特性を改善することができる。

本発明の記憶素子および記憶装置によれば、高抵抗層側に設けられた第１イオン源層によって書込速度を改善すると共に、第２電極側に設けられた第２イオン源層によって戻り特性を改善するようにしたので、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性を同時に向上させることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

本発明の一実施の形態に係る記憶装置１は、メモリセルを記憶単位としてマトリクス状に配置したものである。図１は、この記憶装置１のメモリセルを拡大して表したものである。このメモリセルは、記憶素子１０と、トランジスタ２０（スイッチング素子）とを備えている。

図２は、記憶素子１０の断面構成を表したものである。記憶素子１０は、下部電極１１（第１電極）、高抵抗層１２、イオン源層１３および上部電極１４（第２電極）をこの順に積層して形成されたものである。下部電極１１がソース線Ｓに電気的に接続され、上部電極１４がトランジスタ２０のドレイン（図示せず）に電気的に接続されている。トランジスタ２０のソース（図示せず）がビット線Ｂに電気的に接続され、トランジスタ２０のゲート（図示せず）がワード線Ｗに電気的に接続されている。

ここで、下部電極１０および上部電極１４は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などの金属材料により構成されている。高抵抗層１２は、例えば、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、または半導体材料からなる。

イオン源層１３は、高抵抗層１２側に設けられた第１イオン源層１３Ａと、上部電極１４側に設けられた第２イオン源層１３Ｂとの２層を有している。

第１イオン源層１３Ａは、Ｚｒと、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉＺｒ、ＧｅＳｂＴｅＳｉＺｒ、ＣｕＧｅＴｅＳｉＺｒ、ＡｇＧｅＴｅＳｉＺｒ、ＡｇＴｅＳｉＺｒ、ＺｎＴｅＳｉＺｒ、ＺｎＧｅＴｅＳｉＺｒ、ＣｕＳＳｉＺｒ、ＣｕＧｅＳＳｉＺｒ、ＣｕＳｅＳｉＺｒ、ＣｕＧｅＳｅＳｉＺｒ等からなる。

また、第２イオン源層１３Ｂは、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＺｎＴｅＳｉ、ＺｎＧｅＴｅＳｉ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉ等からなる。

つまり、イオン源層１３は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成された層のうち高抵抗層１２側にＺｒを含んで構成されている。

ここで、Ｃｕ、Ａｇ、Ｚｎは、陽イオンとなったときに、イオン源層１３内や、高抵抗層１２内を移動しやすい元素である。また、Ｔｅは、イオン源層１３の抵抗値を、記憶素子１０がオンしたときの高抵抗層１２の抵抗値よりも小さくすることの可能な元素である。そのため、イオン源層１３において、カルコゲン元素としてＴｅを用いた場合には、抵抗値が大きく変化する部分を高抵抗層１２に限定することができ、メモリ動作の安定性を向上させることができる。また、イオン源層１３において、陽イオンとなる元素としてＣｕを用い、さらに、カルコゲン元素としてＴｅを用いた場合には、イオン源層１３の抵抗値を、記憶素子１０がオンしたときの高抵抗層１２の抵抗値よりも十分に小さくすることができるので、メモリ動作の安定性をより向上させることができる。

また、Ｓｉは、イオン源層１３を非晶質化し、イオン源層１３の結晶化温度を上昇させることの可能な元素である。そのため、イオン源層１３にＳｉを適当量含有させた場合には、プロセス時に受ける熱などによる結晶化等の状態変化が抑制され、メモリ動作の安定性を向上させることができる。

本実施の形態の記憶装置１の動作について説明する。

（書き込み）
上部電極１４に正電位（＋電位）を印加すると共に、下部電極１１に負電位（−電位）またはゼロ電位を印加すると、イオン源層１３から、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して高抵抗層１２内を拡散していき、下部電極１１側で電子と結合して析出したり、あるいは、高抵抗層１２の内部に拡散した状態で留まる。その結果、高抵抗層１２の内部に、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素を多量に含む電流パスが形成されたり、もしくは、高抵抗層１２の内部に、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素による欠陥が多数形成され、高抵抗層１２の抵抗値が低くなる。このとき、イオン源層１３の抵抗値は、高抵抗層１２の記録前の抵抗値に比べて元々低いので、高抵抗層１２の抵抗値が低くなることにより、記憶素子１０全体の抵抗値も低くなる（つまり、記憶素子１０がオンする）。なお、このときの記憶素子１０全体の抵抗が書込抵抗となる。

その後、上部電極１４および下部電極１１に印加されている電圧をゼロにして、記憶素子１０にかかる電圧をゼロにすると、記憶素子１０の抵抗値が低くなった状態で保持される。このようにして、情報の記録（書き込み）が行われる。

（消去）
次に、上部電極１４に負電位（−電位）を印加すると共に、下部電極１１に正電位（＋電位）またはゼロ電位を印加すると、高抵抗層１２内に形成されていた電流パス、あるいは不純物準位を構成する、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して、高抵抗層１内を移動してイオン源層１３側に戻る。その結果、高抵抗層１２内から、電流パス、もしくは、欠陥が消滅して、高抵抗層１２の抵抗値が高くなる。このとき、イオン源層１３の抵抗値は元々低いので、高抵抗層１２の抵抗値が高くなることにより、記憶素子１０全体の抵抗値も高くなる（つまり、記憶素子１０がオフする）。なお、このときの記憶素子１０全体の抵抗が消去抵抗となる。

その後、上部電極１４および下部電極１１に印加されている電圧をゼロにして、記憶素子１０にかかる電圧をゼロにすると、記憶素子１０の抵抗値が高くなった状態で保持される。このようにして、記録された情報の消去が行われる。

そして、このような過程を繰返し行うことにより、記憶素子１０に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。

このとき、例えば、記憶素子１０全体の抵抗が書込抵抗となっている状態（抵抗値の高い状態）を「１」の情報に、記憶素子１０全体の抵抗が消去抵抗となっている状態（抵抗値の低い状態）を「０」の情報に、それぞれ対応させると、上部電極１４に正電位（＋電位）を印加することによって、記憶素子１０の情報を「０」から「１」に変え、上部電極１４に負電位（−電位）を印加することによって、記憶素子１０の情報を「１」から「０」に変えることができる。

このように、本実施の形態では、下部電極１１、高抵抗層１２、イオン源層１３および上部電極１４をこの順に積層しただけの簡易な構造からなる記憶素子１０を用いて、情報の記録および消去を行うようにしたので、記憶素子１０を微細化していった場合であっても、情報の記録および消去を容易に行うことができる。また、電力の供給がなくても、高抵抗層１２の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって高抵抗層１２の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。

また、本実施の形態では、イオン源層１３に含まれる２層のうち高抵抗層１２側に設けられた第１イオン源層１３Ａに少なくともＺｒが含まれており、上部電極１４側に設けられた第２イオン源層１３ＢにＣｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とが含まれている。これにより、高抵抗層１２側に設けられた第１イオン源層１３Ａによって書込速度を改善することができ、他方、上部電極１４側に設けられた第２イオン源層１３Ｂによって戻り特性を改善することができる。従って、イオン源層１３中の一の元素の組成比調整を行う際にトレードオフの関係にある複数の特性（ここでは、書込速度と戻り特性）を同時に向上させることができる。

［実施例］
次に、上記実施の形態の記憶装置１の実施例について、比較例と対比しつつ説明する。

まず、タングステン（Ｗ）からなる直径０．３μｍの円板形状の下部電極１１上に、ガドリニウム（Ｇｄ）酸化物からなる直径０．３μｍ、厚さ３ｎｍの円板形状の高抵抗層１２と、ＣｕＴｅＧｅＳｉＺｒからなる直径０．３μｍ、厚さ３０ｎｍの円板形状のイオン源層１３０（単層）と、Ｗからなる直径０．３μｍ、厚さ２００ｎｍの円板形状の上部電極１４とを形成した記憶素子３０を備えた記憶装置２を比較例として作製した（図３、図４参照）。ただし、比較例としてイオン源層１３０のＺｒの添加量（原子％）を２０、１５、１０、５、０にしたものをそれぞれ用意した（表１参照）。なお、以下の実験を行う前に、イオン源層１３０に対して２００℃１時間の熱処理を行った。

＜実験１＞
比較例に係る記憶装置２において書込速度を調べるために、書き込み可能な最短パルス幅を計測した。その結果を図５に示す。なお、パルス幅を１ｎ秒（１０^−９秒）から１ｍ秒（１０^−５秒）へ徐々に大きくしていったときに、記憶素子３０の抵抗が最初に書込抵抗となったときのパルス幅を、書き込み可能な最短パルス幅とした。また、書き込みパルスを印加したときの最大電流を３００μＡから３０μＡとした。

図５から、イオン源層１３０のＺｒ含有量が増えるにつれて、記録可能な最短パルス幅が短くなっており、動作速度が速くなっていることがわかる。

＜実験２＞
比較例に係る記憶装置２において消去特性（消去抵抗の戻り特性）を調べるために、一度も電圧が印加されていない記憶素子３０の抵抗（初期抵抗）と、記録消去をそれぞれ一回ずつ行った記憶素子３０の抵抗（消去抵抗）を計測した。その結果を図６に示す。なお、図６の縦軸を、消去抵抗を初期抵抗で除算することにより得られた値（比）で表した。したがって、比が１に近いほど、消去抵抗が初期抵抗に近いことを意味し、消去性が良好であることを表している。なお、記録時のパルス幅を１０μ秒から１ｍ秒の間とし、消去時のパルス幅を１ｍ秒とした。また、記録時の最大電流を３００μＡから３０μＡとし、消去時の最大電流を２００μＡとした。

図６から、イオン源層１３０のＺｒ含有量が増えるにつれて、消去抵抗/初期抵抗の値が低くなっており、消去性能が低下していることがわかる。

＜実験３＞
比較例に係る記憶装置２においてデータ保持性能を調べるために、加熱加速試験の前後における、記録抵抗と消去抵抗を計測した。その結果を図７〜図１１に示す。なお、図７はイオン源層１３０のＺｒ含有量が２０％のときの結果であり、図８はイオン源層１３０のＺｒ含有量が１５％のときの結果であり、図９はイオン源層１３０のＺｒ含有量が１０％のときの結果であり、図１０はイオン源層１３０のＺｒ含有量が５％のときの結果であり、図１１はイオン源層１３０のＺｒ含有量が０％のときの結果である。また、図７〜１１の横軸を加熱加速試験前の記録抵抗および消去抵抗のそれぞれの値とし、図７〜１１の縦軸を加熱加速試験後の記録抵抗および消去抵抗のそれぞれの値とした。したがって、それぞれの図中に示した傾き１の破線に近い点ほど、加熱加速試験前後の、記録抵抗および消去抵抗の変化量が少ないことを意味しており、図中の点がこの破線付近に集中しているほど、保持性能が高いことを表している。なお、合計２０個のサンプルを用意し、各サンプルに対して記録消去を１０００回行った。このうち１０個のサンプルを記録の状態で終了し、残りの１０個のサンプルを消去の状態で終了した。また、加熱加速試験の条件を１３０度１時間とした。また、記録消去時のパルス幅を１０μ秒とした。また、記録時の最大電流を１２０μＡとし、消去時の電流を１２０μＡから２００μＡの間で変化させたので、図中には広範な抵抗値が現れる結果となった。

図７〜図１１から、イオン源層１３０のＺｒ含有量が増えるにつれて、計測点が点線から離れる割合が小さくなっており、保持性能が向上していることがわかる。

以上をまとめると、各実験結果から、比較例において、イオン源層１３０のＺｒ含有量を増やすと、動作速度が速くなり、保持性能が向上するものの、消去性能が低下してしまい、その逆に、イオン源層１３０のＺｒ含有量を減らすと、消去性能が高くなるものの、動作速度が遅くなり、保持性能が低下してしまうことがわかる。このことから、単層のイオン源層１３０のＺｒ含有量を変化させたとしても、３つの特性を同時に向上させることができないことがわかる。

次に、実施例に係る記憶装置を作製した。具体的には、まず、タングステン（Ｗ）からなる直径０．３μｍの円板形状の下部電極１１上に、ガドリニウム（Ｇｄ）酸化物からなる直径０．３μｍ、厚さ３ｎｍの円板形状の高抵抗層１２と、ＺｒＣｕＴｅＳｉＧｅからなる直径０．３μｍ、厚さＤ_１の円板形状の第１イオン源層１３Ａと、ＣｕＴｅＳｉＧｅからなる直径０．３μｍ、厚さＤ_２の円板形状の第２イオン源層１３Ｂと、Ｗからなる直径０．３μｍ、厚さ２００ｎｍの円板形状の上部電極１４とを形成した記憶素子３０を備えた記憶装置２を比較例として作製した（図１、図２参照）。ただし、実施例として、第１イオン源層１３Ａの厚さＤ_１と、第２イオン源層１３Ｂの厚さＤ_２との合計Ｄ_０が３０ｎｍとなるようにした上で、厚さＤ_１を５ｎｍ、３ｎｍ、１ｎｍとしたものをそれぞれ用意した。また、厚さＤ_１を３０ｎｍ、０ｎｍとしたものを参考例として用意した。ここで、厚さＤ_１が３０ｎｍとなっている場合には、第２イオン源層１３Ｂが存在していないことを意味しており、厚さＤ_１が０ｎｍなっている場合には、第１イオン源層１３Ａが存在していないことを意味している。

本実施例および本参考例に対しても、比較例と同様の実験を行った。ただし、可変パラメータをイオン源層１３０のＺｒ含有量の代わりに、第１イオン源層１３Ａの厚さＤ_１とした。実験１の結果を図１２に、実験２の結果を図１３に、実験３の結果を図１４〜図１８にそれぞれ示した。

図１２から、第１イオン源層１３Ａの厚さＤ_１が厚くなるにつれて、記録可能な最短パルス幅が短くなっており、動作速度が速くなっていることがわかる。特に、厚さＤ_１が３ｎｍ以上において、記録可能な最短パルス幅が１ｎ秒（１０^−９秒）と、ほぼ一定となっていることがわかる。なお、第１イオン源層１３ＡのＺｒ含有量が２０％を下回る場合においても、厚さＤ_１が３ｎｍ以上において、記録可能な最短パルス幅がほぼ一定となっていた。

図１３から、第１イオン源層１３Ａの厚さＤ_１が１．５ｎｍ以上１２．５ｎｍ以下の範囲内において、消去抵抗/初期抵抗の値が高くなっており、消去性能が向上していることがわかる。なお、図６の結果からＺｒ含有量が減少するにつれて消去性能が向上することがわかっているので、第１イオン源層１３ＡのＺｒ含有量が２０％を下回る場合には、第１イオン源層１３ＡＺｒ含有量が２０％のときの結果よりも、消去性能は向上すると考えられる。

また、図１３から、第１イオン源層１３Ａの厚さＤ_１が３ｎｍ以上５ｎｍ以下の範囲内において、消去抵抗/初期抵抗の値がほぼ一定となっており、消去性能が安定して高いことがわかる。つまり、この範囲内においては、消去性能がほとんど変化しないので、第１イオン源層１３Ａの厚さＤ_１が個々の記憶装置１においてばらついたとしても、個々の記憶装置１の特性を一定に保つことができる。

図１４〜図１８から、第１イオン源層１３Ａの厚さＤ_１が厚くなるにつれて、計測点が点線から離れる割合が小さくなっており、保持性能が向上していることがわかる。

以上をまとめると、各実験結果から、実施例において、第１イオン源層１３Ａの厚さＤ_１が１．５ｎｍ以上１２．５ｎｍ以下の範囲内において、動作速度が速く、保持性能が高く、さらに、消去性能も高いことがわかる。特に、第１イオン源層１３Ａの厚さＤ_１が３ｎｍ以上５ｎｍ以下の範囲内においては、消去性能が安定して高いことがわかる。このように、実施例においては、第１イオン源層１３Ａの厚さＤ_１を所定の範囲内に設定することにより、３つの特性を同時に向上させることができることがわかる。

以上、実施の形態および実施例を挙げて本発明の記憶素子および記憶装置について説明したが、本発明は上記実施の形態等に限定されるものではなく、本発明の記憶素子および記憶装置の構成は、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。

例えば、イオン源層１３に含まれる層数は２つに限定されるものではなく、３つ以上であってもよい。また、第１イオン源層１３Ａは、Ｚｒと、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを全て含んでいる必要はなく、例えば、Ｚｒ単層であってもよい。ただし、この場合には、第１イオン源層１３Ａの厚さは１ｎｍ程度であることが好ましい。

本発明の一実施の形態に係る記憶装置の回路構成図である。 図１の記憶素子の断面構成図である。 比較例に係る記憶装置の回路構成図である。 図３の記憶素子の断面構成図である。 比較例に係る記憶素子の記録速度について説明するための特性図である。 比較例に係る記憶素子の戻り特性について説明するための特性図である。 Ｚｒ含有量が２０％のときの比較例に係る記憶素子のデータ保持特性について説明するための特性図である。 Ｚｒ含有量が１５％のときの比較例に係る記憶素子のデータ保持特性について説明するための特性図である。 Ｚｒ含有量が１０％のときの比較例に係る記憶素子のデータ保持特性について説明するための特性図である。 Ｚｒ含有量が５％のときの比較例に係る記憶素子のデータ保持特性について説明するための特性図である。 Ｚｒ含有量が０％のときの比較例に係る記憶素子のデータ保持特性について説明するための特性図である。 実施例に係る記憶素子の記録速度について説明するための特性図である。 実施例に係る記憶素子の戻り特性について説明するための特性図である。 第１イオン源層の厚さが２０ｎｍのときの参考例に係る記憶素子のデータ保持特性について説明するための特性図である。 第１イオン源層の厚さが５ｎｍのときの実施例に係る記憶素子のデータ保持特性について説明するための特性図である。 第１イオン源層の厚さが３ｎｍのときの実施例に係る記憶素子のデータ保持特性について説明するための特性図である。 第１イオン源層の厚さが１ｎｍのときの実施例に係る記憶素子のデータ保持特性について説明するための特性図である。 第１イオン源層の厚さが０ｎｍのときの参考例に係る記憶素子のデータ保持特性について説明するための特性図である。

符号の説明

１，２…記憶装置、１０，３０…記憶素子、１１…下部電極、１２…高抵抗層、１３，１３０…イオン源層、１３Ａ…第１イオン源層、１３Ｂ…第２イオン源層、１４…上部電極、２０…トランジスタ、１Ａ，２Ａ…シャントＦＥＴ、１Ｂ，２Ｂ…シリーズＦＥＴ，１０…基板、１１…バッファ層、１２…下部電子供給層、１３…下部スペーサ層、１４…チャネル層、１５…上部スペーサ層、１６…上部電子供給層、１７，１８，４６…コンタクト層、１８Ａ，４６Ａ…第１コンタクト層、１８Ｂ，４６Ｂ…第２コンタクト層、４６Ｃ…第３コンタクト層、１９…素子分離絶縁膜、３０，３７，４１…ゲート電極、３１，３８，４２…ソース電極、３２，３９，４３…ドレイン電極、３３，４４…反応領域、３４，４５…ゲート領域、３５，３６，４０…リセス。

Claims (6)

1. 第１電極、高抵抗層、イオン源層および第２電極をこの順に配置してなる記憶素子であって、
   前記イオン源層は、
   前記高抵抗層側に設けられ、少なくともＺｒを含む第１イオン源層と、
   前記第２電極側に設けられ、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む第２イオン源層と
   を有する
   ことを特徴とする記憶素子。
2. 前記第１イオン源層は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む
   ことを特徴とする請求項１に記載の記憶素子。
3. 前記第１イオン源層の厚さは、１．５ｎｍ以上１２．５ｎｍ以下である
   ことを特徴とする請求項２に記載の記憶素子。
4. 前記第１イオン源層の厚さは、３ｎｍ以上である
   ことを特徴とする請求項２に記載の記憶素子。
5. 前記第１イオン源層の厚さは、３ｎｍ以上５ｎｍ以下である
   ことを特徴とする請求項２に記載の記憶素子。
6. 第１電極、高抵抗層、イオン源層および第２電極をこの順に配置してなる記憶素子と、
   前記第１電極および前記第２電極のいずれか一方の電極に電気的に接続された第１配線と、
   前記第１電極および前記第２電極のうち前記第１配線に電気的に接続された電極とは異なる電極に電気的に接続された第２配線と、
   前記第１配線に直列挿入され、かつ前記第１電極および前記第２電極の間に印加する電圧を制御するスイッチング素子と
   を備え、
   前記イオン源層は、
   前記高抵抗層側に設けられ、少なくともＺｒを含む第１イオン源層と、
   前記第２電極側に設けられ、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む第２イオン源層と
   を有する
   ことを特徴とする記憶装置。

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