WO2011142386A1

WO2011142386A1 - 半導体装置及びその製造方法

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Publication number: WO2011142386A1
Application number: PCT/JP2011/060848
Authority: WO
Inventors: 宗弘多田; 利司阪本; 博光波田
Original assignee: 日本電気株式会社
Priority date: 2010-05-11
Filing date: 2011-05-11
Publication date: 2011-11-17
Also published as: JP5999768B2; JPWO2011142386A1

Abstract

　半導体装置（１０）は、電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子（１００）を内蔵する。不揮発性素子（１００）は、可変抵抗膜（４０）と、可変抵抗膜（４０）の上部電極（５０）及び下部電極（配線（３１））と、を有する。可変抵抗膜（４０）は、その下層側に配置された下層配線（配線（３１））及び上層側に配置された上層配線（配線（３２））とそれぞれ電気的に接続されている。下部電極（配線（３１））は、下層配線を兼用している。また、上部電極（５０）は、中央部（Ｐ１）と外周部（Ｐ２）との間に段差（Ｓ）が形成された上面を有し、中央部（Ｐ１）及び外周部（Ｐ２）が、上層配線（配線（３２））にバリアメタル膜（３２ａ）を介して電気的に接続されている。

Description

半導体装置及びその製造方法

　本発明は、半導体装置及びその製造方法に関し、特に抵抗変化型の不揮発性素子を有する半導体装置及びその製造方法に関する。

　シリコンデバイスをはじめとする半導体デバイスは、ムーアの法則と呼ばれるスケーリング則に従って微細化され、３年で４倍のペースで、デバイスの集積化（ひいては低電力化）が進められてきた。

　しかし近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下にまで達し、デバイス寸法の物理的限界（動作限界・ばらつき限界）に近づきつつある。また、微細化が進むほど、リソグラフィプロセスなどの微細加工技術に高価な設備（例えば装置又はマスクセット等）が必要になり、コスト面で不利になる。このため、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。

　そこで、ゲートアレイとスタンダードセルとの中間的な位置づけとして、ＦＰＧＡ（Field Programmable Gate Array）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡでは、顧客自身が任意に配線の電気的接続を行えるため、ＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができる。また、ＦＰＧＡでは、チップを購入した顧客自身が手元（フィールド）で任意の回路構成（回路機能）を決定（プログラム）することができ、しかも再プログラムが可能であるため、製品開発時での回路変更などにもすぐに対応することができる。

　不揮発性素子は、ＦＰＧＡにおいて用いられることがある。不揮発性素子とは、電力の供給がなくなってもその直前の状態が保持される素子をいう。ＦＰＧＡは、例えば抵抗変化型の不揮発性素子を内蔵することがある。抵抗変化型の不揮発性素子としては、遷移金属の酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体（イオンが電界などの印加によって自由に動くことのできる固体）を用いたNanoBridge（ＮＥＣ社の登録商標）などがある。なお、ＲｅＲＡＭは、電圧の印加による電気抵抗の変化を利用した不揮発性素子である。また、NanoBridgeは、固体電解質中での金属イオンの析出・溶解反応を利用した不揮発性素子である。

　抵抗変化型の不揮発性素子は、既存のＦＰＧＡ製品に用いるほか、不揮発性ロジックに用いることが考えられる。不揮発性ロジックには、既存のロジックの消費電力を抑制しつつ、回路の自由度を向上させる不揮発性素子を用いることが好ましい。

　かかる特性を有する不揮発性素子を、スイッチング素子として用いた半導体装置がある（例えば非特許文献１参照）。非特許文献１に記載されるスイッチング素子（不揮発性素子）は、イオン伝導体中における金属イオン移動と電気化学反応とを利用してオン／オフする。

　非特許文献１に記載されるスイッチング素子の構造について簡単に説明する。このスイッチング素子は、イオン伝導層と、イオン伝導層の下面に設置された第１電極と、イオン伝導層の上面に設置された第２電極と、の３層から構成される。これら３層のうち、第１電極がイオン伝導層に金属イオンを供給する役割を果たしており、第２電極からは金属イオンが供給されない。

　次に、上記スイッチング素子の動作を簡単に説明する。このスイッチング素子は、例えば第１の電極を接地して使用する。そして、第２電極に負電圧を印加する。これにより、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、このイオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極とを電気的に接続する金属架橋が形成される。金属架橋で第１電極と第２電極とが電気的に接続されることで、スイッチング素子がオン状態になる。スイッチング素子をオン状態からオフ状態にするには、第１電極を接地して第２電極に正電圧を印加する。これにより、金属架橋の一部が切断される。具体的には、電圧の印加により、第１及び第２電極間の抵抗が大きくなったり電極間容量が変化したりするなど、第１及び第２電極間の電気特性が変動し、最終的には第１電極と第２電極との電気的接続が完全に切断される。これにより、スイッチング素子がオフ状態になる。他方、スイッチング素子をオフ状態から再びオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。

　非特許文献１には、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の場合の構成及び動作が開示されている。

　このようなスイッチング素子は、従来用いられてきた半導体スイッチ（ＭＯＳＦＥＴなど）よりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、不揮発性ロジックデバイスへの適用に有望であると考えられている。

　また、不揮発性素子においては、その導通状態（オン状態又はオフ状態）が印加電圧をオフにしてもそのまま維持されるので、スイッチング素子としての使用以外に、不揮発性のメモリ素子としての応用などが検討されている。例えば、トランジスタなどの選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線及びビット線を介して複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態を検出し、スイッチング素子のオン又はオフの状態から情報「１」又は「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリが実現できる。

　このような不揮発性素子をＬＳＩ（Large Scale Integration）の内部に搭載した技術が、非特許文献２に開示されている。非特許文献２に開示されたスイッチング素子は、銅からなる配線が不揮発性素子の下部電極を兼用し、不揮発性素子の上部電極に上層配線の銅コンタクトプラグが電気的に接続された構造となっている。このような構造によれば、多層構造のＬＳＩの内部にスイッチング素子を高密度に形成することができる。

Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits, Vol.40, No.1, pp.168-176, January 2005. M. Tada, T. Sakamoto, Y. Tsuji, N. Banno, Y. Saito, Y. Yabe, S. Ishida, M. Terai, S. Kotsuji, N. Iguchi, M. Aono, H. Hada, and N. Kasai, "Highly Scalable Nonvolatile TiOx/TaSiOy Solid-electrolyte Crossbar Switch Integrated in Local Interconnect for Low Power Reconfigurable Logic", IEEE International Electron Devices Meeting, (2009, Baltimore, USA), pp.943-946, (2009).

　近年、ＬＳＩ自体の微細化も進展している。これにより、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）や銅配線等の寸法が縮小され、製造工程が複雑化する傾向にある。そこで、不揮発性素子についても、その小型化及び製造工程の簡略化が望まれている。また、性能及び信頼性の面でも、依然として十分とはいえず、例えば不揮発性素子の低抵抗化が望まれている。

　非特許文献１、２に記載の半導体装置がこれらの要求を満たすためには、以下のような課題がある。まず、微細化の進んだ多層構造のＵＬＳＩの内部にスイッチング素子を高密度に配置して高い信頼性を得ることは困難である。また、不揮発性素子を銅配線上に形成した場合には、上層の銅配線と電気的に接続するためのコンタクトプラグが高抵抗になることにより、ＬＳＩに信号遅延が生じるおそれがある。また、不揮発性素子のプログラミングには１００μＡ以上の電流が必要とされる場合が多いため、高抵抗なコンタクトプラグを介した電気的接続では、ジュール熱による発熱が大きく、それによってコンタクトプラグ自体の信頼性が低下してしまう。

　本発明は、こうした実情に鑑みてなされたものであり、高密度化、高速化、及び高信頼化を図ることのできる不揮発性素子を内蔵する半導体装置及びその製造方法を提供することを目的とする。

　本発明の第１の観点に係る半導体装置は、
　電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子を内蔵する半導体装置であって、
　前記不揮発性素子は、可変抵抗膜と、該可変抵抗膜の上部に配置された上部電極及び該可変抵抗膜の下部に配置された下部電極と、を有しており、
　前記可変抵抗膜は、該可変抵抗膜の下層側に配置された下層配線及び該可変抵抗膜の上層側に配置された上層配線とそれぞれ電気的に接続されており、
　前記下部電極は、前記下層配線と兼用されるか、又は、前記下層配線に直接もしくは導電膜を介して電気的に接続され、
　前記上部電極は、中央部と外周部との間に段差が形成された上面を有し、少なくとも前記上面の前記外周部が、前記上層配線に直接もしくは導電膜を介して電気的に接続されている、
　ことを特徴とする。

　本発明の第２の観点に係る半導体装置の製造方法は、
　電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子を内蔵する半導体装置を製造するための半導体装置の製造方法であって、
　下部絶縁層中に、第１の配線及び第２の配線を形成することと、
　前記第１の配線上に、少なくとも前記不揮発性素子を構成する可変抵抗膜及び該可変抵抗膜の上部電極を下方からこの順に形成することと、
　前記可変抵抗膜及び該可変抵抗膜の上部電極に対する上層側に、上部絶縁層を形成することと、
　前記上部絶縁層に、前記第１の配線の上層配線を形成するための第１の開口部、及び前記第２の配線の上層配線を形成するための第２の開口部を形成することと、
　前記上部絶縁層に、前記第２の配線の上面に達するプラグ用の下穴を形成することと、
　を含む、
　ことを特徴とする。

　本発明によれば、不揮発性素子の高密度化、高速化、及び高信頼化が図れるとともに、ひいてはその不揮発性素子を内蔵する半導体装置の高密度化、高速化、及び高信頼化を図ることができる。

本発明の実施形態１に係る半導体装置を模式的に示す断面図である。可変抵抗膜の上部電極を示す平面図である。実施形態１に係る半導体装置の製造方法を示すフローチャートである。下部絶縁層を形成する工程を説明するための図である。下部絶縁層に下層配線用の配線溝を形成する工程を説明するための図である。バリアメタル膜及び下層配線を形成する工程を説明するための図である。不揮発性素子を形成する手順を示すフローチャートである。バリア絶縁層を形成する工程を説明するための図である。バリア絶縁層上にハードマスク膜を形成する工程を説明するための図である。バリア絶縁層に開口部を形成する第１の工程を説明するための図である。バリア絶縁層に開口部を形成する第２の工程を説明するための図である。可変抵抗膜及び導体膜を形成する工程を説明するための図である。ハードマスク膜を形成する工程を説明するための図である。ハードマスク膜をパターニングする工程を説明するための図である。可変抵抗膜及び導体膜をパターニングする工程を説明するための図である。保護絶縁膜を形成する工程を説明するための図である。層間絶縁層を形成する工程を説明するための図である。層間絶縁層に上層配線用の配線溝及びプラグ用の下穴を形成する工程を説明するための図である。バリアメタル膜及び上層配線を形成する工程を説明するための図である。本発明の実施形態２に係る半導体装置を示す断面図である。実施形態２に係る半導体装置の製造方法を示すフローチャートである。半導体装置の下部を形成する工程を説明するための図である。開口部を有するバリア絶縁層を形成する工程を説明するための図である。可変抵抗膜及び導体膜を形成する工程を説明するための図である。ハードマスク膜を形成する工程を説明するための図である。ハードマスク膜をパターニングする工程を説明するための図である。可変抵抗膜及び導体膜をパターニングする工程を説明するための図である。保護絶縁膜を形成する工程を説明するための図である。層間絶縁層を形成する工程を説明するための図である。平坦化工程を説明するための図である。平坦化した面に、層間絶縁層を形成する工程を説明するための図である。層間絶縁層に開口部を形成する工程を説明するための図である。上層配線用の配線溝（第１の開口部及び第２の開口部）と第１の配線のプラグ用の下穴とを形成する工程を説明するための図である。保護絶縁膜及びバリア絶縁層を除去して、第２の配線のプラグ用の下穴を形成する工程を説明するための図である。バリアメタル膜及び上層配線（第１の配線及び第２の配線）を形成する工程を説明するための図である。本発明の実施形態３に係る半導体装置を模式的に示す断面図である。図３５の一部拡大図である。本発明の変形例に係る、可変抵抗膜の上部電極の窪みに層間絶縁層を残した形態を示す図である。本発明の変形例に係る、可変抵抗膜と下層配線との間に下部電極を設けた形態を示す図である。本発明の変形例に係る、１層構造の上部電極の形態を示す図である。本発明の変形例に係る、バリアメタル膜を省略した形態を示す図である。

　以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ基板の主面（表裏面）の法線方向（又は基板の厚み方向）に相当する基板の積層方向を指す。一方、矢印Ｘ１、Ｘ２及び矢印Ｙ１、Ｙ２は、それぞれ積層方向に直交する方向（基板の主面に平行な方向）を指す。基板の主面は、Ｘ－Ｙ平面となる。また、基板の側面は、Ｘ－Ｚ平面又はＹ－Ｚ平面となる。相反する法線方向を向いた２つの主面を、下面（Ｚ１側の面）、上面（Ｚ２側の面）という。積層方向において、ベース（半導体基板）に接近した側（Ｚ１側）を下層、ベースから離隔した側（Ｚ２側）を上層という。

　また、開口部には、孔や溝のほか、切り欠きや切れ目等も含まれる。孔は貫通孔に限られず、非貫通の孔も含めて、孔という。めっきには、電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）やＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。

　（実施形態１）
　本実施形態に係る半導体装置１０は、図１Ａに示すように、半導体基板１１と、層間絶縁層１２～１４と、バリア絶縁層２１～２３と、不揮発性素子１００と、配線３２（上層配線）と、を有する。半導体装置１０は、多層配線構造を有し、不揮発性素子１００を内蔵する。

　本実施形態において、不揮発性素子１００は、抵抗変化型の不揮発性素子である。具体的には、不揮発性素子１００は、可変抵抗膜４０と、可変抵抗膜４０の下部に配置された配線３１（下層配線、下部電極）と、可変抵抗膜４０の上部に配置された上部電極５０（図１Ｂ参照）と、から構成される。本実施形態では、不揮発性素子１００を、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子として用いる。すなわち、電極間に電圧を印加することで、又は電流を流すことで、スイッチング素子としての不揮発性素子１００がオン又はオフされる。このオン／オフ制御は、例えば配線３１を構成する金属の、可変抵抗膜４０中への電界拡散を利用して行うことができる。なお、不揮発性素子１００の用途はスイッチング素子に限られず任意である。例えば不揮発性メモリとして、不揮発性素子１００を用いてもよい。

　可変抵抗膜４０は、Ｚ１側の配線３１（下層配線）及びＺ２側の配線３２（上層配線）と電気的に接続される。可変抵抗膜４０は、配線３１（下層配線）と配線３２（上層配線）との間に配置される。

　本実施形態の半導体装置１０では、配線３１が可変抵抗膜４０の下部電極となる。すなわち、下層配線である配線３１が、可変抵抗膜４０の下部電極と兼用される。これにより、不揮発性素子１００の小型化、ひいては高密度化を実現するとともに、製造工程を簡略化することができる。ただし、配線３１が下部配線と兼用されることは必須の構成ではない（後述する図３８を参照）。

　また、可変抵抗膜４０は、配線３１（下層配線）と接している。すなわち、可変抵抗膜４０は、コンタクトプラグを介することなく、配線３１と電気的に接続されている。この構成により、工程数を簡略化しながら、電極抵抗を下げることができる。

　また、可変抵抗膜４０の上部電極５０は、コンタクトプラグを介することなく、バリアメタル膜３２ａ（導電膜）を介して配線３２（上層配線）と電気的に接続されている。これにより、電極抵抗を下げることができる。

　ここで、配線３１、３２と絶縁層（層間絶縁層１２～１４）との間にはバリアメタル膜３１ａ、３２ａ（導電膜）が形成されている。バリアメタル膜３１ａ、３２ａによって、配線３１、３２と絶縁層とが直接接触しないようにされている。これにより、配線３１、３２の材料が絶縁層へ拡散するのが防止されている。
　また、可変抵抗膜４０と絶縁層（層間絶縁層１４）との間には保護絶縁膜４０ａが形成されている。保護絶縁膜４０ａによって、可変抵抗膜４０と絶縁層とが直接接触しないようにされている。

　半導体装置１０の下部１０ａは、半導体基板１１と、層間絶縁層１２と、バリア絶縁層（バリア層）２１と、層間絶縁層１３と、バリアメタル膜３１ａと、配線３１と、から構成される。

　半導体基板１１は、半導体からなる基板である。半導体基板１１としては、例えばシリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、又は液晶製造用基板等を用いることができる。半導体基板１１には、例えば半導体素子が形成される（詳しくは、後述する図３６参照）。

　半導体基板１１上には、層間絶縁層１２、バリア絶縁層２１、層間絶縁層１３が、この順に積層される。バリア絶縁層２１は、層間絶縁層１２と層間絶縁層１３との間に配置される。

　層間絶縁層１２及び１３は、半導体基板１１上に形成された絶縁膜である。層間絶縁層１２及び１３としては、例えばシリコン酸化膜、又はシリコン酸化膜よりも比誘電率の低い低誘電率膜（例えばＳｉＯＣＨ膜）等を用いることができる。層間絶縁層１２及び１３は、同じ材料からなる単一又は複数の絶縁膜でもよいし、又は異なる材料からなる複数の絶縁膜を積層したものであってもよい。

　バリア絶縁層２１は、配線３１の材料が絶縁層へ拡散するのを防止するようなバリア性を有する絶縁膜である。バリア絶縁層２１としては、例えばＳｉＮ膜、ＳｉＣ膜、又はＳｉＣＮ膜等を用いることができる。

　半導体装置１０の下部１０ａには、開口部１３ａが形成されている。開口部１３ａは、例えば溝（配線３１用の配線溝）である。ただしこれに限られず、開口部１３ａは、孔等であってもよい。開口部１３ａは、層間絶縁層１３及びバリア絶縁層２１を貫通し、層間絶縁層１２まで入り込んでいる。詳しくは、開口部１３ａの深さは、層間絶縁層１３の膜厚分に加え、層間絶縁層１３の下面からさらに７０ｎｍ程度オーバーエッチングされた深さである。層間絶縁層１２は、開口部１３ａによって、その上面から２０ｎｍ程度の深さまで掘り込まれている。開口部１３ａを形成する際には、バリア絶縁層２１が、エッチングストッパとして機能する。ただし、バリア絶縁層２１は、エッチング条件によっては除去することもできる。

　開口部１３ａの内面（側面及び底面）には、バリアメタル膜３１ａが形成されている。バリアメタル膜３１ａの内側に、例えば銅等の導体が充填され、さらに表面研磨されることで上面が平坦化された配線３１（埋め込み配線）が形成されている。配線３１は、バリアメタル膜３１ａを介在させて、開口部１３ａに形成されている。バリアメタル膜３１ａは、配線３１を構成する金属材料が層間絶縁層１３や下層へ拡散することを防止するため、配線３１の側面及び底面を被覆する。

　配線３１は、例えば可変抵抗膜４０において拡散及びイオン電導可能な金属からなる。具体的には、配線３１の材料としては、例えば銅（Ｃｕ）を用いることができる。

　バリアメタル膜３１ａは、配線３１の材料が絶縁層へ拡散するのを防止するようなバリア性を有する導体膜である。例えば配線３１が銅を主成分とする金属材料からなる場合、バリアメタル膜３１ａの材料としては、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等を用いることが好ましい。バリアメタル膜３１ａは、同じ材料からなる単一又は複数の導体膜でもよいし、異なる材料からなる複数の導体膜が積層されたものでもよい。

　層間絶縁層１３上には、バリア絶縁層２２が形成されている。また、バリア絶縁層２２は、層間絶縁層１３の開口部１３ａに配置された配線３１上及びバリアメタル膜３１ａ上にも形成されており、これらの上面を被覆している。

　バリア絶縁層２２は、配線３１を構成する導体（例えばＣｕ）の酸化を防いだり、配線３１に係る導体（例えばＣｕ）の、層間絶縁層１４中への拡散を防いだりするための絶縁層である。バリア絶縁層２２としては、例えばＳｉＣ膜、ＳｉＣＮ膜、又はＳｉＮ膜等を用いることができる。バリア絶縁層２２は、同じ材料からなる単一又は複数の絶縁膜でもよいし、異なる材料からなる複数の絶縁膜を積層したものであってもよい。

　バリア絶縁層２２には、開口部２２ａが形成されている。開口部２２ａは、例えば孔である。開口部２２ａの平面形状（基板の主面（Ｘ－Ｙ平面）に垂直な方向から観た形状）は例えば円形である。ただしこれに限られず、開口部２２ａの平面形状は任意であり、例えば楕円や多角形であってもよい。また、開口部２２ａは、例えば長穴であってもよい。

　バリア絶縁層（バリア層）２２は、配線３１上に開口部２２ａを有する。このため、開口部２２ａには、配線３１が露出する。そして、その露出した配線３１上に直接、可変抵抗膜４０が形成されている。これにより、可変抵抗膜４０は、配線３１の凹凸の小さい表面上に形成されることになる。このように、バリア絶縁層２２の開口部２２ａにおいては、配線３１と可変抵抗膜４０とが接している。そして、配線３１は、可変抵抗膜４０の下部電極になる。

　開口部２２ａの側面は、Ｚ１側（配線３１側）からＺ２側（配線３２側）に向かって開口幅が広くなるようにテーパしている。すなわち、開口部２２ａの開口幅は、配線３１（下層配線）から離れるに伴って広くなる。これにより、配線３１と不揮発性素子１００（可変抵抗膜４０）との接続部周辺（バリア絶縁層２２の開口部２２ａ近傍）における電界集中が緩和され、絶縁耐性が向上する。

　配線３１上には、可変抵抗膜４０、導体膜５１、導体膜５２の順で積層される。これら可変抵抗膜４０、導体膜５１、導体膜５２の各層とも、開口部２２ａの底面及び側面（テーパ面）からその縁部（バリア絶縁層２２上）に亘って連続して形成されている。可変抵抗膜４０及び導体膜５１、５２は、開口部２２ａの底面及び側面に沿って形成されている。可変抵抗膜４０の外周部は、開口部２２ａのテーパ面に沿って配設され、可変抵抗膜４０の下面は、開口部２２ａにおいて配線３１（下層配線）と接触する。これにより、導体膜５２の上面（特にその中央部Ｐ１）には、窪み３２ｃ（プラグ３２ｂ用の下穴）が形成されている。本実施形態では、可変抵抗膜４０及び導体膜５１、５２を、連続する工程で堆積及び加工することで、生産効率を高めている（後述する図６に示すステップＳ２５、Ｓ２６参照）。可変抵抗膜４０及び導体膜５１、５２の加工時には、バリア絶縁層２２が、エッチングストッパとして機能する。

　可変抵抗膜４０は、抵抗値が変化する膜である。可変抵抗膜４０の抵抗値は、例えば配線３１（下部電極）を構成する金属の作用（拡散やイオン伝導等）に応じて変化する。金属イオンの析出によって可変抵抗膜４０の抵抗値が変化する場合には、イオン伝導可能な膜を、可変抵抗膜４０として用いることができる。具体的には、可変抵抗膜４０のを構成する膜の少なくとも１つは、Ｔａ_２Ｏ_５、ＴａＳｉＯ_ｘ、ＴａＺｒＯ_ｘ、ＺｒＯ_ｘ、ＨｆＯ_ｘ、及びＳｉＯ_ｘＣ_ｙからなる群の少なくとも１種が好ましい。ただし、可変抵抗膜４０の材料は、イオン伝導可能な膜であれば、これらに限定されず任意である。

　スイッチング素子としての不揮発性素子１００において、可変抵抗膜４０をイオン伝導層として用いることもできる。この場合には、可変抵抗膜４０が、下層側（配線３１側）から、ＴｉＯ_ｘ膜、ＳｉＣＯ膜をこの順に積層した積層構造を有することが好ましい。これにより、不揮発性素子１００のスイッチング特性が向上する。詳しくは、不揮発性素子１００がオンされると、イオン伝導層内部に金属イオン（例えば銅イオン）による架橋が形成され、低抵抗化する。この際、可変抵抗膜４０が上記した積層構造を有すると、不揮発性素子１００をオフするときに、その金属イオンよる架橋がＴｉＯ_ｘ層により分断され、金属イオンを容易に回収することができる。その結果、不揮発性素子１００のスイッチング特性が向上する。

　また、酸化物の酸化・還元状態に応じて発生したフィラメントによって可変抵抗膜４０の抵抗値を変化させることもできる。この場合、可変抵抗膜４０の材料としては、酸化物、例えばＴｉＯ_ｘ、ＮｉＯ、ＺｒＯ_ｘ，ＨｆＯ_ｘ等を用いることが好ましい。ただしこの場合、下層配線を下部電極と兼用させることが困難となるため、可変抵抗膜４０と下層配線との間に、Ｒｕ等からなる下部電極５３を設けることが好ましい（後述する図３８参照）。

　可変抵抗膜４０の上部電極５０は、導体膜５１と、導体膜５２との２層構造で構成される。ただし、上部電極５０の構造は、このような２層構造に限られず、１層構造であっても、３層以上の構造であってもよい（後述する図３９参照）。

　導体膜５１は、可変抵抗膜４０の上部電極５０における下層側（最下層）の電極である。導体膜５１の下面は、可変抵抗膜４０の上面と接している。導体膜５１の材料としては、配線３１を構成する金属よりもイオン化しにくく、可変抵抗膜４０において拡散及びイオン電導しにくい金属が用いられる。特に、導体膜５１の材料は、可変抵抗膜４０を構成する金属成分（例えばＴａ）よりも酸化されるときの自由エネルギー変化が大きい金属材料であることが好ましい。具体的には、導体膜５１の材料としては、例えばＰｔ、Ｒｕ、及びＰｔ、Ｒｕの酸化物からなる群の少なくとも１種などを用いることができる。また、導体膜５１は、同じ材料からなる単一又は複数の導体膜でもよいし、又は異なる材料からなる複数の導体膜を積層したものであってもよい。

　導体膜５２は、可変抵抗膜４０の上部電極５０における上層側（最上層）の電極である。導体膜５２は、導体膜５１上に形成され、導体膜５１を保護する。これにより、製造プロセス中における導体膜５１へのダメージが抑制され、不揮発性素子１００のスイッチング特性を維持することができる。導体膜５２の材料としては、例えばＴａ、Ｔｉ、Ｗ、又はこれらの窒化物等を用いることができる。

　導体膜５２は、中央部Ｐ１と外周部Ｐ２との間に段差Ｓを持つ上面を有し、その上面の全面（中央部Ｐ１及び外周部Ｐ２を含む）で、配線３２にバリアメタル膜３２ａを介して電気的に接続される。中央部Ｐ１及び外周部Ｐ２が配線３２（上層配線）に電気的に接続することで、接触面積が増加し、低抵抗化することができると考えられる。ただしこれに限られず、外周部Ｐ２のみが、配線３２（上層配線）に直接もしくはバリアメタル膜３２ａを介して電気的に接続されてもよい（後述の図３７参照）。導体膜５２の平面形状（Ｘ－Ｙ平面の形状）は、例えば図１Ｂに示すように、円形である。ここでは、代表として導体膜５２のみを図示したが、本実施形態では、可変抵抗膜４０や導体膜５１も、概ね同様の平面形状を有する。ただしこれに限られず、導体膜５２等の平面形状は任意であり、例えば楕円や多角形であってもよい。また、本実施形態では、可変抵抗膜４０及び導体膜５１も、中央部Ｐ１と外周部Ｐ２との間に段差Ｓを持つ上面を有する。これらの段差は、下層側のバリア絶縁層２２の開口部２２ａに応じて形成され、さらに導体膜５２の段差Ｓにより、導体膜５２の中央部Ｐ１に窪み３２ｃが形成される。

　バリア絶縁層２２上には、保護絶縁膜４０ａと、層間絶縁層１４とが、この順に形成されている。

　保護絶縁膜４０ａは、可変抵抗膜４０及び導体膜５１、５２を保護するとともに、可変抵抗膜４０からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜４０ａは、可変抵抗膜４０及びその上部電極５０の側面の少なくとも一部（例えば可変抵抗膜４０及び導体膜５１の側面）を覆っている。保護絶縁膜４０ａの材料としては、例えばＳｉＮ又はＳｉＣＮ等を用いることができる。

　バリア絶縁層２２と、保護絶縁膜４０ａとは、同じ材料からなることが好ましい。これにより、可変抵抗膜４０の周囲を全て同じ材料で囲むことができる。この結果、材料界面での密着性が向上し、材料が一体化し、外部からの水分浸入等を防ぐとともに、可変抵抗膜４０からの脱離なども防ぐことができるようになる。また、保護絶縁膜４０ａによって、可変抵抗膜４０及び導体膜５１、５２が確実に保護されるようになる。

　層間絶縁層１４は、保護絶縁膜４０ａ上に形成されている。層間絶縁層１４としては、例えばシリコン酸化膜、ＳｉＯＣ膜、又はシリコン酸化膜よりも比誘電率の低い低誘電率膜（例えばＳｉＯＣＨ膜）などを用いることができる。層間絶縁層１４は、同じ材料からなる単一又は複数の絶縁膜でもよいし、異なる材料からなる複数の絶縁膜を積層したものであってもよい。

　層間絶縁層１４には、開口部１４ａが形成されている。開口部１４ａは、例えば溝である。ただしこれに限られず、開口部１４ａは、孔等であってもよい。開口部１４ａの内面（側面及び底面）には、バリアメタル膜３２ａが形成されている。バリアメタル膜３２ａの内側に、例えば銅等の導体が充填されることで、配線３２（埋め込み配線）が形成されている。可変抵抗膜４０の上部電極５０（特に導体膜５２）と配線３２（上層配線）とは、バリアメタル膜３２ａを介して、互いに電気的に接続されている。

　図１Ａを参照して、配線３２の下層側には、不揮発性素子１００側（Ｚ１側）に突出するプラグ３２ｂが形成されている。プラグ３２ｂは配線３２本体と別途に形成して配線３２に電気的に接続してもよいが、本実施形態では、配線３２とプラグ３２ｂとが一体的に形成されている。これにより、接合部の抵抗増大が抑制される。プラグ３２ｂは、導体膜５２の窪み３２ｃ（下穴）にバリアメタル膜３２ａを介して埋め込まれている。プラグ３２ｂは、可変抵抗膜４０の上部電極５０（特に導体膜５２）の表面近傍まで突出しており、バリアメタル膜３２ａを介して、上部電極５０と電気的に接続されている。プラグ３２ｂの下面は、バリアメタル膜３２ａを挟んで、導体膜５２の上面と対向している。配線３２及びプラグ３２ｂの材料としては、例えば銅（Ｃｕ）を用いることができる。

　バリアメタル膜３２ａは、配線３２及びプラグ３２ｂの材料が絶縁層へ拡散するのを防止するバリア性を有する導体膜である。バリアメタル膜３２ａは、配線３２及びプラグ３２ｂを構成する金属が絶縁層（層間絶縁層１４等）へ拡散することを防止するため、配線３２及びプラグ３２ｂの側面及び底面を被覆している。例えば配線３２及びプラグ３２ｂが銅（Ｃｕ）を主成分とする金属材料からなる場合、バリアメタル膜３２ａの材料としては、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等を用いることが好ましい。バリアメタル膜３２ａは、同じ材料からなる単一又は複数の導体膜でもよいし、異なる材料からなる複数の導体膜が積層されたものであってもよい。

　本実施形態の半導体装置１０では、可変抵抗膜４０の上層配線（配線３２）が、埋め込み配線であり、配線３２及びプラグ３２ｂが、可変抵抗膜４０の上部電極５０（厳密には、最上層の導体膜５２）の上面全面と接している。これにより、それら配線３２（上層配線）と上部電極５０との電気的接続が強固になり、接続抵抗が小さくなる。

　また、開口部１４ａが、導体膜５２の上面よりも半導体基板１１側（Ｚ１側）まで形成されることで、配線３２は、導体膜５２の側面においても上部電極５０と電気的に接続されている。これにより、配線３２と上部電極５０との接続抵抗が小さくなり、高い信頼性を有する不揮発性素子１００を形成することができる。

　ここで、可変抵抗膜４０の上部電極５０における最上層の電極（導体膜５２）とバリアメタル膜３２ａとは、互いに同じ材料からなることが好ましい。これにより、導体膜５２とバリアメタル膜３２ａとが一体化し、接触抵抗が低減されるとともに、密着性及び信頼性を向上する。

　例えばバリアメタル膜３２ａがＴａＮ（下層）／Ｔａ（上層）の積層構造を有する場合には、下層材料であるＴａＮを、導体膜５２の材料として用いることが好ましい。また、バリアメタル膜３２ａがＴｉ（下層）／Ｒｕ（上層）である場合には、下層材料であるＴｉを、導体膜５２の材料として用いることが好ましい。

　層間絶縁層１４上には、バリア絶縁層２３が形成されている。また、バリア絶縁層２３は、層間絶縁層１４の開口部１４ａに配置された配線３２上及びバリアメタル膜３２ａ上にも形成され、これらの上面を被覆している。

　バリア絶縁層２３は、配線３２を構成する金属（例えばＣｕ）の酸化を防いだり、配線３２を構成する金属の拡散を防いだりする機能を有する絶縁層である。バリア絶縁層２３としては、例えばＳｉＣ膜、ＳｉＣＮ膜、又はＳｉＮ膜等を用いることができる。バリア絶縁層２３は、同じ材料からなる単一又は複数の絶縁膜でもよいし、又は異なる材料からなる複数の絶縁膜を積層したものであってもよい。

　上記半導体装置１０は、例えば、図２に示すような方法で製造される。

　まず、ステップＳ１１で、半導体装置１０の下部１０ａとなる下部絶縁層１０ｂを形成する。具体的には、例えば図３に示すように、半導体基板１１を準備し、例えばプラズマＣＶＤ法により、半導体基板１１上に層間絶縁層１２を堆積する。層間絶縁層１２は、例えば膜厚３００ｎｍのシリコン酸化膜である。続いて、層間絶縁層１２上に、バリア絶縁層２１を堆積する。バリア絶縁層２１は、例えば膜厚５０ｎｍのＳｉＮ膜である。続いて、バリア絶縁層２１上に、例えばプラズマＣＶＤ法により、層間絶縁層１３を堆積する。層間絶縁層１３は、例えば膜厚３００ｎｍのシリコン酸化膜である。これにより、下部絶縁層１０ｂが形成される。

　なお、プラズマＣＶＤ（Chemical Vapor Deposition）法とは、例えば気体原料を送って、又は液体原料を気化させて、減圧下の反応室に連続的に反応ガスを供給し、プラズマエネルギーによって分子を励起状態にし、気相反応又は基板表面反応などによって基板上に連続的に膜を形成する手法をいう。

　続いて、図２に示すステップＳ１２で、下部絶縁層１０ｂ中に配線３１（下層配線）を形成する。

　具体的には、図４に示すように、例えばリソグラフィ技術（フォトレジスト形成、ドライエッチング、及びフォトレジスト除去等）により、下部絶縁層１０ｂに開口部１３ａ（配線溝）を形成する。開口部１３ａは、層間絶縁層１３及びバリア絶縁層２１を貫通し、層間絶縁層１２にも入り込む。すなわち、開口部１３ａが形成されることにより、層間絶縁層１２の表面が僅かに（例えば上面から２０ｎｍ程度）削られる。

　続いて、図５に示すように、例えばＰＶＤにより、バリアメタル膜３１ａを形成する。バリアメタル膜３１ａは、例えば膜厚５ｎｍ／５ｎｍのＴａＮ／Ｔａの積層膜である。さらに続いて、例えばＰＶＤにより、例えば無電解めっき銅からなるシード層を形成した後、そのシード層を用いて、例えば電解めっき法により、開口部１３ａ（バリアメタル膜３１ａの内側）に、例えば電解めっき銅を埋め込む。これにより、無電解めっき銅及び電解めっき銅からなる配線３１が形成される。その後、例えば２００℃以上の温度で熱処理処理後、ＣＭＰ（化学機械的研磨；Chemical Mechanical Polishing）によって開口部１３ａ外の余剰の銅を除去する。ＣＭＰとは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する手法をいう。開口部１３ａ（配線溝）に埋め込まれた余剰の銅を研磨することによって配線３１（ダマシン配線）が形成され、層間絶縁層１３等の表面を研磨することで上面が平坦化される。その結果、開口部１３ａ（配線溝）に、バリアメタル膜３１ａを介して配線３１が形成される。これにより、半導体装置１０の下部１０ａが完成する。上記一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。

　続いて、図２に示すステップＳ１３で、不揮発性素子１００を形成する。本実施形態では、配線３１を下部電極と兼用するため、残りの、可変抵抗膜４０及びその上部電極５０（導体膜５１、５２）を形成する。詳しくは、図６に示すような手順で、不揮発性素子１００を形成する。

　図６に示すステップＳ２１では、バリア絶縁層２２を形成する。具体的には、図７に示すように、上記ＣＭＰにより平坦化された、層間絶縁層１３、配線３１、及びバリアメタル膜３１ａの上面に、例えばプラズマＣＶＤで、バリア絶縁層２２を形成する。バリア絶縁層２２は、例えば膜厚５０ｎｍのＳｉＮ膜である。バリア絶縁層２２の膜厚は、１０ｎｍ～５０ｎｍであることが好ましい。

　続いて、図６に示すステップＳ２２で、図８に示すように、バリア絶縁層２２上に、開口部１００１ａを有するハードマスク膜１００１を形成する。ハードマスク膜１００１は、例えばシリコン酸化膜である。ハードマスク膜１００１は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁層２２とは異なる材料からなることが好ましい。ハードマスク膜１００１は、絶縁膜であっても、導電膜であってもよい。ハードマスク膜１００１の材料は、シリコン酸化物に限られず、例えばシリコン窒化物、ＴｉＮ、Ｔｉ、Ｔａ、又はＴａＮ等であってもよい。また、ハードマスク膜１００１は、例えばＳｉＮ／ＳｉＯ_２の積層体である。

　開口部１００１ａは、例えばリソグラフィ技術により形成する。具体的には、ハードマスク膜１００１上に、図示しないフォトレジストを形成し、これをマスクとしてドライエッチングすることにより、ハードマスク膜１００１に所定のパターンで開口部１００１ａを形成する。このドライエッチングは、必ずしもバリア絶縁層２２の上面で停止している必要はなく、バリア絶縁層２２の内部にまで到達していてもよい。その後、例えば酸素プラズマアッシング等によって、フォトレジストを剥離する。ハードマスク膜１００１の開口部１００１ａは、例えば開口部２２ａに対応するようにテーパすることが好ましい。

　続いて、図６に示すステップＳ２３で、図９に示すように、ハードマスク膜１００１をマスクとして、例えば反応性ドライエッチングにより、ハードマスク膜１００１の開口部１００１ａに露出するバリア絶縁層２２をエッチバック（ドライエッチング）する。これにより、バリア絶縁層２２に開口部２２ａが形成される。バリア絶縁層２２の開口部２２ａの平面形状（基板の主面（Ｘ－Ｙ平面）に垂直な方向から観た形状）は例えば円形である。円の直径は、例えば３０ｎｍ～５００ｎｍである。

　反応性ドライエッチングで開口部２２ａを形成することにより、図９に示すように、開口部２２ａの側面を、例えばテーパ角度θ１（例えば、９０°～１３５°）でテーパさせることができる。詳しくは、ソースパワーを低下させる、あるいは基板バイアスを高めることで、エッチング時のイオン性を向上させ、テーパ角度θ１を大きくすることができる。また、オーバーエッチングしてもよい。具体的には、例えば開口部２２ａを形成する部位の残膜のうち、特にバリア絶縁層２２が最も薄い部位（最もエッチングが進行している底部）の膜厚が約３０ｎｍである場合に、５５ｎｍ相当（約８０％オーバー）のエッチングを行ってもよい。

　反応性ドライエッチングの反応ガス（エッチングガス）としては、フルオロカーボンを含むガスなどが有効である。反応性ドライエッチングに用いる条件の一例では、処理ガスの流量：ＣＦ_４／Ａｒ：２５：５０ｓｃｃｍ、真空度：４ｍＴｏｒｒ、ソース電力：４００Ｗ、基板バイアス：９０Ｗである。

　上記エッチバックにより、バリア絶縁層２２の開口部２２ａに、配線３１が露出する。続いて、アミン系の剥離液などで有機剥離処理を行うことで、配線３１の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する。

　その後、必要に応じて、バリア絶縁層２２の開口部２２ａに露出する配線３１の表面をシリサイド化する。具体的には、例えば基板温度を３５０℃に保持しながら、２Ｔｏｒｒ程度に保持されたリアクターに、反応性ガスとしてＳｉＨ_４を５０ｓｃｃｍで、また希釈ガスとしてＮ_２を３００ｓｃｃｍで、１分間供給する。この加熱により、有機成分や水分が除去される。加熱は、例えばスパッタリング装置内に搭載されているヒートチャンバで行うことができる。

　なお、ハードマスク膜１００１は、上記エッチバック中に完全に除去されることが好ましいが、必要に応じて、別途にハードマスク膜１００１を除去してもよい。また、ハードマスク膜１００１が絶縁材料からなる場合などには、あえて除去せず、そのまま残存させてもよい。

　続いて、図６に示すステップＳ２４で、非反応性ガスを用いたＲＦ（Radio Frequency）エッチングによって、配線３１の表面の酸化物を除去する。このＲＦエッチングにより、例えば図１０に示すように、バリア絶縁層２２の開口部２２ａ側面のテーパ角度を、例えばθ１からθ２へ大きくすることができる（θ１＜θ２）。テーパ角度θ２は、例えば９５°以上である。

　このＲＦエッチングでは、ＲＦエッチングチャンバに非反応性ガスを供給する。非反応性ガスとしては、例えばＨｅ又はＡｒ等を用いることができる。ＲＦエッチングの条件の一例では、非反応性ガスはＡｒガスであり、Ａｒガスの流量：３０ｓｃｃｍ、真空度：１０ｍＴｏｒｒ、ソース電力：２９０Ｗ、基板バイアス：１３０Ｗである。ＲＦエッチング時間は、プラズマＣＶＤにより形成したＳｉＯ_２膜のエッチング量で定量化することができるが、例えばＳｉＯ_２膜換算で３ｎｍとする。

　なお、ＲＦエッチングに先立ち（例えばエッチバック時に）、予め開口部２２ａの側面をテーパさせておくことで、過剰なＲＦエッチングを行うことなく、テーパ角度を調整することができる。

　可変抵抗膜４０（図１Ａ参照）が酸化物絶縁体である場合には、従来のメタル系スパッタリング技術に比べて指向性を制御することが難しいため、可変抵抗膜１００２（図１１参照）をバリア絶縁層２２の開口部２２ａへ埋設する際に（図６に示すステップＳ２５）、カバレッジを均一に保つことが難しい。そこで、開口部２２ａ側面のテーパ角度θ２（図１０参照）が重要になる。この点、ドライエッチング（エッチバック）及びＲＦエッチングの２段階のプロセスを経ることにより、下層の配線３１へのダメージ（酸化）を防ぎながら、開口部２２ａの側面を所望のテーパ角度に形成することが可能になる。

　ここで、バリア絶縁層２２の開口部２２ａには前工程での有機剥離処理によって水分などが付着しているため、後述する可変抵抗膜１００２の堆積（図６に示すステップＳ２５）より前に、例えば減圧下で、温度２５０℃～３５０℃程度の熱処理を加えて脱ガスしておくことが好ましい。この脱ガス処理は、銅表面を再度酸化させないように、真空下、あるいは窒素雰囲気などの不活性ガス雰囲気下で行うことが好ましい。

　また、後述する可変抵抗膜１００２の堆積（図６に示すステップＳ２５）より前に、バリア絶縁層２２の開口部２２ａに露出する配線３１に対して、Ｈ_２ガスを用いたプラズマクリーニング処理（還元処理）を行ってもよい。こうすることで、可変抵抗膜１００２を形成する際に、配線３１を構成する銅の酸化を抑制することができ、プロセス中の銅の熱拡散（物質移動）を抑制することが可能になる。

　続いて、図６に示すステップＳ２５で、図１１に示すように、例えばＰＶＤ又はＣＶＤ（例えばプラズマＣＶＤ）等により、配線３１及びバリア絶縁層２２の上面に、可変抵抗膜１００２を形成する。可変抵抗膜１００２は、例えば膜厚６ｎｍのＳｉＯＣ_３膜である。

　可変抵抗膜１００２の成膜条件の一例では、例えばＨｅをキャリアガスとして、有機シロキサン原料を６５ｓｃｃｍで供給する。また、その他の条件としては、ＲＦ電力：８８Ｗ、温度：３５０℃、圧力：４．５Ｔｏｒｒである。有機シロキサンは、例えば、下記化学式で示されるものを使用する。

　続いて、図６に示すステップＳ２６において、可変抵抗膜１００２上に、導体膜１００３と、導体膜１００４とを、この順で形成する（図１１参照）。ここで、導体膜１００３は、例えば膜厚１０ｎｍのＲｕ膜である。導体膜１００４は、例えば膜厚５０ｎｍのＴａＮ膜である。

　このように、導体膜１００３及び導体膜１００４のいずれも、減圧下で形成する。また、可変抵抗膜１００２からの酸素の脱離を抑制するため、導体膜１００３及び導体膜１００４は室温で形成することが好ましい。

　導体膜１００３は、例えばＲｕをターゲットとするＤＣ（Direct Current）スパッタリングにより形成する。導体膜１００３の成膜条件の一例としては、ＤＣパワー：０．２ｋＷ、処理ガス：Ａｒガス、真空度：２ｍＴｏｒｒである。

　導体膜１００４は、例えばＴａをターゲットとするＤＣスパッタリングにより形成する。

　続いて、図６に示すステップＳ２７で、可変抵抗膜１００２、導体膜１００３、及び導体膜１００４をパターニングする。

　具体的には、図１２に示すように、例えば当該技術分野において一般的なプラズマＣＶＤ法により、導体膜１００４上に、ハードマスク膜１００５と、ハードマスク膜１００６とを、この順に形成する。ハードマスク膜１００５をプラズマＣＶＤ法によって形成する場合、成膜前に反応室内を減圧した状態に維持することから、可変抵抗膜１００２から酸素が脱離するおそれがある。この場合、完成した半導体装置１０（図１Ａ参照）において、酸素欠陥によってイオン伝導層（可変抵抗膜４０）のリーク電流が増加するという問題が生じるおそれがある。可変抵抗膜１００２からの酸素の脱離を抑制するためには、成膜温度を３５０℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば高密度プラズマで、ＳｉＨ_４／Ｎ_２の混合ガスを用いることが好ましい。

　ハードマスク膜１００５は、例えば膜厚３０ｎｍのＳｉＮ膜である。ハードマスク膜１００６は、例えば膜厚１００ｎｍのＳｉＯ_２膜である。ハードマスク膜１００５とハードマスク膜１００６とは、異なる材料からなる膜であることが好ましい。また、ハードマスク膜１００５は、バリア絶縁層２２及び保護絶縁膜４０ａ（図１Ａ参照）と同じ材料であることが好ましい。得られる半導体装置１０において、ハードマスク膜１００５が残存した場合に、可変抵抗膜４０（図１Ａ参照）の周囲を全て同じ材料で囲むことができるからである。

　続いて、ハードマスク膜１００６上に、可変抵抗膜４０及びその上部電極５０（図１Ａ参照）に対応したパターンを有するフォトレジスト（図示せず）を形成する。続いて、そのフォトレジストをマスクとして、ハードマスク膜１００５が露出するまでハードマスク膜１００６をドライエッチングする。これにより、図１３に示すように、可変抵抗膜４０及びその上部電極５０（図１Ａ参照）に対応したパターンを有するハードマスク膜１００６ａが形成される。続いて、例えば酸素プラズマアッシング及び有機剥離液などを用いて、上記フォトレジストを除去する。

　続いて、ハードマスク膜１００６ａをマスクとして、ハードマスク膜１００５、導体膜１００４、導体膜１００３、及び可変抵抗膜１００２を連続的にドライエッチングする。このドライエッチング処理により、図１４に示すように、配線３１（下部電極）と、可変抵抗膜４０と、上部電極５０（導体膜５１、５２）と、から構成される不揮発性素子１００が完成する。また、このドライエッチング処理により、ハードマスク膜１００５もパターニングされ、不揮発性素子１００に対応したパターンを有するハードマスク膜１００５ａが形成される。このようなハードマスクＲＩＥ法を用いることで、可変抵抗膜４０及びその上部電極５０（導体膜５１、５２）をレジスト除去のための酸素プラズマアッシングに曝すことなく、不揮発性素子１００を形成することができる。また、ドライエッチング処理後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に左右されることなく酸化プラズマを照射することができるようになる。

　具体的には、例えば導体膜５２がＴａの場合にはＣｌ_２系のガスでＲＩＥ加工することができ、導体膜５１がＲｕの場合にはＣｌ_２／Ｏ_２の混合ガスでＲＩＥ加工することができる。また、可変抵抗膜４０のエッチングは、バリア絶縁層２２の表面でドライエッチングを停止させる。可変抵抗膜４０がＴａを含む酸化物であり、バリア絶縁層２２がＳｉＮ膜又はＳｉＣＮ膜である場合のＲＩＥ加工においては、ＣＦ_４系、ＣＦ_４／Ｃｌ_２系、ＣＦ_４／Ｃｌ_２／Ａｒ系などの混合ガスでエッチング条件を調節することができる。

　本実施形態では、最終的にハードマスク膜１００６ａを除去し、ハードマスク膜１００５ａは残存させるが、必要に応じて、ハードマスク膜１００５ａ、１００６ａの両方を除去することもできる。また、ハードマスク膜１００５ａ、１００６ａの両方を残存させてもよい。ハードマスク膜１００５ａ、１００６ａを除去する場合、これらは、上記ドライエッチング処理（可変抵抗膜１００２等のパターニング）中に完全に除去されることが好ましいが、ドライエッチング処理とは別途に、ハードマスク膜１００５ａ、１００６ａを除去してもよい。

　続いて、図２に戻り、ステップＳ１４で、上部絶縁層を形成する。本実施形態では、層間絶縁層１４が上部絶縁層となる。

　具体的には、図１５に示すように、バリア絶縁層２２、可変抵抗膜４０及びその上部電極５０、並びにハードマスク膜１００５ａの表面に、保護絶縁膜１００７を堆積する。保護絶縁膜１００７は、例えば膜厚３０ｎｍのＳｉＮ膜である。

　続いて、図１６に示すように、保護絶縁膜１００７上に、層間絶縁層１４を堆積する。層間絶縁層１４は、例えばシリコン酸化膜である。高密度に配置された可変抵抗膜４０の間にボイドを発生させることなく層間絶縁層１４を埋め込むためには、シリコン酸化膜（ＳｉＯ_２膜）を形成するにあたり、ＳｉＨ_４／Ｎ_２Ｏの混合ガスを用いる高密度プラズマを用いることが好ましい。

　層間絶縁層１４は、後述の開口部１４ａを形成するエッチングのためのエッチングストッパ膜を含んでいてもよい。具体的には、例えば層間絶縁層１４は、シリコン酸化膜と、ＳｉＮ膜と、シリコン酸化膜とが、この順で積層された構造を有していてもよい。この例では、ＳｉＮ膜が、エッチングストッパ膜となる。ここではシリコン酸化膜は、例えばプラズマＣＶＤ法で形成することができる（詳しくは、後述する図３６参照）。

　続いて、図２に示すステップＳ１５で、例えば銅デュアルダマシン配線プロセス（デュアルダマシン法）によって、層間絶縁層１４（上部絶縁層）中に、配線３２（上層配線）及びそのプラグ３２ｂを形成する。ここで、デュアルダマシン法とは、ビアホールと配線部を予め形成しておき、一度にプラグと配線とを形成する方法をいい、デュアルダマシン法で形成された配線をダマシン配線という。

　具体的には、図１７に示すように、前述した開口部１３ａ（図４参照）と同様にリソグラフィ技術を用い、層間絶縁層１４に開口部１４ａ（配線３２用の配線溝）を形成するとともに、導体膜５２の窪み３２ｃ内の絶縁層を除去する。これにより、導体膜５２表面の窪み３２ｃが、プラグ３２ｂ（図１Ａ参照）を形成するための下穴（予備穴）となる。また、これにより、可変抵抗膜４０の上部電極５０上のハードマスク膜１００５ａ及び保護絶縁膜１００７が除去されて上部電極５０の上面が露出するとともに、保護絶縁膜１００７の除去されずに残った部分が、保護絶縁膜４０ａとなる。また、開口部１４ａが、導体膜５２の上面よりも半導体基板１１側（Ｚ１側）へ掘り込まれることによって、上部電極５０の側面の一部も露出する。

　続いて、図１８に示すように、前述したバリアメタル膜３１ａ、配線３１（図５参照）と同様にＰＶＤ、デュアルダマシン法などによって、開口部１４ａに、バリアメタル膜３２ａ、配線３２及びそのプラグ３２ｂを形成する。不揮発性素子１００によって形成される段差を解消するためには、層間絶縁層１４を厚く堆積し、ＣＭＰによって層間絶縁層１４を削り込んで平坦化することが好ましい。また、ＣＭＰによれば、層間絶縁層１４を所望の膜厚になるように調節することもできる。

　バリアメタル膜３２ａは、例えばＴａＮ／Ｔａ膜である。配線３２及びそのプラグ３２ｂは、例えば無電解めっき銅／電解めっき銅の積層膜である。ただしこれに限られず、例えばバリアメタル膜３２ａと配線３２及びそのプラグ３２ｂとを同じ材料で形成することで、配線３２及びそのプラグ３２ｂと導体膜５２との間の接触抵抗を低減することができる。これにより、オン時の可変抵抗膜４０の抵抗値（オン抵抗）は小さくなり、素子性能を向上させることができる。

　続いて、図２に示すステップＳ１６で、バリア絶縁層２３（保護膜）を形成する。具体的には、配線３２の形成後、上記ＣＭＰにより平坦化された、層間絶縁層１４、配線３２、及びバリアメタル膜３２ａの上面に、例えばプラズマＣＶＤ法で、バリア絶縁層２３を形成する。バリア絶縁層２３は、例えばＳｉＮ膜である。これにより、図１Ａに示す半導体装置１０が得られる。

　本実施形態によれば、通常のＣｕダマシン配線プロセスに、追加工程としてフォトレジストのマスクセットを作成するだけで、半導体装置１０に不揮発性素子１００を内蔵させることができる。その結果、装置の低コスト化が実現される。

　また、本実施形態によれば、銅配線によって構成される最先端の電子デバイスに不揮発性素子１００を内蔵することができる。その結果、当該電子デバイスにおいて、回路性能のフレキシビリティを向上させることができる。

　（実施形態２）
　以下、本発明に係る実施形態２について、上記実施形態１との相違点を中心に説明する。なおここでは、上記図１Ａ等に示した要素と同一の要素には各々同一の符号を付すとともに、既に説明した共通の部分、すなわち説明が重複する部分については、便宜上、その説明を省略することとする。

　本実施形態の半導体装置２０は、図１９に示すように、第１配線部２０ａと、第２配線部２０ｂと、を有する。第１配線部２０ａは、図１Ａに示す半導体装置１０と同様の構造を有し、不揮発性素子１００を内蔵している。一方、第２配線部２０ｂは、不揮発性素子を有さない。すなわち、第１配線部２０ａにおいては、配線３１（第１の配線）と、配線３２（第１の配線の上層配線）とが、可変抵抗膜４０を介して電気的に接続される。一方、第２配線部２０ｂにおいては、配線６１（第２の配線）と、配線６２（第２の配線の上層配線）とが、可変抵抗膜を介さずに、電気的に接続される。

　詳しくは、第２配線部２０ｂは、配線６１（下層配線）及びそのバリアメタル膜６１ａと、配線６２（上層配線）及びそのバリアメタル膜６２ａと、を有する。配線６１、６２やバリアメタル膜６１ａ、６２ａの材料には、前述した配線３１、３２やバリアメタル膜３１ａ、３２ａと同じ材料を用いる。

　半導体装置２０の下部２０ｃ上には、バリア絶縁層２２と、保護絶縁膜４０ａと、層間絶縁層１４と、バリア絶縁層２３とが、この順で積層されている。また、本実施形態の層間絶縁層１４は、層間絶縁層１４１（下層側）と、層間絶縁層１４２（上層側）と、から構成される。

　半導体装置２０の下部２０ｃは、開口部１３ｂ（配線６１用の配線溝）を有する。また、層間絶縁層１４２は、開口部１４ｂ（配線６２用の配線溝）を有する。開口部１３ｂ、１４ｂは、例えば溝である。ただしこれに限られず、開口部１３ｂ、１４ｂは、孔等であってもよい。また、層間絶縁層１４１、保護絶縁膜４０ａ、及びバリア絶縁層２２には、開口部２２ｂ（プラグ６２ｂ用の下穴）が形成されている。開口部２２ｂは、開口部１４ｂに連続している。開口部２２ｂの平面形状（基板の主面（Ｘ－Ｙ平面）に垂直な方向から観た形状）は例えば円形である。ただしこれに限られず、開口部２２ｂの平面形状は任意であり、例えば楕円や多角形であってもよい。また、開口部２２ｂは、例えば長穴であってもよい。

　開口部１３ｂ、１４ｂ、２２ｂの内面（側面及び底面）には、バリアメタル膜６１ａ、６２ａが形成されている。バリアメタル膜６１ａ、６２ａの内側に、例えば銅等の導体が充填されることで、配線６１、６２（埋め込み配線）が形成されている。

　配線６２の下層側には、配線６１側（Ｚ１側）に突出するプラグ６２ｂが形成されている。プラグ６２ｂは別途形成して配線６２の本体部に接続してもよいが、本実施形態では、配線６２とプラグ６２ｂとが一体的に形成されている。これにより、接合部の抵抗増大が抑制される。プラグ６２ｂは、開口部２２ｂ（下穴）内に配置される。プラグ６２ｂは、配線６１の表面近傍まで突出しており、バリアメタル膜６２ａを介して、配線６１と電気的に接続されている。プラグ６２ｂの下面は、バリアメタル膜６２ａを挟んで、配線６１の上面と対向している。

　上記半導体装置２０は、例えば、図２０に示すような方法で製造される。

　まず、図２０に示すステップＳ３１で、図２１に示すように、図２に示すステップＳ１１と同様にして、下部絶縁層（半導体基板１１、層間絶縁層１２、バリア絶縁層２１、及び層間絶縁層１３）を形成し、図２０に示すステップＳ３２で、図２に示すステップＳ１２と同様にして、開口部１３ａ、１３ｂ、バリアメタル膜３１ａ、６１ａ、及び配線３１、６１（下層配線）を形成する。これにより、半導体装置２０の下部２０ｃが形成される。

　層間絶縁層１２は、例えば膜厚３００ｎｍのシリコン酸化膜である。バリア絶縁層２１は、例えば膜厚５０ｎｍのＳｉＮ膜である。層間絶縁層１３は、例えば膜厚３００ｎｍのシリコン酸化膜である。開口部１３ａ、１３ｂは、例えばリソグラフィ技術により形成される。バリアメタル膜３１ａ、６１ａは、例えば膜厚５ｎｍ／５ｎｍのＴａＮ／Ｔａ膜である。配線３１、６１は、例えば銅配線である。

　続いて、図２０に示すステップＳ３３で、不揮発性素子１００を形成する。

　具体的には、図２２に示すように、図６に示すステップＳ２１～ステップＳ２４と同様にして、シリコン酸化物からなるハードマスク膜を用いて、開口部２２ａを有するバリア絶縁層２２を形成する。バリア絶縁層２２は、例えば膜厚５０ｎｍのＳｉＮ厚である。

　この段階では、配線６１上はバリア絶縁層２２で覆われたままである。したがって、開口部２２ａの下方以外に位置する配線６１はＲＦエッチング等されない。

　続いて、図６に示すステップＳ２５及びステップＳ２６と同様にして、図２３に示すように、配線３１及びバリア絶縁層２２の上面に、可変抵抗膜２００１、導体膜２００２、及び導体膜２００３を、この順に形成する。

　可変抵抗膜２００１は、例えば膜厚６ｎｍのＳｉＯＣ_３膜である。導体膜２００２は、例えば膜厚１０ｎｍのＲｕ膜である。導体膜２００３は、例えば膜厚５０ｎｍのＴａ膜である。

　この段階では、配線６１は、依然として、バリア絶縁層２２、可変抵抗膜２００１、導体膜２００２、及び導体膜２００３で覆われたままである。

　続いて、可変抵抗膜２００１、導体膜２００２、及び導体膜２００３をパターニングする。

　具体的には、図２４に示すように、導体膜２００３上に、例えば当該技術分野において一般的なプラズマＣＶＤにより、ハードマスク膜２００４と、ハードマスク膜２００５とを、この順に積層する。ハードマスク膜２００４及びハードマスク膜２００５の成長温度は、例えば３５０℃とする。

　ハードマスク膜２００４は、例えば膜厚３０ｎｍのＳｉＮ膜である。ハードマスク膜２００５は、例えば膜厚２００ｎｍのＳｉＯ_２膜である。

　この段階では、図２４に示すように、配線６１は、依然として、バリア絶縁層２２、可変抵抗膜２００１、導体膜２００２、導体膜２００３、及びハードマスク膜２００４、２００５で覆われたままである。

　続いて、ハードマスク膜２００５上に、可変抵抗膜４０及びその上部電極５０（図１９参照）に対応したパターンを有するフォトレジスト（図示せず）を形成する。続いて、そのフォトレジストをマスクとして、導体膜２００３が露出するまでハードマスク膜２００４及び２００５をドライエッチングする。これにより、図２５に示すように、可変抵抗膜４０及びその上部電極５０（図１９参照）に対応したパターンを有するハードマスク膜２００４ａ、２００５ａが形成される。続いて、例えば酸素プラズマアッシング及び有機剥離液などを用いて、上記フォトレジストを除去する。

　ここでのハードマスク膜２００５のドライエッチングには、例えば一般的な平行平板型のドライエッチング装置を用いることができる。このドライエッチングは、ハードマスク膜２００４の上面又は内部で停止させることが好ましい。それにより、導体膜２００３はハードマスク膜２００４によってカバーされ、酸素プラズマに暴露されない。

　ハードマスク膜２００４のドライエッチングは、例えば平行平板型のドライエッチャーを用いて行うことができる。ハードマスク膜２００４がＳｉＮ膜である場合、そのエッチング条件の一例では、処理ガスＣＦ_４／Ａｒの流量：２５／５０ｓｃｃｍ、真空度：４ｍＴｏｒｒ、ソース電力：４００Ｗ、基板バイアス：９０Ｗである。

　続いて、ハードマスク膜２００４ａ、２００５ａをマスクとして、導体膜２００３、導体膜２００２、及び可変抵抗膜２００１を連続的にドライエッチングする。これにより、図２６に示すように、配線３１（下部電極）と、可変抵抗膜４０と、上部電極５０（導体膜５１、５２）と、から構成される不揮発性素子１００が完成する。

　ここで、導体膜２００３、導体膜２００２、及び可変抵抗膜２００１のドライエッチングには、平行平板型のドライエッチャーを用いることができる。

　導体膜２００３がＴａである場合には、そのエッチング条件の一例としては、処理ガスＣｌ_２の流量：５０ｓｃｃｍ、真空度：４ｍＴｏｒｒ、ソース電力：４００Ｗ、基板バイアス：６０Ｗである。

　導体膜２００２がＲｕである場合には、そのエッチング条件の一例としては、処理ガスＣｌ_２／Ｏ_２の流量：５／４０ｓｃｃｍ、真空度：４ｍＴｏｒｒ、ソース電力：９００Ｗ、基板バイアス：１００Ｗである。

　可変抵抗膜２００１がＳｉＯＣである場合には、そのエッチング条件の一例としては、処理ガスＣＦ_４／Ａｒの流量：１５／１５ｓｃｃｍ、真空度：１０ｍＴｏｒｒ、ソース電力：８００Ｗ、基板バイアス：６０Ｗである。

　上記条件であれば、サブトレンチなどの発生を抑制しながら加工することができる。この際、エッチング条件の調節により、配線３１、６１上のバリア絶縁層２２の膜厚を真空度：所望の厚さ（例えば４０ｎｍ）とすることが好ましい。

　続いて、図２０に示すステップＳ３４で、上部絶縁層を形成する。本実施形態では、層間絶縁層１４（図１９参照）が上部絶縁層となる。

　具体的には、まず、図２７に示すように、バリア絶縁層２２、可変抵抗膜４０及びその上部電極５０、並びにハードマスク膜２００４ａ、２００５ａの表面に、保護絶縁膜２００６を堆積する。保護絶縁膜２００６は、例えば膜厚３０ｎｍのＳｉＮ膜である。

　保護絶縁膜２００６は、例えば高密度プラズマにより形成することができる。保護絶縁膜２００６の成膜条件の一例では、処理ガスがＳｉＨ_４及びＮ_２であり、基板温度が２００℃である。この例では、ＮＨ_３やＨ_２などの還元性のガスを用いないため、成膜直前の成膜ガス安定化工程において、可変抵抗膜４０（例えばＳｉＯＣ膜）の還元を抑制することができる。

　本実施形態では、配線３１上のバリア絶縁層２２、ハードマスク膜２００４、及び保護絶縁膜２００６が、同じ材料（ＳｉＮ）で形成されている。これにより、バリア絶縁層２２、ハードマスク膜２００４、及び保護絶縁膜２００６が、可変抵抗膜４０の周囲を一体的に保護することができるようになり、界面の密着性、吸湿性、耐水性、及び酸素脱離の耐性が向上する。そしてその結果、素子の歩留まり及び信頼性が向上する。

　続いて、図２８に示すように、例えばプラズマＣＶＤにより、保護絶縁膜２００６上に、層間絶縁層２００７を堆積する。層間絶縁層２００７は、例えば膜厚５００ｎｍのシリコン酸化膜である。

　続いて、図２９に示すように、ＣＭＰにより、層間絶縁層２００７を平坦化する。これにより、層間絶縁層２００７が、層間絶縁層１４１（図１９参照）及び層間絶縁層１４１ａとなり、層間絶縁層１４１ａは導体膜５２表面の窪み３２ｃに埋め込まれる。その結果、層間絶縁層１４１ａによって導体膜５２表面の窪み３２ｃが平坦化されるとともに、層間絶縁層１４１の上面も平坦化される。また、この平坦化処理によって上層（Ｚ２側）のハードマスク膜２００４ａ、２００５ａなど（図１９参照）が除去され、導体膜５２の上面が露出する。さらに、保護絶縁膜２００６も上部電極５０周囲の突出部分が研削され、保護絶縁膜４０ａ（図１９参照）となる。

　この平坦化工程では、例えば層間絶縁層２００７の頂面（最も高さの高い面）から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとする。ここでのＣＭＰの一例では、一般的なコロイダルシリカ又はセリア系のスラリーを用いる。

　続いて、図３０に示すように、例えばプラズマＣＶＤにより、層間絶縁層１４１及び導体膜５２の上面に、層間絶縁層１４２を形成する。そして、層間絶縁層１４１及び層間絶縁層１４２が、上部絶縁層である層間絶縁層１４（図１９参照）となる。層間絶縁層１４２は、例えば膜厚３００ｎｍのシリコン酸化膜である。

　続いて、図２０に示すステップＳ３５で、例えばビアファースト法を用いて、層間絶縁層１４（上部絶縁層）に、配線３２、６２（いずれも上層配線）及びそのプラグ３２ｂ、６２ｂを形成する。ここで、ビアファースト法とは、デュアルダマシン法の１種であって、露光時の反射防止のために、ビアホールの開口後、配線溝（トレンチ）を形成する前に、ビアホールをＢＡＲＣ（BottomAnti-Reflection Coating）で埋める方法をいう。

　続いて、図３１に示すように、層間絶縁層１４に、開口部１４ｃを形成する。

　具体的には、層間絶縁層１４上に、開口部２２ａ（図１Ａ参照）に対応したパターンを有するフォトレジスト（図示せず）を形成する。続いて、そのフォトレジストをマスクとして、保護絶縁膜４０ａに達するまで層間絶縁層１４をドライエッチングする。これにより、図３１に示す開口部１４ｃが形成される。その後、例えば酸素プラズマアッシング及び有機剥離液などを用いて、上記フォトレジストを除去する。

　層間絶縁層１４のエッチング工程では、エッチング処理が保護絶縁膜４０ａの表面又は内部で停止するように、エッチング時間などの条件を調節することが好ましい。層間絶縁層１４１のエッチングと層間絶縁層１４２のエッチングとは、異なるレチクルを用い、異なるエッチング条件で行ってもよい。

　なお、後述する開口部１４ｂなど（図３２参照）の形成に先立ち、開口部１４ｃの底にＡＲＣ（Anti-Reflection Coating；反射防止膜）などを埋め込んでおくことできる。これにより、エッチングによる開口部１４ｃの底の突き抜けを防止することができる。

　続いて、図３２に示すように、前述した開口部１３ａ（図４参照）と同様にリソグラフィ技術により、開口部１４ａ（第１の開口部）及び開口部１４ｂ（第２の開口部）を形成する。これにより、層間絶縁層１４２が導体膜５２の上面よりも半導体基板１１側（Ｚ１側）へ掘り込まれ、上部電極５０の上面及び側面（Ｘ－Ｚ平面及びＹ－Ｚ平面）の一部が露出する。また、オーバーエッチングにより、導体膜５２表面の窪み３２ｃ内の層間絶縁層１４１ａが除去される。本実施形態では、開口部１４ａ（第１の開口部）の形成と開口部１４ｂ（第２の開口部）の形成とが同時に行われるので、工程数が減少されるようになる。

　本実施形態では、フォトレジストを除去するための酸素プラズマアッシングの際、配線６１は、保護絶縁膜４０ａで保護されているため、酸化ダメージを受けにくくなる。

　続いて、図３３に示すように、例えばエッチングにより、開口部１４ｃの底の保護絶縁膜４０ａ及びバリア絶縁層２２を除去する。これにより、開口部２２ｂ（プラグ６２ｂ用の下穴）が形成され、配線６１が露出する。

　続いて、図３４に示すように、前述したバリアメタル膜３１ａ、配線３１（図５参照）と同様にＰＶＤ、デュアルダマシン法などによって、開口部１４ａ及び上部電極５０の窪み３２ｃに、バリアメタル膜３２ａ、配線３２及びそのプラグ３２ｂを形成するとともに、開口部１４ｂ及び２２ｂに、バリアメタル膜６２ａ、配線６２及びそのプラグ６２ｂを形成する。これにより、開口部１４ａ及び上部電極５０の窪み３２ｃに、バリアメタル膜３２ａを介して、配線３２及びそのプラグ３２ｂが形成される。配線３２及びそのプラグ３２ｂは、バリアメタル膜３２ａを介して、可変抵抗膜４０の上部電極５０に電気的に接続される。また、開口部１４ｂ及び２２ｂには、バリアメタル膜６２ａを介在させて、配線６２及びそのプラグ６２ｂが形成される。プラグ６２ｂは、開口部２２ｂ（下穴）に配置される。配線６２及びプラグ６２ｂは、バリアメタル膜６２ａを介して、配線６１に電気的に接続される。バリアメタル膜３２ａ及びバリアメタル膜６２ａは、例えば膜厚５ｎｍのＴａ膜である。配線３２、６２及びそのプラグ３２ｂ、６２ｂは、例えばＣｕ（銅）からなる。

　本実施形態では、デュアルダマシン法によって、配線３２及びプラグ３２ｂと、配線６２及びプラグ６２ｂとを同時に形成するため、半導体装置の製造に要する工程数を減少することができる。

　続いて、図２０に示すステップＳ３６で、バリア絶縁層２３（保護膜）を形成する。具体的には、配線３２、６２の形成後、上記ＣＭＰにより平坦化された、層間絶縁層１４、配線３２、６２、及びバリアメタル膜３２ａ、６２ａの上面に、例えばプラズマＣＶＤによって、バリア絶縁層２３を形成する。バリア絶縁層２３は、例えばＳｉＮ膜である。これにより、図１９に示した半導体装置２０が得られる。

　上記のように形成した半導体装置２０について、可変抵抗膜４０の上部電極５０側に－５Ｖの電圧を印加してフォーミング処理を行ったところ、不揮発性素子１００（図１、図３４参照）が１００Ωになる（低抵抗化する）こと、及び、同じく上部電極５０側に３Ｖ電圧を印加することで不揮発性素子１００が１００ＭΩになる（高抵抗化する）ことが確認された。

　本実施形態の半導体装置及びその製造方法によっても、前述した実施形態１の効果に準ずる効果が得られる。

　（実施形態３）
　本発明の実施形態３について、上記実施形態１との相違点を中心に説明する。なおここでは、上記図１Ａ等に示した要素と同一の要素には各々同一の符号を付すとともに、既に説明した共通の部分、すなわち説明が重複する部分については、便宜上、その説明を省略することとする。

　本実施形態の半導体装置３０は、図３５に示すように、実施形態１及び２の半導体装置からさらに多層化された構造を有しており、半導体基板３１１と、層間絶縁層３１２～３１９と、バリア絶縁層３２１～３２８と、エッチングストッパ層３４１～３４７と、プラグ３３１、３３３ｂ～３３９ｂと、配線３３２～３３９と、バリアメタル膜３３１ａ～３３９ａと、層間絶縁層３５１と、保護絶縁膜３５２と、を有する。
　層間絶縁層３１４～３１９はそれぞれ、第１絶縁層３１４ａ～３１９ａ（下層側絶縁層）と、第２絶縁層３１４ｂ～３１９ｂ（上層側絶縁層）と、から構成される。そして、エッチングストッパ層３４１～３４７は、それら第１絶縁層と第２絶縁層との間に配置されている。

　第１絶縁層３１４ａ～３１９ａ又は第２絶縁層３１４ｂ～３１９ｂの材料としては、例えばシリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えばＳｉＯＣＨ膜）などを用いることができる。また、これらの絶縁層は、同じ材料からなる単一又は複数の絶縁膜でもよいし、又は異なる材料からなる複数の絶縁膜を積層したものであってもよい。第１絶縁層の材料と第２絶縁層の材料とは、同じ材料であっても、異なる材料でもよい。

　エッチングストッパ層３４１～３４７は、第１絶縁層３１４ａ～３１９ａと第２絶縁層３１４ｂ～３１９ｂとの間に介在し、配線溝の加工時にエッチングストッパとして機能する。ただし、配線溝のエッチング条件の選択によっては、エッチングストッパ層３４１～３４７を除去することもできる。エッチングストッパ層３４１～３４７の材料としては、例えばＳｉＮ、ＳｉＣ、ＳｉＣＮ等を用いることができる。また、エッチングストッパ層３４１～３４７は、同じ材料からなる単一又は複数の膜でもよいし、又は異なる材料からなる複数の膜を積層したものであってもよい。

　プラグ３３１、３３３ｂ～３３９ｂ及び配線３３２～３３９は、それぞれ、層間絶縁層３１２～３１９、３５１中に形成されるとともに、バリアメタル膜３３１ａ～３３９ａを介して、下層の配線と電気的に接続されている。配線３３３～３３９の中には、エッチングストッパ層３４１～３４７より下層側には延びずに、すなわちプラグ３３３ｂ～３３９ｂを有さずに、下層の配線と電気的に接続されないものもある。ただし、これらの配線のパターン等は、基本的には、任意である。

　バリア絶縁層３２１～３２８は、それぞれ、層間絶縁層３１２～３１９上に形成されている。これらバリア絶縁層３２１～３２８は、下層の配線を構成する金属（例えばＣｕ）の酸化や、上層への配線を構成する金属（例えばＣｕ）の拡散を防ぐ機能を有する。

　本実施形態の半導体装置３０では、図３５に示すように、半導体基板３１１上に、層間絶縁層３１２、バリア絶縁層３２１、層間絶縁層３１３、バリア絶縁層３２２、保護絶縁膜４０ａ、第１絶縁層３１４ａ、エッチングストッパ層３４１、第２絶縁層３１４ｂ、バリア絶縁層３２３、第１絶縁層３１５ａ、エッチングストッパ層３４２、第２絶縁層３１５ｂ、バリア絶縁層３２４、第１絶縁層３１６ａ、エッチングストッパ層３４３、第２絶縁層３１６ｂ、バリア絶縁層３２５、第１絶縁層３１７ａ、エッチングストッパ層３４４、第２絶縁層３１７ｂ、バリア絶縁層３２６、第１絶縁層３１８ａ、エッチングストッパ層３４５、第２絶縁層３１８ｂ、バリア絶縁層３２７、第１絶縁層３１９ａ、エッチングストッパ層３４６、第２絶縁層３１９ｂ、バリア絶縁層３２８、層間絶縁層３５１、エッチングストッパ層３４７、保護絶縁膜３５２が、この順で積層される。

　各部位の材料の一例を示す。プラグ３３１の材料としては、例えばタングステンを用いることができる。配線３３２～３３８及びプラグ３３３ｂ～３３８ｂの材料としては、例えばＣｕ（銅）を用いることができる。最上層の配線３３９及びプラグ３３９ｂの材料としては、例えばアルミニウム（Ａｌ）を用いることができる。バリアメタル膜３３１ａの材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。バリアメタル膜３３２ａ～３３９ａの材料としては、例えばＴａ／ＴａＮ積層体を用いることができる。層間絶縁層３１２～３１９の材料としては、例えば比誘電率３以下のＳｉＯＣＨ膜を用いることができる。層間絶縁層３５１の材料としては、例えばシリコン酸化膜を用いることができる。保護絶縁膜３５２の材料としては、例えばシリコン窒化酸化膜を用いることができる。バリア絶縁層３２３の材料としては、例えばＳｉＮを用いることができる。また、バリア絶縁層３２１、３２３～３２８の材料としては、例えば比誘電率の低いＳｉＣＮ膜を用いることができる。エッチングストッパ層３４１～３４７の材料としては、例えば比誘電率の低いＳｉＣＮ膜を用いることができる。

　図３６は、図３５中の領域Ｒ３０の拡大図である。以下、領域Ｒ３０の構造について詳述する。

　図３６に示すように、本実施形態の半導体装置３０も、実施形態１の半導体装置１０と同様、不揮発性素子１００を内蔵している。そして、不揮発性素子１００の周囲には、保護絶縁膜４０ａが形成されている。不揮発性素子１００周辺の構成は、概ね実施形態１の不揮発性素子１００の周辺の構成と同様である。本実施形態では、配線３３２、３３３の１つが前述の配線３１、３２（図１Ａ、図３４参照）となり、バリアメタル膜３３２ａ、３３３ａの１つが前述のバリアメタル膜３１ａ、３２ａ（図１Ａ、図３４参照）となり、バリア絶縁層３２２の１つが前述のバリア絶縁層２２（図１Ａ、図３４参照）となる。

　不揮発性素子１００における各部位の材料の一例を示す。配線３１（下部電極）の材料としては、例えばＣｕ（銅）を用いることができる。可変抵抗膜４０の材料としては、例えばＴａＳｉＯを用いることができる。導体膜５１（上部電極５０の下層側）の材料としては、例えばＲｕを用いることができる。導体膜５２（上部電極５０の上層側）の材料としては、例えばＴａＮを用いることができる。保護絶縁膜４０ａとしては、例えば高密度プラズマＣＶＤにより形成したＳｉＮ膜を用いることができる。

　図３６を参照して、半導体基板３１１には、半導体素子として、複数の選択トランジスタ３００（ＭＯＳＦＥＴ）が形成されている。選択トランジスタ３００間は、例えばＬＯＣＯＳ又はＳＴＩ等の素子間分離３０４で電気的に分離されている。選択トランジスタ３００は、ソース３０１と、ドレイン３０２と、チャネル３０３と、ゲート３０３ａと、サイドウォール３０１ａ、３０２ａと、を有する。

　選択トランジスタ３００のソース３０１及びドレイン３０２（厳密には、これらの電極）は、バリアメタル膜３３１ａを介して、プラグ３３１と電気的に接続されている。そして、それら選択トランジスタ３００は、配線３３２～３３８を介して、最上層の配線３３９（図３５参照）と電気的に接続されている。

　層間絶縁層３１２には、ソース３０１又はドレイン３０２に達する開口部３３１ｂ（ビアホール）が形成されている。開口部３３１ｂの内面（側面及び底面）にはバリアメタル膜３３１ａが形成されている。バリアメタル膜３３１ａの内側に、例えば銅等の導体が充填されることで、プラグ３３１が形成されている。層間絶縁層３１２上にはバリア絶縁層３２１が形成され、バリア絶縁層３２１上には層間絶縁層３１３が形成されている。層間絶縁層３１３及びバリア絶縁層３２１には、プラグ３３１の上面に達する開口部３３２ｂ（配線溝）が形成されている。開口部３３２ｂの内面（側面及び底面）にはバリアメタル膜３３２ａが形成されている。バリアメタル膜３３２ａの内側に、例えば銅等の導体が充填されることで、配線３３２が形成されている。本実施形態では、バリアメタル膜３３２ａの内の１つが前述のバリアメタル膜３１ａ（図１Ａ、図３４参照）となり、配線３３２の内の１つが前述の配線３１（可変抵抗膜４０の下部電極）（図１Ａ、図３４参照）となる。

　層間絶縁層３１３上にはバリア絶縁層３２２が形成されている。本実施形態では、バリア絶縁層３２２の内の１つが前述のバリア絶縁層２２となる。バリア絶縁層２２には開口部２２ａが形成されている。開口部２２ａは配線３１を露出させており、開口部２２ａには可変抵抗膜４０、導体膜５１、及び導体膜５２が形成されている。すなわち、配線３１上には、可変抵抗膜４０、導体膜５１、導体膜５２の順で積層されている。バリア絶縁層２２上には、保護絶縁膜４０ａが形成されている。保護絶縁膜４０ａは、可変抵抗膜４０及びその上部電極５０の側面の少なくとも一部を被覆している。

　保護絶縁膜４０ａ上には、第１絶縁層３１４ａ、エッチングストッパ層３４１、及び第２絶縁層３１４ｂが、この順で積層される。ここで、上部電極５０とエッチングストッパ層３４１とはその上面の高さが略一致し、それらの上面は、両者の間においても、ほとんど段差のない略平坦な面になる。第２絶縁層３１４ｂには、エッチングストッパ層３４１に達する開口部３３３ｃ（配線溝）が形成されている。開口部３３３ｃ及び上部電極５０の窪み３２ｃにはバリアメタル膜３３３ａが形成されている。バリアメタル膜３３３ａの内側に、例えば銅等の導体が充填されることで、配線３３３及びそのプラグ３３３ｂが形成されている。本実施形態では、バリアメタル膜３３３ａの１つが前述のバリアメタル膜３２ａとなり、配線３３３の１つが前述の配線３２となり、プラグ３３３ｂの１つが前述のプラグ３２ｂとなる。配線３２のプラグ３２ｂは窪み３２ｃに配置される。

　層間絶縁層３１４（第２絶縁層３１４ｂ）上にはバリア絶縁層３２３が形成されている。バリア絶縁層３２３上には、第１絶縁層３１５ａ、エッチングストッパ層３４２、及び第２絶縁層３１５ｂが、この順で積層されている。第２絶縁層３１５ｂには、エッチングストッパ層３４２に達する開口部３３４ｃ（配線溝）が形成されており、第１絶縁層３１５ａ及びバリア絶縁層３２３には、開口部３３４ｃと連通するように、配線３３３に達する開口部３３４ｄ（孔）が形成されている。開口部３３４ｃ及び開口部３３４ｄの内面（側面及び底面）にはバリアメタル膜３３４ａが形成されている。バリアメタル膜３３４ａの内側に、例えば銅等の導体が充填されることで、配線３３４及びそのプラグ３３４ｂが形成されている。プラグ３３４ｂは開口部３３４ｄに配置されている。そして、層間絶縁層３１５（第２絶縁層３１５ｂ）上には、バリア絶縁層３２４が形成されている。

　上記構造を有する半導体装置３０は、不揮発性素子１００の周辺については実施形態１と同様の方法により製造することができる。その他の部分については、当該技術分野における一般的な手法（いわゆるＣＭＯＳプロセス）によって製造することができる。

　本実施形態の半導体装置及びその製造方法によっても、前述した実施形態１の効果と同様な効果が得られる。

　（他の実施形態）
　上記各実施形態１～３では、上部電極５０の窪み３２ｃに層間絶縁層が残存しないようにしたが、図３７に示すように、可変抵抗膜４０の上部電極５０の窪み３２ｃに層間絶縁層１４１ａ（図３１参照）を残存させてもよい。この場合、可変抵抗膜４０の上部電極５０上面の外周部Ｐ２は、バリアメタル膜３２ａを介して、配線３２と電気的に接続されるが、中央部Ｐ１は、層間絶縁層１４１ａで絶縁されるため、配線３２と電気的に接続されない。しかしながら、少なくとも外周部Ｐ２が配線３２（上層配線）に電気的に接続すれば、接触面積が増加することにより低抵抗化することができる。また、図３７に示す例では、開口部１４ａが、導体膜５２の上面までしか形成されず、これよりも半導体基板１１側（Ｚ１側）までは形成されていない。また、配線３２はプラグを有さない。このような構造を有する半導体装置は、図３２のエッチング工程におけるエッチング量を調整する、例えばエッチング時間をアンダーエッチングとすることで、形成することができる。具体的には、ドライエッチング（図３２参照）が、層間絶縁層１４１ａ及び保護絶縁膜４０ａで停止するように、エッチング条件と時間を調節する。また、層間絶縁層１４１ａを保護するため、層間絶縁層１４１ａ上にハードマスク膜を設けてもよい。上記構造によれば、配線の高さが低くなる効果が得られるため、抵抗変化素子から伝達される電気信号が配線容量による遅延分を軽減することができるようになる。

　上記各実施形態１～３では、下層配線である配線３１が、可変抵抗膜４０の下部電極と兼用される構造としたが、図３８に示すように、配線３１（下層配線）と可変抵抗膜４０との間に、配線３１とは別に、可変抵抗膜４０の下部電極５３を独立して設けてもよい。図３８の例では、不揮発性素子１００が、下部電極５３と、可変抵抗膜４０と、上部電極５０（導体膜５１、５２）と、から構成される。ここで、下部電極５３は、不揮発性素子１００において、可変抵抗膜４０と配線３１（下層配線）との間に介在する電極膜である。

　可変抵抗膜４０が遷移金属酸化物からなる場合には、下部電極５３の材料としては、例えばＴｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＯ_ｘ等を用いることが好ましい。可変抵抗膜４０の材料としては、例えばＴｉＯ_ｘ、ＮｉＯ_ｘ、ＺｒＯ_ｘ、ＨｆＯ_ｘ等の遷移金属酸化物を用いることができる。下部電極５３は、同じ材料からなる単一又は複数の導体膜でもよいし、異なる材料からなる複数の導体膜を積層したものであってもよい。具体的には、下部電極５３は、ＴａＮ（下層）／Ｒｕ（上層）の積層膜であることが有効である。

　上記構造を有する半導体装置は、可変抵抗膜４０において抵抗変化特性に銅を必要とせず、酸化物層内に形成されるフィラメントを利用してオン／オフを実現する場合に、特に有効である。具体的には、こうしたフィラメントを利用する半導体装置では、可変抵抗膜４０と配線３１との間は銅バリア性のある材料で分断しておくことが好ましい。そこで、可変抵抗膜４０と配線３１との間に下部電極５３（例えばＴａＮ／Ｒｕ積層膜）を配置すれば、配線３１を構成する金属（例えば銅）の拡散バリア性が向上する。またその結果、不揮発性素子１００のスイッチング特性が向上する。特に、ＴａＮは、可変抵抗膜４０中への銅の拡散を防ぎ易い。また、Ｒｕは酸化の自由エネルギーが小さいため、スイッチング特性に有利である。特に、可変抵抗膜４０がＴｉ又はＮｉの酸化物からなり、下部電極５３がＴａＮ（下層）／Ｒｕ（上層）の積層膜であるような組み合わせが有効である。

　下部電極５３の膜厚は、（積層構造の場合は合計膜厚）は、可変抵抗膜４０を層間絶縁層間に埋設する都合上、素子段差及び表面ラフネスを低減するため、保護絶縁膜４０ａよりも薄いことが好ましく、例えば１０ｎｍ以下であることが好ましい。

　図３８に示すような構造を有する半導体装置は、例えば実施形態１において、可変抵抗膜１００２の形成（図１１）に先立って、例えばＴａＮ／Ｒｕ積層膜（パターニング前の下部電極５３）を形成し、図１１～図１３の工程を経た後、図１４の工程において、ハードマスク膜１００６ａをマスクとして、ハードマスク膜１００５、導体膜１００４、導体膜１００３、可変抵抗膜１００２、及びＴａＮ／Ｒｕ積層膜を連続的にドライエッチングすることで、形成することができる。

　その他の点についても、可変抵抗膜４０や、その上部電極、下部電極等の構成（構成要素、寸法、材質、形状、層数、又は配置等）は、本発明の趣旨を逸脱しない範囲において任意に変更又は省略することができる。例えば配線（上層配線及び下層配線）は、銅配線でなくてもよい。ただし、先に例示した各部位の材料は、銅配線との組み合わせで特に有効である場合が多い。上部電極５０の層構成は任意であり、例えば図３９に示すように、実施形態１の半導体装置１０において、導体膜５２を省略して、１層構造にしてもよい。また、図４０に示すように、バリアメタル膜は、必要がなければ省略してもよい。また、複数の不揮発性素子１００を内蔵する半導体装置であってもよい。

　また、上記構造を有する半導体装置は、ＣＭＯＳ回路を有する半導体製品のほか、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に搭載したボードやパッケージの銅配線上へも適用することができる。また、半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、上記実施形態では、半導体装置をスイッチング素子に適用する場合ついて説明したが、上記構造を有する半導体装置は、不揮発性と抵抗変化特性との双方を利用したメモリ素子などに用いることもできる。

　半導体装置における接合部位や材質などは、例えば以下のような方法で確認することができる。デバイスの断面をＴＥＭ（Transmission Electron Microscope；透過型電子顕微鏡）で観察することにより、銅配線を確認するとともに、上部電極５０が配線３２（上層配線）に接していること、下層配線である配線３１が下部電極を兼用していること、あるいは配線３１（下層配線）と下部電極５３（図３８）とが接していることなどを確認することができる。また、ＥＤＸ（Energy Dispersive X-ray Spectroscopy；エネルギー分散型Ｘ線分光法）、ＥＥＬＳ（Electron Energy-Loss Spectroscopy；電子エネルギー損失分光法）などの組成分析を行うことで、材質等を確認することができる。これにより、保護絶縁膜４０ａの材料とバリア絶縁層２２の材料とが同一かどうかも確認することができる。

　上記各実施形態やその変形例等は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことが好ましい。例えば図３７、図３８に示した構造を、実施形態２又は３と組み合わせてもよい。また、実施形態１以外の構造（図１９、図３５、図３７、図３８等）に、図３９や図４０の構造を適用してもよい。

　以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。

　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１）
　電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子を内蔵する半導体装置であって、
　前記不揮発性素子は、可変抵抗膜と、該可変抵抗膜の上部に配置された上部電極及び該可変抵抗膜の下部に配置された下部電極と、を有しており、
　前記可変抵抗膜は、該可変抵抗膜の下層側に配置された下層配線及び該可変抵抗膜の上層側に配置された上層配線とそれぞれ電気的に接続されており、
　前記下部電極は、前記下層配線と兼用されるか、又は、前記下層配線に直接もしくは導電膜を介して電気的に接続され、
　前記上部電極は、中央部と外周部との間に段差が形成された上面を有し、少なくとも前記上面の前記外周部が、前記上層配線に直接もしくは導電膜を介して電気的に接続されている、
　ことを特徴とする半導体装置。

（付記２）
　前記上層配線は、前記可変抵抗膜の上層側に配置された上部絶縁層中に埋め込まれた配線であり、前記上部電極よりも大きな幅を有し、前記上部電極の上面及び側面と直接又は導電膜を介して電気的に接続される、
　ことを特徴とする付記１に記載の半導体装置。

（付記３）
　前記上層配線の下層側には、下層側に突出するプラグが、前記上層配線と一体的に形成され、
　前記プラグは、前記上部電極の上面における段差によって当該上面に形成される窪みに配置されており、前記上部電極と直接又は導電膜を介して電気的に接続される、
　ことを特徴とする付記１又は２に記載の半導体装置。

（付記４）
　前記導電膜は、バリアメタル膜であり、前記下部電極は、前記下層配線と兼用される、
　ことを特徴とする付記１乃至３のいずれか１つに記載の半導体装置。

（付記５）
　前記下層配線は、前記可変抵抗膜の下層側に配置された下部絶縁層中に埋め込まれた配線であり、
　前記下部絶縁層上にはバリア絶縁層が形成され、
　前記バリア絶縁層は、前記下層配線から離れるに従って開口幅が広くなるようにテーパした開口部を有し、
　前記可変抵抗膜は、少なくともその外周部が、前記開口部のテーパ面に沿って配設され、前記可変抵抗膜の下面は、前記開口部において前記下層配線と接する、
　ことを特徴とする付記４に記載の半導体装置。

（付記６）
　前記可変抵抗膜を構成する膜の少なくとも１つは、Ｔａ_２Ｏ_５、ＴａＳｉＯ_ｘ、ＴａＺｒＯ_ｘ、ＺｒＯ_ｘ、ＨｆＯ_ｘ、及びＳｉＯ_ｘＣ_ｙからなる群の少なくとも１種からなる、
　ことを特徴とする付記１乃至５のいずれか１つに記載の半導体装置。

（付記７）
　前記上部電極を構成する膜の少なくとも１つは、Ｐｔ、Ｒｕ、及びＰｔ、Ｒｕの酸化物からなる群の少なくとも１種からなる、
　ことを特徴とする付記１乃至６のいずれか１つに記載の半導体装置。

（付記８）
　前記可変抵抗膜は、遷移金属酸化物からなり、
　前記下部電極は、下層側からＴａＮ膜及びＲｕ膜がこの順で積層された積層膜であり、前記ＴａＮ膜が、前記下層配線に直接又は導電膜を介して電気的に接続される、
　ことを特徴とする付記１乃至７のいずれか１つに記載の半導体装置。

（付記９）
　電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子を内蔵する半導体装置を製造するための半導体装置の製造方法であって、
　下部絶縁層中に、第１の配線及び第２の配線を形成することと、
　前記第１の配線上に、少なくとも前記不揮発性素子を構成する可変抵抗膜及び該可変抵抗膜の上部電極を下方からこの順に形成することと、
　前記可変抵抗膜及び該可変抵抗膜の上部電極に対する上層側に、上部絶縁層を形成することと、
　前記上部絶縁層に、前記第１の配線の上層配線を形成するための第１の開口部、及び前記第２の配線の上層配線を形成するための第２の開口部を形成することと、
　前記上部絶縁層に、前記第２の配線の上面に達するプラグ用の下穴を形成することと、
　を含む、
　ことを特徴とする半導体装置の製造方法。

（付記１０）
　前記第１の開口部と前記第２の開口部とを、同時に形成する、
　ことを特徴とする付記９に記載の半導体装置の製造方法。

　この出願は、２０１０年５月１１日に出願された日本出願特願２０１０－１０９４８６号を基礎とする優先権を主張し、その開示の全てをここに取り込むものとする。

　本発明に係る半導体装置は、抵抗変化型の不揮発性素子を有する不揮発性ロジックに適している。本発明に係る半導体装置の製造方法は、こうした半導体装置の製造に適している。

　１０　半導体装置
　１０ａ　半導体装置の下部
　１０ｂ　下部絶縁層
　１１　半導体基板
　１２～１４　層間絶縁層
　１３ａ、１３ｂ　開口部
　１４ａ、１４ｂ、１４ｃ　開口部
　２０　半導体装置
　２０ａ　第１配線部
　２０ｂ　第２配線部
　２０ｃ　半導体装置の下部
　２１～２３　バリア絶縁層
　２２ａ、２２ｂ　開口部
　３０　半導体装置
　３１　配線（下層配線、下部電極）
　３１ａ　バリアメタル膜（導電膜）
　３２　配線（上層配線）
　３２ａ　バリアメタル膜（導電膜）
　３２ｂ　プラグ
　３２ｃ　窪み
　４０　可変抵抗膜
　４０ａ　保護絶縁膜
　５０　上部電極
　５１、５２　導体膜
　５３　下部電極
　６１　配線
　６１ａ　バリアメタル膜
　６２　配線
　６２ａ　バリアメタル膜
　６２ｂ　プラグ
　１００　不揮発性素子
　１４１、１４２　層間絶縁層
　１４１ａ　層間絶縁層
　３００　選択トランジスタ
　３０１　ソース
　３０１ａ、３０２ａ　サイドウォール
　３０２　ドレイン
　３０３　チャネル
　３０３ａ　ゲート
　３０４　素子間分離
　３１１　半導体基板
　３１２～３１９　層間絶縁層
　３１４ａ～３１９ａ　第１絶縁層
　３１４ｂ～３１９ｂ　第２絶縁層
　３１５　層間絶縁層
　３２１～３２８　バリア絶縁層
　３３１　プラグ
　３３１ａ　バリアメタル膜
　３３１ｂ　開口部
　３３２～３３９　配線
　３３２ａ～３３９ａ　バリアメタル膜
　３３２ｂ　開口部
　３３３ｂ～３３９ｂ　プラグ
　３３３ｃ、３３４ｃ、３３４ｄ　開口部
　３４１～３４７　エッチングストッパ層
　３５１　層間絶縁層
　３５２　保護絶縁膜
　１００１　ハードマスク膜
　１００１ａ　開口部
　１００２　可変抵抗膜
　１００３、１００４　導体膜
　１００５、１００５ａ　ハードマスク膜
　１００５ｂ　孔
　１００６、１００６ａ　ハードマスク膜
　１００７　保護絶縁膜
　２００１　可変抵抗膜
　２００２、２００３　導体膜
　２００４、２００４ａ、２００５、２００５ａ　ハードマスク膜
　２００６　保護絶縁膜
　２００７　層間絶縁層
　Ｐ１　中央部
　Ｐ２　外周部
　Ｓ　段差

Claims

　電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子を内蔵する半導体装置であって、
　前記不揮発性素子は、可変抵抗膜と、該可変抵抗膜の上部に配置された上部電極及び該可変抵抗膜の下部に配置された下部電極と、を有しており、
　前記可変抵抗膜は、該可変抵抗膜の下層側に配置された下層配線及び該可変抵抗膜の上層側に配置された上層配線とそれぞれ電気的に接続されており、
　前記下部電極は、前記下層配線と兼用されるか、又は、前記下層配線に直接もしくは導電膜を介して電気的に接続され、
　前記上部電極は、中央部と外周部との間に段差が形成された上面を有し、少なくとも前記上面の前記外周部が、前記上層配線に直接もしくは導電膜を介して電気的に接続されている、
　ことを特徴とする半導体装置。
　前記上層配線は、前記可変抵抗膜の上層側に配置された上部絶縁層中に埋め込まれた配線であり、前記上部電極よりも大きな幅を有し、前記上部電極の上面及び側面と直接又は導電膜を介して電気的に接続される、
　ことを特徴とする請求項１に記載の半導体装置。
　前記上層配線の下層側には、下層側に突出するプラグが、前記上層配線と一体的に形成され、
　前記プラグは、前記上部電極の上面における段差によって当該上面に形成される窪みに配置されており、前記上部電極と直接又は導電膜を介して電気的に接続される、
　ことを特徴とする請求項１又は２に記載の半導体装置。
　前記導電膜は、バリアメタル膜であり、前記下部電極は、前記下層配線と兼用される、
　ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
　前記下層配線は、前記可変抵抗膜の下層側に配置された下部絶縁層中に埋め込まれた配線であり、
　前記下部絶縁層上にはバリア絶縁層が形成され、
　前記バリア絶縁層は、前記下層配線から離れるに従って開口幅が広くなるようにテーパした開口部を有し、
　前記可変抵抗膜は、少なくともその外周部が、前記開口部のテーパ面に沿って配設され、前記可変抵抗膜の下面は、前記開口部において前記下層配線と接する、
　ことを特徴とする請求項４に記載の半導体装置。
　前記可変抵抗膜を構成する膜の少なくとも１つは、Ｔａ_２Ｏ_５、ＴａＳｉＯ_ｘ、ＴａＺｒＯ_ｘ、ＺｒＯ_ｘ、ＨｆＯ_ｘ、及びＳｉＯ_ｘＣ_ｙからなる群の少なくとも１種からなる、
　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
　前記上部電極を構成する膜の少なくとも１つは、Ｐｔ、Ｒｕ、及びＰｔ、Ｒｕの酸化物からなる群の少なくとも１種からなる、
　ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
　前記可変抵抗膜は、遷移金属酸化物からなり、
　前記下部電極は、下層側からＴａＮ膜及びＲｕ膜がこの順で積層された積層膜であり、前記ＴａＮ膜が、前記下層配線に直接又は導電膜を介して電気的に接続される、
　ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
　電力の供給がなくなっても該電力の供給の直前の状態が保持される不揮発性素子を内蔵する半導体装置を製造するための半導体装置の製造方法であって、
　下部絶縁層中に、第１の配線及び第２の配線を形成することと、
　前記第１の配線上に、少なくとも前記不揮発性素子を構成する可変抵抗膜及び該可変抵抗膜の上部電極を下方からこの順に形成することと、
　前記可変抵抗膜及び該可変抵抗膜の上部電極に対する上層側に、上部絶縁層を形成することと、
　前記上部絶縁層に、前記第１の配線の上層配線を形成するための第１の開口部、及び前記第２の配線の上層配線を形成するための第２の開口部を形成することと、
　前記上部絶縁層に、前記第２の配線の上面に達するプラグ用の下穴を形成することと、
　を含む、
　ことを特徴とする半導体装置の製造方法。
　前記第１の開口部と前記第２の開口部とを、同時に形成する、
　ことを特徴とする請求項９に記載の半導体装置の製造方法。