WO2019203169A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019203169A1
WO2019203169A1 PCT/JP2019/016072 JP2019016072W WO2019203169A1 WO 2019203169 A1 WO2019203169 A1 WO 2019203169A1 JP 2019016072 W JP2019016072 W JP 2019016072W WO 2019203169 A1 WO2019203169 A1 WO 2019203169A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
wiring
insulating layer
layer
opening
Prior art date
Application number
PCT/JP2019/016072
Other languages
English (en)
French (fr)
Inventor
直樹 伴野
宗弘 多田
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US17/041,772 priority Critical patent/US20210050517A1/en
Priority to JP2020514360A priority patent/JPWO2019203169A1/ja
Publication of WO2019203169A1 publication Critical patent/WO2019203169A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells

Definitions

  • the present invention relates to a semiconductor device having a switching element including a resistance change element.
  • a switching element using metal deposition in the ion conductive layer is smaller in size and smaller in on-resistance than a general semiconductor switch, so that the element size can be reduced.
  • Patent Document 1 discloses a two-terminal switching element including an ion conductive layer (hereinafter referred to as a two-terminal switch).
  • the two-terminal switch of Patent Document 1 has a structure in which an ion conductive layer is sandwiched between a first electrode that supplies metal ions and a second electrode that does not supply metal ions.
  • the two-terminal switch of Patent Document 1 can be switched by controlling the voltage applied between both electrodes and forming and extinguishing a metal bridge in the ion conductive layer. Since the two-terminal switch has a simple structure, the manufacturing process is simple, and the element size can be reduced to the nanometer order.
  • Patent Document 2 discloses a three-terminal switching element (hereinafter referred to as a three-terminal switch).
  • the three-terminal switch of Patent Document 2 has a structure in which the second electrodes of two two-terminal switches are integrated. According to the three-terminal switch of Patent Document 2, high reliability can be ensured.
  • Patent Documents 3 and 4 disclose a technique for integrating a switching element by using a copper wiring on a semiconductor substrate also as a first electrode of a switching element. If the structure of the 1st electrode of patent document 3 and patent document 4 is used, the process for forming a 1st electrode newly can be reduced. This eliminates the need for a mask for forming the first electrode, and only two photomasks are added when manufacturing the resistance change element, thereby reducing the manufacturing cost.
  • Patent Literature 5 a resistance change film, a first electrode having a curved end portion disposed as a wiring on one surface of the resistance change film, and an inert electrode disposed on the other surface of the resistance change film are disclosed.
  • a variable resistance element including a second electrode is disclosed.
  • the corner portion of the first electrode of the resistance change element of Patent Document 5 is located at the curved end portion, and is in contact with the resistance change film inserted in the opening formed in the insulating barrier film.
  • the electric field concentrates on the corner of the first electrode located at the end of the copper wiring. Further, when the exposure amount of the corners of the copper wiring from the opening of the insulating barrier film is increased, the electric field concentration region is increased, so that switching is performed in a region where electric field concentration is likely to occur, and variation in switching voltage can be reduced.
  • Patent Document 6 discloses a semiconductor device incorporating a nonvolatile element.
  • the nonvolatile element of the semiconductor device of Patent Document 6 includes a variable resistance film, an upper electrode disposed on the variable resistance film, and a lower electrode disposed on the lower portion of the variable resistance film.
  • the variable resistance film is electrically connected to a lower layer wiring disposed on the lower layer side of the variable resistance film and an upper layer wiring disposed on the upper layer side of the variable resistance film.
  • the lower electrode is also used as a lower layer wiring or is electrically connected to the lower layer wiring directly or via a conductive film.
  • the upper electrode has an upper surface in which a step is formed between the central portion and the outer peripheral portion, and at least the outer peripheral portion of the upper surface is directly connected to the upper layer wiring or electrically connected through the conductive film. .
  • Patent Document 1 and Patent Document 2 when the miniaturization of the switching element is advanced, an expensive exposure apparatus and mask are required, leading to an increase in manufacturing cost.
  • An object of the present invention is to solve the above-described problems, and to provide a switching element that is miniaturized without increasing the manufacturing cost and in which an increase in switching voltage variation due to miniaturization is suppressed.
  • a semiconductor device of one embodiment of the present invention includes a first insulating layer, a second insulating layer that is disposed on the first insulating layer and has an opening on the top surface, and is embedded in the second insulating layer.
  • a first electrode exposed at one end, a resistance change layer disposed on the first electrode and the second insulating layer in at least one of the inside and the periphery of the opening, and disposed on the resistance change layer;
  • the opening and the second electrode are formed in a shape that is extended in at least a uniaxial direction.
  • a semiconductor device of one embodiment of the present invention includes a first insulating layer, a second insulating layer that is disposed on the first insulating layer and has an opening on the upper surface, and a second insulating layer that extends in the first direction. At least one end of which is exposed in the opening and at least one end constituting the first electrode, and on the first wiring and the second insulating layer in at least one of the inside and the periphery of the opening
  • the present invention it is possible to provide a switching element that is miniaturized without increasing the manufacturing cost and in which an increase in variation in switching voltage due to the miniaturization is suppressed.
  • the semiconductor device of this embodiment has a configuration including a switching element inside a multilayer wiring layer formed on a substrate (not shown). Note that the semiconductor device of the present embodiment is a conceptual configuration for explaining the characteristic portions of the present embodiment, and does not accurately represent the scale, shape, or the like.
  • FIG. 1 is a cross-sectional view for explaining an example of the configuration of the semiconductor device 1 of the present embodiment.
  • the semiconductor device 1 includes a first electrode 11, a second electrode 12, a resistance change layer 13, a first insulating layer 14, and a second insulating layer 15.
  • the first electrode 11, the second electrode 12, and the resistance change layer 13 constitute the switching element 10.
  • the switching element 10 in FIG. 13 is a two-terminal switching element (also called a two-terminal switch).
  • the two first electrodes 11 may be formed to face each other to form the two switching elements 10.
  • the opening 18 is opened in the second insulating layer 15.
  • the opening 18 is opened so as to taper in the depth direction ( ⁇ Z direction). That is, the inner surface of the opening 18 opened in the second insulating layer 15 forms a tapered surface that tapers in the depth direction.
  • FIG. 1 shows an example in which the opening 18 opened in the second insulating layer 15 is dug down to the top of the first insulating layer 14 and the first electrode 11. The first electrode 11 does not have to be dug down in the depth direction in the opening region of the opening 18.
  • FIG. 2 is a schematic top view of the semiconductor device 1 as viewed from the top side. 1 corresponds to a cross-sectional view taken along the line AA in FIG. A region in which the second electrode 12 is formed (also referred to as a second electrode formation region) is referred to as a second electrode region 19 when the semiconductor device 1 is viewed from the top side.
  • FIG. 2 shows the shape of the opening 18 opened in the first insulating layer 14 and the second insulating layer 15 and the exposed state of the first electrode 11 in the opening 18.
  • FIG. 2 illustrates an elliptical second electrode region 19. Note that, as shown in FIG. 3, the second electrode region 19 may be configured as a rounded rectangle.
  • the shape of the second electrode region 19 may be any shape that is long and thin along the x-axis direction, and is not limited to the shape shown in FIGS.
  • the opening 18 and the second electrode region 19 are elongated regions having a long axis (also referred to as a long side) along the x-axis and a short axis (also referred to as a short side) along the y-axis direction.
  • the shapes of the opening 18 and the second electrode region 19 are line symmetric with respect to the x axis and the y axis, and have two-fold symmetry in the xy plane.
  • the second electrode region 19 has a shape inscribed in a rectangle.
  • the opening 18 has a long axis in the same direction as the long axis direction (x-axis direction) of the first electrode 11.
  • the opening area of the opening 18 has a shape inscribed in a rectangle.
  • the shape of the opening 18 is configured such that the ratio of the length of the long side to the short side is 1.4 or more and 1.8 or less.
  • the first electrode 11 is one end of an active electrode embedded in a wiring groove formed in the first insulating layer 14 laminated on the substrate. As shown in FIG. 2, the first electrode 11 has an elongated shape having a long axis (also referred to as a long side) along the x axis and a short axis (also referred to as a short side) along the y axis direction. In the first electrode 11, the direction of the major axis and the minor axis coincides with the opening 18 opened in the second insulating layer 15.
  • the shape of the first electrode 11 is configured such that the ratio of the length of the major axis to the minor axis is 1.4 or more and 1.8 or more.
  • the first electrode 11 is a part of the first wiring that is one of the multilayer wiring layers formed on the substrate.
  • a second insulating layer 15 is stacked on the first electrode 11.
  • the first electrode 11 is exposed in the opening 18 that opens in the second insulating layer 15 when viewed from the top surface side of the substrate.
  • the exposed portion of the first electrode 11 is covered with the resistance change layer 13 in the opening 18 opening in the second insulating layer 15.
  • the first electrode 11 a metal that can diffuse or ion-conduct in the resistance change layer 13 is used.
  • the first electrode 11 is made of a metal mainly composed of copper.
  • the first electrode 11 may be made of copper, or an alloy of aluminum and copper.
  • the second electrode 12 is an inactive electrode laminated on the resistance change layer 13.
  • An insulating layer (not shown) is formed above the second electrode 12, and a via and a second wiring (not shown) are embedded in the insulating layer.
  • the second electrode 12 is connected to the second wiring by a via (not shown).
  • the second electrode 12 is made of a material that is less ionized than the metal contained in the first electrode 11.
  • a ruthenium alloy that is difficult to diffuse and ion-conduct in the resistance change layer 13 can be used.
  • a ruthenium alloy is used for the second electrode 12, it is preferable to contain titanium, tantalum, zirconium, hafnium, aluminum, or the like having good adhesion to the metal contained in the first electrode 11 as the first metal.
  • an additive metal whose standard generation Gibbs energy in the process of generating metal ions from metal (oxidation process) is larger in the negative direction than ruthenium may be selected as the first metal.
  • the first metal whose standard generation Gibbs energy in the process of generating metal ions from metal (oxidation process) is larger in the negative direction than ruthenium.
  • titanium, tantalum, zirconium, hafnium, and aluminum are more likely to undergo a chemical reaction spontaneously than ruthenium, by being alloyed with ruthenium, a metal bridge formed of a metal contained in the first electrode 11 Improved adhesion.
  • the metal added to ruthenium is preferably a material having a barrier property against copper and copper ions, such as tantalum and titanium.
  • the lower the resistance state (ON state) of the switching element 10 is stabilized as the amount of the added metal is larger.
  • the stability of the switching element 10 in the low resistance state can be improved by adding an additive metal of about 5 atomic percent.
  • the additive metal is titanium
  • the transition to the high resistance state (off state) and the stability of the low resistance state (on state) are excellent.
  • the second electrode 12 is made of an alloy of ruthenium and titanium and the titanium content is set in the range of 20 to 30 atomic percent, the transition to the high resistance state and the stability in the low resistance state are improved.
  • the second electrode 12 is made of a ruthenium alloy, it is desirable that the ruthenium content ratio is set to 60 atomic percent or more and 90 atomic percent or less.
  • the resistance change layer 13 is laminated on the second insulating layer 15 and covers the first electrode 11 inside the opening 18 opened to the second insulating layer 15. Inside the resistance change layer 13, the metal contained in the first electrode 11 is ionized and diffused.
  • the resistance change layer 13 is an ion conductive layer capable of conducting metal ions constituting the first electrode 11. By controlling the voltage and current applied between the first electrode 11 and the second electrode 12, metal ions diffused inside the resistance change layer 13 can be deposited.
  • the resistance change layer 13 is a film whose electric resistance changes.
  • the resistance change layer 13 can be made of a material whose electrical resistance changes due to the diffusion or ion conduction of metal ions generated from the metal contained in the first electrode 11.
  • a material capable of ion conduction is used for the resistance change layer 13.
  • the resistance change layer 13 is in contact with the upper surfaces of the first electrode 11 and the first insulating layer 14 in the inner region of the opening 18 and is formed on the first electrode 11, the first insulating layer 14, and the second insulating layer 15. In contact with the tapered surface.
  • the resistance change layer 13 is in contact with the upper surface of the second insulating layer 15 in the peripheral region of the opening 18.
  • the switching element 10 can be turned on / off by applying a voltage or passing a current.
  • the switching element 10 can perform on / off control using a phenomenon in which metal ions supplied from the metal included in the first electrode 11 are diffused in the electric field into the variable resistance layer 13.
  • the switching element 10 transitions to a low resistance state (also referred to as an on state) when the first electrode 11 and the second electrode 12 are metal-bridged.
  • the switching element 10 transitions to a high resistance state (also referred to as an off state) when the metal bridge between the first electrode 11 and the second electrode 12 is cut.
  • the first insulating layer 14 is an insulating film formed on the substrate.
  • a wiring groove for embedding the first wiring is formed in the first insulating layer 14.
  • a first wiring is embedded in the wiring groove formed in the first insulating layer 14.
  • the first insulating layer 14 may have a structure in which a plurality of insulating layers are stacked.
  • a silicon oxide film (SiO film), a carbon-added silicon oxide film (SiOC film), or the like can be used for the first insulating layer 14.
  • the second insulating layer 15 is formed on the first electrode 11 and the first insulating layer 14.
  • the second insulating layer 15 prevents oxidation of the metal constituting the first electrode 11 and prevents diffusion of the metal constituting the first electrode 11 inside the first insulating layer 14.
  • the second insulating layer 15 functions as an etching stop layer when the second electrode 12 and the resistance change layer 13 are processed.
  • a silicon carbide film, a silicon carbonitride film, a silicon nitride film, a laminated structure thereof, or the like can be used for the second insulating layer 15.
  • FIG. 4 is a top view for explaining the shape of the opening 18 opened in the second insulating layer 15 and the exposed state of the first electrode 11 in the opening 18 in the semiconductor device 1-1 of Modification 1.
  • FIG. 5 is a schematic cross-sectional view illustrating a configuration example of the semiconductor device 1-1 according to the first modification. 4 corresponds to a cross-sectional view taken along the line BB in FIG.
  • the first electrode 11a and the first electrode 11b are arranged to face each other with the short axis therebetween.
  • the 1st electrode 11a is comprised similarly to the 1st electrode 11 of FIG.
  • the first electrode 11b is configured in the same manner as the first electrode 11 of FIG. 1 so as to face the first electrode 11a.
  • the first electrode 11a, the first electrode 11b, the second electrode 12, and the resistance change layer 13 constitute a three-terminal switching element 10-1 (also referred to as a three-terminal switch).
  • FIG. 6 is a top view for explaining the shape of the opening 18 opened in the second insulating layer 15 and the exposed state of the first electrode 11 in the opening 18 in the semiconductor device 1-2 of Modification 2.
  • the long axis (y-axis direction) of the first electrode 11c and the long axis (x-axis direction) of the opening 18 are perpendicular to each other.
  • the 1st electrode 11c is comprised similarly to the 1st electrode 11 of FIG.
  • FIG. 1 corresponds to a cross-sectional view taken along the line CC of FIG.
  • FIG. 7 is a top view for explaining the shape of the opening 18 opened in the second insulating layer 15 and the exposed state of the first electrode 11 in the opening 18 in the semiconductor device 1-3 of Modification 3.
  • the first electrode 11c and the first electrode 11d are arranged to face each other with the major axis interposed therebetween.
  • the 1st electrode 11c and the 1st electrode 11d are comprised similarly to the 1st electrode 11a and the 1st electrode 11b of FIG. According to the third modification, a three-terminal switch can be realized as in the first modification.
  • the semiconductor device 100 differs from the semiconductor device 1 of the present embodiment in the shape of the opening of the second insulating layer and the second electrode.
  • the configuration of the semiconductor device 1-1 of the modification example 1 will be described as a comparison target as the semiconductor device 1 of this embodiment.
  • FIG. 8 is a conceptual diagram for explaining the shape of the opening 108 opened in the second insulating layer of the related-art semiconductor device 100 and the exposed state of the first electrode 101 e and the first electrode 101 f in the opening 108. .
  • FIG. 8 also illustrates a region where the second electrode is formed (second electrode region 109) when the semiconductor device 100 is viewed from the upper surface side.
  • the opening area of the opening 108 and the second electrode area 109 are circular when viewed from the viewpoint on the upper surface side of the substrate.
  • the cross-sectional structure of the related-art semiconductor device 100 is the same as that shown in FIG. Further, when the first electrode 101e and the first electrode 101f are not distinguished, they are referred to as the first electrode 101.
  • the shape of the opening region of the opening 108 is a circle and the shape of the second electrode region 109 is also a circle as viewed from the perspective above the substrate.
  • the shape of the opening region of the opening 108 and the second electrode region 109 may be a square or a rounded square. That is, in the related-art semiconductor device 100, the shape of the opening region of the opening 108 and the second electrode region 109 is line-symmetric with respect to the x-axis and the y-axis, and has four-fold symmetry in the xy plane.
  • the shape of the opening 18 and the second electrode region 19 is line symmetric with respect to the x axis and the y axis, and has two-fold symmetry in the xy plane.
  • the first electrode 101e and the first electrode 101f are exposed to face each other in the opening region of the opening 108.
  • a voltage is applied between the first electrode 101 and the second electrode (not shown)
  • the electric field concentrates on the edge portion having a large surface morphology.
  • FIG. 9 is a conceptual diagram for explaining an example in which a crossbar is configured by arranging semiconductor devices 100 of related technology in an array on a substrate.
  • FIG. 10 is a conceptual diagram for explaining an example in which the semiconductor devices 1 of the present embodiment are arranged in an array on a substrate to constitute a crossbar.
  • the semiconductor devices arranged in the same row are connected to each other by a first wiring (not shown) extending in the first direction (x-axis direction).
  • the semiconductor devices arranged in the same row are connected to each other by a second wiring (not shown) extending in the second direction (y-axis direction).
  • the first electrode of each semiconductor device is electrically connected to the first wiring
  • the second electrode of each semiconductor device is electrically connected to the second wiring.
  • the semiconductor devices are arranged with a predetermined gap between adjacent semiconductor devices.
  • the present embodiment can be arranged compressed in the y-axis direction.
  • the opening 18 and the second electrode region 19 by arranging the opening 18 and the second electrode region 19 to be long and narrow, the arrangement area of the crossbar formed by a plurality of semiconductor devices can be reduced.
  • FIG. 11 is a conceptual diagram for explaining an example of increasing the arrangement density of the related-art semiconductor device 100.
  • the arrangement density of the semiconductor device 100 is increased, the element size is reduced as a whole. For this reason, an expensive exposure apparatus capable of finer exposure is required, and the manufacturing cost is increased for producing a mask corresponding to fine exposure.
  • the edge exposure lengths of the first electrode 101e and the first electrode 101f are decreased, and there is a concern about deterioration of characteristics such as an increase in switching voltage.
  • FIG. 12 is a conceptual diagram for explaining an example of increasing the arrangement density of the semiconductor device 1 of the present embodiment.
  • the semiconductor device 1 can be densified at low cost.
  • the edge exposure length of the first electrode 11 can be increased, and thus there is no problem with deterioration such as an increase in switching voltage.
  • the semiconductor device of this embodiment includes the first insulating layer, the second insulating layer, the first electrode, the resistance change layer, and the second electrode.
  • the second insulating layer is disposed on the first insulating layer and has an opening on the upper surface.
  • the first electrode is embedded in the second insulating layer, and one end is exposed from the opening.
  • the resistance change layer is disposed on the first electrode and the second insulating layer in at least one region inside and around the opening.
  • the second electrode is disposed on the resistance change layer.
  • the opening and the second electrode are formed in a shape that is stretched in at least a uniaxial direction.
  • the semiconductor device of this embodiment has a shape in which at least one of the opening formation region and the opening region of the second electrode is inscribed in a rectangular shape.
  • at least one of the opening formation region and the opening region of the second electrode is elliptical.
  • at least one of the opening formation region and the opening region of the second electrode is rectangular.
  • the semiconductor device of the present embodiment includes two first electrodes that are arranged to face each other with a gap therebetween.
  • the opening and the second electrode are formed in a shape stretched in the same direction, and the formation region of the second electrode includes the opening region of the opening.
  • the first electrode is formed in a shape stretched in a uniaxial direction, and the major axis direction of the first electrode coincides with the major axis direction of the opening and the second electrode.
  • the first electrode is formed in a shape stretched in a uniaxial direction, and the major axis direction of the first electrode coincides with the minor axis direction of the opening and the second electrode.
  • the semiconductor device of this embodiment includes a first wiring extending in the first direction and a second wiring extending in the second direction.
  • the first electrode is formed at the end of the first wiring.
  • the second electrode is electrically connected to the second wiring.
  • the first wiring and the second wiring are copper wirings.
  • the switching element of this embodiment can be used as a nonvolatile switching element.
  • the switching element of this embodiment is suitable as a non-volatile switching element constituting an electronic device such as a programmable logic and a memory.
  • the semiconductor device of this embodiment shows the semiconductor device of the first embodiment in a more realizable form.
  • the semiconductor device of this embodiment includes a three-terminal type switching element (also referred to as a three-terminal switch).
  • FIG. 13 is a cross-sectional view showing an example of the configuration of the semiconductor device 2 of the present embodiment.
  • the semiconductor device 2 includes a substrate 200, a switching element 20, an insulating laminate 21, and a multilayer wiring layer 22.
  • alphabets may be added to the end of the reference numerals indicating the components.
  • the alphabet for distinguishing each component may be omitted.
  • the substrate 200 is a substrate on which a semiconductor element is formed.
  • a silicon substrate for example, a silicon substrate, a single crystal substrate, an SOI (Silicon-on-Insulator) substrate, a TFT (Thin-Film-Transistor) substrate, a liquid crystal manufacturing substrate, or the like can be used.
  • a switching element 20, an insulating laminate 21, and a multilayer wiring layer 22 are formed above the substrate 200.
  • the switching element 20 is a three-terminal switching element (hereinafter referred to as a three-terminal switch) formed inside the insulating laminate 21.
  • the switching element 20 shares some components with the multilayer wiring layer 22.
  • the switching element 20 includes a first electrode 201, a second electrode 202, a resistance change layer 203, and a hard mask layer 204.
  • the first electrode 201 includes a first electrode 201a and a first electrode 201b.
  • the second electrode 202 includes a lower second electrode 202a and an upper second electrode 202b.
  • the resistance change layer 203 includes a first resistance change layer 203a and a second resistance change layer 203b.
  • the hard mask layer 204 includes a first hard mask layer 204a and a second hard mask layer 204b.
  • the insulating laminate 21 is an insulating layer on which the switching element 20 and the multilayer wiring layer 22 are formed.
  • the insulating laminate 21 includes an interlayer insulating layer 211, a low-k layer 212, an interlayer insulating layer 213, a barrier insulating layer 214, a protective insulating layer 215, an interlayer insulating layer 216, a low-k layer 217, an interlayer insulating layer 218, and a barrier.
  • An insulating layer 219 is provided.
  • the interlayer insulating layer 211, the low-k layer 212, and the interlayer insulating layer 213 correspond to the first insulating layer.
  • the barrier insulating layer 214 corresponds to a second insulating layer.
  • the interlayer insulating layer 216, the low-k layer 217, and the interlayer insulating layer 218 correspond to a third insulating layer.
  • the opening 28 is formed in the barrier insulating layer 214 as in the first embodiment.
  • the opening 28 is opened so as to taper in the depth direction ( ⁇ Z direction).
  • the opening 28 extends to a part of the interlayer insulating layer 213 and the first electrode 201.
  • the peripheral portion of the opening 28 opened in the barrier insulating layer 214, the interlayer insulating layer 213, and the first electrode 201 forms a tapered surface that tapers in the depth direction.
  • a region where the second electrode 202 is formed is referred to as a second electrode region 29.
  • the multilayer wiring layer 22 is a wiring layer formed inside the insulating laminate 21.
  • the multilayer wiring layer 22 includes a first wiring 221, a first barrier metal 222, a second barrier metal 223, a second wiring 224, and a via 225.
  • the portion of the first wiring 221 that is in contact with the resistance change layer 203 is the first electrode 201.
  • the first wiring 221 includes a first wiring 221a, a first wiring 221b, and a first wiring 221c.
  • the first barrier metal 222 includes a first barrier metal 222a, a first barrier metal 222b, and a first barrier metal 222c.
  • the second barrier metal 223 includes a second barrier metal 223a and a second barrier metal 223b.
  • the second wiring 224 includes a second wiring 224a and a second wiring 224b.
  • the via 225 includes a via 225a and a via 225b.
  • switching element 20 First, the switching element 20 will be described with reference to FIG.
  • the first electrode 201 is a part of the first wiring 221.
  • a portion of the first wiring 221 exposed from the opening 28 of the barrier insulating layer 214 and in contact with the resistance change layer 203 constitutes the first electrode 201.
  • a part of the first wiring 221 is dug down, and the upper surface and the side surface (tapered surface) of the dug down portion constitute the first electrode 201.
  • the upper surface portion of the first wiring 221 that is not dug down is covered with the barrier insulating layer 214.
  • the switching element 20 in FIG. 13 is a three-terminal switch that forms two first electrodes 201 (a first electrode 201a and a first electrode 201b) with respect to one second electrode 202.
  • the second electrode 202 is formed on the upper surface of the resistance change layer 203.
  • the side surface of the second electrode 202 and the upper surface of the peripheral portion are covered with a protective insulating layer 215.
  • a region where the second electrode 202 is formed is the second electrode region 29 when the semiconductor device 2 is viewed from the top side.
  • the second electrode 202 includes a lower second electrode 202a and an upper second electrode 202b.
  • the lower second electrode 202 a is formed on the upper surface of the resistance change layer 203.
  • An upper second electrode 202b is formed on the upper surface of the lower second electrode 202a.
  • a side surface of the lower second electrode 202a is covered with a protective insulating layer 215.
  • the lower second electrode 202a is an electrode on the lower layer side of the upper electrode of the switching element 20, and is in contact with the second resistance change layer 203b on the lower surface.
  • the lower second electrode 202a is less ionized than the metal constituting the first wiring 221 and is less susceptible to diffusion and ion conduction in the second resistance change layer 203b, and the metal constituting the first wiring 221 is more adhesive.
  • An alloy containing a good metal is used.
  • ruthenium is an example of a metal that is less ionized than the metal constituting the first wiring 221 and is less likely to diffuse and ion-conduct in the second resistance change layer 203b.
  • examples of the metal having good adhesion to the metal constituting the first wiring 221 include metals such as titanium, tantalum, zirconium, hafnium, and aluminum.
  • metals such as titanium, tantalum, zirconium, hafnium, and aluminum.
  • the lower second electrode 202a is made of a ruthenium alloy
  • a metal having a larger standard generation Gibbs energy in the negative direction than ruthenium is selected as an additive metal added to ruthenium in an oxidation process (also referred to as an oxidation process). It is desirable. Titanium, tantalum, zirconium, hafnium, and aluminum, which have larger Gibbs energy in the oxidation process in the negative direction than ruthenium, are more reactive than ruthenium because they show that chemical reactions are more likely to occur spontaneously. Therefore, in the ruthenium alloy constituting the lower second electrode 202a, the adhesion with the metal bridge formed by the metal constituting the first wiring 221a and the first wiring 221b is improved.
  • the lower second electrode 202a is configured only by an additive metal such as titanium, tantalum, zirconium, hafnium, and aluminum that does not contain ruthenium, the reactivity increases, and the switching element 20 does not transition to the off state.
  • the transition from the on state to the off state proceeds by an oxidation reaction (dissolution reaction) of the metal constituting the metal bridge.
  • the standard generation Gibbs energy of the oxidation process of the metal composing the lower second electrode 202a becomes larger in the negative direction than the metal composing the first electrode 201, the oxidation of the metal bridge formed by the metal composing the first wiring 221 is performed.
  • the oxidation reaction of the lower second electrode 202a proceeds more than the reaction.
  • the switching element 20 cannot transition to the off state. That is, the metal material used to form the lower second electrode 202a needs to be an alloy with ruthenium, which has a standard generation Gibbs energy in the oxidation process smaller in the negative direction than copper. Further, when the metal bridging component (copper) is mixed into the lower second electrode 202a, the effect of adding a metal having a large standard Gibbs energy in the negative direction is diminished. Therefore, the metal added to ruthenium is preferably a material having a barrier property against copper and copper ions. For example, tantalum and titanium have a barrier property against copper and copper ions. On the other hand, the larger the amount of added metal, the more stable the on-state of the switching element 20.
  • the on-state stability of the switching element 20 may be improved.
  • the additive metal is titanium
  • the transition to the off state and the stability of the on state are excellent.
  • the lower second electrode 202a is made of an alloy of ruthenium and titanium, and the titanium content is preferably in the range of 20 to 30 atomic percent.
  • the ruthenium content ratio in the ruthenium alloy is preferably 60 or more and 90 atomic percent or less.
  • the lower second electrode 202a can be formed using a sputtering method.
  • a method for forming an alloy film using a sputtering method there are a method using an alloy target of ruthenium and an additive metal, and a co-sputter method of simultaneously sputtering a ruthenium target and an additive metal target in the same chamber.
  • a thin film of an additive metal is formed in advance, and then ruthenium is formed thereon using a sputtering method, and alloyed with the energy of collision atoms. There is a mixing method.
  • the composition of the alloy can be adjusted by using a co-sputtering method and an intermixing method.
  • the intermixing method it is preferable to add a heat treatment at 400 ° C. or lower in order to flatten the mixed state after completing the ruthenium film formation.
  • the upper second electrode 202b is an upper layer electrode in the upper electrode of the switching element 20, and is formed on the upper surface of the lower second electrode 202a.
  • the side surface of the upper second electrode 202b and the upper surface of the peripheral portion are covered with a protective insulating layer 215.
  • the upper second electrode 202b has a function of protecting the lower second electrode 202a. Since the upper second electrode 202b protects the lower second electrode 202a, damage to the lower second electrode 202a in the manufacturing process of the semiconductor device 2 can be suppressed, and the switching characteristics of the switching element 20 can be maintained. For example, tantalum, titanium, tungsten, or a nitride thereof can be used for the upper second electrode 202b.
  • the upper second electrode 202b also functions as an etching stop film when the via 225a is electrically connected to the lower second electrode 202a. Therefore, it is preferable that the upper second electrode 202b be made of a material having a low etching rate with respect to plasma of a fluorocarbon gas used for etching the interlayer insulating layer 216.
  • the upper second electrode 202b functions as an etching stop film and is made of conductive nitride such as titanium, tantalum, zirconium, hafnium, or aluminum. If a metal that is not a nitride is used for the upper second electrode 202b, a part of the metal constituting the upper second electrode 202b may diffuse into the lower second electrode 202a due to heating or plasma damage during the process. . When a part of the metal constituting the upper second electrode 202b diffuses into the lower second electrode 202a, defects are generated in the lower second electrode 202a, and the breakdown voltage of the resistance change layer 203 is lowered using these defects as a starting point. There is a possibility to make it.
  • conductive nitride such as titanium, tantalum, zirconium, hafnium, or aluminum.
  • the upper second electrode 202b By using an electrically conductive and stable metal nitride for the upper second electrode 202b, metal diffusion to the lower second electrode 202a can be prevented. If the nitride metal composing the upper second electrode 202b and the additive metal forming an alloy with ruthenium composing the lower second electrode 202a are made the same, the diffusion defect of the metal forming the alloy with ruthenium can be further reduced. It can be prevented efficiently.
  • the upper second electrode 202b is preferably a titanium nitride electrode.
  • the lower second electrode 202a is an alloy of ruthenium and tantalum
  • a tantalum nitride electrode is preferable. If the metal components constituting the lower second electrode 202a and the upper second electrode 202b are matched, defects are less likely to be formed even if the metal of the upper second electrode 202b diffuses into the lower second electrode 202a.
  • the ratio of the metal to nitrogen of the nitride constituting the upper second electrode 202b is larger than the ratio of the metal to ruthenium in the ruthenium alloy constituting the lower second electrode 202a.
  • the metal constituting the lower second electrode 202a is less likely to diffuse into the nitride constituting the upper second electrode 202b, so that the composition of the ruthenium alloy constituting the lower second electrode 202a changes. Can be prevented.
  • the titanium content is more preferably 60 atomic percent or more and 80 atomic percent or less.
  • the upper second electrode 202b can be formed using a sputtering method.
  • a sputtering method it is preferable to use a reactive sputtering method in which a metal target is evaporated using plasma of a mixed gas of nitrogen and argon. The metal evaporated from the metal target reacts with nitrogen to form a metal nitride.
  • the resistance change layer 203 is formed inside and around the opening 28 of the barrier insulating layer 214.
  • a second electrode 202 is formed on the upper surface of the resistance change layer 203.
  • the resistance change layer 203 includes, in the opening 28, the interlayer insulating layer 213, the first electrode 201, and a part of the first barrier metal 222, a part of the first barrier metal 222, a part of the side surface, the first electrode 201 and the barrier.
  • the insulating layer 214 is formed on the tapered surface.
  • the resistance change layer 203 is formed on the upper surface of the barrier insulating layer 214 in the peripheral portion of the opening 28.
  • the resistance change layer 203 is formed in the range of the second electrode region 29.
  • the resistance change layer 203 is a film whose electrical resistance changes when a voltage is applied between the first electrode 201 and the second electrode 202.
  • a material whose electric resistance is changed by an action such as diffusion or ion conduction of metal ions generated from the metal constituting the first wiring 221a and the first wiring 221b can be used.
  • a film capable of ion conduction is used for the resistance change layer 203.
  • the resistance change layer 203 includes a first resistance change layer 203a and a second resistance change layer 203b.
  • the first resistance change layer 203a is formed inside and around the opening 28 of the barrier insulating layer 214.
  • a second variable resistance layer 203b is formed on the top surface of the first variable resistance layer 203a.
  • the first resistance change layer 203 a includes, in the opening portion 28, the interlayer insulating layer 213, the first electrode 201, a part of the top surface of the first barrier metal 222, a part of the side surface of the first barrier metal 222, and the first electrode 201. And formed on the tapered surface of the barrier insulating layer 214.
  • the first resistance change layer 203 a is formed on the upper surface of the barrier insulating layer 214 in the peripheral portion of the opening 28.
  • the first resistance change layer 203 a is formed within the range of the second electrode region 29.
  • the metal constituting the first wiring 221a and the first wiring 221b is diffused into the second resistance change layer 203b by heating or plasma while the second resistance change layer 203b is deposited. To prevent. Further, the first resistance change layer 203a prevents the first wiring 221a and the first wiring 221b from being oxidized, and the constituent metals of the first wiring 221a and the first wiring 221b are not easily diffused into the second resistance change layer 203b. To do.
  • the first resistance change layer 203a can be made of an oxide of a metal such as zirconium, hafnium, indium, lanthanum, manganese, molybdenum, niobium, tungsten, titanium, or aluminum.
  • a metal such as zirconium, hafnium, indium, lanthanum, manganese, molybdenum, niobium, tungsten, titanium, or aluminum.
  • These metal oxides can be stably formed without causing an interfacial reaction with the first electrode 201a, the first electrode 201b, the second variable resistance layer 203b, and the lower second electrode 202a, and the second variable resistance layer 203b absorbs moisture. Can be effectively suppressed.
  • these oxides have good compatibility with general semiconductor manufacturing processes.
  • the first resistance change layer 203a is oxidized by forming a metal for forming the first resistance change layer 203a and then exposing it to an oxygen atmosphere in a film formation chamber of the second resistance change layer 203b under reduced pressure. Can be formed.
  • the optimum film thickness of the metal film constituting the first resistance change layer 203a is 0.5 to 1 nanometer.
  • the metal film used for forming the first resistance change layer 203a may be formed as a stacked layer or a single layer.
  • the first resistance change layer 203a can be formed by sputtering. Metal atoms or ions that have gained energy by sputtering enter the first wiring 221a and the first wiring 221b and diffuse to form an alloy layer.
  • the second resistance change layer 203b is formed on the upper surface of the first resistance change layer 203a.
  • a lower second electrode 202a is formed on the upper surface of the second variable resistance layer 203b.
  • the second resistance change layer 203b includes at least one of tantalum Ta, nickel Ni, titanium Ti, zirconium Zr, hafnium Hf, silicon Si, aluminum Al, iron Fe, vanadium V, manganese Mn, cobalt Co, and tungsten W. Can be composed of materials.
  • a metal oxide film containing these elements, a low dielectric constant carbon-added silicon oxide film (SiOCH film), a chalcogenide film, or a stacked film thereof can be applied.
  • the second variable resistance layer 203b can be formed using a plasma CVD (Chemical Vapor Deposition) method.
  • a plasma CVD method a cyclic organic siloxane raw material and helium as a carrier gas are allowed to flow into the reaction chamber to stabilize the supply of both. Then, when the pressure in the reaction chamber becomes constant, application of RF (Radio-Frequency) power is started.
  • the raw material is supplied at 10 to 200 sccm (Standard Cubic Centimeter per Minute), and helium is supplied at 500 sccm via the raw material vaporizer.
  • the hard mask layer 204 is a film that serves as a hard mask film and a passivation film when the lower second electrode 202a, the upper second electrode 202b, the first resistance change layer 203a, and the second resistance change layer 203b are etched.
  • a silicon nitride film, a silicon oxide film, a stacked layer thereof, or the like can be used as the hard mask layer 204.
  • the hard mask layer 204 preferably includes the same material as the barrier insulating layer 214 and the protective insulating layer 215.
  • the material interface can be integrated by surrounding the entire periphery of the switching element 20 with the same material. If the material interface can be integrated, it is possible to prevent moisture and the like from entering from the outside, and to prevent detachment from the switching element 20 itself.
  • the hard mask layer 204 is a mask used when the switching element 20 is manufactured.
  • the hard mask layer 204 includes a first hard mask layer 204a and a second hard mask layer 204b. Note that the first hard mask layer 204 a and the second hard mask layer 204 b may not be included in the configuration of the switching element 20.
  • the first hard mask layer 204a is a layer used as a mask when the switching element 20 is formed.
  • the first hard mask layer 204a is preferably made of the same material as the protective insulating layer 215 and the barrier insulating layer 214. By integrating the material interface by surrounding all of the periphery of the switching element 20 with the same material, it is possible to prevent intrusion of moisture and the like from the outside and to prevent detachment from the switching element 20 itself.
  • the first hard mask layer 204a can be formed using a plasma CVD method.
  • a high-density silicon nitride film can be formed by depositing a mixed gas of SiH 4 / N 2 in a high-density plasma state.
  • the second hard mask layer 204b is a layer used as a mask when the switching element 20 is formed.
  • the second hard mask layer 204b is preferably a different type of film from the first hard mask layer 204a.
  • the first hard mask layer 204a is a silicon nitride film
  • the second hard mask layer 204b is a silicon oxide film.
  • the second hard mask layer 204b can be formed using a plasma CVD method in the same manner as the first hard mask layer 204a.
  • the second hard mask layer 204b may be completely removed during the etch back and is not an essential component of the semiconductor device 2.
  • the interlayer insulating layer 211 is an insulating film formed on the upper surface of the substrate 200.
  • a silicon oxide film (SiO film), a carbon-added silicon oxide film (SiOC film), or the like can be used for the interlayer insulating layer 211.
  • the interlayer insulating layer 211 may be a stack of a plurality of insulating films.
  • the low-k layer 212 (also referred to as a low dielectric constant interlayer insulating layer) is formed between the interlayer insulating layer 211 and the interlayer insulating layer 213.
  • the Low-k layer 212 is a low dielectric constant film having a relative dielectric constant lower than that of the silicon oxide film.
  • a low dielectric constant carbon-added silicon oxide film (SiOCH film) or the like can be used for the Low-k layer 212.
  • a wiring groove for embedding the first wiring 221a, the first wiring 221b, and the first wiring 221c is formed in the Low-k layer 212.
  • a first barrier metal 222a, a first barrier metal 222b, and a first barrier metal 222c are formed in the wiring trench. Further, the first wiring 221a, the first wiring 221b, and the first wiring 221c are embedded in the wiring trench through the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c.
  • the interlayer insulating layer 213 is an insulating film formed on the upper surface of the low-k layer 212.
  • a silicon oxide film (SiO film), a carbon-added silicon oxide film (SiOC film), or the like can be used for the interlayer insulating layer 213.
  • the interlayer insulating layer 213 may be a stack of a plurality of insulating films.
  • a wiring groove for embedding the first wiring 221a, the first wiring 221b, and the first wiring 221c is formed in the interlayer insulating layer 213, a wiring groove for embedding the first wiring 221a, the first wiring 221b, and the first wiring 221c is formed.
  • a first barrier metal 222a, a first barrier metal 222b, and a first barrier metal 222c are formed in the wiring trench.
  • first wiring 221a, the first wiring 221b, and the first wiring 221c are embedded in the wiring trench through the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c.
  • the interlayer insulating layer 213 sandwiched between the first wiring 221a and the first wiring 221b is deeper than the first wiring 221a and the first wiring 221b when the first wiring 221a and the first wiring 221b are formed. Drill down in the direction (-Z direction).
  • the barrier insulating layer 214 is formed on the upper surface of the interlayer insulating layer 213 in which the first wiring 221a, the first wiring 221b, and the first wiring 221c are embedded.
  • the barrier insulating layer 214 prevents oxidation of the metal constituting the first wiring 221a, the first wiring 221b, and the first wiring 221c, and the first wiring 221a, the first wiring 221b, and the first wiring into the interlayer insulating layer 216 are provided.
  • This is an insulating film that prevents diffusion of the metal constituting one wiring 221c.
  • the barrier insulating layer 214 functions as an etching stop layer when the upper second electrode 202b, the lower second electrode 202a, and the resistance change layer 203 are processed.
  • barrier insulating layer 214 a silicon carbide film, a silicon carbonitride film, a silicon nitride film, a stacked structure thereof, or the like can be used.
  • the barrier insulating layer 214 is preferably made of the same material as the protective insulating layer 215 and the hard mask layer 204 (first hard mask layer 204a).
  • An opening 28 is formed in the barrier insulating layer 214.
  • the opening 28 has a tapered surface formed in a tapered shape that tapers in the depth direction ( ⁇ Z direction).
  • the switching element 20 is configured in the vicinity of the opening 28 of the barrier insulating layer 214.
  • the first electrode 201a, the first electrode 201b, a part of the interlayer insulating layer 213, and the upper surfaces and part of the side surfaces of the first barrier metal 222a and the first barrier metal 222b are exposed.
  • the switching element 20 is configured by a laminated structure.
  • the switching element 20 is covered with a protective insulating layer 215. Note that the protective insulating layer 215 may be included in the configuration of the switching element 20.
  • the first electrode 201a and the first electrode 201b are in direct contact with the first resistance change layer 203a.
  • the metal constituting the first resistance change layer 203a diffuses into the first electrode 201a and the first electrode 201b to form an alloy layer.
  • the upper second electrode 202b is electrically connected to the via 225a and the upper second electrode 202b through the second barrier metal 223a.
  • the switching element 20 can be turned on / off by applying a voltage or passing a current.
  • the switching element 20 is turned on by using electric field diffusion of metal ions supplied from the metal forming the first wiring 221a and the first wiring 221b to the first resistance change layer 203a and the second resistance change layer 203b. / Off can be controlled.
  • the first wiring 221a and the first wiring 221b may be dug down in the depth direction.
  • the interlayer insulating layer 213 sandwiched between the first wiring 221a and the first wiring 221b is also dug down.
  • the portion of the interlayer insulating layer 213 that is dug down is dug in the depth direction ( ⁇ Z direction) from the dug height of the first wire 221a and the first wire 221b. That is, in the opening region of the opening 28 of the barrier insulating layer 214, the variable resistance layer 203 is formed with regions having two different heights.
  • the first resistance change layer 203a is in contact with the upper surfaces of the first electrode 201a and the first electrode 201b. Further, the first resistance change layer 203a is in contact with a part of the upper surface and the side surface of the first barrier metal 222a and the first barrier metal 222b. Note that the first wiring 221c and the via 225b are electrically connected via the second barrier metal 223b, not via the switching element 20.
  • the opening 28 of the barrier insulating layer 214 has an elliptical shape or a rectangular shape (including a rounded rectangle) having a long axis in the same direction as the long side direction (x-axis direction) of the first wiring 221a and the first wiring 221b. Form. As a result, the peripheral lengths of the first barrier metal 222a and the first barrier metal 222b exposed in the opening 28 are increased, and the areas of the first electrode 201a and the first electrode 201b are increased. As for the shape of the opening 28, the ratio of the short side to the long side is desirably 1.4 or more and 1.8 or less.
  • the hard mask layer 204, the second electrode 202, and the resistance change layer 203 are long in the same direction as the long side direction (x-axis direction) of the first wiring 221a and the first wiring 221b so as to cover the upper part of the opening 28. It is formed in an elongated shape having an axis.
  • the hard mask layer 204, the second electrode 202, and the resistance change layer 203 are formed in an elliptical shape or a rectangular shape as viewed from the top of the semiconductor device 2.
  • the hard mask layer 204, the second electrode 202, and the resistance change layer 203 have an opening area larger than the opening 28 and are formed in an oval shape or a rectangular shape to reduce the area.
  • the ratio of the short side with respect to a long side it is desirable for the ratio of the short side with respect to a long side to be 1.4 or more and 1.8 or less.
  • the protective insulating layer 215 is an insulating film that has a function of protecting the switching element 20 at the time of manufacturing the semiconductor device 2 and preventing detachment of oxygen from the second resistance change layer 203b.
  • a silicon nitride film, a silicon carbonitride film, or the like can be used for the protective insulating layer 215.
  • the protective insulating layer 215 is preferably formed using the same material as the hard mask layer 204 and the barrier insulating layer 214. When composed of the same material, the protective insulating layer 215, the hard mask layer 204, and the barrier insulating layer 214 are integrated to improve the adhesion at the interface, and the switching element 20 can be more strongly protected.
  • the interlayer insulating layer 216 is an insulating film formed on the upper surface of the protective insulating layer 215.
  • a silicon oxide film, a carbon-added silicon oxide film, or the like can be used for the interlayer insulating layer 216.
  • the interlayer insulating layer 216 may be a stack of a plurality of insulating films.
  • the interlayer insulating layer 216 may be made of the same material as the interlayer insulating layer 218.
  • pilot holes for embedding the via 225a and the via 225b are formed.
  • a second barrier metal 223a and a second barrier metal 223b are formed in the prepared hole.
  • the via hole 225a and the via 225b are embedded in the prepared hole via the second barrier metal 223a and the second barrier metal 223b.
  • the low-k layer 217 (also referred to as a low dielectric constant interlayer insulating layer) is a low dielectric constant film that is interposed between the interlayer insulating layer 216 and the interlayer insulating layer 218 and has a relative dielectric constant lower than that of the silicon oxide film.
  • a SiOCH film or the like can be used for the low-k layer 217.
  • a wiring groove for embedding the second wiring 224a and the second wiring 224b is formed in the Low-k layer 217.
  • a second barrier metal 223a and a second barrier metal 223b are formed in the wiring trench. Further, the second wiring 224a and the second wiring 224b are embedded in the wiring trench through the second barrier metal 223a and the second barrier metal 223b.
  • the interlayer insulating layer 218 is an insulating film formed on the upper surface of the low-k layer 217.
  • a silicon oxide film, a SiOC film, a low dielectric constant film whose dielectric constant is lower than that of a silicon oxide film, or the like is used as the interlayer insulating layer 218, a silicon oxide film, a SiOC film, a low dielectric constant film whose dielectric constant is lower than that of a silicon oxide film, or the like is used.
  • a SiOCH film can be used for the interlayer insulating layer 218.
  • the interlayer insulating layer 218 may be a stack of a plurality of insulating films.
  • the interlayer insulating layer 218 may be made of the same material as the interlayer insulating layer 216.
  • wiring trenches for embedding the second wiring 224a and the second wiring 224b are formed.
  • a second barrier metal 223a and a second barrier metal 223b are formed in the wiring trench.
  • the barrier insulating layer 219 is formed on the upper surface of the interlayer insulating layer 218 including the second wiring 224a and the second wiring 224b.
  • the barrier insulating layer 219 is an insulating film that prevents oxidation of the metal constituting the second wiring 224a and the second wiring 224b and prevents diffusion of the metal constituting the second wiring 224a and the second wiring 224b to the upper layer.
  • the barrier insulating layer 219 can be formed using a silicon carbonitride film, a silicon nitride film, a stacked structure thereof, or the like.
  • the first wiring 221 is a wiring embedded in the wiring groove formed in the interlayer insulating layer 213 and the low-k layer 212 through the first barrier metal 222.
  • the first wiring 221 can be made of a metal such as copper.
  • the first wiring 221 includes a first wiring 221a, a first wiring 221b, and a first wiring 221c.
  • the first wiring 221 a and the first wiring 221 b also serve as the lower electrode of the switching element 20. Part of the first wiring 221a and the first wiring 221b is in contact with the first resistance change layer 203a. Of the first wiring 221a and the first wiring 221b, the portions in contact with the first resistance change layer 203a are the first electrode 201a and the first electrode 201b.
  • the metal constituting the first wiring 221a a metal capable of diffusing and ion conducting in the resistance change layer 203 is used.
  • a metal containing copper can be used for the first wiring 221a.
  • the first wiring 221a and the first wiring 221b may be alloyed with aluminum.
  • the first wiring 221a and the first wiring 221b may be dug down in the depth direction ( ⁇ Z direction) in the opening 28 of the barrier insulating layer 214.
  • the first wiring 221a and the first wiring 221b are in contact with the first resistance change layer 203a through the dug down portion.
  • An alloy layer of a metal constituting the first resistance change layer 203a is formed at the interface between the first wiring 221a and the first wiring 221b and the first resistance change layer 203a. Note that the alloy layer is not formed on the entire first wiring 221a and the first wiring 221b, but is formed on the first electrode 201a and the first electrode 201b located in the opening 28 of the barrier insulating layer 214.
  • the dug-down portion can be formed by performing plasma etching after forming the opening surface of the barrier insulating layer 214 in contact with the first wiring 221a and the first wiring 221b.
  • plasma etching a halogen gas, an inert gas, a fluorocarbon gas, and a mixed gas thereof are applied to the substrate 200 including the first wiring 221a, the first wiring 221b, and the interlayer insulating layer 213 in a dry etching apparatus. Inject plasma using.
  • the barrier insulating layer 214 is also etched, but the first wiring 221c that does not form the switching element 20 is not exposed to plasma and thus cannot be dug down.
  • the switching element 20 can be mounted only by creating a mask set of at least 2PR (Photo-Resist) as an additional step to the normal copper damascene wiring process. That is, according to the configuration of the present embodiment, it is possible to simultaneously achieve the reduction in the resistance and the cost of the element.
  • 2PR Photo-Resist
  • the first wiring 221 c is in contact with the second barrier metal 223 b at the opening of the barrier insulating layer 214.
  • the first wiring 221c is electrically connected to the via 225b and the second wiring 224b through the second barrier metal 223b.
  • the first barrier metal 222 is a conductive film having a barrier property formed inside the wiring groove formed in the low-k layer 212 and the interlayer insulating layer 213.
  • the first barrier metal 222 covers the side surface and the bottom surface of the first wiring 221.
  • the first barrier metal 222 prevents the metal constituting the first wiring 221 from diffusing into the interlayer insulating layer 213 and the lower layer.
  • the first barrier metal 222 includes a refractory metal such as tantalum, tantalum nitride, titanium nitride, and tungsten carbonitride, a nitride thereof, or a laminate thereof.
  • a membrane can be used.
  • the first barrier metal 222 includes a first barrier metal 222a, a first barrier metal 222b, and a first barrier metal 222c.
  • the second barrier metal 223 includes a barrier insulating layer 214, a protective insulating layer 215, an interlayer insulating layer 216, a low-k layer 217, and a conductive having a barrier property formed inside a wiring groove formed in the interlayer insulating layer 218. It is a sex membrane.
  • the second barrier metal 223 covers the side surface and the bottom surface of the via 225 and the second wiring 224. The second barrier metal 223 prevents the metal constituting the second wiring 224 and the via 225 from diffusing into the interlayer insulating layer 216, the low-k layer 217, the interlayer insulating layer 218, and the like.
  • the second barrier metal 223 includes a refractory metal such as tantalum, tantalum nitride, titanium nitride, tungsten carbonitride, or nitride thereof. A thing etc. or those laminated films can be used.
  • the second barrier metal 223 is preferably made of the same material as the upper second electrode 202b.
  • the second barrier metal 223 has a laminated structure of tantalum nitride (lower layer) / tantalum (upper layer), it is preferable to use tantalum nitride as the lower layer material for the upper second electrode 202b.
  • the second barrier metal 223 includes a second barrier metal 223a and a second barrier metal 223c.
  • the second wiring 224 is a wiring embedded in the wiring trench formed in the interlayer insulating layer 218 and the low-k layer 217 via the second barrier metal 223a and the second barrier metal 223b.
  • the second wiring 224 is formed integrally with the via 225.
  • the second wiring 224 can be made of a metal such as copper.
  • the second wiring 224 includes a second wiring 224a and a second wiring 224b.
  • the second wiring 224a is a conductor formed integrally with the via 225a.
  • the second wiring 224a is a wiring buried in the wiring groove formed in the interlayer insulating layer 218 and the low-k layer 217 via the second barrier metal 223a.
  • the second wiring 224a is electrically connected to the upper second electrode 202b through the via 225a and the second barrier metal 223a.
  • the second wiring 224b is a conductor formed integrally with the via 225b.
  • the second wiring 224b is a wiring buried in the wiring groove formed in the interlayer insulating layer 218 and the low-k layer 217 via the second barrier metal 223b.
  • the second wiring 224b is electrically connected to the first wiring 221c through the via 225b and the second barrier metal 223b.
  • the via 225 is a conductor formed integrally with the second wiring 224.
  • the via 225 can be made of a metal such as copper.
  • the via 225 includes a via 225a and a via 225b.
  • the via 225a is embedded in a pilot hole formed in the hard mask layer 204, the protective insulating layer 215, and the interlayer insulating layer 216 via the second barrier metal 223a.
  • the via 225a is electrically connected to the upper second electrode 202b through the second barrier metal 223a.
  • the via 225b is embedded in a pilot hole formed in the barrier insulating layer 214, the protective insulating layer 215, and the interlayer insulating layer 216 via the second barrier metal 223b.
  • the via 225b is electrically connected to the first wiring 221c through the second barrier metal 223b.
  • the above is the detailed configuration of the semiconductor device 2.
  • the configuration of the semiconductor device 2 described above is an example, and the configuration of the semiconductor device 2 is not limited.
  • FIGS. 14 to 25 are cross-sectional views for explaining the method for manufacturing the semiconductor device 2 (step 1 to step 12). Note that in the manufacturing method (step 1 to step 12) of the semiconductor device 2 shown in FIGS. 14 to 25, some steps are omitted.
  • FIG. 14 is a conceptual diagram for explaining step 1 of the manufacturing method of the semiconductor device 2.
  • an interlayer insulating layer 211, a low-k layer 212, and an interlayer insulating layer 213 are sequentially stacked on a substrate 200 over which a semiconductor element is formed.
  • the interlayer insulating layer 211 and the interlayer insulating layer 213 can be formed by a plasma CVD (Chemical Vapor Deposition) method.
  • a silicon oxide film having a thickness of 500 nm is formed on the substrate 200 as the interlayer insulating layer 211.
  • a SiOCH film having a thickness of 150 nm is formed on the upper surface of the interlayer insulating layer 211 as the Low-k layer 212.
  • a 100-nm-thick silicon oxide film is formed on the upper surface of the low-k layer 212 as the interlayer insulating layer 213.
  • wiring grooves are formed in the interlayer insulating layer 213 and the barrier insulating layer 214 by using a lithography method including photoresist formation, dry etching, and photoresist removal. Then, the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c are formed in the wiring trench.
  • the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c can be formed by a PVD (Physical Vapor Deposition) method.
  • the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c have a structure in which tantalum nitride having a thickness of 5 nanometers is stacked on tantalum having a thickness of 5 nanometers.
  • the first wiring 221a, the first wiring 221b, and the first wiring 221c are embedded in the wiring trench through the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c.
  • the first wiring 221a, the first wiring 221b, and the first wiring 221c are made of copper wiring.
  • a copper seed is formed inside the first barrier metal 222a, the first barrier metal 222b, and the first barrier metal 222c by the PVD method, and then copper is embedded in the wiring groove by the electrolytic plating method. Then, after the heat treatment at a temperature of 200 ° C. or higher, excess copper other than in the wiring trench is removed by CMP (ChemicalhemMechanical Polishing), thereby forming the first wiring 221a, the first wiring 221b, and the first wiring 221c. Can be formed.
  • the CMP method is a method of flattening the unevenness on the wafer surface that occurs during the multilayer wiring formation process by bringing the polishing liquid into contact with a rotating polishing pad while flowing a polishing liquid on the wafer surface and polishing. In the CMP method, planarization is performed by polishing a surplus copper embedded in a wiring trench to form a buried wiring (damascene wiring) or polishing an interlayer insulating film.
  • FIG. 15 is a conceptual diagram for explaining step 2 of the manufacturing method of the semiconductor device 2.
  • a barrier insulating layer 214 is formed over the interlayer insulating layer 213 including the first wiring 221a, the first wiring 221b, and the first wiring 221c.
  • the barrier insulating layer 214 can be formed by a plasma CVD method.
  • the barrier insulating layer 214 is preferably formed to a thickness of about 10 to 50 nanometers.
  • a silicon nitride film or a silicon carbonitride film having a thickness of 30 nanometers is formed.
  • FIG. 16 is a conceptual diagram for explaining step 3 of the manufacturing method of the semiconductor device 2.
  • a hard mask film 208 is formed on the upper surface of the barrier insulating layer 214.
  • the hard mask film 208 is preferably made of a material different from that of the barrier insulating layer 214 from the viewpoint of maintaining a high etching selectivity in the dry etching process, and may be an insulating film or a conductive film.
  • the hard mask film 208 a silicon oxide film, a silicon nitride film, titanium nitride, titanium, tantalum, tantalum nitride, or the like can be used.
  • the hard mask film 208 can be a silicon nitride / silicon oxide film stack.
  • a silicon oxide film with a thickness of 40 nanometers is formed.
  • FIG. 17 is a conceptual diagram for explaining step 4 of the manufacturing method of the semiconductor device 2.
  • step 4 an opening is patterned on the hard mask film 208 using a photoresist (not shown), and an opening pattern is formed in the hard mask film 208 by dry etching using the photoresist as a mask. Thereafter, the photoresist is removed by oxygen plasma ashing or the like. At this time, dry etching does not need to be stopped on the upper surface of the barrier insulating layer 214 and may reach the inside of the barrier insulating layer 214.
  • the shape of the photoresist is an ellipse or a rectangle with the long side direction facing the same direction as the long side direction of the first wiring 221a and the first wiring 221b.
  • the hard mask film 208 is also processed into the same shape as the photoresist.
  • FIG. 18 is a conceptual diagram for explaining step 5 of the manufacturing method of the semiconductor device 2.
  • the opening 28 is formed in the barrier insulating layer 214 by etching back (dry etching) the barrier insulating layer 214 exposed from the opening of the hard mask film 208 using the hard mask film 208 as a mask.
  • the first wiring 221a and a part of the first wiring 221b are exposed from the opening 28 of the barrier insulating layer 214.
  • a carbon fluoride gas, argon, or, in some cases, a mixed gas of oxygen is used. Specifically, the amount of carbon fluoride and oxygen is the same, and argon is mixed at a ratio of about 10 to 20 times that of carbon fluoride or oxygen.
  • the inner surface of the opening 28 of the barrier insulating layer 214 can be formed into a tapered surface.
  • a gas containing fluorocarbon is used as an etching gas.
  • the hard mask film 208 is preferably completely removed during the etch back, but may remain if the hard mask film 208 is an insulating material.
  • the shape of the opening 28 of the barrier insulating layer 214 is an ellipse or a rectangle in which the long side direction is the same direction as the long side direction of the first wiring 221a and the first wiring 221b.
  • the length of the long side of the opening 28 of the barrier insulating layer 214 is 70 to 500 nanometers.
  • FIG. 19 is a conceptual diagram for explaining step 6 of the manufacturing method of the semiconductor device 2.
  • the resistance change layer 203 (first resistance change layer 203a and second resistance change layer 203b) is formed on the barrier insulating layer 214 including the first wiring 221a and the first wiring 221b.
  • zirconium is deposited by sputtering on the barrier insulating layer 214 including the first wiring 221a and the first wiring 221b.
  • Zirconium is oxidized during the formation of the second variable resistance layer 203b to become the first variable resistance layer 203a.
  • annealing is performed at a temperature of 350 ° C. in a vacuum environment. The annealing time is preferably about 2 to 10 minutes.
  • copper of the first wiring 221 is oxidized, the oxidized copper is spontaneously reduced at a position where the first wiring 221 and the first resistance change layer 203a are in contact with each other.
  • a SiOCH polymer film containing silicon, oxygen, carbon, and hydrogen is formed by plasma CVD.
  • the raw material for the cyclic organosiloxane is supplied at 10 to 200 sccm.
  • Helium is supplied at 500 sccm via a raw material vaporizer, and is directly supplied to the reaction chamber at 500 sccm on a separate line.
  • Moisture or the like adheres to the opening 28 of the barrier insulating layer 214 due to atmospheric exposure. Therefore, it is preferable to degas by applying a heat treatment under reduced pressure at a temperature of about 250 ° C. to 350 ° C. before the deposition of the first resistance change layer 203a.
  • FIG. 20 is a conceptual diagram for explaining step 7 of the manufacturing method of the semiconductor device 2.
  • the second electrode 202 (lower second electrode 202a, upper second electrode 202b) is formed on the upper surface of the resistance change layer 203 (second resistance change layer 203b).
  • an alloy of ruthenium and titanium is formed as a lower second electrode 202a with a thickness of 10 nanometers by a co-sputtering method.
  • a ruthenium target and a titanium target are placed in the same chamber, and an alloy film is deposited by sputtering at the same time.
  • an alloy of ruthenium and titanium having a ruthenium content of 75 atomic percent can be deposited.
  • titanium nitride is formed on the upper surface of the lower second electrode 202a as the upper second electrode 202b by a reactive sputtering method with a film thickness of 25 nanometers.
  • the power applied to the titanium target is 600 watts, and nitrogen gas and argon gas are introduced into the chamber for sputtering.
  • the flow rate of nitrogen and the flow rate of argon is 1: 1, the proportion of titanium in titanium nitride can be adjusted to 70 atomic percent.
  • FIG. 21 is a conceptual diagram for explaining step 8 of the method for manufacturing the semiconductor device 2.
  • a hard mask layer 204 (first hard mask layer 204a, second hard mask layer 204b) is formed on the upper surface of the second electrode 202 (upper second electrode 202b).
  • a first hard mask layer 204a is deposited on the upper surface of the upper second electrode 202b.
  • a silicon nitride film or a silicon carbonitride film having a thickness of 30 nanometers is deposited.
  • a second hard mask layer 204b is deposited on the upper surface of the first hard mask layer 204a.
  • a silicon oxide film having a thickness of 80 nanometers is deposited.
  • FIG. 22 is a conceptual diagram for explaining step 9 of the manufacturing method of the semiconductor device 2.
  • the second hard mask layer 204b is patterned.
  • a photoresist (not shown) for patterning the switching element 20 is formed on the upper surface of the second hard mask layer 204b.
  • the shape of the photoresist is an ellipse or a rectangle whose long side direction is in the same direction as the long side direction of the first wiring 221a and the first wiring 221b.
  • the second hard mask layer 204b is dry etched until the first hard mask layer 204a is exposed.
  • the photoresist is removed using oxygen plasma ashing and organic peeling.
  • the second hard mask layer 204b is processed into the same shape as that of the photoresist.
  • FIG. 23 is a conceptual diagram for explaining the step 10 of the manufacturing method of the semiconductor device 2.
  • the first hard mask layer 204a, the upper second electrode 202b, the lower second electrode 202a, and the resistance change layer 203 are continuously dry-etched.
  • the second hard mask layer 204b is preferably completely removed during the etch back, but may remain as it is.
  • the upper second electrode 202b when the upper second electrode 202b is titanium nitride, it can be processed by chlorine-based RIE (Reactive Ion Etching).
  • RIE reactive Ion Etching
  • the lower second electrode 202a is an alloy of ruthenium and titanium, RIE processing can be performed with a chlorine / oxygen mixed gas. Further, in the etching of the resistance change layer 203, it is necessary to stop dry etching on the barrier insulating layer 214 on the lower surface.
  • the resistance change layer 203 is a SiOCH polymer film and the barrier insulating layer 214 is a silicon nitride film or a silicon carbonitride film, it is a carbon tetrafluoride, carbon tetrafluoride / chlorine, carbon tetrafluoride / chlorine / argon.
  • RIE processing can be performed by adjusting etching conditions with a mixed gas such as a system.
  • the switching element 20 can be processed without being exposed to oxygen plasma ashing for resist removal.
  • the processed first hard mask layer 204a, upper second electrode 202b, lower second electrode 202a, and resistance change layer 203 have long sides in the same direction as the long sides of the first wiring 221a and the first wiring 221b. It becomes an ellipse or a rectangle that faces.
  • FIG. 24 is a conceptual diagram for explaining step 11 of the manufacturing method of the semiconductor device 2.
  • a protective insulating layer 215 is deposited on the hard mask layer 204, the upper second electrode 202 b, the lower second electrode 202 a, and the barrier insulating layer 214 including the resistance change layer 203.
  • a 20-nm-thick silicon nitride film or silicon carbonitride film is formed on the barrier insulating layer 214 including the hard mask layer 204, the upper second electrode 202b, the lower second electrode 202a, and the resistance change layer 203.
  • the protective insulating layer 215 can be formed by a plasma CVD method. By the way, when the plasma CVD method is used, oxygen may be desorbed from the side surface of the resistance change layer 203 and the leakage current of the ion conductive layer may increase while maintaining the reduced pressure in the reaction chamber before film formation.
  • the deposition temperature of the protective insulating layer 215 is preferably set to 300 ° C. or lower. Further, since the film is exposed to a film forming gas under reduced pressure before film formation, it is preferable not to use a reducing gas.
  • the protective insulating layer 215 is preferably formed using a high-density silicon nitride film in which a substrate temperature is 300 ° C. and a mixed gas of SiH 4 / N 2 is deposited in a high-density plasma state.
  • FIG. 25 is a conceptual diagram for explaining step 12 of the manufacturing method of the semiconductor device 2.
  • step 12 at least one insulating layer is stacked on the protective insulating layer 215, the second wiring 224 and the via 225 are embedded in the insulating layer, and the uppermost surface is covered with the barrier insulating layer 219.
  • an interlayer insulating layer 216 is deposited on the upper surface of the protective insulating layer 215.
  • a silicon oxide film is deposited as the interlayer insulating layer 216.
  • a low-k layer 217 is deposited on the upper surface of the interlayer insulating layer 216.
  • a SiOCH film having a thickness of 150 nanometers is deposited.
  • an interlayer insulating layer 218 is deposited on the upper surface of the low-k layer 217.
  • a silicon oxide film is deposited as the interlayer insulating layer 218.
  • the interlayer insulating layer 216, the low-k layer 217, and the interlayer insulating layer 218 can be formed by a plasma CVD method.
  • the interlayer insulating layer 216 is deposited thick, and the interlayer insulating layer 216 is cut and planarized by CMP (Chemical-Mechanical-Polishing), so that the interlayer insulating layer 216 has a desired thickness. Also good.
  • a wiring groove for embedding the second wiring 224a and the second wiring 224b and a pilot hole for embedding the via 225a and the via 225b are formed.
  • the pilot holes for embedding the vias 225a and 225b are patterned by exposure using the same photomask as the wiring grooves for embedding the second wiring 224a and the second wiring 224b, and are formed by etching at the same time.
  • the second barrier metal 223a and the second barrier metal 223b are formed in the wiring groove and the prepared hole.
  • tantalum nitride / tantalum is used as the second barrier metal 223a and the second barrier metal 223b.
  • the second wiring 224a, the second wiring 224b, the via 225a, and the via 225b are simultaneously formed in the wiring groove and the prepared hole via the second barrier metal 223a and the second barrier metal 223b.
  • the second wiring 224a, the second wiring 224b, the via 225a, and the via 225b are made of copper, they can be simultaneously formed using a copper dual damascene wiring process.
  • the second wiring 224a and the second wiring 224b can be formed using a process similar to that of the lower layer wiring.
  • the second barrier metal 223a and the upper second electrode 202b are made of the same material, the contact resistance between the second barrier metal 223a and the upper second electrode 202b can be reduced and the device performance can be improved.
  • a barrier insulating layer 219 is deposited on the interlayer insulating layer 218 including the second wiring 224a and the second wiring 224b.
  • a silicon nitride film is deposited as the barrier insulating layer 219.
  • the semiconductor device of this embodiment includes the first insulating layer, the second insulating layer, the first wiring, the resistance change layer, the second electrode, the third insulating layer, the second wiring, and the via.
  • the second insulating layer is disposed on the first insulating layer and has an opening on the upper surface.
  • the first wiring extends in the first direction and is embedded in the second insulating layer, and at least one end exposed at the opening constitutes the first electrode.
  • the resistance change layer is disposed on the first wiring and the second insulating layer in at least one of the inside and the periphery of the opening.
  • the second electrode is disposed on the resistance change layer.
  • the third insulating layer is disposed above the first electrode, the resistance change layer, and the second electrode.
  • the second wiring is embedded in the third insulating layer via a barrier metal and is extended in a second direction intersecting the first direction.
  • the via is embedded in the third insulating layer integrally with the second wiring through the barrier metal, and the opening and the second electrode electrically connected to the second electrode through the barrier metal are extended at least in the uniaxial direction.
  • the shape is formed.
  • At least one switching cell configured by the first electrode, the resistance change layer, and the second electrode is disposed at a position where the first wiring and the second wiring intersect, Configure the crossbar.
  • two first electrodes formed at the edges of two copper wirings are arranged in series facing each other, and an opening is formed in the insulating film above the two first electrodes.
  • an edge portion having a large surface morphology in the copper wiring, that is, the barrier metal The electric field concentrates near the interface with copper. As the peripheral length of the edge portion is longer, the number of locations where the electric field tends to concentrate increases, and the number of locations where copper bridges are formed increases.
  • the shape of the opening provided in the insulating film is an elongated shape (ellipse or rectangle) having a long side in the long side direction of the copper wiring
  • the length of exposure of the edge of the copper wiring increases.
  • the variation of the switching voltage between elements is reduced.
  • the shape of the second electrode becomes an elongated shape (elliptical or rectangular) similar to the opening. .
  • the exposure area is increased by making the opening of the insulating film and the second electrode into an ellipse or a rectangle, the exposure is facilitated. For this reason, according to the present embodiment, it is possible to miniaturize an elongated shape (an ellipse or a rectangle) in the short side direction without using the latest exposure apparatus and mask.
  • the switching element can be miniaturized without using a high-cost exposure apparatus, mask, or process. Further, according to the present embodiment, the exposed portion of the copper wiring in which the electric field concentrates during the switching operation increases, so that the switching element excellent in reliability, yield, and performance, and a rewritable semiconductor using the switching element Equipment can be provided. That is, according to the present embodiment, the switching element can be miniaturized at a low cost, and variation in switching voltage can be improved.
  • the present embodiment it is possible to reduce the power consumption and the element characteristic variation of the switching elements constituting the large-scale crossbar switch array in the programmable logic by reducing the switching voltage variation by increasing the peripheral length of the copper wiring edge portion. .
  • the switching voltage By reducing the switching voltage, it becomes possible to use a cell transistor with a smaller driving force, and to allow a reduction in driving force due to scaling. Therefore, according to the present embodiment, the area can be reduced along with the scaling of the large-scale programmable logic using the switching element.
  • the variation in element characteristics it becomes possible to reduce the redundancy of the circuit for relieving the variation and the margin of the transistor performance, and it is possible to provide a programmable logic with higher performance and lower power consumption.
  • the prototype mask and the process cost can be suppressed.
  • the semiconductor device of this embodiment includes a two-terminal switching element (also referred to as a two-terminal switch).
  • FIG. 26 is a cross-sectional view showing an example of the configuration of the semiconductor device 3 of the present embodiment.
  • the semiconductor device 3 includes a substrate 300, a switching element 30, an insulating laminate 31, and a multilayer wiring layer 32.
  • alphabets may be added to the end of the reference numerals indicating the components. Moreover, when not distinguishing each component, the alphabet for distinguishing each component may be omitted.
  • the substrate 300 is a substrate on which a semiconductor element is formed.
  • a silicon substrate for example, a silicon substrate, a single crystal substrate, an SOI (Silicon-on-Insulator) substrate, a TFT (Thin-Film-Transistor) substrate, a liquid crystal manufacturing substrate, or the like can be used.
  • the switching element 30, the insulating laminate 31, and the multilayer wiring layer 32 are formed.
  • the switching element 30 is a two-terminal switching element (hereinafter referred to as a two-terminal switch) formed inside the insulating laminate 31.
  • the switching element 30 shares some components with the multilayer wiring layer 32.
  • the switching element 30 includes a first electrode 301, a second electrode 302, a resistance change layer 303, and a hard mask layer 304.
  • the second electrode 302 includes a lower second electrode 302a and an upper second electrode 302b.
  • the resistance change layer 303 includes a first resistance change layer 303a and a second resistance change layer 303b.
  • the hard mask layer 304 includes a first hard mask layer 304a and a second hard mask layer 304b.
  • the insulating laminate 31 is an insulating layer on which the switching element 30 and the multilayer wiring layer 32 are formed.
  • the insulating stacked body 31 includes an interlayer insulating layer 311, a low-k layer 312, an interlayer insulating layer 313, a barrier insulating layer 314, a protective insulating layer 315, an interlayer insulating layer 316, a low-k layer 317, an interlayer insulating layer 318, and a barrier.
  • An insulating layer 319 is provided.
  • an opening 38 is formed as in the second embodiment.
  • the opening 38 opens so as to taper in the depth direction ( ⁇ Z direction).
  • the opening 38 extends to a part of the interlayer insulating layer 313 and the first electrode 301.
  • the barrier insulating layer 314, the interlayer insulating layer 313, and the peripheral portion of the opening 38 opened in the first electrode 301 form a tapered surface that tapers in the depth direction.
  • a region where the second electrode 302 is formed is referred to as a second electrode region 39.
  • the multilayer wiring layer 32 is a wiring layer formed inside the insulating laminate 31.
  • the multilayer wiring layer 32 includes a first wiring 321, a first barrier metal 322, a second barrier metal 323, a second wiring 324, and a via 325.
  • the portion of the first wiring 321 that is in contact with the resistance change layer 303 is the first electrode 301.
  • the first wiring 321 includes a first wiring 321a and a first wiring 321c.
  • the first barrier metal 322 includes a first barrier metal 322a and a first barrier metal 322c.
  • the second barrier metal 323 includes a second barrier metal 323a and a second barrier metal 323b.
  • the second wiring 324 includes a second wiring 324a and a second wiring 324b.
  • the via 325 includes a via 325a and a via 325b.
  • the semiconductor device 3 of this embodiment has a configuration in which the first wiring 221b, the first barrier metal 222b, and the first electrode 201b are omitted from the semiconductor device 2 of the second embodiment.
  • Other configurations of the semiconductor device 3 are the same as the corresponding configurations of the semiconductor device 2 according to the second embodiment, and thus a detailed description of the semiconductor device 3 is omitted.
  • a switching element that is miniaturized without increasing the manufacturing cost and in which an increase in variation in switching voltage due to the miniaturization is suppressed is provided. it can.
  • Second electrode 1
  • First electrode 2
  • Second electrode 13
  • Resistance change layer 14
  • First insulating layer 15
  • Second insulating layer 20
  • Switching element 21 Insulating laminate 22
  • Multilayer wiring layer 200 300 Substrate 201, 301 First electrode 202, 302 Second electrode 203, 303 Variable resistance layer 204, 304
  • Hard mask layer 211 311 Interlayer insulating layer 212, 312 Low-k layer 213, 313 Interlayer insulating layer 214, 314 Barrier insulating layer 215, 315 Protection Insulating layer 216, 316 Interlayer insulating layer 217, 317 Low-k layer 218, 318 Interlayer insulating layer 219, 319 Barrier insulating layer 221
  • First wiring 222
  • First barrier metal 223 Second barrier metal 224
  • Second wiring 225 Via

Abstract

製造コストを増大させずに微細化され、微細化に伴うスイッチング電圧のばらつきの増大が抑制されたスイッチング素子を提供するために、第１絶縁層と、第１絶縁層の上に配置され、上面に開口部が開口する第２絶縁層と、第２絶縁層に埋め込まれ、開口部から一端部が露出する第１電極と、開口部の内部および周辺の少なくともいずれかの領域で第１電極および第２絶縁層の上に配置される抵抗変化層と、抵抗変化層の上に配置される第２電極とを備え、開口部および第２電極は、少なくとも一軸方向に引き伸ばされた形状で形成される半導体装置とする。

Description

半導体装置
　本発明は、抵抗変化素子を含むスイッチング素子を有する半導体装置に関する。
　プログラマブルロジックの機能を多様化し、電子機器などへの実装を推進するためには、ロジックセル間を相互に結線するスイッチング素子のサイズを小さくし、スイッチング素子のオン抵抗を小さくすることが求められる。イオン伝導層内における金属の析出を利用したスイッチング素子は、一般的な半導体スイッチよりもサイズが小さく、オン抵抗が小さいため、素子サイズを小さくできる。
　特許文献１には、イオン伝導層を含む２端子型のスイッチング素子（以下、２端子スイッチと呼ぶ）について開示されている。特許文献１の２端子スイッチは、金属イオンを供給する第１電極と、金属イオンを供給しない第２電極とでイオン伝導層を挟んだ構造を有する。特許文献１の２端子スイッチは、両電極間に印加する電圧を制御し、イオン伝導層中の金属架橋を形成・消滅させることによってスイッチングさせることができる。２端子スイッチは、構造が単純であるため、作製プロセスが簡便であり、素子サイズをナノメートルオーダーまで小さく加工できる。
　特許文献２には、３端子型のスイッチング素子（以下、３端子スイッチと呼ぶ）が開示されている。特許文献２の３端子スイッチは、２つの２端子スイッチの第２電極を一体化した構造を有する。特許文献２の３端子スイッチによれば、高い信頼性を確保できる。
　また、特許文献１や特許文献２に開示されたスイッチング素子をプログラマブルロジックの配線切り替えスイッチとして実装するためには、スイッチング素子を小型化して高密度化したり、製造工程を簡略化したりすることが求められる。最先端の半導体装置の配線は、銅を主成分とする銅配線である。そのため、銅配線を活用して、抵抗変化素子を効率的に形成する手法が望まれる。
　特許文献３および特許文献４には、半導体基板上の銅配線をスイッチング素子の第１電極に兼用し、スイッチング素子を集積化する技術について開示されている。特許文献３および特許文献４の第１電極の構造を用いれば、第１電極を新たに形成するための工程を削減できる。そのため、第１電極を形成するためのマスクが不要となり、抵抗変化素子を製造する際に追加するフォトマスク数が２枚で済み、製造コストを低減できる。
　特許文献５には、抵抗変化膜と、抵抗変化膜の一方の面に配線として配置され、湾曲した端部を有する第１電極と、抵抗変化膜の他方の面に不活性電極として配置される第２電極と、を備える抵抗変化素子について開示されている。特許文献５の抵抗変化素子の第１電極の角部は、湾曲した端部に位置し、絶縁性バリア膜に形成される開口部に挿設された抵抗変化膜と接触する。特許文献５の抵抗変化素子では、銅配線の端部に位置する第１電極の角部に電界が集中する。また、絶縁性バリア膜の開口部からの銅配線の角部の露出量を増やすと、電界集中領域が増大するため、電界集中が発生しやすい領域でスイッチングし、スイッチング電圧のばらつきを低減できる。
　特許文献６には、不揮発性素子を内蔵する半導体装置について開示されている。特許文献６の半導体装置の不揮発性素子は、可変抵抗膜と、該可変抵抗膜の上部に配置された上部電極と、該可変抵抗膜の下部に配置された下部電極と、を有する。可変抵抗膜は、該可変抵抗膜の下層側に配置された下層配線と、該可変抵抗膜の上層側に配置された上層配線とそれぞれ電気的に接続される。下部電極は、下層配線と兼用されるか、下層配線に直接もしくは導電膜を介して電気的に接続される。上部電極は、中央部と外周部との間に段差が形成された上面を有し、少なくとも上面の外周部は、上層配線に直接接続されるか、導電膜を介して電気的に接続される。
特表２００２－５３６８４０号公報 国際公開第２０１２／０４３５０２号 国際公開第２０１１／１５８８２１号 特許第５３８２００１号公報 特許第６１１２１０６号公報 国際公開第２０１１／１４２３８６号
　特許文献１や特許文献２のように、スイッチング素子の微細化を進めると、コストの高い露光装置やマスクが必要になり、製造コストの増大につながる。
　特許文献５のように、絶縁性バリア膜の開口部から銅配線の角部を露出される構造では、微細化を進め過ぎると、開口部からの銅配線の角部の露出量が減ることによって素子特性が劣化する。２端子スイッチまたは３端子スイッチの構造の場合、開口部からの銅配線の角部の露出量を増加するためには、銅配線上の絶縁膜の開口面積を増加させる必要があり、スケーリングの妨げとなる。
　本発明の目的は、上述した課題を解決し、製造コストを増大させずに微細化され、微細化に伴うスイッチング電圧のばらつきの増大が抑制されたスイッチング素子を提供することにある。
　本発明の一態様の半導体装置は、第１絶縁層と、第１絶縁層の上に配置され、上面に開口部が開口する第２絶縁層と、第２絶縁層に埋め込まれ、開口部から一端部が露出する第１電極と、開口部の内部および周辺の少なくともいずれかの領域で第１電極および第２絶縁層の上に配置される抵抗変化層と、抵抗変化層の上に配置される第２電極とを備え、開口部および第２電極は、少なくとも一軸方向に引き伸ばされた形状で形成される。
　本発明の一態様の半導体装置は、第１絶縁層と、第１絶縁層の上に配置され、上面に開口部が開口する第２絶縁層と、第１方向に延伸して第２絶縁層に埋め込まれ、開口部において露出する少なくとも一端部が第１電極を構成する少なくとも一つの第１配線と、開口部の内部および周辺の少なくともいずれかの領域で第１配線および第２絶縁層の上に配置される抵抗変化層と、抵抗変化層の上に配置される第２電極と、第１電極、抵抗変化層、および第２電極の上方に配置される第３絶縁層と、第３絶縁層にバリアメタルを介して埋め込まれ、第１方向と交差する第２方向に延伸される少なくとも一つの第２配線と、第３絶縁層にバリアメタルを介して第２配線と一体で埋め込まれ、バリアメタルを介して第２電極と電気的に接続されるビアとを備え、開口部および第２電極は、少なくとも一軸方向に引き伸ばされた形状で形成される。
　本発明によれば、製造コストを増大させずに微細化され、微細化に伴うスイッチング電圧のばらつきの増大が抑制されたスイッチング素子を提供することが可能になる。
本発明の第１の実施形態に係る半導体装置の一構成例を示す断面模式図である。 本発明の第１の実施形態に係る半導体装置の第２絶縁層に開口する開口部の形状と、開口部における第１電極の露出状態の一例について説明するための概念図である。 本発明の第１の実施形態に係る半導体装置の第２絶縁層に開口する開口部の形状と、開口部における第１電極の露出状態の別の一例について説明するための概念図である。 本発明の第１の実施形態に係る半導体装置の変形例１の第２絶縁層に開口する開口部の形状と、開口部における第１電極の露出状態の一例について説明するための概念図である。 本発明の第１の実施形態に係る半導体装置の変形例１の一構成例を示す断面模式図である。 本発明の第１の実施形態に係る半導体装置の変形例２の第２絶縁層に開口する開口部の形状と、開口部における第１電極の露出状態の一例について説明するための概念図である。 本発明の第１の実施形態に係る半導体装置の変形例３の第２絶縁層に開口する開口部の形状と、開口部における第１電極の露出状態の一例について説明するための概念図である。 関連技術に係る半導体装置の第２絶縁層に開口する開口部の形状と、開口部における第１電極の露出状態の一例について説明するための概念図である。 関連技術に係る半導体装置の配置例について説明するための概念図である。 本発明の第１の実施形態に係る半導体装置の配置例について説明するための概念図である。 関連技術に係る半導体装置の配置密度を高密度化する一例について説明するための概念図である。 本発明の第１の実施形態に係る半導体装置の配置密度を高密度化する一例について説明するための概念図である。 本発明の第２の実施形態に係る半導体装置の構成の一例を示す断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程１について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程２について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程３について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程４について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程５について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程６について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程７について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程８について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程９について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程１０について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程１１について説明するための断面模式図である。 本発明の第２の実施形態に係る半導体装置の製造方法の工程１２について説明するための断面模式図である。 本発明の第３の実施形態に係る半導体装置の構成の一例を示す断面模式図である。
　以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。
　（第１の実施形態）
　まず、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。本実施形態の半導体装置は、図示しない基板の上に形成される多層配線層の内部にスイッチング素子を含む構成を有する。なお、本実施形態の半導体装置は、本実施形態の特徴的な箇所を説明するための概念的な構成であり、縮尺や形状などを正確に表しているわけではない。
　〔構成〕
　図１は、本実施形態の半導体装置１の構成の一例について説明するための断面図である。図１のように、半導体装置１は、第１電極１１、第２電極１２、抵抗変化層１３、第１絶縁層１４、および第２絶縁層１５を備える。第１電極１１、第２電極１２、および抵抗変化層１３は、スイッチング素子１０を構成する。図１３のスイッチング素子１０は、２端子型のスイッチング素子（２端子スイッチとも呼ぶ）である。３端子型のスイッチング素子（３端子スイッチとも呼ぶ）を構成する場合は、二つの第１電極１１を互いに対向させて形成し、二つのスイッチング素子１０を構成すればよい。
　第２絶縁層１５には、開口部１８が開口される。開口部１８は、深さ方向（－Ｚ方向）に向けて先細るように開口される。すなわち、第２絶縁層１５に開口される開口部１８の内側面は、深さ方向に向けて先細るテーパ面を形成する。図１には、第２絶縁層１５に開口される開口部１８が、第１絶縁層１４および第１電極１１の上部まで掘り下げられる例を示す。なお、第１電極１１は、開口部１８の開口領域において、深さ方向に掘り下げられていなくてもよい。
　図２は、半導体装置１を上面側の視座から見た上面模式図である。図１は、図２のＡ－Ａ切断線で切断した際の断面図に相当する。半導体装置１を上面側の視座から見て、第２電極１２が形成されている領域（第２電極の形成領域とも呼ぶ）を第２電極領域１９と呼ぶ。
　図２は、第１絶縁層１４および第２絶縁層１５に開口する開口部１８の形状と、開口部１８における第１電極１１の露出状態を示す。図２には、楕円形の第２電極領域１９を例示する。なお、図３のように、第２電極領域１９は、角丸長方形で構成してもよい。
　第２電極領域１９の形状は、ｘ軸方向に沿って長細い形状であればよく、図２や図３に示す形状に限定されない。開口部１８および第２電極領域１９は、ｘ軸に沿った長軸（長辺とも呼ぶ）と、ｙ軸方向に沿った短軸（短辺とも呼ぶ）とを有する細長い形状の領域である。言い換えると、開口部１８および第２電極領域１９の形状は、ｘ軸およびｙ軸に対して線対称であるとともに、ｘｙ平面において２回対称性を有する。例えば、第２電極領域１９は、長方形に内接する形状を有する。
　図２のように、開口部１８は、第１電極１１の長軸の方向（ｘ軸方向）と同じ方向に長軸を有する。例えば、開口部１８の開口領域は、長方形に内接する形状を有する。例えば、開口部１８の形状は、短辺に対する長辺の長さの比率が１．４以上１．８以下に構成される。
　第１電極１１は、基板の上に積層された第１絶縁層１４に形成された配線溝に埋め込まれた活性電極の一端部である。図２のように、第１電極１１は、ｘ軸に沿った長軸（長辺とも呼ぶ）と、ｙ軸方向に沿った短軸（短辺とも呼ぶ）とを有する細長い形状である。第１電極１１は、第２絶縁層１５に開口する開口部１８と長軸および短軸の方向が一致する。例えば、第１電極１１の形状は、短軸に対する長軸の長さの比率は１．４以上１．８以上に構成される。
　第１電極１１は、基板の上に形成された多層配線層の一つである第１配線の一部である。第１電極１１の上部には第２絶縁層１５が積層される。第１電極１１は、基板の上面側の視座から見て、第２絶縁層１５に開口する開口部１８において露出する。第１電極１１の露出部は、第２絶縁層１５に開口する開口部１８において抵抗変化層１３に被覆される。
　第１電極１１には、抵抗変化層１３において拡散またはイオン伝導可能な金属が用いられる。例えば、第１電極１１には、銅を主成分とする金属が用いられる。例えば、第１電極１１は、銅によって構成してもよいし、アルミニウムと銅との合金などによって構成してもよい。
　第２電極１２は、抵抗変化層１３の上に積層される不活性電極である。第２電極１２の上方には、図示しない絶縁層が形成され、その絶縁層の内部には図示しないビアおよび第２配線が埋め込まれる。第２電極１２は、図示しないビアによって第２配線に接続される。
　第２電極１２は、第１電極１１に含まれる金属よりもイオン化しにくい材料で構成する。第２電極１２には、抵抗変化層１３において拡散やイオン伝導しにくい金属と、第１電極１１に含まれる金属と密着性の良い金属との合金を用いることが好ましい。例えば、第２電極１２には、抵抗変化層１３において拡散やイオン伝導しにくいルテニウム合金を用いることができる。第２電極１２にルテニウム合金を用いる場合、第１電極１１に含まれる金属と密着性の良いチタンやタンタル、ジルコニウム、ハフニウム、アルミニウムなどを第１の金属として含有することが好ましい。
　例えば、第２電極１２にルテニウム合金を用いる場合、金属から金属イオンを生成する過程（酸化過程）の標準生成ギブズエネルギーがルテニウムよりも負方向に大きい添加金属を第１の金属として選択することが望ましい。例えば、チタンやタンタル、ジルコニウム、ハフニウム、アルミニウムは、ルテニウムに比べて化学反応が自発的に起こりやすいため、ルテニウムと合金化することによって、第１電極１１に含まれる金属で形成された金属架橋との密着性が向上する。
　また、金属架橋の成分である銅が第２電極１２に混入すると、標準生成ギブズエネルギーが負方向に大きい金属を第２電極１２に添加した効果が薄れる。そのため、ルテニウムに添加する金属は、タンタルやチタンのように、銅および銅イオンに対してバリア性のある材料が好ましい。
　また、添加金属の量は大きいほど、スイッチング素子１０の低抵抗状態（オン状態）が安定化する。スイッチング素子１０の低抵抗状態の安定性は、５原子パーセント程度の添加金属の添加でも向上する。特に、添加金属をチタンとすると、高抵抗状態（オフ状態）への遷移と低抵抗状態（オン状態）の安定性に優れている。特に、第２電極１２をルテニウムとチタンの合金とし、チタンの含有率を２０～３０原子パーセントの範囲に設定すると、高抵抗状態への遷移と低抵抗状態の安定性がよくなる。また、第２電極１２をルテニウム合金で構成する場合、ルテニウムの含有比率は６０原子パーセント以上９０原子パーセント以下に設定することが望ましい。
　抵抗変化層１３は、第２絶縁層１５の上に積層され、第２絶縁層１５に開口する開口部１８の内側において第１電極１１を被覆する。抵抗変化層１３の内部には、第１電極１１に含まれる金属がイオン化されて拡散する。言い換えると、抵抗変化層１３は、第１電極１１を構成する金属のイオンを伝導可能なイオン伝導層である。第１電極１１と第２電極１２との間に印加される電圧や電流を制御することによって、抵抗変化層１３の内部に拡散した金属イオンを析出させることができる。
　抵抗変化層１３は、電気抵抗が変化する膜である。抵抗変化層１３には、第１電極１１に含まれる金属から生成される金属イオンの拡散やイオン伝導などの作用により、電気抵抗が変化する材料を用いることができる。特に、スイッチング素子１０の抵抗状態を金属イオンの還元による金属の析出によって制御する場合、抵抗変化層１３には、イオン伝導可能な材料が用いられる。
　抵抗変化層１３は、開口部１８の内部領域において、第１電極１１および第１絶縁層１４の上面に接触するとともに、第１電極１１、第１絶縁層１４、および第２絶縁層１５に形成されたテーパ面に接触する。また、抵抗変化層１３は、開口部１８の周辺領域において、第２絶縁層１５の上面に接触する。
　スイッチング素子１０は、電圧の印加、あるいは電流を流すことで、オン／オフの制御を行うことができる。例えば、スイッチング素子１０は、第１電極１１に含まれる金属から供給される金属イオンが抵抗変化層１３の内部に電界拡散する現象を利用して、オン／オフの制御を行うことができる。スイッチング素子１０は、第１電極１１と第２電極１２との間が金属架橋されると低抵抗状態（オン状態とも呼ぶ）に遷移する。また、スイッチング素子１０は、第１電極１１と第２電極１２との間の金属架橋が切断されると高抵抗状態（オフ状態とも呼ぶ）に遷移する。
　第１絶縁層１４は、基板の上に形成された絶縁膜である。第１絶縁層１４には、第１配線を埋め込むための配線溝が形成される。第１絶縁層１４に形成された配線溝には、第1配線が埋め込まれる。第１絶縁層１４は、複数の絶縁層を積層した構造であってもよい。例えば、第１絶縁層１４には、酸化シリコン膜（ＳｉＯ膜）や炭素添加シリコン酸化膜（ＳｉＯＣ膜）などを用いることができる。
　第２絶縁層１５は、第１電極１１および第１絶縁層１４の上に形成される。第２絶縁層１５は、第１電極１１を構成する金属の酸化を防いだり、第１絶縁層１４の内部に第１電極１１を構成する金属の拡散を防いだりする。また、第２絶縁層１５は、第２電極１２や抵抗変化層１３の加工時にエッチングストップ層として機能する。例えば、第２絶縁層１５には、炭化ケイ素膜や炭窒化シリコン膜、窒化シリコン膜、およびそれらの積層構造等を用いることができる。
　以上が、本実施形態の半導体装置１の構成の一例についての説明である。なお、図１～図３に示す半導体装置１の形状や構成は一例であって、種々の変形や追加を行うことができる。
　〔変形例〕
　ここで、本実施形態の半導体装置１の変形例について図面を参照しながら説明する。以下の変形例においては、開口部１８における第１電極１１の露出状態のバリエーションに関する。
　図４は、変形例１の半導体装置１－１における第２絶縁層１５に開口する開口部１８の形状と、開口部１８における第１電極１１の露出状態について説明するための上面図である。図５は、変形例１の半導体装置１－１の一構成例を示す断面模式図である。図４は、図５のＢ－Ｂ切断線で切断した際の断面図に相当する。
　図４のように、変形例１では、短軸を挟んで、第１電極１１ａと第１電極１１ｂとを対向させて配置する。第１電極１１ａは、図１の第１電極１１と同様に構成する。第１電極１１ｂは、第１電極１１ａと対向させて、図１の第１電極１１と同様に構成する。第１電極１１ａ、第１電極１１ｂ、第２電極１２、および抵抗変化層１３は、３端子型のスイッチング素子１０－１（３端子スイッチとも呼ぶ）を構成する。
　図６は、変形例２の半導体装置１－２における第２絶縁層１５に開口する開口部１８の形状と、開口部１８における第１電極１１の露出状態について説明するための上面図である。図６のように、変形例２では、第１電極１１ｃの長軸（ｙ軸方向）と、開口部１８の長軸（ｘ軸方向）とを垂直にする。第１電極１１ｃは、図１の第１電極１１と同様に構成する。図６の構成の場合、図１は、図６のＣ－Ｃ切断線で切断した際の断面図に相当する。
　図７は、変形例３の半導体装置１－３における第２絶縁層１５に開口する開口部１８の形状と、開口部１８における第１電極１１の露出状態について説明するための上面図である。図６のように、変形例３では、長軸を挟んで、第１電極１１ｃと第１電極１１ｄとを対向させて配置する。第１電極１１ｃおよび第１電極１１ｄは、図４の第１電極１１ａおよび第１電極１１ｂと同様に構成する。変形例３によれば、変形例１と同様に、３端子スイッチを実現できる。
　〔関連技術〕
　ここで、本実施形態の半導体装置１の効果について説明するために、関連技術に係る半導体装置１００について説明する。関連技術の半導体装置１００は、第２絶縁層の開口部や第２電極の形状が、本実施形態の半導体装置１とは異なる。なお、以下においては、本実施形態の半導体装置１として変形例１の半導体装置１－１の構成を比較対象に挙げて説明する。
　図８は、関連技術の半導体装置１００の第２絶縁層に開口する開口部１０８の形状と、開口部１０８における第１電極１０１ｅおよび第１電極１０１ｆの露出状態について説明するための概念図である。図８には、半導体装置１００を上面側の視座から見て、第２電極が形成されている領域（第２電極領域１０９）も図示する。図８のように、開口部１０８の開口領域と第２電極領域１０９とは、基板の上面側の視座から見て円形である。なお、関連技術の半導体装置１００の断面構造は、図１と同様である。また、第１電極１０１ｅと、第１電極１０１ｆとを区別しない場合は、第１電極１０１と記載する。
　図８の関連技術の半導体装置１００は、基板の上方の視座から見て、開口部１０８の開口領域の形状が円であり、第２電極領域１０９の形状も円である。なお、開口部１０８の開口領域や第２電極領域１０９の形状は、正方形や角丸正方形などでもよい。すなわち、関連技術の半導体装置１００では、開口部１０８の開口領域および第２電極領域１０９の形状は、ｘ軸およびｙ軸に対して線対称であるとともに、ｘｙ平面において４回対称性を有する。
　一方、本実施形態の半導体装置１－１では、開口部１８および第２電極領域１９の形状は、ｘ軸およびｙ軸に対して線対称であるとともに、ｘｙ平面において２回対称性を有する。
　第１電極１０１ｅと第１電極１０１ｆとは、開口部１０８の開口領域において対向するように露出する。第１電極１０１と第２電極（図示しない）との間に電圧を印加すると、表面モフォロジーが大きいエッジ部分に電界が集中する。第１電極１０１のエッジ部の周長が長い方が、電界が集中しやすい箇所の面積が大きくなるため、金属架橋が形成されやすい。
　ここで、関連技術の半導体装置１００および本実施形態の半導体装置１を基板上にアレイ状に配列してクロスバを構成する例について図面を参照しながら説明する。図９は、関連技術の半導体装置１００を基板上にアレイ状に配列してクロスバを構成する一例について説明するための概念図である。図１０は、本実施形態の半導体装置１を基板上にアレイ状に配列してクロスバを構成する一例について説明するための概念図である。
　図９および図１０において、同じ行に配置される半導体装置は、第１方向（ｘ軸方向）に延伸する第１配線（図示しない）によって互いに接続される。また、同じ列に配置される半導体装置は、第２方向（ｙ軸方向）に延伸する第２配線（図示しない）によって互いに接続される。各半導体装置の第１電極は第１配線に電気的に接続され、各半導体装置の第２電極は第２配線に電気的に接続される。また、隣接し合う半導体装置の間には所定の間隔を開けて配置される。
　図９の関連技術の半導体装置の配列と、図１０の本実施形態の半導体装置１の配列とを比較すると、本実施形態の方がｙ軸方向に圧縮して配置できる。すなわち、本実施形態によれば、開口部１８および第２電極領域１９を長細い形状とすることで、複数の半導体装置で構成するクロスバの配置面積を小さくできる。
　ここで、複数の半導体装置の配置密度を高密度化する際の関連技術と本実施形態との相違点について図面を参照しながら説明する。
　図１１は、関連技術の半導体装置１００の配置密度を高密度化する例について説明するための概念図である。関連技術では、半導体装置１００の配置密度を高密度化する際に、素子サイズを全体的に小さくすることになる。そのため、より微細な露光が可能な高価な露光装置が必要となるとともに、微細な露光に対応するマスクの作製のために製造コストが増大する。また、関連技術の半導体装置１００では、高密度化に及んで、第１電極１０１ｅおよび第１電極１０１ｆのエッジ露出長を減少させるため、スイッチング電圧の増加などといった特性の劣化が懸念される。
　図１２は、本実施形態の半導体装置１の配置密度を高密度化する例について説明するための概念図である。本実施形態では、半導体装置の配置密度を高密度化する際に、素子サイズを全体的に小さくする必要がないため、微細な露光が可能な高価な露光装置が必要ではなく、微細な露光に対応するマスクの作製のために製造コストが増大することがない。すなわち、本実施形態によれば、半導体装置１を低コストで高密度化できる。また、本実施形態では、より微細な露光が可能な高価な露光装置を用いた場合、第１電極１１のエッジ露出長を増加できるため、スイッチング電圧の増加などの劣化は問題ない。
　以上のように、本実施形態の半導体装置は、第１絶縁層と、第２絶縁層と、第１電極と、抵抗変化層と、第２電極とを備える。第２絶縁層は、第１絶縁層の上に配置され、上面に開口部が開口する。第１電極は、第２絶縁層に埋め込まれ、開口部から一端部が露出する。抵抗変化層は、開口部の内部および周辺の少なくともいずれかの領域で第１電極および第２絶縁層の上に配置される。第２電極は、抵抗変化層の上に配置される。そして、開口部および第２電極は、少なくとも一軸方向に引き伸ばされた形状で形成される。
　例えば、本実施形態の半導体装置は、開口部の形成領域および第２電極の開口領域のうち少なくともいずれかが長方形に内接する形状を有する。例えば、本実施形態の半導体装置は、開口部の形成領域および第２電極の開口領域のうち少なくともいずれかが楕円形である。例えば、本実施形態の半導体装置は、開口部の形成領域および第２電極の開口領域のうち少なくともいずれかが長方形である。
　例えば、本実施形態の半導体装置は、間隔を開けて対向して配置される二つの第１電極を備える。
　例えば、本実施形態の半導体装置において、開口部および第２電極は、同一方向に引き伸ばされた形状で形成され、第２電極の形成領域が開口部の開口領域を含む。例えば、本実施形態の半導体装置において、第１電極は、一軸方向に引き伸ばされた形状で形成され、第１電極の長軸方向と、開口部および第２電極の長軸方向とが一致する。例えば、第１電極は、一軸方向に引き伸ばされた形状で形成され、第１電極の長軸方向と、開口部および第２電極の短軸方向とが一致する。
　例えば、本実施形態の半導体装置は、第１方向に延伸される第１配線と、第２方向に延伸される第２配線とを備える。例えば、第１電極は、第１配線の端部に形成される。例えば、第２電極は、第２配線に電気的に接続される。例えば、第１配線および第２配線は、銅配線である。
　すなわち、本実施形態によれば、製造コストを増大させずに微細化され、微細化に伴うスイッチング電圧のばらつきの増大が抑制されたスイッチング素子を提供できる。
　本実施形態のスイッチング素子は、不揮発性スイッチング素子として利用できる。特には、本実施形態のスイッチング素子は、プログラマブルロジックおよびメモリ等の電子デバイスを構成する不揮発性スイッチング素子として好適である。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。本実施形態の半導体装置は、第１の実施形態の半導体装置をより実現可能な形態で示すものである。本実施形態の半導体装置は、３端子型のスイッチング素子（３端子スイッチとも呼ぶ）を含む。
　図１３は、本実施形態の半導体装置２の構成の一例を示す断面図である。図１３のように、半導体装置２は、基板２００、スイッチング素子２０、絶縁積層体２１、および多層配線層２２を備える。以下の説明においては、各構成要素の個体を区別するために、構成要素を示す符号の末尾にアルファベットを付す場合がある。また、各構成要素の個体を区別しない場合には、各構成要素を区別するためのアルファベットを省略する場合がある。
　基板２００は、半導体素子が形成される基板である。基板２００には、例えば、シリコン基板や単結晶基板や、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。基板２００の上方には、スイッチング素子２０、絶縁積層体２１、および多層配線層２２が形成される。
　スイッチング素子２０は、絶縁積層体２１の内部に形成される３端子型のスイッチング素子（以下、３端子スイッチと呼ぶ）である。スイッチング素子２０は、多層配線層２２と一部の構成要素を共有する。スイッチング素子２０は、第１電極２０１、第２電極２０２、抵抗変化層２０３、およびハードマスク層２０４を有する。第１電極２０１は、第１電極２０１ａと第１電極２０１ｂとを含む。第２電極２０２は、下部第２電極２０２ａと上部第２電極２０２ｂとを含む。抵抗変化層２０３は、第１抵抗変化層２０３ａと第２抵抗変化層２０３ｂとを含む。ハードマスク層２０４は、第１ハードマスク層２０４ａと第２ハードマスク層２０４ｂとを含む。
　絶縁積層体２１は、スイッチング素子２０および多層配線層２２が形成される絶縁層である。絶縁積層体２１は、層間絶縁層２１１、Ｌｏｗ－ｋ層２１２、層間絶縁層２１３、バリア絶縁層２１４、保護絶縁層２１５、層間絶縁層２１６、Ｌｏｗ－ｋ層２１７、層間絶縁層２１８、およびバリア絶縁層２１９を有する。層間絶縁層２１１、Ｌｏｗ－ｋ層２１２、および層間絶縁層２１３は、第１絶縁層に相当する。バリア絶縁層２１４は、第２絶縁層に相当する。層間絶縁層２１６、Ｌｏｗ－ｋ層２１７、および層間絶縁層２１８は、第３絶縁層に相当する。
　バリア絶縁層２１４には、第１の実施形態と同様に、開口部２８が形成される。開口部２８は、深さ方向（－Ｚ方向）に向けて先細るように開口される。開口部２８は、層間絶縁層２１３、および第１電極２０１の一部にも及ぶ。バリア絶縁層２１４、層間絶縁層２１３、および第１電極２０１に開口される開口部２８の周縁部は、深さ方向に向けて先細るテーパ面を形成する。また、半導体装置２を上面側の視座から見て、第２電極２０２が形成されている領域を第２電極領域２９と呼ぶ。
　多層配線層２２は、絶縁積層体２１の内部に形成される配線層である。多層配線層２２は、第１配線２２１、第１バリアメタル２２２、第２バリアメタル２２３、第２配線２２４、およびビア２２５を有する。抵抗変化層２０３と接する第１配線２２１の部分が第１電極２０１である。第１配線２２１は、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを含む。第１バリアメタル２２２は、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃを含む。第２バリアメタル２２３は、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを含む。第２配線２２４は、第２配線２２４ａおよび第２配線２２４ｂを含む。ビア２２５は、ビア２２５ａおよびビア２２５ｂを含む。
　以下において、スイッチング素子２０、絶縁積層体２１、および多層配線層２２の個々の詳細について説明する。
　〔スイッチング素子〕
　まず、スイッチング素子２０について図１３を参照しながら説明する。
　〔第１電極〕
　第１電極２０１は、第１配線２２１の一部である。第１配線２２１のうち、バリア絶縁層２１４の開口部２８から露出し、抵抗変化層２０３と接する部分が第１電極２０１を構成する。図１３の例では、第１配線２２１の一部が掘り下げられ、その掘り下げられた部分の上面および側面（テーパ面）が第１電極２０１を構成する。第１配線２２１のうち掘り下げられていない上面部分は、バリア絶縁層２１４によって被覆される。図１３のスイッチング素子２０は、一つの第２電極２０２に対して、二つの第１電極２０１（第１電極２０１ａ、第１電極２０１ｂ）を構成する３端子スイッチである。
　〔第２電極〕
　第２電極２０２は、抵抗変化層２０３の上面に形成される。第２電極２０２の側面と、周縁部分の上面とは、保護絶縁層２１５によって被覆される。半導体装置２を上面側の視座から見て、第２電極２０２が形成される領域が第２電極領域２９である。第２電極２０２は、下部第２電極２０２ａおよび上部第２電極２０２ｂを含む。
　下部第２電極２０２ａは、抵抗変化層２０３の上面に形成される。下部第２電極２０２ａの上面には、上部第２電極２０２ｂが形成される。下部第２電極２０２ａの側面は、保護絶縁層２１５によって被覆される。
　下部第２電極２０２ａは、スイッチング素子２０の上部電極における下層側の電極であり、下面において第２抵抗変化層２０３ｂと接する。下部第２電極２０２ａには、第１配線２２１を構成する金属よりもイオン化しにくく、第２抵抗変化層２０３ｂにおいて拡散やイオン伝導しにくい金属と、第１配線２２１を構成する金属と密着性の良い金属とを含む合金を用いる。例えば、第１配線２２１を構成する金属よりもイオン化しにくく、第２抵抗変化層２０３ｂにおいて拡散やイオン伝導しにくい金属としては、ルテニウムを挙げられる。例えば、第１配線２２１を構成する金属と密着性の良い金属としては、チタンやタンタル、ジルコニウム、ハフニウム、およびアルミニウムなどの金属を挙げられる。特に、下部第２電極２０２ａには、ルテニウム合金を用いることが好ましい。
　下部第２電極２０２ａをルテニウム合金で構成する場合、ルテニウムに添加される添加金属には、酸化される過程（酸化過程とも呼ぶ）の標準生成ギブズエネルギーがルテニウムよりも負方向に大きい金属を選択することが望ましい。酸化過程の標準生成ギブズエネルギーがルテニウムより負方向に大きいチタンやタンタル、ジルコニウム、ハフニウム、アルミニウムは、ルテニウムに比べて化学反応が自発的に起こりやすいことを示すため、反応性が高い。そのため、下部第２電極２０２ａを構成するルテニウム合金では、第１配線２２１ａおよび第１配線２２１ｂを構成する金属で形成される金属架橋との密着性が向上する。一方、ルテニウムを含まないチタン、タンタル、ジルコニウム、ハフニウム、アルミニウムなどの添加金属のみで下部第２電極２０２ａを構成すると、反応性が高くなるため、スイッチング素子２０はオフ状態に遷移しなくなる。オン状態からオフ状態への遷移は、金属架橋を構成する金属の酸化反応（溶解反応）によって進行する。下部第２電極２０２ａを構成する金属の酸化過程の標準生成ギブズエネルギーが第１電極２０１を構成する金属よりも負方向に大きくなると、第１配線２２１を構成する金属で形成される金属架橋の酸化反応よりも下部第２電極２０２ａの酸化反応が進行する。そのため、スイッチング素子２０は、オフ状態に遷移できなくなる。すなわち、下部第２電極２０２ａの形成に使用する金属材料は、酸化過程の標準生成ギブズエネルギーが銅よりも負方向に小さいルテニウムとの合金とする必要がある。さらに、下部第２電極２０２ａに金属架橋の成分（銅）が混入すると、標準ギブズエネルギーが負方向に大きい金属を添加した効果が薄れる。そのため、ルテニウムに添加する金属は、銅および銅イオンに対してバリア性のある材料が好ましい。例えば、タンタルやチタンなどは、銅および銅イオンに対してバリア性がある。一方、添加金属の量が大きいほど、スイッチング素子２０のオン状態が安定化する。５原子パーセント程度の添加金属の添加であっても、スイッチング素子２０のオン状態の安定性が向上する場合もある。特に、添加金属をチタンとした場合に、オフ状態への遷移とオン状態の安定性とに優れている。特に、下部第２電極２０２ａをルテニウムとチタンの合金とし、チタンの含有率を２０～３０原子パーセントの範囲が好ましい。該ルテニウム合金における、ルテニウムの含有比率は、６０以上９０原子パーセント以下が望ましい。
　下部第２電極２０２ａは、スパッタリング法を用いて形成できる。例えば、スパッタリング法を用いて合金を成膜する方法には、ルテニウムと添加金属の合金ターゲットを用いる方法や、ルテニウムターゲットと添加金属のターゲットを同一チャンバー内で同時にスパッタリングするコスパッタ法がある。また、例えば、スパッタリング法を用いて合金を成膜する方法には、予め添加金属の薄膜を形成し、その上にスパッタリング法を用いてルテニウムを成膜し、衝突原子のエネルギーで合金化するインターミキシング法がある。コスパッタ法およびインターミキシング法を用いると、合金の組成を調整できる。インターミキシング法を採用する際には、ルテニウムの成膜を完了した後に、混合状態の平坦化のため、４００℃以下での熱処理を加えることが好ましい。
　上部第２電極２０２ｂは、スイッチング素子２０の上部電極における上層側の電極であり、下部第２電極２０２ａの上面に形成される。上部第２電極２０２ｂの側面と、周縁部分の上面とは、保護絶縁層２１５によって被覆される。
　上部第２電極２０２ｂは、下部第２電極２０２ａを保護する機能を有する。上部第２電極２０２ｂが下部第２電極２０２ａを保護することによって、半導体装置２の製造プロセスにおける下部第２電極２０２ａへのダメージを抑制し、スイッチング素子２０のスイッチング特性を維持することができる。例えば、上部第２電極２０２ｂには、タンタルやチタン、タングステンあるいはそれらの窒化物等を用いることができる。また、上部第２電極２０２ｂは、ビア２２５ａを下部第２電極２０２ａ上に電気的に接続する際に、エッチングストップ膜としても機能する。そのため、上部第２電極２０２ｂは、層間絶縁層２１６のエッチングに使用するフッ化炭素系のガスのプラズマに対してエッチング速度が小さい材料で構成することが好ましい。
　例えば、上部第２電極２０２ｂは、エッチングストップ膜として機能し、導電性を有するチタンやタンタル、ジルコニウム、ハフニウム、アルミニウムなどの窒化物によって構成することが好ましい。上部第２電極２０２ｂに窒化物ではない金属を使用すると、プロセス中の加熱やプラズマダメージによって、上部第２電極２０２ｂを構成する金属の一部が下部第２電極２０２ａの内部に拡散することがある。上部第２電極２０２ｂを構成する金属の一部が下部第２電極２０２ａ内部に拡散すると、下部第２電極２０２ａ内に欠陥が生じ、これらの欠陥を起点として抵抗変化層２０３の絶縁破壊電圧を低下させる可能性がある。電気伝導性を有し、安定な金属窒化物を上部第２電極２０２ｂに用いることによって、下部第２電極２０２ａへの金属の拡散を防止できる。上部第２電極２０２ｂを構成する窒化物の金属と、下部第２電極２０２ａを構成するルテニウムと合金を形成する添加金属とを同じものにすれば、ルテニウムと合金を形成する金属の拡散不良をより効率的に防止できる。
　例えば、下部第２電極２０２ａがルテニウムとチタンの合金電極である場合には、上部第２電極２０２ｂは窒化チタン電極とすることが好ましい。また、下部第２電極２０２ａがルテニウムとタンタルの合金である場合には窒化タンタル電極とすることが好ましい。下部第２電極２０２ａと上部第２電極２０２ｂとを構成する金属成分を一致させれば、上部第２電極２０２ｂの金属が下部第２電極２０２ａに拡散しても欠陥が形成されにくくなる。このとき、下部第２電極２０２ａを構成するルテニウム合金中のルテニウムに対する金属の割合よりも、上部第２電極２０２ｂを構成する窒化物の窒素に対する金属の割合を大きくするように構成することが好ましい。このように構成すれば、下部第２電極２０２ａを構成する金属が上部第２電極２０２ｂを構成する窒化物に拡散しにくくなるので、下部第２電極２０２ａを構成するルテニウム合金の組成が変化することを防止できる。具体的には、チタンの含有率が６０原子パーセント以上８０原子パーセント以下であることがより好ましい。
　例えば、上部第２電極２０２ｂは、スパッタリング法を用いて形成できる。スパッタリング法を用いて金属窒化物を成膜する場合、窒素とアルゴンとの混合ガスのプラズマを用いて金属ターゲットを蒸発させるリアクティブスパッタ法を用いることが好ましい。金属ターゲットより蒸発した金属は、窒素と反応し、金属窒化物となって成膜される。
　〔抵抗変化層〕
　抵抗変化層２０３は、バリア絶縁層２１４の開口部２８の内部および周辺部に形成される。抵抗変化層２０３の上面には、第２電極２０２が形成される。抵抗変化層２０３は、開口部２８において、層間絶縁層２１３、第１電極２０１、および第１バリアメタル２２２の一部の上面、第１バリアメタル２２２の一部の側面、第１電極２０１およびバリア絶縁層２１４のテーパ面の上に形成される。また、抵抗変化層２０３は、開口部２８の周辺部において、バリア絶縁層２１４の上面に形成される。抵抗変化層２０３は、第２電極領域２９の範囲内に形成される。
　抵抗変化層２０３は、第１電極２０１と第２電極２０２との間に電圧を印加することによって電気抵抗が変化する膜である。抵抗変化層２０３には、第１配線２２１ａおよび第１配線２２１ｂを構成する金属から生成される金属イオンの拡散やイオン伝導などの作用により、電気抵抗が変化する材料を用いることができる。例えば、金属イオンの還元による金属の析出によって、オン状態へのスイッチングに伴うスイッチング素子２０の抵抗変化を行う場合には、抵抗変化層２０３にはイオン伝導可能な膜が用いられる。抵抗変化層２０３は、第１抵抗変化層２０３ａおよび第２抵抗変化層２０３ｂを含む。
　第１抵抗変化層２０３ａは、バリア絶縁層２１４の開口部２８の内部および周辺部に形成される。第１抵抗変化層２０３ａの上面には、第２抵抗変化層２０３ｂが形成される。第１抵抗変化層２０３ａは、開口部２８において、層間絶縁層２１３、第１電極２０１、および第１バリアメタル２２２の一部の上面、第１バリアメタル２２２の一部の側面、第１電極２０１およびバリア絶縁層２１４のテーパ面の上に形成される。また、第１抵抗変化層２０３ａは、開口部２８の周辺部において、バリア絶縁層２１４の上面に形成される。第１抵抗変化層２０３ａは、第２電極領域２９の範囲内に形成される。
　第１抵抗変化層２０３ａは、第２抵抗変化層２０３ｂを堆積している間の加熱やプラズマによって、第１配線２２１ａおよび第１配線２２１ｂを構成する金属が第２抵抗変化層２０３ｂの内部に拡散することを防止する。また、第１抵抗変化層２０３ａは、第１配線２２１ａおよび第１配線２２１ｂが酸化され、第１配線２２１ａおよび第１配線２２１ｂの構成金属が第２抵抗変化層２０３ｂに拡散されやすくなることを防止する。
　例えば、第１抵抗変化層２０３ａは、ジルコニウムやハフニウム、インジウム、ランタン、マンガン、モリブデン、ニオブ、タングステン、チタン、アルミニウムなどの金属の酸化物によって構成できる。これらの金属酸化物は、第１電極２０１ａ、第１電極２０１ｂ、第２抵抗変化層２０３ｂ、および下部第２電極２０２ａとの界面反応を生じず安定に形成でき、第２抵抗変化層２０３ｂの吸湿を効果的に抑制できる。また、これらの酸化物は、一般的な半導体製造プロセスとの親和性もよい。
　例えば、第１抵抗変化層２０３ａは、第１抵抗変化層２０３ａを構成するための金属を成膜後、第２抵抗変化層２０３ｂの成膜チャンバー内で、減圧下において酸素雰囲気に曝して酸化することによって形成できる。第１抵抗変化層２０３ａを構成する金属膜の最適膜厚は０．５～１ナノメートルである。第１抵抗変化層２０３ａの形成に使用する金属膜は、積層を形成したり、単層としたりしてもよい。第１抵抗変化層２０３ａは、スパッタリングによって成膜できる。スパッタリングによりエネルギーを得た金属原子またはイオンは、第１配線２２１ａおよび第１配線２２１ｂに突入して拡散し、合金層を形成する。
　第２抵抗変化層２０３ｂは、第１抵抗変化層２０３ａの上面に形成される。第２抵抗変化層２０３ｂの上面には、下部第２電極２０２ａが形成される。第２抵抗変化層２０３ｂは、タンタルＴａ、ニッケルＮｉ、チタンＴｉ、ジルコニウムＺｒ、ハフニウムＨｆ、ケイ素Ｓｉ、アルミニウムＡｌ、鉄Ｆｅ、バナジウムＶ、マンガンＭｎ、コバルトＣｏ、タングステンＷのうち少なくとも１つを含む材料で構成できる。第２抵抗変化層２０３ｂには、これらの元素を含む金属酸化物膜や、低誘電率炭素添加シリコン酸化膜（ＳｉＯＣＨ膜）、およびカルコゲナイド膜、またはそれらの積層膜などを適用できる。
　第２抵抗変化層２０３ｂは、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成できる。例えば、第２抵抗変化層２０３ｂをプラズマＣＶＤ法によって形成する際には、環状有機シロキサンの原料とキャリアガスであるヘリウムとを反応室内に流入させ、両者の供給を安定化させる。そして、反応室の圧力が一定になったところで、ＲＦ（Radio Frequency）電力の印加を開始する。例えば、原料は１０～２００ｓｃｃｍ（Standard Cubic Centimeter per Minute）で供給し、ヘリウムは原料気化器経由にて５００ｓｃｃｍで供給する。
　〔ハードマスク層〕
　ハードマスク層２０４は、下部第２電極２０２ａ、上部第２電極２０２ｂ、第１抵抗変化層２０３ａ、および第２抵抗変化層２０３ｂをエッチングする際のハードマスク膜兼パッシベーション膜となる膜である。例えば、ハードマスク層２０４には、窒化シリコン膜やシリコン酸化膜、およびそれらの積層等を用いることができる。ハードマスク層２０４は、バリア絶縁層２１４および保護絶縁層２１５と同一材料を含むことが好ましい。ハードマスク層２０４、バリア絶縁層２１４、および保護絶縁層２１５を同一材料で構成すれば、スイッチング素子２０の周囲を全て同一材料で囲むことによって、材料界面を一体化できる。材料界面を一体化できれば、外部からの水分などの浸入を防ぐとともに、スイッチング素子２０自身からの脱離を防ぐことができる。ハードマスク層２０４は、スイッチング素子２０を製造する際に用いられるマスクである。ハードマスク層２０４は、第１ハードマスク層２０４ａおよび第２ハードマスク層２０４ｂを含む。なお、第１ハードマスク層２０４ａおよび第２ハードマスク層２０４ｂをスイッチング素子２０の構成に含めなくてもよい。
　第１ハードマスク層２０４ａは、スイッチング素子２０を形成する際にマスクとして用いられる層である。第１ハードマスク層２０４ａは、保護絶縁層２１５、およびバリア絶縁層２１４と同一材料であることが好ましい。スイッチング素子２０の周囲を全て同一材料で囲むことによって材料界面を一体化することによって、外部からの水分などの浸入を防ぐとともに、スイッチング素子２０自身からの脱離を防ぐことができる。
　第１ハードマスク層２０４ａは、プラズマＣＶＤ法を用いて成膜できる。例えば、ＳｉＨ4／Ｎ2の混合ガスを高密度プラズマ状態にして蒸着させて、高密度な窒化シリコン膜を形成することができる。
　第２ハードマスク層２０４ｂは、スイッチング素子２０を形成する際にマスクとして用いられる層である。第２ハードマスク層２０４ｂは、第１ハードマスク層２０４ａとは異なる種類の膜であることが好ましい。例えば、第１ハードマスク層２０４ａを窒化シリコン膜とし、第２ハードマスク層２０４ｂを酸化シリコン膜とする。
　第２ハードマスク層２０４ｂは、第１ハードマスク層２０４ａと同様に、プラズマＣＶＤ法を用いて成膜できる。なお、第２ハードマスク層２０４ｂは、エッチバック中に完全に除去されてもよく、半導体装置２の必須の構成要素ではない。
　〔絶縁積層体〕
　次に、絶縁積層体２１について図１３を参照しながら説明する。
　層間絶縁層２１１は、基板２００の上面に形成される絶縁膜である。例えば、層間絶縁層２１１には、酸化シリコン膜（ＳｉＯ膜）や炭素添加シリコン酸化膜（ＳｉＯＣ膜）等を用いることができる。層間絶縁層２１１は、複数の絶縁膜を積層したものであってもよい。
　Ｌｏｗ－ｋ層２１２（低誘電率層間絶縁層とも呼ぶ）は、層間絶縁層２１１と層間絶縁層２１３との間に形成される。Ｌｏｗ－ｋ層２１２は、酸化シリコン膜よりも比誘電率の低い低誘電率膜である。例えば、Ｌｏｗ－ｋ層２１２には、低誘電率炭素添加シリコン酸化膜（ＳｉＯＣＨ膜）などを用いることができる。Ｌｏｗ－ｋ層２１２には、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを埋め込むための配線溝が形成される。当該配線溝には、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃが形成される。また、当該配線溝には、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃを介して、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃが埋め込まれる。
　層間絶縁層２１３は、Ｌｏｗ－ｋ層２１２の上面に形成される絶縁膜である。例えば、層間絶縁層２１３には、酸化シリコン膜（ＳｉＯ膜）や炭素添加シリコン酸化膜（ＳｉＯＣ膜）等を用いることができる。層間絶縁層２１３は、複数の絶縁膜を積層したものであってもよい。層間絶縁層２１３には、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを埋め込むための配線溝が形成される。当該配線溝には、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃが形成される。また、当該配線溝には、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃを介して、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃが埋め込まれる。第１配線２２１ａおよび第１配線２２１ｂに挟まれた層間絶縁層２１３は、第１配線２２１ａおよび第１配線２２１ｂの掘り下げ箇所形成時に、第１配線２２１ａおよび第１配線２２１ｂの掘り下げ箇所よりも深さ方向（－Ｚ方向）に掘り下げられる。
　バリア絶縁層２１４は、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃが埋め込まれた層間絶縁層２１３の上面に形成される。バリア絶縁層２１４は、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを構成する金属の酸化を防ぎ、層間絶縁層２１６の内部への第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを構成する金属の拡散を防ぐ絶縁膜である。また、バリア絶縁層２１４は、上部第２電極２０２ｂ、下部第２電極２０２ａ、および抵抗変化層２０３の加工時において、エッチングストップ層として機能する。例えば、バリア絶縁層２１４には、炭化ケイ素膜や炭窒化シリコン膜、窒化シリコン膜、およびそれらの積層構造等を用いることができる。バリア絶縁層２１４は、保護絶縁層２１５およびハードマスク層２０４（第１ハードマスク層２０４ａ）と同一材料であることが好ましい。
　バリア絶縁層２１４には、開口部２８が形成される。開口部２８は、深さ方向（－Ｚ方向）に向けて先細るテーパ状に形成されたテーパ面を有する。バリア絶縁層２１４の開口部２８の近傍にスイッチング素子２０が構成される。開口部２８の開口領域において、第１電極２０１ａ、第１電極２０１ｂ、層間絶縁層２１３の一部、第１バリアメタル２２２ａおよび第１バリアメタル２２２ｂの上面および側面の一部が露出する。第１電極２０１ａ、第１電極２０１ｂ、下部第２電極２０２ａ、上部第２電極２０２ｂ、第１抵抗変化層２０３ａ、第２抵抗変化層２０３ｂ、第１ハードマスク層２０４ａ、第２ハードマスク層２０４ｂの積層構造によってスイッチング素子２０が構成される。スイッチング素子２０は、保護絶縁層２１５によって被覆される。なお、保護絶縁層２１５をスイッチング素子２０の構成に含めてもよい。
　バリア絶縁層２１４に形成された開口部２８の開口領域において、第１電極２０１ａおよび第１電極２０１ｂと第１抵抗変化層２０３ａとが直接接触する。第１抵抗変化層２０３ａを構成する金属は、第１電極２０１ａおよび第１電極２０１ｂに拡散し、合金層を形成する。
　バリア絶縁層２１４に形成された開口部２８の開口領域において、上部第２電極２０２ｂは、第２バリアメタル２２３ａを介して、ビア２２５ａおよび上部第２電極２０２ｂと電気的に接続される。スイッチング素子２０のオン／オフは、電圧の印加、あるいは電流を流すことによって制御できる。例えば、第１配線２２１ａおよび第１配線２２１ｂを形成する金属から、第１抵抗変化層２０３ａおよび第２抵抗変化層２０３ｂに供給される金属イオンの電界拡散を利用することによって、スイッチング素子２０のオン／オフを制御できる。
　バリア絶縁層２１４に形成された開口部２８の開口領域において、第１配線２２１ａおよび第１配線２２１ｂは深さ方向に掘り下げられていてもよい。この際、第１配線２２１ａおよび第１配線２２１ｂに挟まれた層間絶縁層２１３も掘り下げられる。層間絶縁層２１３の掘り下げられる箇所は、第１配線２２１ａおよび第１配線２２１ｂの掘り下げられた高さよりも深さ方向（－Ｚ方向）に掘り下げる。すなわち、バリア絶縁層２１４の開口部２８の開口領域において、抵抗変化層２０３は、２段階の異なる高さの領域が形成される。第１抵抗変化層２０３ａは、第１電極２０１ａおよび第１電極２０１ｂの上面と接する。また、第１抵抗変化層２０３ａは、第１バリアメタル２２２ａおよび第１バリアメタル２２２ｂの上面および側面の一部と接する。なお、第１配線２２１ｃとビア２２５ｂとは、スイッチング素子２０を介さず、第２バリアメタル２２３ｂを介して電気的に接続される。
　バリア絶縁層２１４の開口部２８は、第１配線２２１ａおよび第１配線２２１ｂの長辺方向（ｘ軸方向）と同じ方向に長軸を有する楕円形や長方形（角丸長方形を含む）の形状に形成する。その結果、開口部２８において露出する第１バリアメタル２２２ａおよび第１バリアメタル２２２ｂの周長が増加し、第１電極２０１ａおよび第１電極２０１ｂの面積が増加する。開口部２８の形状は、長辺に対する短辺の割合が、１．４以上１．８以下であることが望ましい。
　ハードマスク層２０４、第２電極２０２、および抵抗変化層２０３は、開口部２８の上方を覆うように、第１配線２２１ａおよび第１配線２２１ｂの長辺方向（ｘ軸方向）と同じ方向に長軸を有する細長い形状に形成する。例えば、ハードマスク層２０４、第２電極２０２、および抵抗変化層２０３は、半導体装置２の上面の視座から見て、楕円形や長方形に形成する。ハードマスク層２０４、第２電極２０２、および抵抗変化層２０３よりも開口部２８の開口領域が大きいと、第１配線２２１ａ、第１配線２２１ｂ、第１バリアメタル２２２ａ、および第１バリアメタル２２２ｂが露出する。そのため、ハードマスク層２０４、第２電極２０２、および抵抗変化層２０３は、開口部２８よりも開口領域が大きく、かつ低面積化のために楕円形や長方形に形成する。例えば、ハードマスク層２０４、第２電極２０２、および抵抗変化層２０３の形状は、長辺に対する短辺の割合が、１．４以上１．８以下であることが望ましい。
　保護絶縁層２１５は、半導体装置２の製造時においてスイッチング素子２０を保護するとともに、第２抵抗変化層２０３ｂからの酸素の脱離を防ぐ機能を有する絶縁膜である。例えば、保護絶縁層２１５には、窒化シリコン膜や炭窒化シリコン膜等を用いることができる。保護絶縁層２１５は、ハードマスク層２０４およびバリア絶縁層２１４と同一材料で構成することが好ましい。同一材料で構成する場合、保護絶縁層２１５、ハードマスク層２０４、およびバリア絶縁層２１４が一体化して界面の密着性が向上し、スイッチング素子２０をより強固に保護できる。
　層間絶縁層２１６は、保護絶縁層２１５の上面に形成される絶縁膜である。例えば、層間絶縁層２１６には、酸化シリコン膜や炭素添加シリコン酸化膜などを用いることができる。層間絶縁層２１６は、複数の絶縁膜を積層したものであってもよい。層間絶縁層２１６は、層間絶縁層２１８と同一材料としてもよい。層間絶縁層２１６には、ビア２２５ａおよびビア２２５ｂを埋め込むための下穴が形成される。当該下穴には、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂが形成される。また、当該下穴には、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを介して、ビア２２５ａおよびビア２２５ｂが埋め込まれる。
　Ｌｏｗ－ｋ層２１７（低誘電率層間絶縁層とも呼ぶ）は、層間絶縁層２１６と層間絶縁層２１８との間に介在し、酸化シリコン膜よりも比誘電率の低い低誘電率膜である。例えば、Ｌｏｗ－ｋ層２１７には、ＳｉＯＣＨ膜などを用いることができる。Ｌｏｗ－ｋ層２１７には、第２配線２２４ａおよび第２配線２２４ｂを埋め込むための配線溝が形成される。当該配線溝には、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂが形成される。また、当該配線溝には、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを介して、第２配線２２４ａおよび第２配線２２４ｂが埋め込まれる。
　層間絶縁層２１８は、Ｌｏｗ－ｋ層２１７の上面に形成される絶縁膜である。例えば、層間絶縁層２１８には、酸化シリコン膜やＳｉＯＣ膜、酸化シリコン膜よりも比誘電率の低い低誘電率膜などを用いる。例えば、層間絶縁層２１８には、ＳｉＯＣＨ膜を用いることができる。層間絶縁層２１８は、複数の絶縁膜を積層したものであってもよい。層間絶縁層２１８は、層間絶縁層２１６と同一材料としてもよい。層間絶縁層２１８には、第２配線２２４ａおよび第２配線２２４ｂを埋め込むための配線溝が形成される。当該配線溝には、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂが形成される。また、当該配線溝には、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを介して、第２配線２２４ａおよび第２配線２２４ｂが埋め込まれる。
　バリア絶縁層２１９は、第２配線２２４ａおよび第２配線２２４ｂを含む層間絶縁層２１８の上面に形成される。バリア絶縁層２１９は、第２配線２２４ａおよび第２配線２２４ｂを構成する金属の酸化を防ぎ、上層への第２配線２２４ａおよび第２配線２２４ｂを構成する金属の拡散を防ぐ絶縁膜である。例えば、バリア絶縁層２１９には、炭窒化シリコン膜や窒化シリコン膜、およびそれらの積層構造等を用いることができる。
　〔多層配線層〕
　次に、多層配線層２２について図１３を参照しながら説明する。
　第１配線２２１は、層間絶縁層２１３およびＬｏｗ－ｋ層２１２に形成される配線溝に第１バリアメタル２２２を介して埋め込まれる配線である。例えば、第１配線２２１は、銅などの金属によって構成できる。第１配線２２１は、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを含む。
　第１配線２２１ａおよび第１配線２２１ｂは、スイッチング素子２０の下部電極を兼ねる。第１配線２２１ａおよび第１配線２２１ｂの一部は、第１抵抗変化層２０３ａに接触する。第１配線２２１ａおよび第１配線２２１ｂのうち、第１抵抗変化層２０３ａと接する部分が第１電極２０１ａおよび第１電極２０１ｂである。
　第１配線２２１ａを構成する金属には、抵抗変化層２０３において拡散およびイオン伝導可能な金属が用いられる。例えば、第１配線２２１ａには、銅を含む金属を用いることができる。第１配線２２１ａおよび第１配線２２１ｂは、銅を含む場合、アルミニウムと合金化されていてもよい。
　第１配線２２１ａおよび第１配線２２１ｂは、バリア絶縁層２１４の開口部２８において、深さ方向（－Ｚ方向）に向けて掘り下げられていてもよい。この場合、第１配線２２１ａおよび第１配線２２１ｂは、掘り下げ箇所を介して、第１抵抗変化層２０３ａと接する。第１配線２２１ａおよび第１配線２２１ｂの掘り下げ箇所と第１抵抗変化層２０３ａとの界面には、第１抵抗変化層２０３ａを構成する金属との合金層が形成される。なお、合金層は、第１配線２２１ａおよび第１配線２２１ｂの全体に形成されるわけではなく、バリア絶縁層２１４の開口部２８に位置する第１電極２０１ａおよび第１電極２０１ｂに形成される。例えば、掘り下げ箇所は、第１配線２２１ａおよび第１配線２２１ｂに接するバリア絶縁層２１４の開口面を形成した後に、プラズマエッチングを行うことによって形成できる。例えば、プラズマエッチングでは、ドライエッチング装置内で、第１配線２２１ａ、第１配線２２１ｂ、および層間絶縁層２１３を含む基板２００に、ハロゲンガスや不活性ガス、フッ化炭素ガス、およびそれらの混合ガスを用いたプラズマを入射する。この際、バリア絶縁層２１４もエッチングされるが、スイッチング素子２０を形成しない第１配線２２１ｃはプラズマに曝されないため掘り下げられない。
　第１配線２２１ａおよび第１配線２２１ｂの一部を、スイッチング素子２０の下部電極（第１電極２０１ａおよび第１電極２０１ｂ）とすることによって、工程数を簡略化しながら、電極抵抗を下げることができる。本実施形態の手法によれば、通常の銅ダマシン配線プロセスへの追加工程として、少なくとも２ＰＲ（Photo Resist）のマスクセットを作成するだけでスイッチング素子２０を搭載することができる。すなわち、本実施形態の構成によれば、素子の低抵抗化と低コスト化とを同時に達成できる。
　第１配線２２１ｃは、バリア絶縁層２１４の開口部において、第２バリアメタル２２３ｂに接触する。第１配線２２１ｃは、第２バリアメタル２２３ｂを介してビア２２５ｂおよび第２配線２２４ｂと電気的に接続される。
　第１バリアメタル２２２は、Ｌｏｗ－ｋ層２１２および層間絶縁層２１３に形成される配線溝の内側に形成されるバリア性を有する導電性膜である。第１バリアメタル２２２は、第１配線２２１の側面および底面を被覆する。第１バリアメタル２２２は、第１配線２２１を構成する金属が層間絶縁層２１３や下層へ拡散することを防止する。例えば、第１配線２２１が銅を主成分とする場合、第１バリアメタル２２２には、タンタルや窒化タンタル、窒化チタン、炭窒化タングステンのような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。第１バリアメタル２２２は、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃを含む。
　第２バリアメタル２２３は、バリア絶縁層２１４、保護絶縁層２１５、層間絶縁層２１６、Ｌｏｗ－ｋ層２１７、および層間絶縁層２１８に形成される配線溝の内側に形成されるバリア性を有する導電性膜である。第２バリアメタル２２３は、ビア２２５および第２配線２２４の側面および底面を被覆する。第２バリアメタル２２３は、第２配線２２４およびビア２２５を構成する金属が、層間絶縁層２１６や、Ｌｏｗ－ｋ層２１７、層間絶縁層２１８などへ拡散することを防止する。例えば、ビア２２５および第２配線２２４が銅を主成分とする金属元素である場合、第２バリアメタル２２３には、タンタルや窒化タンタル、窒化チタン、炭窒化タングステンのような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。第２バリアメタル２２３は、上部第２電極２０２ｂと同一材料であることが好ましい。例えば、第２バリアメタル２２３を窒化タンタル（下層）／タンタル（上層）の積層構造で構成する場合、下層材料である窒化タンタルを上部第２電極２０２ｂに用いることが好ましい。第２バリアメタル２２３は、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｃを含む。
　第２配線２２４は、層間絶縁層２１８およびＬｏｗ－ｋ層２１７に形成される配線溝に、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを介して埋め込まれる配線である。第２配線２２４は、ビア２２５と一体に形成される。例えば、第２配線２２４は、銅などの金属によって構成できる。第２配線２２４は、第２配線２２４ａおよび第２配線２２４ｂを含む。
　第２配線２２４ａは、ビア２２５ａと一体に形成される導電体である。第２配線２２４ａは、層間絶縁層２１８およびＬｏｗ－ｋ層２１７に形成される配線溝に、第２バリアメタル２２３ａを介して埋め込まれる配線である。第２配線２２４ａは、ビア２２５ａおよび第２バリアメタル２２３ａを介して、上部第２電極２０２ｂと電気的に接続される。
　第２配線２２４ｂは、ビア２２５ｂと一体に形成される導電体である。第２配線２２４ｂは、層間絶縁層２１８およびＬｏｗ－ｋ層２１７に形成される配線溝に、第２バリアメタル２２３ｂを介して埋め込まれる配線である。第２配線２２４ｂは、ビア２２５ｂおよび第２バリアメタル２２３ｂを介して、第１配線２２１ｃと電気的に接続される。
　ビア２２５は、第２配線２２４と一体に形成される導電体である。例えば、ビア２２５は、銅などの金属によって構成できる。ビア２２５は、ビア２２５ａおよびビア２２５ｂを含む。
　ビア２２５ａは、ハードマスク層２０４、保護絶縁層２１５、および層間絶縁層２１６に形成される下穴に、第２バリアメタル２２３ａを介して埋め込まれる。ビア２２５ａは、第２バリアメタル２２３ａを介して上部第２電極２０２ｂと電気的に接続される。
　ビア２２５ｂは、バリア絶縁層２１４、保護絶縁層２１５、および層間絶縁層２１６に形成される下穴に、第２バリアメタル２２３ｂを介して埋め込まれる。ビア２２５ｂは、第２バリアメタル２２３ｂを介して第１配線２２１ｃと電気的に接続される。
　以上が、半導体装置２の詳細構成についての説明である。なお、以上の半導体装置２の構成は一例であって、半導体装置２の構成を限定するものではない。
　（製造方法）
　次に、半導体装置２の製造方法の一例について図面を参照しながら説明する。図１４～図２５は、半導体装置２の製造方法（工程１～工程１２）について説明するための断面図である。なお、図１４～図２５に示す半導体装置２の製造方法（工程１～工程１２）においては、省略した工程もある。
　〔工程１〕
　図１４は、半導体装置２の製造方法の工程１について説明するための概念図である。工程１では、半導体素子が形成された基板２００の上に、層間絶縁層２１１、Ｌｏｗ－ｋ層２１２、層間絶縁層２１３を順番に積層する。例えば、層間絶縁層２１１および層間絶縁層２１３は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって形成できる。
　例えば、層間絶縁層２１１として、膜厚５００ナノメートルの酸化シリコン膜を基板２００の上に形成する。次に、Ｌｏｗ－ｋ層２１２として、膜厚１５０ナノメートルのＳｉＯＣＨ膜を層間絶縁層２１１の上面に形成する。そして、層間絶縁層２１３として、膜厚１００ナノメートルの酸化シリコン膜をＬｏｗ－ｋ層２１２の上面に形成する。
　次に、フォトレジスト形成、ドライエッチング、およびフォトレジスト除去を含むリソグラフィ法を用いて、層間絶縁層２１３およびバリア絶縁層２１４に配線溝を形成する。そして、当該配線溝に、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃを形成する。
　例えば、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃは、ＰＶＤ（Physical Vapor Deposition）法によって形成できる。例えば、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃは、膜厚５ナノメートルのタンタルの上に膜厚５ナノメートルの窒化タンタルを積層させた構成にする。
　そして、当該配線溝に、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃを介して、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを埋め込む。例えば、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃは、銅配線で構成する。
　例えば、第１バリアメタル２２２ａ、第１バリアメタル２２２ｂ、および第１バリアメタル２２２ｃの内側に、ＰＶＤ法によって銅シードを形成後、電解めっき法によって配線溝内に銅を埋設する。そして、２００℃以上の温度で熱処理処理後、ＣＭＰ法（Chemical Mechanical Polishing）によって配線溝内以外の余剰の銅を除去することによって、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを形成できる。ＣＭＰ法は、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。ＣＭＰ法では、配線溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨したりすることで平坦化を行う。
　〔工程２〕
　図１５は、半導体装置２の製造方法の工程２について説明するための概念図である。工程２では、第１配線２２１ａ、第１配線２２１ｂ、および第１配線２２１ｃを含む層間絶縁層２１３の上にバリア絶縁層２１４を形成する。例えば、バリア絶縁層２１４は、プラズマＣＶＤ法によって形成できる。
　バリア絶縁層２１４は、膜厚１０～５０ナノメートル程度に形成することが好ましい。例えば、バリア絶縁層２１４として、膜厚３０ナノメートルの窒化シリコン膜や炭窒化シリコン膜を形成する。
　〔工程３〕
　図１６は、半導体装置２の製造方法の工程３について説明するための概念図である。工程３では、バリア絶縁層２１４の上面にハードマスク膜２０８を形成する。ハードマスク膜２０８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁層２１４とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。
　例えば、ハードマスク膜２０８には、酸化シリコン膜やシリコン窒化膜、窒化チタン、チタン、タンタル、窒化タンタル等を用いることができる。また、ハードマスク膜２０８には、窒化シリコン／酸化シリコン膜の積層体を用いることができる。例えば、ハードマスク膜２０８として、膜厚４０ナノメートルの酸化シリコン膜を形成する。
　〔工程４〕
　図１７は、半導体装置２の製造方法の工程４について説明するための概念図である。工程４では、フォトレジスト（図示しない）を用いてハードマスク膜２０８上に開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜２０８に開口パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。このとき、ドライエッチングは、バリア絶縁層２１４の上面で停止させる必要はなく、バリア絶縁層２１４の内部まで到達してもよい。
　フォトレジストの形状は、第１配線２２１ａおよび第１配線２２１ｂの長辺方向と同じ向きに長辺方向が向く楕円形や長方形にする。このとき、ハードマスク膜２０８もフォトレジストと同じ形状に加工される。
　〔工程５〕
　図１８は、半導体装置２の製造方法の工程５について説明するための概念図である。工程５では、ハードマスク膜２０８をマスクとして、ハードマスク膜２０８の開口部から露出するバリア絶縁層２１４をエッチバック（ドライエッチング）することにより、バリア絶縁層２１４に開口部２８を形成する。このとき、バリア絶縁層２１４の開口部２８から第１配線２２１ａおよび第１配線２２１ｂの一部を露出させる。エッチバックには、フッ化炭素ガスやアルゴン、場合によっては酸素の混合ガスを用いる。具体的には、フッ化炭素と酸素とは同程度の量とし、アルゴンはフッ化炭素もしくは酸素の１０倍から２０倍程度の比で混合する。
　バリア絶縁層２１４をエッチバックする際に反応性ドライエッチングを用いれば、バリア絶縁層２１４の開口部２８の内側面をテーパ面に形成できる。反応性ドライエッチングには、エッチングガスとしてフッ化炭素を含むガスを用いる。ハードマスク膜２０８は、エッチバック中に完全に除去されることが好ましいが、ハードマスク膜２０８が絶縁材料である場合には残存してもよい。また、バリア絶縁層２１４の開口部２８の形状は、第１配線２２１ａおよび第１配線２２１ｂの長辺方向と同じ向きに長辺方向が向く楕円形や長方形とする。例えば、バリア絶縁層２１４の開口部２８の長辺の長さは、７０～５００ナノメートルにする。
　〔工程６〕
　図１９は、半導体装置２の製造方法の工程６について説明するための概念図である。工程６では、第１配線２２１ａおよび第１配線２２１ｂを含むバリア絶縁層２１４の上に抵抗変化層２０３（第１抵抗変化層２０３ａ、第２抵抗変化層２０３ｂ）を形成する。
　まず、第１配線２２１ａおよび第１配線２２１ｂを含むバリア絶縁層２１４の上に、１ナノメートルのジルコニウムをスパッタリング法で堆積する。ジルコニウムは、第２抵抗変化層２０３ｂの形成時に酸化され、第１抵抗変化層２０３ａになる。例えば、ジルコニウムを積層後、３５０℃の温度で真空環境下にてアニールを行う。アニール時間は、２～１０分程度が好ましい。第１配線２２１の銅が酸化している場合、第１配線２２１と第１抵抗変化層２０３ａとの接する箇所において、酸化された銅が自発的に還元される。これは、標準生成ギブズエネルギーが酸化ジルコニウムよりも酸化銅の方が大きいため、第１配線２２１において銅と結合する酸素が、第１抵抗変化層２０３ａを構成する金属に拡散し、より酸化されやすいジルコニウム側に移動するためである。
　さらに、第２抵抗変化層２０３ｂとして、シリコン、酸素、炭素、および水素を含むＳｉＯＣＨ系ポリマー膜をプラズマＣＶＤによって形成する。環状有機シロキサンの原料とキャリアガスであるヘリウムとを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでＲＦ電力の印加を開始する。環状有機シロキサンの原料は、１０～２００ｓｃｃｍで供給する。ヘリウムは、原料気化器を経由させて５００ｓｃｃｍで供給するとともに、別ラインで反応室に直接５００ｓｃｃｍで供給する。バリア絶縁層２１４の開口部２８には、大気暴露によって水分などが付着する。そのため、第１抵抗変化層２０３ａの堆積前に、２５０℃から３５０℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。
　〔工程７〕
　図２０は、半導体装置２の製造方法の工程７について説明するための概念図である。工程７では、抵抗変化層２０３（第２抵抗変化層２０３ｂ）の上面に第２電極２０２（下部第２電極２０２ａ、上部第２電極２０２ｂ）を形成する。
　まず、抵抗変化層２０３の上面に、下部第２電極２０２ａとして、ルテニウムとチタンの合金を１０ナノメートルの膜厚でコスパッタ法にて形成する。このとき、ルテニウムターゲットおよびチタンターゲットを同一チャンバー内に設置し、同時にスパッタリングすることで合金膜を堆積する。例えば、ルテニウムターゲットへの印加パワーを１５０ワット、チタンターゲットへの印加パワーを５０ワットとすることによって、ルテニウムの含有率が７５原子パーセントのルテニウムとチタンの合金を堆積できる。
　次に、下部第２電極２０２ａの上面に、上部第２電極２０２ｂとして、窒化チタンを２５ナノメートルの膜厚でリアクティブスパッタ法にて形成する。このとき、チタンターゲットへの印加パワーを６００ワットとし、窒素ガスとアルゴンガスをチャンバー内に導入してスパッタリングする。窒素の流量とアルゴンの流量を１：１とすることで、窒化チタン中のチタンの割合を７０原子パーセントに調整できる。
　〔工程８〕
　図２１は、半導体装置２の製造方法の工程８について説明するための概念図である。工程８では、第２電極２０２（上部第２電極２０２ｂ）の上面にハードマスク層２０４（第１ハードマスク層２０４ａ、第２ハードマスク層２０４ｂ）を形成する。
　まず、上部第２電極２０２ｂの上面に、第１ハードマスク層２０４ａを堆積する。例えば、第１ハードマスク層２０４ａとしては、膜厚３０ナノメートルの窒化シリコン膜や炭窒化シリコン膜を堆積する。
　次に、第１ハードマスク層２０４ａの上面に、第２ハードマスク層２０４ｂを堆積する。例えば、第２ハードマスク層２０４ｂとしては、膜厚８０ナノメートルの酸化シリコン膜を堆積する。
　〔工程９〕
　図２２は、半導体装置２の製造方法の工程９について説明するための概念図である。工程９では、第２ハードマスク層２０４ｂをパターニングする。
　まず、第２ハードマスク層２０４ｂの上面に、スイッチング素子２０をパターニングするためのフォトレジスト（図示せず）を形成する。フォトレジストの形状は、第１配線２２１ａおよび第１配線２２１ｂの長辺方向と同じ向きに長辺方向が向く楕円形や長方形にする。
　次に、当該フォトレジストをマスクとして、第１ハードマスク層２０４ａが露出するまで第２ハードマスク層２０４ｂをドライエッチングする。
　次に、酸素プラズマアッシングと有機剥離とを用いてフォトレジストを除去する。その結果、第２ハードマスク層２０４ｂは、フォトレジストの形状と同じ形状に加工される。
　〔工程１０〕
　図２３は、半導体装置２の製造方法の工程１０について説明するための概念図である。
第２ハードマスク層２０４ｂをマスクとして、第１ハードマスク層２０４ａ、上部第２電極２０２ｂ、下部第２電極２０２ａ、および抵抗変化層２０３を連続的にドライエッチングする。第２ハードマスク層２０４ｂは、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。
　例えば、上部第２電極２０２ｂが窒化チタンの場合には、塩素系のＲＩＥ（Reactive Ion Etching）で加工することができる。下部第２電極２０２ａがルテニウムとチタンの合金の場合には、塩素／酸素系の混合ガスでＲＩＥ加工できる。また、抵抗変化層２０３のエッチングでは、下面のバリア絶縁層２１４上でドライエッチングを停止させる必要がある。抵抗変化層２０３がＳｉＯＣＨ系ポリマー膜、バリア絶縁層２１４が窒化シリコン膜や炭窒化シリコン膜の場合には、４フッ化炭素系、４フッ化炭素／塩素系、４フッ化炭素／塩素／アルゴン系などの混合ガスでエッチング条件を調節することでＲＩＥ加工できる。
　以上のようなハードマスクＲＩＥ法を用いれば、レジスト除去のための酸素プラズマアッシングに曝すことなく、スイッチング素子２０を加工できる。加工された第１ハードマスク層２０４ａ、上部第２電極２０２ｂ、下部第２電極２０２ａ、および抵抗変化層２０３の形状は、第１配線２２１ａおよび第１配線２２１ｂの長辺方向と同じ向きに長辺方向が向く楕円形や長方形になる。
　〔工程１１〕
　図２４は、半導体装置２の製造方法の工程１１について説明するための概念図である。工程１１では、ハードマスク層２０４、上部第２電極２０２ｂ、下部第２電極２０２ａ、および抵抗変化層２０３を含むバリア絶縁層２１４の上に保護絶縁層２１５を堆積する。
　例えば、ハードマスク層２０４、上部第２電極２０２ｂ、下部第２電極２０２ａ、および抵抗変化層２０３を含むバリア絶縁層２１４の上には、膜厚２０ナノメートルの窒化シリコン膜もしくは炭窒化シリコン膜を保護絶縁層２１５として堆積する。保護絶縁層２１５は、プラズマＣＶＤ法によって形成できる。ところで、プラズマＣＶＤ法を用いる場合、成膜前に反応室内で減圧下に維持する間に、抵抗変化層２０３の側面から酸素が脱離してイオン伝導層のリーク電流が増加する可能性がある。抵抗変化層２０３の側面からの酸素の脱離を抑制するためには、保護絶縁層２１５の成膜温度を３００℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、保護絶縁層２１５には、基板温度を３００℃とし、ＳｉＨ4／Ｎ2の混合ガスを高密度プラズマ状態にして蒸着させた高密度な窒化シリコン膜を用いることが好ましい。
　〔工程１２〕
　図２５は、半導体装置２の製造方法の工程１２について説明するための概念図である。工程１２では、保護絶縁層２１５の上に、少なくとも一層の絶縁層を積層し、絶縁層の内部に第２配線２２４およびビア２２５を埋め込み、最上面をバリア絶縁層２１９で被覆する。
　まず、保護絶縁層２１５の上面に層間絶縁層２１６を堆積する。例えば、層間絶縁層２１６としては、酸化シリコン膜を堆積する。
　次に、層間絶縁層２１６の上面にＬｏｗ－ｋ層２１７を堆積する。例えば、Ｌｏｗ－ｋ層２１７としては、膜厚１５０ナノメートルのＳｉＯＣＨ膜を堆積する。
　次に、Ｌｏｗ－ｋ層２１７の上面に層間絶縁層２１８を堆積する。例えば、層間絶縁層２１８としては、酸化シリコン膜を堆積する。
　層間絶縁層２１６、Ｌｏｗ－ｋ層２１７、および層間絶縁層２１８は、プラズマＣＶＤ法で形成することができる。スイッチング素子２０によって形成される段差を解消するため、層間絶縁層２１６を厚く堆積し、ＣＭＰ（Chemical Mechanical Polishing）によって層間絶縁層２１６を削り込んで平坦化し、層間絶縁層２１６を所望の膜厚としてもよい。
　次に、第２配線２２４ａおよび第２配線２２４ｂを埋め込むための配線溝と、ビア２２５ａおよびビア２２５ｂを埋め込むための下穴とを形成する。ビア２２５ａおよびビア２２５ｂを埋め込むための下穴は、第２配線２２４ａおよび第２配線２２４ｂを埋め込むための配線溝と同じフォトマスクによる露光でパターニングされ、同時にエッチングして形成する。
　次に、配線溝および下穴に、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを形成する。例えば、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂとしては、窒化タンタル／タンタルを用いる。
　次に、配線溝および下穴に、第２バリアメタル２２３ａおよび第２バリアメタル２２３ｂを介して、第２配線２２４ａ、第２配線２２４ｂ、ビア２２５ａ、およびビア２２５ｂを同時に形成する。例えば、第２配線２２４ａ、第２配線２２４ｂ、ビア２２５ａ、およびビア２２５ｂは、銅で構成する場合、銅デュアルダマシン配線プロセスを用いて同時に形成できる。第２配線２２４ａおよび第２配線２２４ｂは、下層配線と同様のプロセスを用いて形成できる。このとき、第２バリアメタル２２３ａと上部第２電極２０２ｂを同一材料とすれば、第２バリアメタル２２３ａと上部第２電極２０２ｂの間の接触抵抗を低減し、素子性能を向上させることができる。
　そして、第２配線２２４ａおよび第２配線２２４ｂを含む層間絶縁層２１８の上にバリア絶縁層２１９を堆積する。例えば、バリア絶縁層２１９としては、窒化シリコン膜を堆積する。
　以上が、半導体装置２の製造方法についての説明である。なお、上述の説明は一例であって、半導体装置２の製造方法を限定するものではない。
　以上のように、本実施形態の半導体装置は、第１絶縁層、第２絶縁層、第１配線、抵抗変化層、第２電極、第３絶縁層、第２配線、およびビアを備える。第２絶縁層は、第１絶縁層の上に配置され、上面に開口部が開口する。第１配線は、第１方向に延伸して第２絶縁層に埋め込まれ、開口部において露出する少なくとも一端部が第１電極を構成する。抵抗変化層は、開口部の内部および周辺の少なくともいずれかの領域で第１配線および第２絶縁層の上に配置される。第２電極は、抵抗変化層の上に配置される。第３絶縁層は、第１電極、抵抗変化層、および第２電極の上方に配置される。第２配線は、第３絶縁層にバリアメタルを介して埋め込まれ、第１方向と交差する第２方向に延伸される。ビアは、第３絶縁層にバリアメタルを介して第２配線と一体で埋め込まれ、バリアメタルを介して第２電極と電気的に接続される開口部および第２電極は、少なくとも一軸方向に引き伸ばされた形状で形成される。
　例えば、本実施形態の半導体装置においては、第１電極、抵抗変化層、および第２電極によって構成される少なくとも一つのスイッチングセルが、第１配線と第２配線との交差する位置に配置され、クロスバを構成する。
　本実施形態の半導体装置のスイッチング素子では、２つの銅配線のエッジに形成される２つの第１電極が互いに向かい合って直列に配置され、２つの第１電極の上方の絶縁膜には開口部が設けられる。本実施形態のスイッチング素子において、上部電極である第２電極と、下部電極である第１電極との間に電圧を印加した際に、銅配線の中でも表面モフォロジーが大きいエッジ部、すなわちバリアメタルと銅との界面付近に電界が集中する。このエッジ部の周長が長いほど、電界が集中しやすい箇所が増えるため、銅架橋が形成される箇所が多くなる。そのため、絶縁膜に設けられる開口部の形状を、銅配線の長辺方向に長辺を有する細長い形状（楕円形や長方形）とすることで、銅配線のエッジ部が露出する長さが増加すると、素子間におけるスイッチング電圧のばらつきが減少する。この際、第２電極によって銅配線が露出する開口部を被覆させるため、最小面積で第２電極を形成すると、第２電極の形状は開口部と同様の細長い形状（楕円形や長方形）となる。
　また、本実施形態においては、絶縁膜の開口部および第２電極の形状を楕円形や長方形とすることによって露光面積が増すため、露光しやすくなる。このため、本実施形態によれば、最新の露光装置およびマスクを用いずに、細長い形状（楕円形や長方形）の短辺方向の微細化が可能となる。
　以上のように、本実施形態によれば、高コストの露光装置や、マスク、プロセスを用いずにスイッチング素子を微細化できる。また、本実施形態によれば、スイッチング動作時に電界が集中する銅配線の露出箇所が増加するため、信頼性や、歩留り、性能に優れたスイッチング素子と、そのスイッチング素子を用いた書き換え可能な半導体装置を提供できる。すなわち、本実施形態によれば、スイッチング素子を低コストで微細化できるとともに、スイッチング電圧のばらつきを改善できる。
　本実施形態によれば、銅配線エッジ部の周長の増加によりスイッチング電圧ばらつきを低減することで、プログラマブルロジックにおける大規模クロスバスイッチアレーを構成するスイッチング素子の消費電力と素子特性ばらつきとを低減できる。スイッチング電圧を低減することによって、より駆動力の小さいセルトランジスタを使用可能となり、スケーリングによる駆動力の低下を許容できるようになる。そのため、本実施形態によれば、スイッチング素子を用いる大規模プログラマブルロジックのスケーリングに沿った低面積化が実現できる。また、素子特性ばらつきの低減によって、ばらつきを救済する回路の冗長性や、トランジスタ性能のマージンを低減することが可能となり、より高性能かつ低消費電力なプログラマブルロジックを提供できる。さらに、本実施形態によれば、最新の露光装置を使用する必要がないため、試作マスクおよびプロセスコストを抑制できる。
　（第３の実施形態）
　次に、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。本実施形態の半導体装置は、２端子型のスイッチング素子（２端子スイッチとも呼ぶ）を含む。
　図２６は、本実施形態の半導体装置３の構成の一例を示す断面図である。図２６のように、半導体装置３は、基板３００、スイッチング素子３０、絶縁積層体３１、および多層配線層３２を備える。以下の説明においては、各構成要素の個体を区別するために、構成要素を示す符号の末尾にアルファベットを付す場合がある。また、各構成要素の個体を区別しない場合には、各構成要素を区別するためのアルファベットを省略する場合がある。
　基板３００は、半導体素子が形成される基板である。基板３００には、例えば、シリコン基板や単結晶基板や、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。基板３００の上方には、スイッチング素子３０、絶縁積層体３１、および多層配線層３２が形成される。
　スイッチング素子３０は、絶縁積層体３１の内部に形成される２端子型のスイッチング素子（以下、２端子スイッチと呼ぶ）である。スイッチング素子３０は、多層配線層３２と一部の構成要素を共有する。スイッチング素子３０は、第１電極３０１、第２電極３０２、抵抗変化層３０３、およびハードマスク層３０４を有する。第２電極３０２は、下部第２電極３０２ａと上部第２電極３０２ｂとを含む。抵抗変化層３０３は、第１抵抗変化層３０３ａと第２抵抗変化層３０３ｂとを含む。ハードマスク層３０４は、第１ハードマスク層３０４ａと第２ハードマスク層３０４ｂとを含む。
　絶縁積層体３１は、スイッチング素子３０および多層配線層３２が形成される絶縁層である。絶縁積層体３１は、層間絶縁層３１１、Ｌｏｗ－ｋ層３１２、層間絶縁層３１３、バリア絶縁層３１４、保護絶縁層３１５、層間絶縁層３１６、Ｌｏｗ－ｋ層３１７、層間絶縁層３１８、およびバリア絶縁層３１９を有する。
　バリア絶縁層３１４には、第２の実施形態と同様に、開口部３８が形成される。開口部３８は、深さ方向（－Ｚ方向）に向けて先細るように開口される。開口部３８は、層間絶縁層３１３、および第１電極３０１の一部にも及ぶ。バリア絶縁層３１４、層間絶縁層３１３、および第１電極３０１に開口される開口部３８の周縁部は、深さ方向に向けて先細るテーパ面を形成する。また、半導体装置２を上面側の視座から見て、第２電極３０２が形成されている領域を第２電極領域３９と呼ぶ。
　多層配線層３２は、絶縁積層体３１の内部に形成される配線層である。多層配線層３２は、第１配線３２１、第１バリアメタル３２２、第２バリアメタル３２３、第２配線３２４、およびビア３２５を有する。抵抗変化層３０３と接する第１配線３２１の部分が第１電極３０１である。第１配線３２１は、第１配線３２１ａおよび第１配線３２１ｃを含む。第１バリアメタル３２２は、第１バリアメタル３２２ａおよび第１バリアメタル３２２ｃを含む。第２バリアメタル３２３は、第２バリアメタル３２３ａおよび第２バリアメタル３２３ｂを含む。第２配線３２４は、第２配線３２４ａおよび第２配線３２４ｂを含む。ビア３２５は、ビア３２５ａおよびビア３２５ｂを含む。
　本実施形態の半導体装置３は、第２の実施形態の半導体装置２から、第１配線２２１ｂ、第１バリアメタル２２２ｂ、および第１電極２０１ｂを省略した構成を有する。その他の半導体装置３の構成は、第２の実施形態の半導体装置２の対応する構成と同様であるため、半導体装置３に関する詳細な説明は省略する。
　以上のように、本実施形態によれば、第１の実施形態と同様に、製造コストを増大させずに微細化され、微細化に伴うスイッチング電圧のばらつきの増大が抑制されたスイッチング素子を提供できる。
　以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１８年４月１７日に出願された日本出願特願２０１８－０７９０２９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１、２、３　　半導体装置
　１０　　スイッチング素子
　１１　　第１電極
　１２　　第２電極
　１３　　抵抗変化層
　１４　　第１絶縁層
　１５　　第２絶縁層
　２０　　スイッチング素子
　２１　　絶縁積層体
　２２　　多層配線層
　２００、３００　　基板
　２０１、３０１　　第１電極
　２０２、３０２　　第２電極
　２０３、３０３　　抵抗変化層
　２０４、３０４　　ハードマスク層
　２１１、３１１　　層間絶縁層
　２１２、３１２　　Ｌｏｗ－ｋ層
　２１３、３１３　　層間絶縁層
　２１４、３１４　　バリア絶縁層
　２１５、３１５　　保護絶縁層
　２１６、３１６　　層間絶縁層
　２１７、３１７　　Ｌｏｗ－ｋ層
　２１８、３１８　　層間絶縁層
　２１９、３１９　　バリア絶縁層
　２２１　　第１配線
　２２２　　第１バリアメタル
　２２３　　第２バリアメタル
　２２４　　第２配線
　２２５　　ビア

Claims (10)

  1. 　第１絶縁層と、
    　前記第１絶縁層の上に配置され、上面に開口部が開口する第２絶縁層と、
    　前記第２絶縁層に埋め込まれ、前記開口部から一端部が露出する第１電極と、
    　前記開口部の内部および周辺の少なくともいずれかの領域で前記第１電極および前記第２絶縁層の上に配置される抵抗変化層と、
    　前記抵抗変化層の上に配置される第２電極とを備え、
    　前記開口部および前記第２電極は、
    　少なくとも一軸方向に引き伸ばされた形状で形成される半導体装置。
  2. 　前記抵抗変化層は、
    　前記第１電極を構成する金属のイオンを伝導可能なイオン伝導層である請求項１に記載の半導体装置。
  3. 　前記開口部の形成領域および前記第２電極の開口領域のうち少なくともいずれかは、楕円形である請求項１または２に記載の半導体装置。
  4. 　前記開口部の形成領域および前記第２電極の開口領域のうち少なくともいずれかは、長方形である請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 　二つの前記第１電極を備え、
    　二つの前記第１電極は、間隔を開けて対向して配置される請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 　前記開口部および前記第２電極は、同一方向に引き伸ばされた形状で形成され、
    　前記第２電極の形成領域が前記開口部の開口領域を含む請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 　前記第１電極は、一軸方向に引き伸ばされた形状で形成され、
    　前記第１電極の長軸方向と、前記開口部および前記第２電極の長軸方向とが一致する請求項６に記載の半導体装置。
  8. 　前記第１電極は、一軸方向に引き伸ばされた形状で形成され、
    　前記第１電極の長軸方向と、前記開口部および前記第２電極の短軸方向とが一致する請求項６に記載の半導体装置。
  9. 　第１絶縁層と、
    　前記第１絶縁層の上に配置され、上面に開口部が開口する第２絶縁層と、
    　第１方向に延伸して前記第２絶縁層に埋め込まれ、前記開口部において露出する少なくとも一端部が第１電極を構成する少なくとも一つの第１配線と、
    　前記開口部の内部および周辺の少なくともいずれかの領域で前記第１配線および前記第２絶縁層の上に配置される抵抗変化層と、
    　前記抵抗変化層の上に配置される第２電極と、
    　前記第１電極、前記抵抗変化層、および前記第２電極の上方に配置される第３絶縁層と、
    　前記第３絶縁層にバリアメタルを介して埋め込まれ、前記第１方向と交差する第２方向に延伸される少なくとも一つの第２配線と、
    　前記第３絶縁層に前記バリアメタルを介して前記第２配線と一体で埋め込まれ、前記バリアメタルを介して前記第２電極と電気的に接続されるビアとを備え、
    　前記開口部および前記第２電極は、
    　少なくとも一軸方向に引き伸ばされた形状で形成される半導体装置。
  10. 　前記第１電極、前記抵抗変化層、および前記第２電極によって構成される少なくとも一つのスイッチングセルが、前記第１配線と前記第２配線との交差する位置に配置される請求項９に記載の半導体装置。
PCT/JP2019/016072 2018-04-17 2019-04-15 半導体装置 WO2019203169A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/041,772 US20210050517A1 (en) 2018-04-17 2019-04-15 Semiconductor device
JP2020514360A JPWO2019203169A1 (ja) 2018-04-17 2019-04-15 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-079029 2018-04-17
JP2018079029 2018-04-17

Publications (1)

Publication Number Publication Date
WO2019203169A1 true WO2019203169A1 (ja) 2019-10-24

Family

ID=68239700

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/016072 WO2019203169A1 (ja) 2018-04-17 2019-04-15 半導体装置

Country Status (3)

Country Link
US (1) US20210050517A1 (ja)
JP (1) JPWO2019203169A1 (ja)
WO (1) WO2019203169A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837611B2 (en) * 2020-08-24 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Data storage element and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011142386A1 (ja) * 2010-05-11 2011-11-17 日本電気株式会社 半導体装置及びその製造方法
JP2013168454A (ja) * 2012-02-14 2013-08-29 Panasonic Corp 半導体記憶装置及びその製造方法
JP2013187503A (ja) * 2012-03-09 2013-09-19 Panasonic Corp 不揮発性記憶素子およびその製造方法
WO2014112365A1 (ja) * 2013-01-18 2014-07-24 日本電気株式会社 スイッチング素子、および半導体スイッチング装置の製造方法
WO2016084349A1 (ja) * 2014-11-25 2016-06-02 日本電気株式会社 抵抗変化素子とその製造方法および半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011142386A1 (ja) * 2010-05-11 2011-11-17 日本電気株式会社 半導体装置及びその製造方法
JP2013168454A (ja) * 2012-02-14 2013-08-29 Panasonic Corp 半導体記憶装置及びその製造方法
JP2013187503A (ja) * 2012-03-09 2013-09-19 Panasonic Corp 不揮発性記憶素子およびその製造方法
WO2014112365A1 (ja) * 2013-01-18 2014-07-24 日本電気株式会社 スイッチング素子、および半導体スイッチング装置の製造方法
WO2016084349A1 (ja) * 2014-11-25 2016-06-02 日本電気株式会社 抵抗変化素子とその製造方法および半導体装置

Also Published As

Publication number Publication date
JPWO2019203169A1 (ja) 2021-03-11
US20210050517A1 (en) 2021-02-18

Similar Documents

Publication Publication Date Title
US9059028B2 (en) Semiconductor device and method for manufacturing same
US8586958B2 (en) Switching element and manufacturing method thereof
US7804085B2 (en) Solid electrolyte switching element, and fabrication method of the solid electrolyte element, and integrated circuit
JP6350525B2 (ja) スイッチング素子とその製造方法および半導体装置とその製造方法
JP5565570B2 (ja) スイッチング素子、スイッチング素子の製造方法および半導体装置
JPWO2007114099A1 (ja) スイッチング素子およびスイッチング素子の製造方法
US10340452B2 (en) Variable resistance element, semiconductor device, and manufacturing method of semiconductor device
JP2011238828A (ja) 半導体装置及びその製造方法
WO2010079827A1 (ja) 半導体装置及びその製造方法
US9059402B2 (en) Resistance-variable element and method for manufacturing the same
WO2019203169A1 (ja) 半導体装置
WO2016203751A1 (ja) 整流素子、スイッチング素子および整流素子の製造方法
JP5493703B2 (ja) スイッチング素子およびスイッチング素子を用いた半導体装置
JP5807789B2 (ja) スイッチング素子、半導体装置およびそれぞれの製造方法
US10923534B2 (en) Rectifying element and switching element having the rectifying element
WO2013103122A1 (ja) スイッチング素子及びその製造方法
WO2020145253A1 (ja) スイッチング素子およびその製造方法
JP6842614B2 (ja) スイッチ回路とこれを用いた半導体装置およびスイッチ方法
WO2012074131A1 (ja) 半導体装置及びその製造方法
WO2016157820A1 (ja) スイッチング素子、半導体装置、及びスイッチング素子の製造方法
US10797105B2 (en) Semiconductor device and method for producing semiconductor device
JP2019047003A (ja) 抵抗変化素子と半導体装置および製造方法
WO2014050198A1 (ja) スイッチング素子およびスイッチング素子の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19787976

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020514360

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19787976

Country of ref document: EP

Kind code of ref document: A1