WO2007091326A1 - 半導体装置およびその製造方法 - Google Patents

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Motoyasu Terao
Kenzo Kurotsuchi
Riichiro Takemura
Norikatsu Takaura
Satoru Hanzawa
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Hitachi, Ltd.
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a nonvolatile memory element and a method for manufacturing the same.
  • Non-volatile memory called polarized memory or solid electrolyte memory
  • polarized memory solid electrolyte memory
  • This is a memory in which storage information is written by changing the resistance of the storage element in accordance with the direction of the voltage applied to the storage element. Since this memory uses a resistance value as a signal, a sense operation with a large read signal is easy.
  • the configuration of the storage device is the same as that of the phase change memory except for the polarity of the rewrite voltage.
  • phase change memory is described in, for example, US Pat. No. 5,883,827 (Patent Document 1).
  • the phase change memory includes a memory array and a row (row) decoder XDEC, It consists of bit (column) decoder YDEC, read circuit RC, and write circuit WC.
  • the selection transistor on the word line selected by the row decoder XDEC is turned on, and the bit selection switch corresponding to the bit selection line selected by the bit decoder YDEC is turned on.
  • a current path is formed in the selected memory cell, and a read signal is generated on the common bit line IZO. Since the resistance value in the selected memory cell varies depending on the stored information, the voltage output to the common bit line ⁇ ⁇ ⁇ ⁇ depends on the stored information. There is a difference. By discriminating this difference by the read circuit RC, the memory information of the selected memory cell is read.
  • Patent Document 1 U.S. Pat.No. 5,883,827
  • Non-Patent Document 1 T. Sakamoto, S. Kaeriyama, (H. Sunamura), M. Mizuno, Yichi (H. Kawaur a), T. Hasegawa, K. Terabe, T. Nakayama, Em 'Aono ( ⁇ . ⁇ ), "I' Triple 'I International Solid-State Circuits Conference (ISSCC) 2004) J, Digest, (USA), 2004, p. 16.3
  • Non-Patent Document 2 Em MN Kozicki, C. Gopalan, M. Balakrishnan, M. Park, M. Mitkov a, " Proceding Non-Volatile Memory Technology Symposium (NV MTS) 2004) ”(USA), 2004, p. 10-17
  • a metal chalcogenide solid electrolyte memory using a metal as an electrode and a chalcogenide as a solid electrolyte between the electrodes is an ion mobility S memory mechanism with a high concentration of positive ions such as Ag and Cu.
  • a low resistance conductive path is formed in the chalcogenide layer or oxide layer.
  • An object of the present invention is to provide a technique capable of improving the performance of a semiconductor device capable of storing information.
  • a semiconductor device of the present invention includes a second component discharge cell composed of a first component and a second component, and a solid electrolyte region adjacent to the second component discharge cell.
  • the second component supplied from the second component discharge cell moves in the solid electrolyte region and changes its physical characteristics to store information.
  • the method for manufacturing a semiconductor device of the present invention includes a second component discharge cell and a solid electrolyte region adjacent to the second component discharge cell, and is supplied from the second component discharge cell.
  • a method of manufacturing a semiconductor device that stores information by changing physical characteristics by moving an element that has been moved through the solid electrolyte region comprising: (a) preparing a semiconductor substrate; (b) on the semiconductor substrate (C) forming a first material film for forming the second component discharge cell, wherein (c) at least one of the first material film is formed on the plurality of portions to be the second component discharge cell.
  • the change in the physical characteristics indicates, for example, a change in electrical resistance between electrodes sandwiching the configuration from both sides, a change in electric capacity, and the like. More preferably, the electrical resistance changes.
  • FIG. 1 is a circuit diagram showing an example of the structure of a memory array in a memory region of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a plan view showing a planar layout corresponding to the array configuration of FIG.
  • FIG. 3 is a fragmentary cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a principal part of a region in the vicinity of the resistance element of the semiconductor device of FIG.
  • FIG. 5 is a cross-sectional view of a principal part of the resistance element of FIG.
  • FIG. 6 is a table showing the relationship between the state of the solid electrolyte region and the resistance value of the resistance element.
  • FIG. 7 is a fragmentary cross-sectional view of a region near a resistance element of a semiconductor device according to another embodiment of the present invention.
  • FIG. 8 is an explanatory diagram showing the read operation timing of the memory array.
  • FIG. 9 is an explanatory diagram showing the write operation timing of the memory array.
  • FIG. 10 is an essential part cross sectional view of the semiconductor device of one embodiment of the present invention during the manufacturing step.
  • FIG. 11 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 13;
  • FIG. 15 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 14;
  • FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15;
  • FIG. 17 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 16;
  • FIG. 18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;
  • FIG. 19 is a cross-sectional view of an essential part in the step of forming a second constituent release layer consisting of a first constituent and a second constituent.
  • FIG. 20 is a cross-sectional view of the principal part in the process of forming the first component and the second component release layer also having the second component force following FIG. 19.
  • FIG. 21 is a fragmentary cross-sectional view of the first component and the second component release layer that also has the second component force in the process of forming the second component release layer subsequent to FIG. 20.
  • FIG. 22 is a cross-sectional view of an essential part in the process of forming a first component release layer and a second component release layer also having a second component force following FIG.
  • FIG. 23 is a fragmentary cross-sectional view of the first component and the second component release layer, which also has the second component force, following FIG.
  • FIG. 24 is a cross-sectional view of an essential part in the process of forming a second component release layer that also has a first component and a second component force following FIG. 23.
  • FIG. 25 is a cross-sectional view of an essential part in the process of forming a first component release layer and a second component release layer also having a second component force following FIG. 24.
  • FIG. 26 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the present invention.
  • FIG. 27 is a fragmentary sectional view in the manufacturing process of the semiconductor device of the other embodiment of the present invention.
  • FIG. 28 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 27;
  • FIG. 29 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 28;
  • FIG. 30 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 29;
  • FIG. 31 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 30;
  • FIG. 32 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing step following that of FIG. 31;
  • FIG. 33 is a fragmentary cross-sectional view of a semiconductor device in another embodiment of the present invention.
  • FIG. 34 is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of the other embodiment of the present invention.
  • FIG. 35 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 34;
  • FIG. 36 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 35;
  • FIG. 37 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 36;
  • FIG. 38 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 37;
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Even a plan view may be hatched to make the drawing easier to see.
  • the semiconductor device of this embodiment is a semiconductor device having a nonvolatile memory (nonvolatile memory element), and has a memory region in which a memory cell array of the nonvolatile memory is formed.
  • the structure of the memory array shown in FIG. 1 is known as a NOR type, and can be read at high speed, so it is suitable for storing system programs. For example, a single memory chip or a microcomputer, etc. It is used for mixed logic LSIs. Further, the memory cell is connected to a common source line CSL, and the common source line CSL is fixed to an intermediate voltage between the power supply voltage V DD and the ground voltage VSS. In FIG. 1, only a part of the array of four word lines WL1 to WL4 and four bit lines BL1 to BL4 is shown to avoid complicating the drawing. MC11 through MC14 represent four memory cells connected to WL1.
  • MC21 to MC24, MC31 to MC34 MC41 to MC44 represent memory cells connected to WL2 to WL4, respectively.
  • BL1 is a bit line to which memory cells MC11 to MC41 are connected.
  • MC 12! /, MC42, MC13! /, MC43, MC14! /, And MC44 memory memory are connected to bit lines BL2, BL3, and BL4, respectively.
  • Each memory cell includes one MISFET (corresponding to one of MISFETQM1 and QM2 described later) and a memory element (memory material) connected in series to MR (solid electrolyte region 46 or solid electrolyte region described later) (This corresponds to the resistance element 48 including 46) Force
  • the structure is inserted between the bit lines BL1 to BL4 and the common source line CSL.
  • the common source line CSL is fixed to an intermediate voltage between the power supply voltage VDD and the ground voltage VSS (for example, VDDZ2 in FIG. 1).
  • Each word line (WL1 to WL4) is connected to the gate electrode of the MISFET constituting each memory cell.
  • Each bit line (BL1 to BL4) is connected to a memory element (memory material) MR constituting each memory cell.
  • the word drivers WL1 to WL4 are driven by word drivers WD1 to WD4, respectively. Which word driver WD1 to WD4 is selected is determined by a signal from the X address decoder (row decoder) XDEC.
  • Each of word drivers WD1 to WD4 is the same as a known inverter circuit composed of one p-channel MISFET (hereinafter referred to as pMI SFET) and one n-channel MISFET (hereinafter referred to as nMISFET). Circuit configuration.
  • pMI SFET p-channel MISFET
  • nMISFET n-channel MISFET
  • the source of the pMISFET that constitutes each word driver WD1 to WD4 is supplied with a boosted voltage VDH (the power described in detail later, for example, a voltage higher than the power supply voltage VDD by at least the threshold voltage of the nMISFET), and the source of the nMISFET is grounded
  • VDH the power described in detail later, for example, a voltage higher than the power supply voltage VDD by at least the threshold voltage of the nMISFET
  • the QC1 is an nMISFET for driving the bit line BL1 to the same voltage as the common source line CSL (here, VDDZ2), and is controlled by the precharge enable signal PC.
  • QC2 to QC4 are nMISFETs for precharging the bit lines BL2 to BL4.
  • QD1 is an nMISFET for connecting the bit line BL1 to the sense amplifier SA or the rewrite circuit PRGCA.
  • QD2 to QD4 are nMISFETs for connecting the bit lines BL2 to BL4 to the sense amplifier SA or the rewrite circuit PRGCA, respectively.
  • Each transistor (QD1 to QD4) is selected via the bit decoder YDEC1 or the bit decoder YDEC2 according to the address input.
  • bit decoder YDEC1 and Y bit decoder DEC2 are bit lines It alternately handles the selected bit line every two lines. Output by reading is detected by sense amplifier SA. Write data is input by the rewrite circuit PRGCA.
  • the transistors QC1 to QC4, QD1 to QD4, and the select transistors in the memory cells MCI1 to MC44 to which the boosted voltage VDH is applied to the gate electrode have a gate oxide thickness larger than that of the peripheral transistors in consideration of the withstand voltage. It is formed relatively thick.
  • FIG. 2 shows a planar layout (plan view) corresponding to the array configuration of FIG.
  • FL is an active region
  • Ml is a first metal layer (corresponding to wiring 27 described later)
  • M2 is a second metal layer (corresponding to wiring 62 described later)
  • a gate electrode pattern FG is silicon.
  • a layer used as a gate electrode of a transistor formed on a substrate (corresponding to a conductor film pattern constituting gate electrodes 6a, 6b, 6c, etc., which will be described later)
  • FCT is a contact hole connecting FL upper surface and Ml lower surface ( Contact hole 22 described later)
  • R (corresponding to resistance element 48 described later) is a memory element (corresponding to solid electrolyte region 46 described later) and its upper electrode layer (corresponding to upper electrode layer 47 described later).
  • Multilayer film SCT is a contact hole (corresponding to through-hole 34 described later) connecting Ml upper surface and R lower surface
  • TCT is a contact hole (corresponding to through-hole 55 described later) connecting Ml upper surface and M2 lower surface. is there.
  • R is pulled up to M2 via TCT between memory cells connected to the same bit line.
  • This M2 is used as each bit line.
  • Word lines WL1 to WL4 are formed of FG.
  • FG a laminate of polysilicon and silicide (alloy of silicon and refractory metal) is used.
  • MISFETQM2 that composes MC21 shares the source area with QM1. As shown in Fig. 2, the MISFETs composing other cells follow this.
  • Bit lines BL1 to BL4 are connected to the source side of transistors (MISFETs) QD1 and QD4 arranged on the outer periphery of the memory array.
  • the drain region of QD1 and QD2 and the drain region of QD3 and QD4 are common. These transistors have a function of precharging each bit line. At the same time, it receives a signal from YDEC1 or YDEC2 and selects a specified bit line.
  • Figure 2 shows the n-channel type.
  • the circuit elements constituting each block are not particularly limited, but typically a single semiconductor substrate such as single crystal silicon by a semiconductor integrated circuit technology such as CMISFET (Complementary MISFET). Formed on top.
  • CMISFET Complementary MISFET
  • chalcogenide materials are hybridized with integrated circuit fabrication technology. Well-known photolithography and dry etching can be used for patterning these patterns. These manufacturing processes will be described in more detail later.
  • FIG. 2 shows an example of a layout in which R (memory element) is patterned in the bit line direction.
  • R memory element
  • the layout is not limited to this and various layouts are possible.
  • the electrode facing the bit line as viewed from the R memory element (corresponding to the solid electrolyte region 46 described later) is fixed to VDDZ2! Therefore, a single plate such as dynamic random access memory It is also possible to form. In this case, since the patterning process can be simplified, the manufacturing cost can be reduced.
  • FIG. 3 is a fragmentary cross-sectional view of the semiconductor device of the present embodiment.
  • FIG. 3 shows a cross section of the memory area 1A (cross section of the main part) and a cross section of the peripheral circuit area (logic circuit area) 1B (cross section of the main part).
  • the memory area 1A corresponds to a part of the area where the memory cells of the nonvolatile memory (nonvolatile memory element) of the present embodiment are formed.
  • Peripheral circuit region 1B corresponds to a part of the peripheral circuit region of the semiconductor device (region where n-channel MISFET and p-channel MISFET are formed), and MISFET (peripheral circuit region 1B Depending on the MISFET formed, X decoder circuit, Y decoder circuit, sense amplifier circuit (memory cell sense amplifier circuit), input / output circuit, logic circuit (logic circuit of logic, logic circuit such as CPU or MPU), etc. Is formed.
  • FIG. 3 for easy understanding, the cross section of the memory area 1A and the peripheral circuit area 1B are shown adjacent to each other. The positional relationship between the cross section of the memory area 1A and the peripheral circuit area 1B is necessary. It can be changed according to the situation.
  • an element isolation region 2 having an insulating force is formed on the main surface of a semiconductor substrate (semiconductor wafer) 1 such as p-type single crystal silicon.
  • a semiconductor substrate semiconductor wafer
  • p-type wels 3a, 3b and n-type wel 4 are formed in the active region separated by separation region 2.
  • the p-type well 3a is formed in the memory region 1A
  • the p-type well 3b and the n-type well 4a are formed in the peripheral circuit region 1B.
  • MISFETs Metal Insulator Semiconductor Field Effect Transistors
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MISFETs QM1 and QM2 in the memory area 1A are Ml SFETs (transistors) for selecting memory cells in the memory area 1A.
  • the MISFETs QM1 and QM2 are formed on the p-type well 3a so as to be separated from each other.
  • the gate insulation film 5a on the surface of the p-type well 3a and the gate electrode 6a adjacent to the gate insulation film 5a have.
  • a side wall (side wall insulating film, side wall spacer) 8a having a force such as silicon oxide, silicon nitride film, or a laminated film thereof is formed.
  • a semiconductor region (n-type semiconductor region, n-type impurity diffusion layer) 10 as a drain region of MISFETQM1 and a semiconductor region (n-type semiconductor region, n-type) as a drain region of MISFETQM2.
  • a semiconductor region (n-type semiconductor region, n-type impurity diffusion layer) 12 as a source region of MISFETQM1 and QM2.
  • Each of the semiconductor regions 10, 11, and 12 has an LDD (Lightly Doped Drain) structure, and includes an n_ type semiconductor region 7a and an n + type semiconductor region 9a having a higher impurity concentration than the ⁇ type semiconductor region 7a. Is formed.
  • the n_ type semiconductor region 7a is formed in the p-type well 3a below the sidewall 8a, and the n + type semiconductor region 9a is formed in the p-type well 3a outside the gate electrode 6a and the sidewall 8a, and n + The type semiconductor region 9a is formed on the P-type well 3a at a position separated from the channel region cover by the amount of the n_type semiconductor region 7a.
  • the semiconductor region 12 is shared by adjacent MISFETs QM1 and QM2 formed in the same element active region and serves as a common source region. In the present embodiment, when the source regions of MISFETQM1 and QM2 are made common, the drain region can be made common as another form as described above. The region becomes a semiconductor region 10, 11 force S source region.
  • MISFETQN formed in peripheral circuit area 1B is almost the same as MISFETQM1, QM2 It has the composition of.
  • the MISFET QN has a gate insulating film 5b on the surface of the p-type well 3b and a gate electrode 6b adjacent to the gate insulating film 5b.
  • On the side wall of the gate electrode 6b there is a force such as silicon oxide.
  • a side wall (side wall insulating film, side wall spacer) 8b is formed.
  • n_ type semiconductor region 7b The in p-type Ueru 3b under the sidewall 8b n_ type semiconductor region 7b is formed, the impurity concentration than rT type semiconductor region 7b on the outside of rT type semiconductor region 7b has high ⁇ n + -type semiconductor regions 9b Is formed.
  • the n_ type semiconductor region 7b and the n + type semiconductor region 9b form a source / drain region having an LDD structure of MISFETQN.
  • the MISFET QP formed in the peripheral circuit region 1B has a gate insulating film 5c on the surface of the n-type well 4 and a gate electrode 6c adjacent to the gate insulating film 5c.
  • a side wall (side wall insulating film, side wall spacer) 18c which has a force such as silicon oxide is formed thereon.
  • a p-type semiconductor region 7c is formed in the n-type well 4 under the sidewall 8c, and the impurity concentration is higher than that of the p-type semiconductor region 7c outside the P-type semiconductor region 7c. 9c is formed.
  • the p ⁇ type semiconductor region 7c and the p + type semiconductor region 9c form a source / drain region having the LDD structure of MISFETQP.
  • Metal silicide layers for example, cobalt silicide (CoSi) layers
  • CoSi cobalt silicide
  • An insulating film (interlayer insulating film) 21 is formed on the semiconductor substrate 1 so as to cover the gate electrodes 6a, 6b, 6c.
  • the insulating film 21 may be an oxide silicon film or a laminated film of a silicon nitride film and an adjacent oxide silicon film, and the upper surface of the insulating film 21 has a memory area 1A and a peripheral circuit area 1B. It is formed flat so that its height is almost the same.
  • contact holes (openings, connection holes) 22 penetrating the insulating film 21 are formed, and plugs (contact electrodes) 23 are formed in the contact holes 22.
  • the plug 23 is made of a titanium film or titanium nitride formed on the bottom and side walls of the contact hole 22.
  • the contact hole 22 and the plug 23 are formed on the n + type semiconductor regions 19a and 19b and the p + type semiconductor region 19c and on the gate electrodes 16a, 16b and 16c.
  • the n + type semiconductor regions 19a, 19b, the p + type semiconductor region 19c or the gate electrodes 16a, 16b, 16c are exposed, and the plug 23 is electrically connected thereto. It is connected.
  • a wiring (first wiring layer) 27 is formed as the first layer wiring.
  • the wiring 27 includes a conductive barrier film 26a formed on the bottom and side walls of the wiring groove, such as a titanium film, a titanium nitride film, or a laminated film thereof, and a wiring barrier on the conductive barrier film 26a.
  • a main conductor film 26b such as a tungsten film formed so as to be embedded is formed.
  • the wiring 27 is electrically connected to the n + type semiconductor regions 9a and 9b, the p + type semiconductor region 9c, the gate electrodes 6a, 6b, and 6c through the plug 23.
  • a source wire 27b is formed from a wire 27 connected to the source semiconductor region 22 (n + type semiconductor region 19a) of the MISFETQM1 and QM2 via a plug 23.
  • an insulating film (interlayer insulating film) 31 having a force such as an oxide silicon film is formed on the insulating film 24 in which the wiring 27 is embedded.
  • an insulating film (interlayer insulating film) 31 having a force such as an oxide silicon film is formed on the upper surface of the insulating film 31, a peeling (peeling) preventing film 32 is formed.
  • the peeling prevention film (interfacial peeling prevention layer) 32 is made of, for example, a transition metal oxide (eg, acid tantalum), for example, a material cover having a composition close to Ta 2 O.
  • the insulating film 31 and the peeling prevention film 32 have through-holes (openings, connection holes, through-holes) 34 penetrating them, and plugs ( Contact electrode, conductor portion) 35 is formed.
  • the plug 35 includes a conductive barrier film 35a having a force, such as a titanium film, a titanium nitride film, or a laminated film formed on the bottom and side walls of the through hole 34, and the through hole 34 on the conductive barrier film 35a. And a tungsten (W) film (main conductor film) 35b formed to be embedded. Accordingly, the plug 35 is formed in the opening (through hole 34) of the interlayer insulating film (insulating film 31).
  • the (embedded) conductor portion is a plug-shaped electrode (conductive plug) such as a cylinder, a prism, a cylinder, or a rectangular tube.
  • Through hole 34 and plug 35 are connected to wiring 27a connected to semiconductor region 10, ll (n + type semiconductor region 9a) for drain of MISFETQM1 and QM2 in memory region 1A through plug 23.
  • the wiring 27a and the plug 35 are electrically connected.
  • a second component discharge region composed of the first component and the second component ( Diffusion element supply layer, metal element supply layer, lower electrode layer) 45 and a solid electrolyte region (memory layer, solid electrolyte) adjacent to the second component emission region 45 composed of the first component and the second component (Resistive layer, solid electrolyte layer, recording layer) 46 and an upper electrode (upper electrode film, upper electrode layer, metal film, upper electrode region) 47 adjacent to the solid electrolyte region 46 (memory element, memory element) Element) 48 is formed.
  • the resistance element 48 is formed in a laminated pattern including a second component discharge region 45, a solid electrolyte region 46, and an upper electrode 47 including a first component and a second component in order from the bottom.
  • the resistance element 48 is formed, for example, in a stripe pattern.
  • the resistance element 48 is a non-volatile memory element (memory element).
  • the solid electrolyte region 46 is an information recording layer (storage layer, storage element, nonvolatile storage element) of the nonvolatile memory.
  • the first component and the second component release region 45 which is the second component force
  • O film corresponding to material film 41 described later
  • dome-shaped electrode part 43 may be simply referred to as “electrode part 43” or “dome-shaped part 43”
  • insulating film corresponding to insulating films 44 and 44a described later
  • the solid electrolyte region 46 consists of chalcogenide materials. Instead of the chalcogenide material, it is also possible to use an oxide material or an organic material that can function as an electrolyte.
  • the upper electrode 47 is made of a conductive material such as a metal material, and can be formed of, for example, a tungsten (W) film or a tandastain alloy film.
  • the upper electrode (47) is also miniaturized into a dome shape similar to the above, and the force, solid electrolyte region (4 6) and the upper electrode (47), the dome-shaped first component and the second component discharge region (45) also having the second component force are provided again, and the solid electrolyte region (46)
  • a structure in which the dome-shaped parts (43) are opposed to each other may be adopted.
  • the second dome-shaped partial force released and reaching between the solid electrolyte region (46) and the upper electrode (47) enters the upper dome-shaped portion and stabilizes. It works even if the composition of the top and bottom dome is the same, but it is preferable to change it.
  • the elements are in contact with each other in a plane parallel to the main surface of the wafer (semiconductor substrate). It can be configured.
  • the configuration of the resistance element 48 will be described in more detail later.
  • the lower part (lower surface) of the second component emission layer 45 (the electrode portion 43) of the first component and the second component of the resistance element 48 is electrically connected to the plug 35.
  • the semiconductor regions 10 and 11 (drain region, n + type semiconductor region 9a) of the MISFETQM1 and QM2 for selecting the memory cell in the memory region 1A through the plug 35, the wiring 27a, and the plug 23. Yes. Therefore, the plug 35 is electrically connected to the lower surface side of the second component discharge region 45 (the electrode portion 43 thereof) that also has the first component and the second component force.
  • the peeling prevention film 32 includes a second component release layer 45 including a first component and a second component, a solid electrolyte region (solid electrolyte layer) 46, and an upper electrode (upper electrode layer) 47.
  • a second component release layer 45 including a first component and a second component, a solid electrolyte region (solid electrolyte layer) 46, and an upper electrode (upper electrode layer) 47.
  • the solid electrolyte region It can function to prevent the laminated film of the (solid electrolyte layer) 46 and the upper electrode (upper electrode layer) 47 from being peeled off from the insulating film 31. If the peeling prevention film 32 is unnecessary, the formation thereof may be omitted.
  • An insulating film 51 is formed on the upper surface of the resistance element 48, that is, on the upper surface of the upper electrode 47.
  • the insulating film 51 is an insulating film that is also used as a hard mask (etching mask) when the resistance element 48 is patterned, for example, by using an oxide silicon film. For this reason, the insulating film 51 is formed in the same pattern as the resistance element 48, and is formed in a stripe shape like the resistance element 48, for example. When the resistance element 48 is turned using a photoresist pattern, the formation of the insulating film 51 can be omitted.
  • a cover insulating film (interlayer insulating film) 52 such as an oxide silicon film is formed so as to cover the resistance element 48 and the insulating film 51. It has been done.
  • the upper surface of the insulating film 52 is formed flat so that the heights of the memory region 1A and the peripheral circuit region 1B are substantially the same.
  • through holes (openings, connection holes, through holes) 53 are formed in the insulating films 51, 52, and at least a part of the upper electrode layer 47 of the resistance element 48 is formed at the bottom of the through hole 53.
  • a plug (contact electrode, conductor portion) 54 is formed in the through hole 53.
  • the plug 54 includes a conductive barrier film 57a formed on the bottom and side walls of the through hole 53, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the through hole 53 on the conductive barrier film 57a.
  • a tandasten (W) film (main conductor film) 57b formed so as to be embedded.
  • the through hole 53 and the plug 54 are formed above the resistance element 48, and the plug 54 is electrically connected to the upper electrode layer 47 of the resistance element 48. Therefore, the plug 54 is a conductor portion that is formed (embedded) in the opening (through hole 53) of the insulating film 52 that is an interlayer insulating film, and is electrically connected to the upper electrode layer 47. It is a plug-shaped electrode (conductive plug) such as a prism, cylinder or rectangular tube.
  • through holes (openings, connection holes, through holes) 55 penetrating the insulating film 31, the peeling preventing film 32, and the insulating film 52 are formed.
  • the upper surface of the wiring 27 is exposed at the bottom.
  • a plug (contact electrode) 56 is formed in the through hole 55.
  • the plug 56 is composed of a conductive noble film 57a formed on the bottom and side walls of the through hole 55, such as a titanium film, a titanium nitride film, or a laminated film thereof, and a through hole 55 on the conductive barrier film 57a.
  • a tungsten film (main conductor film) 57b formed so as to be embedded therein.
  • the through hole 55 and the plug 56 are electrically connected to the wiring 27.
  • a wiring (second wiring layer) 62 as a second layer wiring is formed on the insulating film 52 in which the plugs 54 and 56 are embedded.
  • the wiring 62 includes, for example, a powerful conductive barrier film 61a such as a titanium film, a titanium nitride film, or a laminated film thereof, and an aluminum (A1) film or an aluminum alloy film adjacent to the conductive barrier film 6 la ( Main conductor film) 61b.
  • the wiring 62 can be configured by further forming a conductive barrier film similar to the conductive barrier film 61a on the gold film 61b.
  • the wiring (bit line) 62 a among the wirings 62 is electrically connected to the upper electrode layer 47 of the resistance element 48 through the plug 54. Therefore, the wiring 62a constituting the bit line in the memory area 1A (corresponding to the above bit lines BL1, BL2, BL3, and BL4) is connected to the memory via the plug 54, the resistance element 48, the plug 35, the wiring 27a, and the plug 23. It is electrically connected to the semiconductor region (drain region) 20, 21 (n + type semiconductor region 19a) of MISFETQM1 and QM2 for memory cell selection in region 1A.
  • the wiring 62 is electrically connected to the wiring 27 via the plug 56, and further electrically connected to the n + type semiconductor region 9b of the MISFETQN and the P + type semiconductor region 9c of the MISFETQP via the plug 23. Connected with the target.
  • An insulating film (not shown) as an interlayer insulating film is formed on the insulating film 52 so as to cover the wiring 62, and an upper wiring layer (wiring after the third layer wiring) and the like are formed. Here, illustration and explanation thereof are omitted.
  • a semiconductor integrated circuit including the memory (nonvolatile memory, memory cell) in the memory region 1A and the MISFET in the peripheral circuit region 1B is formed on the semiconductor substrate 1, and the semiconductor according to the present embodiment is formed.
  • the device is configured.
  • the resistance element 48 and the MISFETs QM1 and QM2 as memory cell transistors (memory cell selection transistors) connected to the resistance element 48 constitute a memory cell of a nonvolatile memory.
  • the gate electrodes 6a of the MISFETs QM1 and QM2 are electrically connected to word lines (corresponding to the word lines WL1 to WL4).
  • the upper surface side of the resistance element 48 (the upper surface side of the upper electrode layer 47) is electrically connected to the bit line (corresponding to the bit lines BL1 to BL4) including the wiring 62a through the plug 54.
  • the lower surface side of the resistance element 48 (the lower surface side of the second component emission layer 45 that also has the first component and the second component force) is connected to the MISFETQM1 and QM2 via the plug 35, the wiring 27a, and the plug 23. It is electrically connected to the semiconductor regions 10 and 11 for the drain.
  • the semiconductor region 12 for the source of MISFETQM1 and QM2 is electrically connected to the source wiring 27b (source line) via the plug 23.
  • the power shown when n-channel type MISFETQM1, QM2 is used as a memory cell transistor (memory cell selection transistor).
  • n-channel type MISFETQM1, Instead of QM2, other field effect transistors such as p-channel MISFETs can be used.
  • a memory cell transistor it is preferable to use a highly integrated MISFET. Compared with a p-channel MISFET, the channel resistance in the ON state is small! /, And an n-channel MISFETQM1, QM2 is more preferred.
  • the resistance element 48 is electrically connected to the drains (semiconductor regions 10 and 11) of the MISFETQM1 and QM2 in the memory region 1A through the plug 35, the wiring 27 (27a), and the plug 23.
  • the resistance element 48 can be electrically connected to the sources of the MISFETs QM1 and QM2 in the memory region 1A through the plug 35, the wiring 27 (27a) and the plug 23. That is, the resistive element 48 may be electrically connected to one of the sources or drains of the MISFETs QM1 and QM2 in the memory region 1A via the plug 35, the wiring 27 (27a), and the plug 23.
  • the function as a nonvolatile memory is considered. More preferable.
  • FIG. 4 is a cross-sectional view of the principal part showing the vicinity of the resistance element 48 of the semiconductor device of FIG.
  • FIG. 5 is a cross-sectional view (partially enlarged cross-sectional view, schematic diagram) of a main part of the resistance element 48, and the electrode part 43 of the second constituent emission region 45 including the first constituent and the second constituent.
  • the state of the solid electrolyte region 46 and the upper electrode 47 adjacent thereto is schematically shown.
  • FIG. 5 is a cross-sectional view, but in order to make the drawing easier to see, the notching and the pinching are omitted.
  • the resistance element 48 functioning as a memory element includes a first component, a second component discharge region 45 having a second component force, a first component, and a first component. This is formed by a solid electrolyte region 46 close to the second component discharge region 45, which is a constituent force of 2, and an upper electrode 47 close to the solid electrolyte region 46.
  • the first component and the second component discharge region 45 that also has the second component force the solid An electrolyte region 46 and an upper electrode 47 are formed, and an insulating film 72 is further formed thereon.
  • the insulating film 71 in FIG. 4 corresponds to the insulating film 31 in FIG. 3, and the insulating film 72 in FIG. 4 corresponds to the insulating films 51 and 52 in FIG.
  • the peeling prevention film 32 is illustrated as being included in the insulating film 71.
  • the second component discharge region 45, the solid electrolyte region 46, and the upper electrode 47 made of the first component and the second component have a pattern passing over the plug 35.
  • the current path between the plug 35 and the upper electrode 47 includes a second component discharge region 45 (electrode part 43) and a solid electrolyte region composed of the first and second components in the upper region of the plug 35. 46, and the second component discharge region 45 and the solid electrolyte region 46 made of the first component and the second component far from the plug 35 hardly function as current paths.
  • the first component in the region above the plug 35 and the second component discharge region 45 (electrode portion 43) serving as the second component force, the solid electrolyte region 46, and the upper electrode 47 cause the resistance element 48 to It is formed. Therefore, the laminated pattern of the second component emission region 45, the solid electrolyte region 46, and the upper electrode 47 composed of the first component and the second component is placed on the plurality of plugs 35 as shown in FIG. Even if the stripe pattern passes through, the second component discharge region 45 (electrode portion 43) composed of the first component and the second component in the upper region of each plug 35, the solid electrolyte region 46 and A resistance element 48 can be formed for each plug 35 by the upper electrode 47. Also, for each memory cell (for each plug 35), the laminated pattern of the first component emission region 45, the solid electrolyte region 46, and the upper electrode 47 that also has the second component force is divided.
  • the resistance element 48 may be an independent pattern.
  • the second component discharge region 45 that also serves as the first component and the second component force has a dome-shaped electrode portion (discharge portion, dome-shaped portion, second component discharge portion, second component).
  • the discharge cell) 43 has a structure in which the periphery is filled with an insulating region (insulating film 44).
  • the insulating film (insulator region) 44 filling the periphery of the dome-shaped electrode portion 43 also has an insulating force such as acid silicon or acid aluminum.
  • the top (upper surface, upper portion) of the electrode portion 43 is exposed from the surface (upper surface) of the insulating film 44.
  • a columnar shape for example, a columnar shape or a prismatic shape
  • a protruding shape for example, a convex shape, or a hemispherical shape
  • a dome shape a columnar shape
  • the top of the electrode part 4 3 faces (adjacent) the solid electrolyte region 46, and the solid electrolyte region of the dome-shaped part 43
  • the side opposite to the side facing 46 is oppositely connected to the lower force plug 35 of the electrode part 43 here, and is electrically connected thereto. Since the insulating film 44 is made of an insulator, it does not function as a current path.
  • the dome-shaped portion (dome-shaped electrode portion, second component discharge portion, second component discharge cell) 43 is a first component formed of the first component.
  • the first portion 43a and the second portion 43b made of the second component are configured (formed).
  • the force schematically showing the first portion 43a as a regular octagon and the second portion 43b as a regular square is conceptual, and the actual portions 43a and 43b are actually shown.
  • the shape of is not limited to this.
  • the first component constituting the first portion 43a of the dome-shaped portion 43 includes a metal or a semiconductor and at least one element selected from the group consisting of oxygen, sulfur, selenium, tellurium, nitrogen, and carbon. Consists of compounds.
  • the second component constituting the second portion 43b of the electrode portion 43 is made of, for example, at least one element selected from a metal or semi-metal element force such as copper (Cu) or silver (Ag).
  • the solid electrolyte region (solid electrolyte layer) 46 that is stable and hardly changes is difficult to diffuse (not diffuse! 2)
  • the second component is diffused into the solid electrolyte region (solid electrolyte layer) 42 by applying an electric field (electric field, voltage), and the solid electrolyte region ( (Solid electrolyte layer) Use a material that is easy to move in 42. For this reason, it is preferable that the melting point of the first component in which the binding force of the first component is stronger than that of the second component is higher than the melting point of the second component.
  • the bonding strength with at least one element of the group consisting of oxygen, sulfur, selenium, tellurium, nitrogen, and carbon of the metal or semiconductor of the first component is the oxygen, sulfur of the second component. It is preferably larger than the bonding strength with at least one element of the group consisting of selenium, tellurium, nitrogen and carbon.
  • the first constituent force that is preferably composed of an oxide (metal or semiconductor oxide) is more preferable.
  • the first constituent force is an oxide of tantalum (Ta) (that is, Ta Acids like O
  • the second portion 43b which also has the first component force, can be made more stable and change, and the stability of the dome-shaped portion 43 is further improved. You can. Therefore, it is more preferable that the main component of the first component (the first portion 43a) is tantalum oxide.
  • the first portion 43a constituted by the first component is formed of the first component (eg, metal such as acid tantalum or semiconductor oxide). Fine particles (fine particles) or fine crystals. These fine particles or microcrystals are formed by various heating processes in the semiconductor device manufacturing process.
  • the second component is a solid electrolyte region adjacent to (adjacent to) electrode part 43 from electrode part 43.
  • a metal that diffuses into 46 and forms a conductive path in the solid electrolyte region (solid electrolyte layer) 46 is a metalloid atom, for example, copper (Cu) or silver (A g) is preferred.
  • the second component (in the space) between the first portions 43a made of the first component (for example, acid tantalum) there is a second part 43b composed of copper or silver. It is more preferable that the second portion 43b exists in a metal state in the gap (between) the first portions 43a.
  • the electrode portion 43 is formed of a metal (or half-metal) between a plurality of fine particles or microcrystals (first portion 43a) of an oxide (first component) such as acid tantalum. Metal), such as copper or silver (second component, second portion 43b).
  • first component such as acid tantalum.
  • Metal such as copper or silver
  • the second component is copper (Cu), copper (Cu) is used during the manufacturing process of the semiconductor device (for example, the formation process of the embedded copper wiring). There is little worry! Also, if the second component is silver (Ag), silver (Ag) has a smaller ionic radius and faster diffusion rate than copper (Cu), so the electrode portion 43 during writing and the solid electrolyte region 46 can be It is possible to increase the diffusion speed of the second component to the and improve the writing speed.
  • the planar dimension (area) of the electrode portion 43 located on the plug 35 is smaller than the planar dimension (area) of the upper surface of the plug 35. Further, the contact area between the dome-shaped portion 43 located on the plug 35 and the solid electrolyte region 46 is smaller than the area of the upper surface of the plug 35.
  • a plurality of the dome-shaped portions 43 are formed in a region close to the plug 35.
  • Force The dimension of the upper surface of the plug 35 (contact electrode) is very small. In some cases, the number of electrode portions 43 located on the plug 35 may be one.
  • the dome-shaped portion 43 does not exist on the plug 35, the memory device does not function, so that at least one dome-shaped portion 43 exists on the plug 35. That is, a force in which a second component emission layer 45 composed of the first component and the second component is formed on the insulating film 71 including the plug 35 is formed. At least one dome is formed on the plug 35. A shaped part 43 is present.
  • the portion located on the plug 35 includes at least one dome-shaped portion 43 and the surrounding insulating film. And 44.
  • the domed portion 43 located on the plug 35 functions as one electrode (lower electrode, second component discharge cell) of the memory element (memory element), and is close to the plug 35 in the upper electrode layer 47.
  • the portion facing the dome-shaped portion 43 with the solid electrolyte region 46 interposed therebetween functions as the other electrode (upper electrode, second electrode) of the memory element (memory element).
  • the electrode part 43 of the second constituent discharge region 45 which is the first constituent and the second constituent, is a metal ion or metal element (first part) that moves (diffuses) in the solid electrolyte region 46. 2), that is, a metal element supply layer.
  • the solid electrolyte region 46 is a solid electrolyte layer in which the second component (copper or silver) supplied from the electrode portion 43 moves (diffuses), and can function as an information recording (memory) layer.
  • the solid electrolyte is a solid electrolyte in a broad sense, and may be any as long as it enables some charge transfer to detect a resistance change.
  • the solid electrolyte region 46 is provided close to the second component discharge region 45 composed of the first component and the second component, the dome-shaped electrode portion (second component (Discharge cell) 43 ⁇ A solid electrolyte region 46 exists in close proximity.
  • the solid electrolyte region 46 is formed of a chalcogen element (S, Se, Te) -containing material, that is, a chalcogenide layer (chalcogenide semiconductor, chalcogenide material), the rewriting speed of the memory element can be increased. Is more preferable.
  • chalcogenide refers to a material containing at least one element of sulfur (S), selenium (Se), and tellurium (Te).
  • the solid electrolyte region 46 as a solid electrolyte layer is made of a polyvalent metal sulfide, here the main components are Mo—S (Mo (molybdenum) and S (sulfur)), so that the memory device can be rewritten. Can be stabilized, but chalcogens of other transition metals such as Ta (tantalum) or Ti (titanium). Nido (sulfuric oxide, selenium oxide, tellurium oxide) may be used for the solid electrolyte region 46.
  • the solid electrolyte region (solid electrolyte layer) 46 is formed by a chalcogenide composed of at least one element selected from the group force consisting of tantalum, molybdenum and titanium and a chalcogen element. It is more preferable that the chalcogen element constituting the solid electrolyte region 46 which is preferably formed is sulfur (S). As a result, the chalcogenide (solid electrolyte region 46) has a high melting point and becomes a more stable compound. Therefore, the solid electrolyte region 46 is stabilized and the rewriting characteristics of the stored information in the solid electrolyte region 46 are further improved. be able to.
  • the second component (copper or silver) contained in the electrode portion 43 also contains the solid electrolyte region 46.
  • the solid electrolyte region 46 contains the second constituent (copper or silver)
  • the second constituent (copper or silver) diffuses (moves) from the electrode portion 43 into the solid electrolyte region 46 during writing. Can be induced or promoted, and the writing speed can be further improved.
  • the solid electrolyte region 46 is formed of at least one element selected from the group force consisting of tantalum, molybdenum and titanium, a chalcogen element (preferably sulfur (S)), and further a copper (Cu) element, More preferably, for example, it is more preferable that the solid electrolyte region 46 is formed of a Cu—Mo—S film formed of a copper (Cu) element, a molybdenum (Mo) element, and a sulfur (S) element.
  • a chalcogen element preferably sulfur (S)
  • Cu copper
  • Cu copper
  • Mo molybdenum
  • S sulfur
  • the solid electrolyte region (solid electrolyte layer) 46 is formed of chalcogenide iron.
  • an oxide for example, tungsten oxide such as WO
  • an acid solid electrolyte such as TaO or an organic substance.
  • the solid electrolyte region 46 can be formed. That is, an oxide solid electrolyte layer or the like can be used as the solid electrolyte region 46. In this case, the memory rewrite speed is lower than when chalcogenide is used as the solid electrolyte region 46, but the memory operation is possible.
  • the solid electrolyte region (solid electrolyte layer) 46 is an oxide composed of an oxide, preferably at least one element selected from the group power consisting of tantasten (W) and tantalum (Ta) and oxygen element. It can also be formed of a product or an organic material.
  • the solid electrolyte region 46 is a layer mainly composed of chalcogenide, oxide, or organic substance, that is, chalcogenide layer, oxide layer, or organic substance layer.
  • the second component constituting the second portion 43b of the electrode portion 43 is more easily diffused and moved into the solid electrolyte region 42 by application of an electric field than the first component. Therefore, it is possible to diffuse from the electrode portion 43 to the solid electrolyte region 46 or return from the solid electrolyte region 46 to the electrode portion 43 by applying an electric field.
  • the first component constituting the first portion 43a of the electrode portion 43 is not easily diffused into the solid electrolyte region 46 which is stable and hardly changes even when an electric field (electric field) is applied.
  • the first component of the electrode portion 43 does not diffuse into the solid electrolyte region 46. For this reason, even if the second component enters and exits from the electrode portion 43, the shape of the electrode portion 43 can be maintained by the first portion 43a configured by the first component.
  • the metal element (or metalloid element) supplied (diffused) from the electrode portion 43 to the solid electrolyte region 46, that is, the second component is formed by the solid electrolyte region 46 (solid electrolyte layer) by an electric field (electric field). It moves one after another looking for gaps between atoms in the direction of the upper electrode 47 (counter electrode), and forms a conductive path (conductive path) in the solid electrolyte region 46. That is, as schematically shown in FIG. 5, the metal element (metal element, metal atom, metal ion, metalloid element, metalloid atom or metalloid ion supplied from the second part 43b of the electrode part 43 is used.
  • a conductive path (conductive path, low resistance part) 74 is formed.
  • the metal element 73 is the second constituent (copper (Cu) or silver (Ag)).
  • Cu copper
  • Au silver
  • the conductive path 74 has a lower resistivity than the other regions.
  • the conductive path 74 is formed in the solid electrolyte region 46 so as to connect (connect) between the electrode portion 43 and the upper electrode (upper electrode region) 47, so that the solid electrolyte region 46 has a low resistance.
  • the resistance element 48 has a low resistance.
  • the solid electrolyte region 46 side was in the state of “2MoS” in the state of force.
  • FIG. 6 is a table (an explanatory diagram) showing the relationship between the state of the solid electrolyte region 46 and the resistance value of the resistance element 48 (solid electrolyte region 46).
  • the solid electrolyte region 46 has a high resistance, and thus the resistance element 48 also has a high resistance.
  • a conductive path 74 in which the metal element 73 (that is, the second component) is present at a high concentration is formed in the electrolyte region 46 so as to connect (connect) between the electrode portion 43 and the upper electrode 47, a solid state is formed.
  • the electrolyte region 46 has a low resistance, so that the resistance element 48 also has a low resistance.
  • the resistance value of the solid electrolyte region 46 is changed by changing (transitioning) between the state where the conductive path 74 is not formed and the state where the conductive path 74 is formed.
  • (Resistivity) that is, the resistance value of the resistance element 48 can be changed, whereby a nonvolatile memory element (memory) can be formed. That is, the solid electrolyte region 46 is in a high resistance state (the state where the conductive path 74 is formed), or the solid electrolyte region 46 is in a low resistance state (the state where the conductive path 74 is formed).
  • the second component (metal element 73) supplied from the electrode portion 43 to the solid electrolyte region 46 moves through the solid electrolyte region 46, so that the information is stored in the solid electrolyte region 46.
  • the ON resistance and the OFF resistance of the resistance element 48 are respectively 2 in the second component emission region 45 (the electrode portion 43) and the solid electrolyte region 46 composed of the first component and the second component. It can be determined by the material and film thickness of one area. That is, the ON resistance is mainly determined by the resistance of the electrode part 43 of the second component discharge region 45 consisting of the first component and the second component, and the OFF resistance is mainly the solid electrolyte region 46 (solid electrolyte layer). Determined by the resistance. That is, when OFF, no conductive path is formed in the solid electrolyte region 46, and the solid electrolyte region 46 is in a high resistance state.
  • the OFF resistance is mainly determined by the resistance of the solid electrolyte region 46. Since the conductive path 74 is formed in the solid electrolyte region 46, the resistance of the solid electrolyte region 46 is small. Therefore, the ON resistance is mainly the first component and the second component. Second component It is determined by the resistance of the electrode portion 43 in the emission region 45. For this reason, repeated rewriting Variations in ON resistance and OFF resistance can be reduced.
  • the variation in ON resistance and OFF resistance when rewriting is repeated can be reduced to about 1 Z3.
  • the metal element 73 (that is, the second component) supplied from the dome-shaped portion 43 that is the metal element supply region (second component discharge cell) to the solid electrolyte region 46 that is the solid electrolyte region is caused by the electric field (electric field). It can move in the solid electrolyte 46. That is, since the metal element 73 is present as positive ions in the solid electrolyte region 46, the potential of the upper electrode 47 is set to the electrode portion 43 by setting the upper electrode 47 to a negative potential and the electrode portion 43 to a positive potential, for example.
  • the second component diffuses (supplied) from the electrode portion 43 to the solid electrolyte region 46, and passes through the solid electrolyte region 46.
  • the component 2 metal element 73
  • the second component (metal element 73) moves to the electrode part 43 side in the solid electrolyte region 46 and tends to be accommodated in the electrode part 43 (second part 43b). Further, if the potential difference between the upper electrode (upper electrode region) 47 and the electrode portion 43 is less than zero force or a predetermined threshold value, the second component (metal element 73) does not move in the solid electrolyte region 46.
  • the electric field (electric field) between the electrode portion 43 and the upper electrode (upper electrode region) 47 is controlled, Accordingly, the movement of the second component (metal element 73) can be controlled, and the conductive path 74 is not formed in the solid electrolyte region 46, and the conductive path 74 is formed in the solid electrolyte region 46. It is possible to transition between the formed low-resistance states and to maintain each state. Therefore, it is possible to memorize whether the conductive path 74 is formed in the solid electrolyte region 46 and the force in a high resistance state or the conductive path 74 is formed in the solid electrolyte region 46 and is in a low resistance state.
  • Information can be stored (recorded) in the solid electrolyte region 46 as information. Since the electrode portion 43 is electrically connected to the plug 35, the potential (voltage) of the electrode portion 43 can be controlled by the voltage applied to the plug 35 via MISFETQM1, QM2, etc. Four Since 7 is electrically connected to the plug 54, the potential (voltage) of the upper electrode 47 can be controlled by the voltage applied to the plug 54 via the wiring 62 (62a) or the like.
  • the second component (metal element 73) supplied from the electrode portion 43 moves through the solid electrolyte region 46 and has physical properties (for example, electrical resistance).
  • Physical properties for example, electrical resistance
  • the information stored in the solid electrolyte region 46 can be rewritten by moving through the electrolyte region 46 and changing physical properties (for example, electrical resistance).
  • stored information (whether high resistance or low resistance) of the solid electrolyte region 46 in the selected memory cell can be read based on the passing current of the selected memory cell to be accessed at the time of access.
  • a specific operation example will be described in detail later.
  • the above-mentioned change in physical characteristics means that, for example, the electrical resistance between the electrodes sandwiching the solid electrolyte region 46 from both sides (that is, between the electrode part 43 and the upper electrode 47) changes, or the electric capacity changes. It is more preferable that the electrical resistance changes as described here.
  • the second component metal element 73
  • the solid electrolyte region 46 is retained without supplying power to the semiconductor device. Therefore, the solid electrolyte region 46 or the resistance element 48 can function as a nonvolatile memory element.
  • the effect of the electrode (electrode part 43) of the metal-containing oxide used in the present embodiment is that, as shown in FIG. Metal atom (second constituent) force such as Cu or Ag existing between fine particles (second part 43a) S ion is small in radius, and as a ion in the chalcogenide region (solid electrolyte region 46) To diffuse. Therefore, in the memory element structure of the present embodiment, the oxide (in the dome-shaped portion 43) is adjacent to the metal atom (metal element 73) that forms the conductive path in the chalcogenide region (solid electrolyte region 46).
  • the first component is present in the gap between fine particles or microcrystals (second portion 43a), and the gap (gap in the first portion 43a) is small.
  • Limit the amount of Cu, Ag and other metal ions entering and leaving (second component, metal element 73) Can.
  • S sulfur
  • Se sulfur
  • Te tellurium
  • Cu-S Cu-- in the chalcogenide region (solid electrolyte region 46) adjacent to the metal element supply region (electrode portion 43).
  • Electrode part 43 Effect of suppressing changes in the film structure (changes in the structure or shape of the electrode part 43) due to the movement of large ions (negative ions), clusters, and compounds such as Se or Mo—S into the metal element supply region (electrode part 43) can also be obtained.
  • the metal (second component, second portion 43b, that is, copper or silver) in the gap (the gap of the first portion 43a) is not completely discharged as ions. Sex is always maintained.
  • This metal element supply region portion (electrode portion 43) corresponds to an Ag or Cu electrode (metal electrode) of a conventional solid electrolyte memory.
  • the electrode portion 43 includes the first portion 43a made of the first component that is stable and hardly changes even when an electric field is applied, and the solid electrolyte by the electric field.
  • the second portion 43b also has a second component force that is easy to diffuse and move in the region 46. Therefore, by rewriting the solid electrolyte information in the solid electrolyte region 46 repeatedly, even if the second component (metal element 73) repeatedly enters and leaves the electrode portion 43, the electrode portion 43 Since the second portion 43a hardly changes, the electrode portion 43 can maintain its shape and prevent the electrode portion 43 from being deformed or denatured. Accordingly, the nonvolatile memory element (solid electrolyte memory) can be stably rewritten many times.
  • the ratio of the second component in the electrode portion 43 (the electrode portion 43 positioned on the plug 35) (that is, the ratio of the second portion 43b also serving as the second component force in the electrode portion 43).
  • the second component metal element 73
  • the second component can be accurately supplied from the electrode portion 43 to the solid electrolyte region 46, and information can be stored more accurately in the solid electrolyte region 46.
  • the first portion 43a constituted by the first component is too small, the shape of the electrode portion 43 may change when rewriting is repeated. Therefore, the ratio of the first component in the electrode portion 43 (that is, the first portion 43a made of the first component occupying the electrode portion 43).
  • the ratio is preferably 30 atomic% or more.
  • the shape stability of the electrode portion 43 when rewriting is repeated can be further improved, and rewriting of the nonvolatile memory element (solid electrolyte memory) can be performed more stably. Therefore, it the ratio of the second construct in the electrode portion 43 (second portion 43 b) is 70 atomic% or less at 30 atomic% or more (i.e. in the range of 30 to 70 atomic 0/0), As a result, it is possible to improve both the information storage characteristics of the solid electrolyte region 46 and the stability of the rewriting characteristics.
  • the metal element supply region (dome-shaped portion 43) is surrounded by a stable insulating material (insulating film 44). Since the electrode portion 43) is divided, the electrode portion 43 and the solid electrolyte region 46, which have a small contact area between the dome-shaped portion (electrode portion 43) and the solid electrolyte region 46, are in a point contact state. It is possible to prevent rewriting instability due to direction fluctuations.
  • the diffusion of the metal element such as Ag into the chalcogenide layer becomes uneven due to the influence of defects in the chalcogenide layer, and rewriting is performed. Repeating may increase the non-uniformity and reduce the reproducibility of the resistance value.
  • the metal element 73 goes out and returns at the tip of the minute dome-shaped electrode part 43 (the top, the contact part between the electrode part 43 and the solid electrolyte region 46). Limited, and the electric field concentrated there, so the reproducibility could be improved.
  • the entry and exit of the metal element 73 is limited to the tip portion of the minute dome-shaped electrode portion 43, so that there is also an effect of reducing the drive voltage ', for example, 1.5 volts.
  • High-speed rewriting was possible with the following voltages.
  • the drive current is also applied to a conventional memory device with a layer structure of Cu (lower electrode) -Cu S (solid electrolyte layer) -Pt (upper electrode)
  • the electrode portion 43 is not a dome but is a film-like member, that is, the first structure.
  • the insulating film 44 portion is also replaced with the same configuration as the electrode portion 43, and the first component and the second component force are the second component force.
  • the entire material emission region 45 is formed of a film having the same structure as that of the electrode portion 43 (for example, a Cu—Ta—O film), it can operate as a memory element as in the present embodiment.
  • the number of rewritable times is improved by one digit when the electrode portion 43 is formed in a dome shape as in the present embodiment, compared to the case where the electrode portion 43 is not formed in a dome shape and is formed as a film-like member. This is more preferable.
  • the electrode portion 43 is a film-like member having a larger area than the upper surface of the plug 35, all the films located on the upper surface of the plug 35 act as electrodes, so that the electrode force metal element enters and exits. There is a possibility that the reproducibility when the rewriting of the solid electrolyte information in the solid electrolyte region 46 is repeated will be reduced due to variations in the position (diffusion position).
  • the planar dimension (area) of the electrode portion 43 located on the plug 35 is made smaller than the planar dimension (area) of the upper surface of the plug 35 so that the electrode located on the plug 35
  • the contact area between the portion 43 and the solid electrolyte region 46 is preferably smaller than the area of the upper surface of the plug 35.
  • the area of the contact portion between the electrode part 43 and the solid electrolyte region 46 can be reduced, and the position (diffusion position) where the metal element 73 enters and exits the electrode part 43 can also be limited.
  • the solid electrolyte region 46 The reproducibility can be improved when rewriting of solid electrolyte information is repeated.
  • the drive voltage and drive current can be reduced, and the MISFETQM1 and QM2 can be reduced. This is advantageous for integration. Also, high-speed ON'OFF is easy.
  • the contact area between the electrode portion 43 located on the plug 35 and the solid electrolyte region 46 is made smaller than the area of the upper surface of the plug 35, whereby the contact between the electrode portion 43 and the solid electrolyte region 46 is achieved. Since the position where the metal element 73 enters and exits from the electrode portion 43 is limited as the area is reduced, the second component (metal element 73) force diffused from the electrode portion 43 to the solid electrolyte region 46 is applied to the electrode portion 43 at the same position. You can go back.
  • the electrode portion 43 can maintain its shape and prevent the electrode portion 43 from being deformed, and the metal in the solid electrolyte region 46 can be prevented.
  • the conductive path 74 extends upward from the top of the dome-shaped electrode portion 43 in the solid electrolyte region 46.
  • a memory semiconductor memory device, resistive element 48
  • ion plug memory because the situation is similar to the moment when the ignition plug of a gasoline engine ignites the gas in the cylinder. it can.
  • the electrode portion 43 side is set to a higher potential than the upper electrode 47 (with the electrode portion 43 side being a positive potential), and a large current is generated between the electrode portion 43 and the upper electrode 47.
  • the resistance element 48 solid electrolyte region 46 enters an operation mode in which the resistance becomes low. Become.
  • the electrode portion 43 side is set to a lower potential than the upper electrode 47 (with the electrode portion 43 side being a negative potential)
  • a large current is passed between the electrode portion 43 and the upper electrode 47.
  • the resistance element 48 solid electrolyte region 46
  • the peeling prevention film 32 has an effect of preventing peeling at a film thickness of about 1 to 2 nm, the first component and the second component force that can be formed after the formation of the plug 35 are also provided.
  • the peeling preventing film 32 may be interposed between the second component discharge region 45 (electrode portion 43) and the plug 35.
  • FIG. 7 is a cross-sectional view of a main part of another form of semiconductor device, and corresponds to FIG. In FIGS. 3 and 4, since the plug 35 is formed after the peeling prevention film 32 is formed, the plug 35 and the second component discharge region 45 composed of the first component and the second component are disposed between the plug 35 and the second component discharge region 45.
  • the peeling prevention film 32 was not interposed, and the lower surface of the electrode portion 43 was in direct contact with and electrically connected to the upper surface of the plug 35.
  • the through hole 34 is formed in the insulating film 31, but does not penetrate the peeling prevention film 32 and the insulating film 31. So as to cover the upper surface of the plug 35 An anti-peeling film 32 is formed, and on the anti-peeling film 32, a laminated film of the second component emission region 45, the solid electrolyte region 46 and the upper electrode 47 composed of the first component and the second component is formed. ing. For this reason, in FIG.
  • an anti-peeling film 32 is provided between the upper surface of the plug 35 and the lower surface of the second component discharge region 45 (electrode portion 43) made of the first component and the second component.
  • the anti-peeling film 32 is formed thin (for example, about 1 to 2 nm), the anti-peeling film 32 is not formed completely continuously in the plane, and current can flow even by the tunnel effect. Therefore, even if the anti-separation film 32 is interposed between the plug 35, the first component, and the second component discharge region 45, which also has the second component force, the plug (when voltage is applied, etc.) 35, the first component, and the second component discharge region 45 (electrode portion 43) having the second component force can be electrically connected.
  • the portion located on the plug 35 is insulated from at least one electrode portion 43 and its surroundings. And the membrane 44.
  • the portion of the second component discharge region 45 other than the region on the plug 35 is the electrode portion 43 and the surrounding area. It may be configured by both of the insulating films 44 or may be configured by only the insulating film 44. That is, at least one electrode portion 43 needs to be present on the plug 35. The electrode portion 43 may or may not be present in a region other than the plug 35. For this reason, FIG. 4 shows the case where the electrode 43 is formed only on the plug 35, but as shown in FIG.
  • the electrode portion 43 can also be arranged on the entire structure in the plane of the first component and the second component discharge region 45 which is the second component force.
  • the electrode portion 43 existing in a region other than on the plug 35 does not substantially function as an electrode of the memory element, and the electrode portion 43 present on the plug 35 substantially functions as an electrode of the memory element. .
  • the second component does not diffuse into the solid electrolyte region 46 from the electrode portion 43 located, and the second component (copper or silver) mainly from the electrode portion 43 located on the plug 35 does not diffuse.
  • the dielectric material is an acid germanium, germanium nitride, silicon oxide, silicon nitride, aluminum nitride, titanium nitride, acid aluminum aluminum, titanium oxide
  • a material containing one (or more than 60%) of one of acid-chromium, acid-tantalum, molybdenum oxide, silicon carbide, zinc sulfide, or a mixed material thereof is provided in contact with the negative electrode because the filament is formed by positive ions, which are preferably in contact with either electrode (electrode part 43 or upper electrode 47).
  • a 5 nm thick film of a mixture of 30% area material was provided.
  • the film thickness ranges from 2 nm to 25 nm, and the resistance ratio is kept at one digit or more, and a resistance increase close to twice can be secured.
  • the resistive element 48 functioning as a memory element uses a chalcogenide material as the material of the solid electrolyte region 46.
  • chalcogenide refers to a material containing at least one element of sulfur (S), selenium (Se), and tellurium (Te).
  • S sulfur
  • Se selenium
  • Te tellurium
  • Non-Patent Document 1 When writing storage information “0” to this storage element, a positive voltage is applied, and when writing “1”, a negative voltage is applied. Both pulse widths are 50ns.
  • the memory element in order to prevent the stored information from being destroyed at the time of reading, the memory element must operate at a voltage lower than the voltage Vth and suppressed to a voltage.
  • the threshold voltage also depends on the voltage application time and tends to decrease with time, so it is necessary to set the voltage so that switching to the low resistance state does not occur over the threshold voltage within the readout time. There is. The operation for realizing the memory array configuration shown in FIG. 1 based on these principles will be described below.
  • FIG. 8 shows an operating wave when the memory cell MC11 is selected. Show the shape (voltage applied waveform)!
  • the precharge enable signal PC is held at the boosted voltage VDH! Therefore, the n-channel MIS transistor (MISFET) QC13 ⁇ 4V and QC4 are in the conducting state.
  • the bit lines BL1 to BL4 are maintained at the precharge voltage (here, VDD / 2).
  • the input / output line IZO is precharged to a step-down voltage VSL (details will be described later) by a sense amplifier S.
  • the precharge enable signal PC having the boost voltage VDH is driven to the ground voltage VSS, and the bit select line YS1 having the ground voltage VSS is boosted by the boost voltage VDH (for example, 1. 5 (or more), the transistor (MISFET) QC1 is cut off and the transistor (MISFET) QD1 is turned on.
  • the bit line BL1 is driven to the same step-down voltage VSL as the input / output line IZO.
  • This step-down voltage VSL is higher than the ground voltage VSS but lower than the precharge voltage VDDZ2, and the difference between the precharge voltage VDDDZ2 and the step-down voltage VSL is that the terminal voltage of the resistor MR (R) is the read voltage range.
  • the relationship is set so as to be within the range.
  • the select transistors (MISFET) QM1 in all the memory cells on the word line WL1 are conducted.
  • a current path is generated in the memory cell MC11 in which the potential difference occurs in the memory element MR, and the bit line BL1 is charged to the precharge voltage V DDZ2 at a speed corresponding to the resistance value of the memory element MR.
  • the resistance value is smaller when the stored information '1' is retained than when the stored information '0', the charging is faster. Therefore, a signal voltage corresponding to the stored information is generated.
  • the unselected bit line BL2! And BL4 are held at the precharge voltage VDD / 2. That is, only the memory cell MC11 selected by the word line WL1 and the bit line BL1 passes a read current through the bit line BL1.
  • bit line and source line of the memory array are floated in the standby state, the voltage of the bit line is undefined when the bit line and the common bit line are connected at the start of the read operation. Bit line power is charged. For this reason, in FIG. 8, the bit selection line YS1 also falls in response to the word line WL1, and further, the pre-charger is at the ground voltage VSS.
  • the boost voltage VD H is set to satisfy the relationship of V DH> VDD + VTN using the power supply voltage VDD and the threshold voltage VTN of the n-channel MIS transistor.
  • an accurate write operation can be performed by driving the word line and the bit selection line to the boosted voltage VDH to reduce the resistance of the n-channel MIS transistor.
  • the bit line is used as the source of the transistor (MISFET) QMm in the selected memory cell, and the gate of the transistor regardless of the resistance of the memory element MR.
  • One source voltage can be secured. Even if the potential relation is reverse, if the difference is set to be within the range of the read voltage region, the same selection operation is possible.
  • FIG. 8 shows an example in which the source line CSL is driven to drive the force word line WL1.
  • the word line WL1 may be driven to drive the force bit line BL1. Good.
  • the selection transistor (MISFET) QM1 becomes conductive, the terminal voltage of the memory element MR is secured at OV. After that, when the bit line BL is driven, the terminal voltage of the memory element MR increases from OV, but the value is regulated by the bit line voltage, and can be kept within the range of the read area.
  • the memory cells on the same bit line are not selected because their word line voltage is fixed to the ground voltage VSS.
  • the other bit lines are driven to the precharge voltage VDDZ2, the remaining memory cells are also kept in the non-selected state.
  • the word line in the standby state is the ground voltage VSS
  • the bit line in the selected state is the step-down voltage VSL.
  • the selected bit line can be set to the ground voltage VSS, and the standby word line can be set to a negative voltage. Even in this case, the threshold voltage of the transistor (MISFET) QM can be lowered. Although it is necessary to generate a negative voltage for the standby word line, it is easy to stabilize because the bit line voltage at the time of selection is the ground voltage VSS applied from the outside. If the threshold voltage of the transistor (MISFET) QM is sufficiently high, the bit line at the time of selection and the word line in the standby state may be set to the ground voltage VSS. In this case, since the ground voltage VSS applied from the outside and the capacitance of the word line in the standby state function as a stable capacitance, the voltage of the bit line at the time of selection can be made more stable.
  • FIG. 9 shows an operation waveform (voltage applied waveform) when the memory cell MC 11 is selected.
  • the write signal WE is driven to the power supply voltage VDD after the precharge is completed and the power is also the ground voltage VSS, and the rewrite circuit PRGCA is activated, so that the input / output line IZO corresponds to the write data. Drive to voltage.
  • the step-down voltage is VSL.
  • I / O line I / O is driven to the power supply voltage VDD and data '0' is written, the step-down voltage is VSL.
  • 10 to 18 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment, and the region corresponding to FIG. 3 is shown.
  • an element isolation region 2 made of an insulator is formed on the main surface of the semiconductor substrate 1 by, for example, STI (Shallow Trench Isolation) method or LOCOS (Local Oxidization of Silicon) method.
  • STI Shallow Trench Isolation
  • LOCOS Low Oxidization of Silicon
  • p-type wels 3 a and 3 b and an n-type wel 4 are formed on the main surface of the semiconductor substrate 1.
  • the p-type well 3a is formed in the memory region 1A
  • the p-type well 13b and the n-type well 14 are formed in the peripheral circuit region 1B.
  • p-type impurities 3a and 3b are formed by ion implantation of a p-type impurity (for example, boron (B)) into a part of the semiconductor substrate 1, and an n-type impurity is formed in another part of the semiconductor substrate 1.
  • the n-type well 4 can be formed by ion implantation (for example, phosphorus (P) or arsenic (As)).
  • a gate insulating film having a strong force such as a thin silicon oxide film on the surface of the p-type wells 3a and 3b and the n-type well 4 of the semiconductor substrate 1 is performed.
  • Film 5 is formed.
  • a silicon oxynitride film or the like can also be used as the insulating film 5.
  • the film thickness of the insulating film 5 can be, for example, about 1.5 to about LOnm.
  • the gate electrodes 6a, 6b, 6c are formed on the insulating film 5 of the p-type wells 3a, 3b and the n-type wells 4.
  • a low resistance polycrystalline silicon film is formed as a conductor film on the entire main surface of the semiconductor substrate 1 including the insulating film 5, and the polycrystalline film is formed by using a photoresist method or a dry etching method.
  • gate electrodes 6a, 6b, and 6c having a notched polycrystalline silicon film (conductor film) force can be formed.
  • the insulating film 5 remaining under the gate electrode 6a becomes the gate insulating film 5a
  • the insulating film 5 remaining under the gate electrode 6b becomes the gate insulating film 5b
  • the insulating film 15 remaining under the gate electrode 6c is the gate.
  • the gate electrodes 6a and 6b are formed of a polycrystalline silicon film doped with n-type impurities (dope polysilicon film) by doping impurities during or after film formation
  • the gate electrode 6c is formed of p-type impurities. Polycrystalline silicon introduced It is formed by a film (dope polysilicon film).
  • the n_ type semiconductor region 7a is formed in the regions on both sides of the gate electrode 6a of the p-type well 3a by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As). Then, the n_ type semiconductor region 7b is formed in the regions on both sides of the gate electrode 6b of the p-type well 3b. Also, p-type semiconductor regions 7c are formed in regions on both sides of the gate electrode 6c of the n-type well 4 by ion implantation of p-type impurities such as boron (B).
  • p-type impurities such as boron (B).
  • side walls 8a, 8b, 8c are formed on the side walls of the gate electrodes 6a, 6b, 6c.
  • the sidewalls 8a, 8b, and 8c are formed by depositing an insulating film made of a silicon oxide film, a silicon nitride film, or a laminated film thereof on the semiconductor substrate 1 and anisotropically etching the insulating film. Can be formed.
  • an n + type semiconductor region is formed on both sides of the gate electrode 6a and sidewall 8a of the p-type well 3a by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As).
  • n-type impurity such as phosphorus (P) or arsenic (As).
  • 9a is formed, and n + type semiconductor regions 9b are formed in the regions on both sides of the gate electrode 6b and the side wall 8b of the p-type well 3b.
  • p + type semiconductor regions 9c are formed in regions on both sides of the gate electrode 6c and the sidewall 8c of the n-type well 4 by ion implantation of p-type impurities such as boron (B).
  • annealing treatment heat treatment for the activation of the introduced impurities can be performed.
  • 9a and ⁇ type semiconductor region 7a The n-type semiconductor region functioning as the drain region of the MISFETQN in the peripheral circuit region 1B and the n-type semiconductor region functioning as the source region are respectively the n + -type semiconductor region 9b and the n_-type semiconductor region 7b.
  • the p-type semiconductor region functioning as the drain region of the MISFET QP and the p-type semiconductor region functioning as the source region are formed by the p + type semiconductor region 9c and the p ⁇ type semiconductor region 7c, respectively.
  • gate electrodes 6a, 6b, 6c, n + type semiconductor regions 9a, 9b and p + type semiconductor region 9c are exposed, and a metal film such as a cobalt (Co) film is deposited and heat-treated.
  • a metal film such as a cobalt (Co) film is deposited and heat-treated.
  • n-channel type MISFETQM1 and QM2 are formed in the memory region 1A, and n-channel type MISFETQN and p-channel type MISFETQP are formed in the peripheral circuit region 1B. Therefore, MISFETQM1 and QM2 in the memory area 1A and MISFETQN and QP in the peripheral circuit area 1B can be formed in the same manufacturing process.
  • an insulating film (interlayer insulating film) 21 is formed on the semiconductor substrate 1 so as to cover the gate electrodes 6a, 6b, 6c.
  • the insulating film 21 is made of an oxide silicon film.
  • the insulating film 21 can also be formed of a stacked film of a plurality of insulating films. After the formation of the insulating film 21, the top surface of the insulating film 21 is flattened by performing a CMP process or the like as necessary. As a result, the height of the upper surface of the insulating film 21 is almost the same in the memory region 1A and the peripheral circuit region 1B.
  • the insulating film 21 is dry-etched using a photoresist pattern (not shown) formed on the insulating film 21 by a photolithography method as an etching mask, whereby a contact hole 22 is formed in the insulating film 21.
  • a contact hole 22 is formed in the insulating film 21.
  • a part of the main surface of the semiconductor substrate 1 for example, a part of the n + type semiconductor regions 9a and 9b and the p + type semiconductor region 9c (the metal silicide layer 25 close to the surface) and the gate electrode Part of 6a, 6b, 6c (metal silicide layer 15 close to the surface) is exposed.
  • a plug 23 is formed in the contact hole 22.
  • the tungsten film 23b is formed on the conductive barrier film 23a by CVD or the like.
  • the contact hole 22 is formed so as to be filled, and unnecessary tungsten film 23b and conductive barrier film 23a adjacent to the insulating film 21 are removed by a CMP method or an etch back method.
  • the plug 23 composed of the tungsten film 23b and the conductive barrier film 23a remaining and buried in the contact hole 22 can be formed.
  • an insulating film 24 is formed on the insulating film 21 in which the plugs 23 are embedded. Then, a photoresist formed on the insulating film 24 by photolithography is used. A wiring groove (opening) 25 is formed in the insulating film 24 by dry-etching the insulating film 24 using a strike pattern (not shown) as an etching mask. At the bottom of the wiring groove 25, the upper surface of the plug 23 is exposed. Of the wiring grooves 25, the wiring grooves 25 that expose the plugs 23 formed on the drain regions (semiconductor regions 20 and 21) of the MISFETs QM1 and QM2 in the memory region 1A, that is, the openings 25a are groove-shaped patterns.
  • the opening 25a and the other wiring groove 25 are formed by different processes.
  • the wiring 27 is formed in the wiring groove 25.
  • the main conductor film 26b such as a tungsten film is formed. Is formed to fill the wiring trench 25 on the conductive barrier film 26a by the CVD method or the like, and the unnecessary main conductor film 26b and the conductive barrier film 26a adjacent to the insulating film 24 are removed by the CMP method or the etch back method. To do. As a result, it is possible to form the wiring 27 composed of the main conductor film 26b and the conductive barrier film 26a embedded in the wiring groove 25 so as to remain.
  • the wiring 27a formed in the opening 25a of the memory region 1A is electrically connected to the drain regions (semiconductor regions 10, 11) of the MISFETQM1 and QM2 of the memory region 1A through the plug 23.
  • the wiring 27a is an insulating film for electrically connecting the plug 35 and the plug 23 that do not extend on the insulating film 21 so as to connect the semiconductor elements formed on the semiconductor substrate 1. It exists locally on 21 and is interposed between plug 35 and plug 23. For this reason, the wiring 27a can be regarded as a connecting conductor portion (contact electrode) that is not a wiring.
  • a source wire 27b connected to the semiconductor region 12 (n + type semiconductor region 9a) for the source of the MISFETQM1 and QM2 through the plug 23 is formed by the wire 27.
  • the wiring 27 is not limited to the buried tungsten wiring as described above, and can be variously changed.
  • the wiring 27 may be a tungsten wiring other than the buried wiring or an aluminum wiring. it can.
  • an insulating film (interlayer insulating film) 31 and a peeling prevention film 32 are sequentially formed on the insulating film 24 in which the wiring 27 is embedded.
  • the film thickness of the peeling prevention film 32 is smaller than the film thickness of the insulating film 31.
  • the insulating film 31 can be formed of, for example, an oxide silicon film
  • the peeling prevention film 32 can be formed of, for example, an oxide film of tantalum (composition close to Ta 2 O).
  • It can be formed from an oxide or the like of a transfer metal.
  • the peeling prevention film 32 and the insulating film 31 are dry-etched.
  • Through holes (openings, connection holes, through holes) 34 are formed in the peeling prevention film 32 and the insulating film 31.
  • the through hole 34 is formed in the memory region 1A, and the upper surface of the wiring 27a is exposed at the bottom of the through hole 34.
  • the plug 35 is formed in the through hole 34.
  • the tungsten film 35b is formed on the conductive barrier film 35a by CVD or the like.
  • unnecessary unwanted tungsten film 35b and conductive barrier film 35a adjacent to peeling prevention film 32 are removed by CMP or etchback.
  • the plug 35 made of the tungsten film 35b and the conductive barrier film 35a remaining and buried in the contact hole 34 can be formed.
  • the plug 35 is formed by filling the opening (through hole 34) formed in the peeling prevention film 32 and the insulating film 31 with the conductor material.
  • a force that forms the plug 35 by filling the through-hole 34 using the tungsten film 35b is a metal (CMP flatness) that improves the flatness of the upper surface of the plug 35 when CMP processing is performed.
  • a metal film can be used instead of the tungsten film 35b.
  • a molybdenum (Mo) film having a small crystal grain size can be used instead of the tungsten film 35b.
  • the scratch preventing film 32 is not formed.
  • the through hole 34 and the plug 35 can be formed, and then the peeling prevention film 32 can be formed on the insulating film 31 including the upper surface of the plug 35 (in the case of the structure shown in FIG. 7).
  • a thin insulating film may be formed on the upper surface of the plug 35.
  • an oxide silicon film, silicon nitride, an oxide germanium film, an oxide aluminum film, or the like can be formed on the upper surface of the plug 35.
  • the surface (upper surface) of the tungsten film 35b constituting the plug 35 is nitrided so that the upper surface of the plug 35 has high resistance!
  • a tungsten film or a tungsten nitride film may be formed.
  • a second component release layer 45 composed of the first component and the second component is formed on the anti-peeling film 32 so as to cover the plug 35.
  • the process of forming the second component release region 45 that also has the first component and the second component force will be described in more detail later.
  • the insulating film 21 in FIG. 13 and the portion corresponding to the structure below it are not shown.
  • a solid electrolyte region 46 is formed on the second component discharge region 45 composed of the first component and the second component, and the solid electrolyte region 46 is formed on the solid electrolyte region 46.
  • An upper electrode 47 is formed.
  • the solid electrolyte region 46 is made of a chalcogenide material film or the like, and the film thickness (stack film thickness) can be, for example, about 50 to 200 nm.
  • the upper electrode 47 is made of a conductive layer such as a metal layer, and can be formed of, for example, a tungsten (W) film or a tungsten alloy film.
  • the film thickness (deposited film thickness) is, for example, about 50 to 200 nm. It can be done.
  • the insulating film 51 is formed on the upper electrode 47.
  • the insulating film 51 is made of, for example, an oxide silicon film, and the film thickness (deposited film thickness) can be set to, for example, about 250 to 500 nm.
  • the insulating film 51 is preferably formed at a temperature at which the chalcogenide material constituting the solid electrolyte region 46 does not sublime, for example, a temperature of 400 ° C. or lower. Thereby, sublimation of the solid electrolyte region 46 during the formation of the insulating film 51 can be prevented.
  • a photolithography method is used to form a photoresist pattern (not shown) on the insulating film 51 in the memory region 1A, and this photoresist pattern is used as an etching mask. Then, the insulating film 51 is dry-etched and patterned. Then, after removing the photoresist pattern, the patterned insulating film 51 is a node mask. Using as an (etching mask), the upper electrode 47, the solid electrolyte region 46, and the first component and the second component discharge region 45 having the second component force are dry-etched and patterned.
  • a patterned upper electrode 47, a solid electrolyte region 46, and a resistive element 48 composed of a laminated film of the first component and the second component emission region 45, which is the second component, are formed (processed).
  • the peeling prevention film 32 should be used as an etching stubber film. Can do.
  • an insulating film such as an oxide silicon film is formed on the anti-peeling film 32 so as to cover the resistance element 48 and the insulating film 51 adjacent thereto.
  • (Interlayer insulating film) 52 is formed. After the formation of the insulating film 52, a CMP process or the like is performed as necessary to flatten the upper surface of the insulating film 52.
  • the insulating film 52 and the insulating film 51 are dry-etched using a photoresist pattern (not shown) formed on the insulating film 52 by a photolithography method as an etching mask.
  • Through holes (openings, connection holes, through holes) 53 are formed in the insulating film 51.
  • the through hole 53 is formed in the memory region 1A, and the upper surface of the upper electrode 47 of the resistance element 48 is exposed at the bottom of the through hole 53. Thereafter, the photoresist pattern is removed.
  • the insulating film 52, the peeling prevention film 32, and the insulating film 31 are dry-etched.
  • through holes (openings, connection holes, through holes) 55 are formed in the insulating film 52, the peeling prevention film 32, and the insulating film 31.
  • the through hole 55 is formed in the peripheral circuit region 1B, and the upper surface of the wiring 27 is exposed at the bottom of the through hole 55.
  • the photoresist pattern is removed.
  • the through-hole 53 can also be formed by forming the through-hole 55 first. Further, since the through hole 53 and the through hole 55 are different in depth, they are preferably formed in different steps, but can also be formed in the same step.
  • through holes 53, 55 and plugs 54, 56 are formed.
  • a conductive barrier film 57a is sputtered on the insulating film 52 including the inside of the through holes 53 and 55.
  • the tungsten film 57b is formed so as to fill the through holes 53 and 55 on the conductive barrier film 57a by the CVD method or the like, and the unnecessary tungsten film 57b and the conductive barrier film adjacent to the insulating film 52 are formed.
  • 57a is removed by CMP or etchback.
  • the plug 54 composed of the tungsten film 57b and the conductive barrier film 57a remaining and buried in the through hole 53, and the tungsten film 57b and the conductive barrier film 57a remaining and buried in the through hole 55 are obtained.
  • the plug 56 can be formed. Instead of the tungsten film 57b, an aluminum (A1) film or an aluminum alloy film (main conductor film) can be used. As described above, the plugs 54 and 56 are formed by filling the opening portions (through holes 53 and 55) formed in the insulating film with the conductor material.
  • the plugs 54 and 56 are formed in the same process, whereby the number of manufacturing processes can be reduced.
  • one of the through hole 53 or the through hole 55 is formed, and then a plug (one of the plug 54 or the plug 56) is formed to fill the through hole, and then the through hole 53 or the through hole is formed. It is also possible to form a plug (the other of plug 54 or plug 56) that forms the other of 55 and fills the through hole.
  • the wiring 62 is formed as the second layer wiring on the insulating film 52 in which the plugs 54 and 56 are embedded.
  • a conductive barrier film 6 la and an aluminum film or an aluminum alloy film 6 lb are sequentially formed on the insulating film 52 in which the plugs 54 and 56 are embedded by a sputtering method, etc., and a photolithography method, a dry etching method, etc.
  • the wiring 62 can be formed by patterning using.
  • the wiring 62 is not limited to the aluminum wiring as described above, and can be variously changed.
  • the wiring 62 can be a tungsten wiring or a copper wiring (embedded copper wiring).
  • the wiring 62 forms a wiring (bit line, bit line wiring) 62a that functions as a bit line.
  • an insulating film (not shown) as an interlayer insulating film is formed on the insulating film 52 so as to cover the wiring 62, and an upper wiring layer (wiring after the third layer wiring) and the like are further formed. Although it is formed, illustration and description thereof are omitted here. Then, after hydrogen annealing at about 400 ° C to 450 ° C is performed, the semiconductor device (semiconductor memory device) is completed. [0148] Next, the process of forming the second component discharge region 45 composed of the first component and the second component will be described in more detail. FIGS.
  • FIGS. 19 to 25 are cross-sectional views of the main part in the process of forming the second component discharge region 45 composed of the first component and the second component in the manufacturing process of the semiconductor device of the present embodiment.
  • a region near the upper part of the plug 35 in the memory region 1A, that is, a region corresponding to FIG. 4 is shown.
  • the insulating film 71 shown in FIGS. 19 to 25 includes the insulating film 71 including the force peeling prevention film 32 corresponding to the insulating film 31.
  • the entire surface of the main surface of the semiconductor substrate 1 is formed as shown in FIG. That is, a material film (first material film) 41 for forming the electrode portion 43 is formed (stacked) on the insulating film 71 in which the plug 35 is embedded. Since the electrode film 43 is formed by the material film 41, the material film 41 constitutes the element constituting the first composition (metal or semiconductor oxide) and the second composition (Cu or Ag). It is necessary to be formed with the element to do. For this reason, the material film 41 includes a metal element or a semiconductor element for forming the first constituent, an oxygen element for forming the first constituent, and a second element for forming the second constituent. It is composed of copper (Cu) or silver (Ag). For example, Cu Ta O film (atomic ratio of copper (Cu), tantalum (Ta) and oxygen (O)
  • the material film 41 can be formed by a film of 60 atomic%, 10 atomic%, and 30 atomic%, respectively, and can be deposited by sputtering, for example.
  • the material film 41 can have a deposited film thickness of, for example, about 30 to 50 nm.
  • a titanium (Ti) film 42 (mask layer, second material film) is formed on the material film 41. That is, a titanium film 42 adjacent to the material film 41 is formed.
  • the titanium film 42 is a material film that acts as a mask (etching mask) when the material film 41 is etched (sputter etching).
  • the titanium film 42 is formed as thin as several nm (for example, about 5 nm), and can be formed by sputtering or the like. For this reason, the deposited film thickness of the titanium film 42 is smaller than the deposited film thickness of the material film 41. Since the titanium film 42 is thin, the titanium film 42 does not become a completely continuous film in the plane, but is deposited locally on the material film 41 in a granular form.
  • etching preferably sputter etching
  • Ar argon
  • etching is performed by physical impact (ion impact) using Ar ions.
  • FIG. 21 the titanium film 42 and the material film 41 are sputtered and etched.
  • Ar ions flying with respect to the sputter etching, that is, the laminated film of the material film 41 and the titanium film 42 are schematically shown by arrows 75.
  • the titanium film 42 is not easily scattered even when subjected to Ar ion bombardment.
  • the granular titanium film 42 acts as a mask (etching mask, sputter etching mask). This action as a mask continues until the titanium film 42 itself is removed by sputter etching.
  • the material film 41 is more likely to be scattered when subjected to Ar ion bombardment (easily sputtered, easily etched, and easily etched by sputtering). For this reason, as shown in FIG. 21, the material film 41 is removed by sputter etching in the region not covered with the granular titanium film 42, and in the region covered with the granular titanium film 42, titanium is removed.
  • the material film 41 remains by the film 42 acting as a mask. Even after the titanium film 41 is removed by the sputter etching, the sputter etching is continued slightly, but the sputter etching is finished before the material film 41 is completely removed. Thus, as shown in FIG. 22, the material film 41 is divided into a plurality of dome-shaped electrode portions 43, and the material film 41 other than the portions that become the electrode portions 43 is removed.
  • the titanium film 42 when the titanium film 42 is deposited on the material film 41, even if the granular titanium films 42 are connected to each other, if the deposited film thickness of the titanium film 42 is small, the titanium film 42 has a grain size. Since the film thickness is reduced at the boundary, during the Ar ion sputter etching, the grain boundary of the titanium film 42 is also etched, the titanium film 42 becomes granular, and the granular titanium film 42 is masked. It will act as. Therefore, sputter etching proceeds as shown in FIGS. 21 to 22, and the material film 41 is divided into a plurality of dome-shaped (semicircular) electrode portions 43.
  • the material film 41 can be divided into a plurality of dome-shaped electrode portions 43. As described above, at least one of the plurality of electrode portions 43 formed by dividing the material film 41, that is, the electrode portion 43 located on the plug 35, is connected to the electrode of the memory element (to the solid electrolyte region 46). 73).
  • the portion 43 is removed, leaving the electrode portion 43 close to the plug 35. Thereafter, the photoresist pattern is removed.
  • a force such as an oxide silicon film or an oxide aluminum is used so as to fill the gap between the electrode portions 43 and cover the electrode portions 43.
  • An insulating film 44a is formed by sputtering or the like, and the insulating film 44a adjacent to the electrode portion 43 is removed by CMP or etching (sputter etching) to remove the top of the electrode portion 43 (upper and upper surfaces). To expose. At this time, the insulating film 44 a is left around the electrode portion 43, and the remaining insulating film 44 a becomes the insulating film 44.
  • the top portion of the electrode part 43 is exposed from the insulating film 44, and the insulating film 44 is left between or around the electrode parts 43, whereby the first component comprising the insulating film 44 in which the electrode part 43 is embedded is formed.
  • a second component discharge region 45 consisting of the second component is formed.
  • the insulating film 44a adjacent to the electrode portion 43 is removed using the CMP method, the insulating film 44 may be polished until the top of the electrode portion 43 is exposed. Further, when the insulating film 44a is deposited, the shape of the underlying electrode part 43 is reflected, and the insulating film 44a has a protrusion shape above the electrode part 43. For this reason, when the insulating film 44a adjacent to the electrode portion 43 is removed by sputter etching, the protrusion of the insulating film 44a is easily etched due to the electric field concentration of the sputter etching. By selectively etching the upper insulating film 44a, the top of the electrode portion 43 can be exposed from the insulating film 44.
  • the steps shown in FIGS. 15 to 18 are performed. That is, as shown in FIG. 25 corresponding to the process stage of FIG. 15, the second component emission region 45 composed of the first component and the second component (that is, the electrode portion 43 and the insulating film 44). (Above), a solid electrolyte region 46, an upper electrode 47, and an insulating film 51 are formed in this order. As a result, the second component discharge area A solid electrolyte region 46 close to 45 (electrode portion 43 and insulating film 44) is formed, and an upper electrode 47 close to the solid electrolyte region 46 is formed. As described above, the solid electrolyte region 46 is a layer mainly composed of chalcogenide or oxide, and more preferably a chalcogenide layer. For example, Cu Mo S film, Cu Mo S film, Cu Ta S film
  • the solid electrolyte region 46 can be formed by 10 30 60 10 35 55 10 30 60 or an Ag Mo S film.
  • the solid electrolyte region 46 can be formed by 10 30 60 10 35 55 10 30 60 or an Ag Mo S film.
  • Cu Mo S film has an atomic ratio of 10% for copper (Cu), molybdenum (Mo) and sulfur (S), respectively.
  • Cu Mo S film is made of copper (Cu) and molybdenum
  • Cu Ta S films have atomic ratios of copper (Cu), tungsten (Ta), and sulfur (S).
  • These films are 10 atomic%, 30 atomic% and 60 atomic%, and the Ag Mo S film consists of silver (Ag) and
  • the solid electrolyte region 46 can be formed by sputtering or the like.
  • the upper electrode 43 is formed of a conductor film (metal film) such as a tungsten (W) film, and can be formed by a sputtering method or the like.
  • the material film 41 is amorphous at the time of deposition, but the material film 41 and the electrode portion 43 formed thereby by various heating processes in the manufacturing process of the semiconductor device after the material film 41 is deposited. Is crystallized.
  • the first portion 43a formed of the first component (for example, acid tantalum) of the electrode portion 43 is changed into the first component (for example, the acid component).
  • (Tantalum) fine particles or microcrystals, and the second portion 43b composed of the second component (copper or silver) is present in the gap between the first portions 43a.
  • the etching step of FIG. 23 can be omitted, and the electrode portion 43 can be left in a region other than on the plug 35. In this case, the first and second components only on the plug 35 can be left.
  • the electrode portion 43 is present in the entire plane of the second component discharge region 45 composed of the above components, and the structure shown in FIG. 7 is obtained.
  • the driving voltage and the driving current can be lowered.
  • the number of rewritable times can be increased.
  • high-speed setting is possible.
  • reproducibility can be improved at a low manufacturing cost. Therefore, the performance of semiconductor devices that can store information is improved. It can be done.
  • an electrode portion 43 that is a plug-like electrode is provided on the side closer to the transistor than the solid electrolyte region 46, that is, between the solid electrolyte region 46 and the MISFETQM1 and QM2.
  • the electrode portion 43 that is a plug-like electrode can be provided on the side farther from the transistor side than the solid electrolyte region 46, that is, between the solid electrolyte region 46 and the plug 54.
  • the second component emission region 45 and the upper electrode 47 which are the first component and the second component, are interchanged, and the plug 35 connected to the MISFETQM1 and QM2 and the upper layer wiring 62a are connected.
  • the upper electrode 47, the solid electrolyte region 46, and the second component discharge region 45 composed of the first component and the second component are arranged in order from the bottom (side closer to the plug 35). Will be formed. However, as in the present embodiment, it is closer to the transistor than the solid electrolyte region 46!
  • the force is provided by providing the electrode portion 43 that is a plug electrode on the side (between the solid electrolyte region 46 and MISFETQM1 and QM2). It is more preferable because the current of the hour can be reduced by about 30%.
  • the electrode portion 43 that is a plug-like electrode is provided closer to the transistor than the solid electrolyte region 46, and the first structure including the electrode portion 43 that is a plug-like electrode is The formation of the second component discharge region 45 made of the second component is easy.
  • an ion plug memory having a memory cell composed of a memory element (solid electrolyte solid electrolyte region 46) made of one chalcogenide material and one transistor (MISFETQM1 or QM2).
  • a memory element solid electrolyte solid electrolyte region 46
  • MISFETQM1 or QM2 transistor
  • the power mainly explained and the configuration of the memory cell are not limited to this.
  • the memory element of this embodiment can be rewritten over 1 million times and can be manufactured with a high yield.
  • a noria film such as a transition metal nitride such as T1A1N or an oxide such as Cr—O is formed, and the material of the solid electrolyte region 46 is Zn or Cd or use melting point 1000 ° C or more chalcogenide material in a content of 10 atomic% or more, the titanium alloy layer (e.g. W80Ti20 (tungsten titanium emissions and tungsten as the upper electrode 47 is 80 atom 0/0 If an alloy of 20 atomic% or the like) or a laminated film of it and a tungsten film is used, the number of rewritable times can be further increased.
  • W80Ti20 tungsten titanium emissions and tungsten as the upper electrode 47 is 80 atom 0/0
  • thermal conductivity such as ITO (a mixture of indium and tin oxide). It is of course possible to sandwich a poor conductive film between the chalcogenide (solid electrolyte region 46) and the upper electrode 47.
  • the heating material at the upper part of the lower contact (plug 35) is made of a material such as Zn-Te instead of TiAlN, the lower part of the solid electrolyte region 46 can be supplementally heated by Joule heating in this part. Compared to the W contact, the reset current is reduced by about 30% and a good rewrite characteristic is obtained.
  • FIG. 26 is a fragmentary cross-sectional view of the semiconductor device of the present embodiment.
  • FIG. 26 corresponds to FIG. 3 of the first embodiment, and the force insulating film 21 and the structure below the force insulating film 21 are the same as those of the first embodiment (FIG. 3).
  • FIG. 3 For the sake of illustration
  • the laminated film of the solid electrolyte region 46 and the upper electrode (upper electrode region) 47 is formed almost flat.
  • the laminated film of the solid electrolyte region 46 and the upper electrode 47 is provided with irregularities.
  • the insulating film 31 is formed on the insulating film 24 in which the wiring 27 is buried, and the peeling prevention film 32 is formed on the insulating film 31.
  • the force shown in FIG. As described above, in the memory region 1A, an insulating film (interlayer insulating film) 81 having a force such as an oxide silicon film is formed on the peeling preventing film 32.
  • the through hole 34 is formed so as to penetrate the insulating film 31, the peeling prevention film 32, and the insulating film 81 in the memory region 1 ⁇ / b> A, and the plug 35 is formed in the through hole 34. It is more preferable that the insulating film 81 in the memory cell region 1A is separated by patterning for each memory cell bit as shown in FIG. For this reason, the insulating film 81 is provided only around the plug 35.
  • a second component discharge region 45 including a first component and a second component is formed on the upper surface of the plug 35 and the upper surface of the insulating film 81.
  • the presence of at least one electrode portion 43 on the plug 35 is the same as in the first embodiment.
  • the solid electrolyte region 46 is formed on the anti-peeling film 32 including the first component and the second component release region 45 which is the second component force, and the upper electrode 47 is formed on the solid electrolyte region 46.
  • An insulating film 51 is formed on the upper electrode 47.
  • Connect wiring 62 and upper electrode 47 The plug 54 to be formed is formed on the flat region of the upper electrode 47.
  • the insulating film 81 is locally provided around the plug 35, so that the upper portion of the plug 35 and the convex portion formed of the insulating film 81 are laminated with the insulating film 31 and the peeling prevention film 32.
  • a first component and a second component discharge region 45 having a second component force are formed on the convex portion, and the first component and the second component are formed.
  • the solid electrolyte region 46 and the upper electrode 47 are formed so as to cover the convex portion including the second constituent discharge region 45 (corresponding to the convex portion 82 described later).
  • the solid electrolyte region 46 and the upper electrode 47 are located above the convex portion (82) and are a flat region (flat region, first region) 83a, and a flat region around the flat region 83a.
  • a region (bent region, stepped portion, second region) 83b inclined with respect to 83a is provided.
  • a flat region 83a is formed on the plug 35, and the solid electrolyte region 46 and the electrode portion 43 adjacent to the plug 35 are in contact (adjacent or opposed) in the flat region 83a.
  • the region 83b is a step-shaped region inclined according to the step (side wall) of the convex portion (82). In the region 83b, the solid electrolyte region 46 and the upper electrode 47 are thinner than the flat region 83a.
  • FIGS. 27 to 32 are fragmentary cross-sectional views of the semiconductor device of the present embodiment during the manufacturing process. Since the manufacturing steps up to FIG. 12 are the same as those in the first embodiment, the description thereof is omitted here, and the manufacturing steps subsequent to FIG. 12 will be described.
  • FIGS. 27 to 32 the region corresponding to FIG. 26 is shown, and for the sake of easy understanding, as in FIG. 26, the portions corresponding to the insulating film 21 and the structure below it are shown. The illustration is omitted.
  • the insulating film 31 and the peeling prevention are formed on the insulating film 24 in which the wiring 27 is embedded, as shown in FIG. A film 32 is formed in order, and an insulating film 81 is further formed on the peeling prevention film 32.
  • the film thickness of the insulating film 81 can be formed by, for example, an oxide silicon film that is thicker than the film thickness of the peeling prevention film 32.
  • a through hole 34 is formed in the insulating film 81, the peeling prevention film 32, and the insulating film 31.
  • the through hole 34 is formed in the memory region 1A, and the upper surface of the wiring 27a is exposed at the bottom of the through hole 34.
  • the plug 35 is formed in the through hole 34 as in the first embodiment.
  • the second component emission region 45 composed of the first component and the second component is formed so as to cover the plug 35. To do. Since the process of forming the second component discharge region 45 composed of the first component and the second component is the same as that of the first embodiment, the description thereof is omitted here.
  • a photoresist pattern (FIG. 29) formed on the second component emission region 45 composed of the first component and the second component using a photolithography method.
  • the etching mask as an etching mask, the first component and the second component emission region 45 and the insulating film 81 having the second component force are dry-etched.
  • the peeling prevention film 32 can function as an etching stopper film.
  • the photoresist pattern is a pattern that includes the plug 35 in a plane and has a slightly larger area than the upper surface of the plug 35, so that an insulating film around (near) the plug 35 and the plug 35 is formed.
  • the solid electrolyte region 46 on the main surface of the semiconductor substrate 1 (that is, on the peeling prevention film 32), the solid electrolyte region 46, the first configuration so as to cover the projections 82.
  • a second component emission region 47 and an insulating film 51 are sequentially formed of the material and the second component. Since the formation process of the solid electrolyte region 46, the upper electrode 47, and the insulating film 51 is the same as that in the first embodiment, the description thereof is omitted here.
  • the solid electrolyte region 46 and the upper electrode 47 are formed almost conformally reflecting the shape of the convex portion 82 of the base, so that the solid electrolyte region 46 and the upper electrode (upper electrode region) 47 have a flat region 83a located above the convex portion 82 and a region 83b inclined around the flat region 83a.
  • the film thickness deposited on the side wall of the convex part 82 is thinner than the film thickness deposited on the flat area. There is a tendency.
  • the solid electrolyte region 46 in the flat region 83a compared to the thickness of the solid electrolyte region 46 in the flat region 83a and the thickness of the upper electrode 47, the solid electrolyte region 46 in the inclined region 83b deposited on the side wall of the convex portion 82. And the film thickness of the upper electrode 47 becomes thinner.
  • the insulating film 51 is dry-etched and patterned.
  • the photoresist pattern is removed, the upper electrode 47 and the solid electrolyte region 46 are dry-etched and patterned using the patterned insulating film 51 as a node mask (etching mask).
  • the peeling prevention film 32 can be used as an etching stagger film.
  • Subsequent steps are substantially the same as those in the first embodiment. That is, as shown in FIG. 32, as in the first embodiment, the insulating film 52 is formed, the through holes 53 and 55 are formed, and the plugs 54 and 56 are formed in the through holes 53 and 55. Then, the wiring 62 is formed on the insulating film 52 in which the plugs 54 and 56 are embedded.
  • the solid electrolyte region 46 and the upper electrode 47 are provided with the inclined region 83b.
  • the thickness of the solid electrolyte region 46 and the upper electrode 47 is thinner than in the flat region 83a, and in the inclined region 83b, the arrangement of crystal grains tends to be disturbed.
  • the amount of thermal diffusion within the film surfaces of the region 46 and the upper electrode 47 is reduced, and the effect of facilitating the temperature rise by heat insulation and the effect of preventing the melting region from being excessively widened can be obtained.
  • the lower surface of the solid electrolyte region 46 in the flat region 83a located above the convex portion 82 is more than the average upper surface of the solid electrolyte region 46 in the region separated from the region 83b inclined from the convex portion 82. If it is at a high position, it is more preferable, so that the above-described effect due to the convex portion can always be obtained regardless of the film thickness force S of the solid electrolyte region 46. In this case, the drive voltage could be further lowered, for example, about 1.8 volts.
  • FIG. 33 is a fragmentary cross-sectional view of the semiconductor device of the present embodiment.
  • FIG. 33 corresponds to FIG. 3 of the first embodiment.
  • the force insulating film 21 and the structure below the force insulating film 21 are the same as those of the first embodiment (FIG. 3). For the sake of illustration
  • the laminated film of the solid electrolyte region 46 and the upper electrode 47 is formed almost flat.
  • the laminated film of the solid electrolyte region 46 and the upper electrode layer 47 is provided with irregularities.
  • an oxide silicon film is formed on the laminated film of the insulating film 31 and the peeling prevention film 32 in which the plug 35 is embedded.
  • An insulating film 91 is also formed that also has a force. The insulating film 91 is not formed on or near the plug 35, but is formed around it. In the peripheral circuit region 1B, the insulating film 91 is formed !, but it is formed!
  • a second component discharge region 45 including a first component and a second component is formed on the upper surface of the plug 35 and the upper surface of the insulating film 91.
  • the presence of at least one electrode portion 43 on the plug 35 is the same as in the first embodiment.
  • a solid electrolyte region 46 is formed on the second component discharge region 45 composed of the first component and the second component, an upper electrode 47 is formed on the solid electrolyte region 46, and an insulation is formed on the upper electrode 47.
  • a film 51 is formed.
  • the plug 54 connecting the wiring 62 and the upper electrode 47 is formed on a flat region of the upper electrode 47.
  • the insulating film 81 is provided on the peeling prevention film 32 in the region other than the plug 35 and the vicinity thereof, so that a recess due to the opening of the insulating film 91 (corresponding to a recess 92 described later) is achieved.
  • a second component emission region 45, a solid electrolyte region 46, and an upper electrode 47 made of the first component and the second component are formed so as to cover the recess.
  • the solid electrolyte region 46 and the upper electrode 47 are divided into a flat region (flat region, first region) 93a located at the bottom of the recess (92), and a flat region 93a around the flat region 93a.
  • a region (bent region, stepped portion, second region) 93b inclined with respect to the region is provided. Since the plug 35 is located at the bottom of the recess (92), the plug 35 is a flat region 93a, and the flat region 93a is in contact with the solid electrolyte region 46 and the electrode portion 43 adjacent to the plug 35 ( (Adjacent, opposite).
  • the region 93b is a step-shaped region inclined according to the step (inner wall) of the recess (92). In the region 93b, the solid electrolyte region 46 and the upper electrode 47 are thinner than the flat region 93a.
  • FIGS. 34 to 38 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment. Since the manufacturing steps up to FIG. 13 are the same as those in the first embodiment, the description thereof is omitted here, and the manufacturing steps subsequent to FIG. 13 are described. Note that FIGS. 34 to 38 show the regions corresponding to FIG. 33 described above, and for the sake of easy understanding, as in FIG. 33, the portions corresponding to the insulating film 21 and the structure below it are not shown. The illustration is omitted.
  • the insulating film 31 in which the plug 35 is embedded and the peeling prevention film 32 are stacked. Then, an insulating film 91 is formed. Then, the insulating film 91 is dry-etched using a photoresist pattern (not shown) formed on the insulating film 91 by using a photolithography method as an etching mask. At this time, the peeling prevention film 32 can function as an etching stagger film. In this dry etching process, the photoresist pattern has an opening, and this opening includes the plug 35 in a plan view and forms an opening having a slightly larger area than the upper surface of the plug 35.
  • plug 35 By forming plug 35 on and plug 35
  • the insulating film 91 around (near) is removed, and the insulating film 91 in other regions is left.
  • the insulating film 81 is locally removed on and around the plug 35 to form a recess (opening) 92 by the opening of the insulating film 91.
  • the plug 35 and Z or peeling prevention film 32 are exposed.
  • the first component and the second component discharge region 45 having the second component force are formed on the insulating film 91 including the bottom of the recess 92.
  • the formation process of the second component discharge region 45 composed of the first component and the second component is the same as in the first embodiment. Force The top of the electrode portion 43 must be exposed at the bottom of the recess 92. Therefore, in the process shown in FIG. 24, it is preferable to use sputtering instead of CMP to remove the insulating film 44a adjacent to the electrode portion 43.
  • the solid electrolyte is formed on the main surface of the semiconductor substrate 1 (that is, on the second component emission region 45 including the first component and the second component).
  • the region 46, the first component and the second component release region 47, which is the second component, and the insulating film 51 are formed in this order.
  • the formation process of the solid electrolyte region 46, the upper electrode 47, and the insulating film 51 is as follows. Since it is the same as that of the first embodiment, the name is omitted here.
  • the solid electrolyte region 46 and the first component and the second component discharge region 47 which is the second component force, are formed so as to cover the recess 92, the solid electrolyte region 46 and the upper electrode 47 are Reflecting the shape of the recess 92 of the base, it is formed almost conformally. Therefore, the solid electrolyte region 46 and the upper electrode 47 have a flat region 93a located at the bottom of the recess 92 and a region 93b inclined around the flat region 93a.
  • the film thickness deposited on the inner wall of the concave portion 92 is smaller than the film thickness deposited on the flat region. There is a tendency.
  • the thickness becomes thinner.
  • the insulating film 51 is dry-etched using the photoresist pattern (not shown) formed on the insulating film 51 by photolithography as an etching mask.
  • the photoresist pattern (not shown) formed on the insulating film 51 by photolithography as an etching mask.
  • the upper electrode 47 and the solid electrolyte region 46 are dry-etched and patterned using the one-ung insulating film 51 as a node mask (etching mask).
  • the peeling prevention film 32 can be used as an etching stagger film.
  • Subsequent steps are substantially the same as those in the first embodiment. That is, as shown in FIG. 38, in the same manner as in the first embodiment, the insulating film 52 is formed, the through holes 53 and 55 are formed, and the plugs 54 and 56 are formed in the through holes 53 and 55. Then, the wiring 62 is formed on the insulating film 52 in which the plugs 54 and 56 are embedded.
  • substantially the same effect as in the first embodiment can be obtained.
  • substantially the same effect as in the second embodiment can be obtained.
  • the solid electrolyte region 46 and the upper electrode 47 are provided with an inclined region 93 b.
  • the solid electrolyte region 46 and the upper electrode 47 are thinner than the flat region 93a, and in the inclined region 93b, the orientation of crystal grains tends to be disturbed.
  • the amount of thermal diffusion within the membrane surface of the electrolyte region 46 and the upper electrode 47 is reduced, and it is possible to obtain the effect of facilitating the temperature rise by heat insulation and the effect of preventing the melting region from being excessively spread.
  • the thickness of the solid electrolyte region 46 and the upper electrode 47 in the inclined region 93b is in the range of 20% to 80% of the thickness of the solid electrolyte region 46 and the upper electrode 47 in the flat region 93a.
  • the effect of lowering the power consumption, which is more preferable, was remarkable. For example, it was possible to drive at about 2.2 volts.
  • the upper surface of the solid electrolyte region 46 in the flat region 93a located at the bottom of the recess 92 is lower than the average lower surface of the solid electrolyte region 46 in the region adjacent to the insulating film 91.
  • the drive voltage could be further lowered, for example, about 1.8 volts.
  • the present invention is suitable for application to, for example, a semiconductor device having a nonvolatile memory element and a method for manufacturing the same.

Landscapes

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Abstract

　プラグ（３５）が埋め込まれた絶縁膜（３１）上に第１の構成物と第２の構成物とからなる第２構成物放出領域（４５）とカルコゲナイドからなる固体電解質領域（４６）と上部電極領域（４７）が順に形成されている。第１の構成物と第２の構成物からなる第２構成物放出領域（４５）は、ドーム状の電極部分（４３）と、電極部分（４３）の周囲を埋める絶縁膜（４４）とからなり、プラグ（３４）上に少なくとも１つの電極部分（４３）が存在している。電極部分（４３）は、酸化タンタルのような電界が印加されても安定な第１の構成物からなる第１の部分と、銅または銀のような電界の印加により固体電解質領域（４２）中へ拡散して移動しやすい第２の構成物からなる第２の部分とからなる。電極部分（４３）から供給された第２の構成物が固体電解質領域（４６）中を移動することにより情報が記憶される。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法に関し、特に、不揮発性の記憶素子を 有する半導体装置およびその製造方法に関する。
背景技術
[0002] 極性メモリ（polarized memory)あるいは固体電解質メモリと呼ばれる不揮発性メ モリが知られている (たとえば、非特許文献 1および非特許文献 2参照)。これは、記 憶素子に印加される電圧の方向に応じて、記憶素子の抵抗が変化することにより記 憶情報が書き込まれるメモリである。このメモリは、抵抗値を信号として用いるため、読 み出し信号が大きぐセンス動作が容易である。記憶装置の構成は、書き換え電圧の 極性以外は相変ィ匕メモリと同じである。
[0003] 相変化メモリについては、例えば米国特許第 5, 883, 827号明細書 (特許文献 1) などに記載されている。
[0004] 上記米国特許第 5, 883, 827号明細書 (特許文献 1)の Fig. 12の相変化メモリの 構成によれば、当該相変化メモリは、メモリアレイとロウ (行)デコーダ XDEC、ビット（ 列）デコーダ YDEC、読み出し回路 RC、書き込み回路 WCで構成される。メモリァレ ィは、ワード線 WLp (p= l、 "'、11)とデータ線01^0：= 1、…、！!!）の各交点にメモリセ ル MCprが配置されてなる。各メモリセルは、直列接続された記憶素子 Rと選択トラン ジスタ QM力 ビット線 DLと接地電位との間に挿入された構成である。ワード線 WLが 選択トランジスタのゲートに、ビット選択線 YSr (r= l、 · ··、 m)が対応するビット選択ス イッチ QArにそれぞれ接続される。
[0005] このような構成により、ロウデコーダ XDECで選択されたワード線上の選択トランジ スタが導通し、さらにビットデコーダ YDECで選択されたビット選択線に対応するビッ ト選択スィッチが導通することにより、選択メモリセル内に電流経路が形成されて、共 通ビット線 IZOに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情 報によって差があるので、共通ビット線 ΙΖΟに出力される電圧は記憶情報によって 差が出る。この差を読み出し回路 RCで判別することにより、選択メモリセルの記憶情 報が読み出される。
特許文献 1 :米国特許第 5, 883, 827号明細書
非特許文献 1：ティ一'サカモト（T. Sakamoto) ,エス ·力エリヤマ（S. Kaeriyama) , (ェ イチ'スナムラ（H. Sunamura) ,ェム 'ミズノ（M. Mizuno) ,ェイチ'力ヮゥラ（H. Kawaur a) ,ティー'ノヽセガワ（T. Hasegawa) ,ケィ 'テラべ（K. Terabe) ,ティー'ナカヤマ（Τ. Nakayama) ,ェム 'ァオノ（Μ. Αοηο) , 「アイ'トリプル'ィー インターナショナル ソリツ ドーステイト サーキット コンファレンス 2004 (IEEE International Solid- State Circuit s Conference(ISSCC)) 2004) J ,ダイジェスト（Digest) , (米国）， 2004年， p. 16.3 非特許文献 2 :ェム'ェヌ'コジキ（M.N. Kozicki) ,シ一'ゴパラン（C.Gopalan) ,ェム- バラクリシユナン（M. Balakrishnan) ,ェム'パーク（M. Park) ,ェム'ミトコノ （M. Mitkov a) , 「プロシーデイング ノン一ヴオラタイル メモリ テクノロジ シンポジウム 2004 (Pr oc. Non-Volatile Memory Technology Symposium(NVMTS)2004)」， （米国）， 2004 年， p. 10〜17
発明の開示
発明が解決しょうとする課題
[0006] 本発明者の検討によれば、次のことが分力つた。
[0007] 金属を電極とし、カルコゲナイドを固体電解質として電極間に固体電解質を配置し た金属 カルコゲナイド固体電解質メモリは、イオン移動力 Sメモリメカニズムであって 、 Ag, Cuなどのプラスイオンの濃度が高い低抵抗の導電パスがカルコゲナイド層あ るいは酸化物層中に形成される。電極間の電圧を制御することにより、金属の電極か ら固体電解質に拡散した金属イオンによる導電パスを制御して抵抗値を変化させる ことができ、不揮発メモリ性がある。しかしながら、メモリの書き換えを繰り返すと、金属 の電極から金属イオンが固体電解質に拡散して電極の形状が変化してしまい、書き 換え特性が安定せず、抵抗が書き換え毎に変動する可能性がある。また、メモリの書 き換えを繰り返すと、電極からの拡散で固体電解質中の Ag, Cuなどの濃度が高くな りすぎ、 ONと OFFの中間の抵抗で変化しなくなる可能性がある。これらは、情報の 記憶が可能な半導体装置の性能を低下させる。 [0008] 本発明の目的は、情報の記憶が可能な半導体装置の性能を向上させることができ る技術を提供することにある。
[0009] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0010] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0011] 本発明の半導体装置は、第 1の構成物と第 2の構成物とからなる第 2構成物放出セ ルと、前記第 2構成物放出セルに近接した固体電解質領域とを有し、前記第 2構成 物放出セルから供給された前記第 2の構成物が前記固体電解質領域中を移動して 物理特性が変化することにより情報を記憶するものである。
[0012] また、本発明の半導体装置の製造方法は、第 2構成物放出セルと、前記第 2構成 物放出セルに近接した固体電解質領域とを有し、前記第 2構成物放出セルから供給 された元素が前記固体電解質領域中を移動することにより物理特性が変化して情報 を記憶する半導体装置の製造方法であって、（a)半導体基板を準備する工程、 (b) 前記半導体基板上に、前記第 2構成物放出セル形成用の第 1材料膜を形成するェ 程、（c)そのうちの少なくとも 1つが前記第 2構成物放出セルとなる複数の部分に、前 記第 1材料膜を分割する工程、（d)前記 (c)工程後、前記半導体基板上に前記第 2 構成物放出セルを覆うように第 1絶縁領域を形成する工程、（e)前記第 2構成物放出 セルに近接した前記第 1絶縁領域を除去し、前記第 2構成物放出セルの周囲に前記 第 1絶縁領域を残す工程、（f)前記 (e)工程後、前記第 2構成物放出セルおよび前 記第 1絶縁領域上に前記固体電解質領域を形成する工程を有するものである。
[0013] 上記の物理特性が変化するとは、例えば上記構成を両側から挟んだ電極間の電 気抵抗が変化すること、電気容量が変化することなどを示す。電気抵抗が変化する のがより好ましい。
発明の効果
[0014] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。 [0015] 情報の記憶が可能な半導体装置の性能を向上させることができる。
図面の簡単な説明
[0016] [図 1]本発明の一実施の形態の半導体装置のメモリ領域のメモリアレイの構造の例を 示す回路図である。
[図 2]図 1のアレイ構成に対応する平面レイアウトを示す平面図である。
[図 3]本発明の一実施の形態の半導体装置の要部断面図である。
圆 4]図 3の半導体装置の抵抗素子近傍領域の要部断面図である。
[図 5]図 4の抵抗素子の要部断面図である。
[図 6]固体電解質領域の状態と抵抗素子の抵抗値の関係を示す表である。
[図 7]本発明の他の実施の形態の半導体装置の抵抗素子近傍領域の要部断面図で ある。
[図 8]メモリアレイの読み出し動作タイミングを示す説明図である。
[図 9]メモリアレイの書き込み動作タイミングを示す説明図である。
[図 10]本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
[図 11]図 10に続く半導体装置の製造工程中における要部断面図である。
[図 12]図 11に続く半導体装置の製造工程中における要部断面図である。
[図 13]図 12に続く半導体装置の製造工程中における要部断面図である。
[図 14]図 13に続く半導体装置の製造工程中における要部断面図である。
[図 15]図 14に続く半導体装置の製造工程中における要部断面図である。
[図 16]図 15に続く半導体装置の製造工程中における要部断面図である。
[図 17]図 16に続く半導体装置の製造工程中における要部断面図である。
[図 18]図 17に続く半導体装置の製造工程中における要部断面図である。
[図 19]第 1の構成物と第 2の構成物カゝらなる第 2構成物放出層の形成工程中の要部 断面図である。
[図 20]図 19に続く第 1の構成物と第 2の構成物力もなる第 2構成物放出層の形成ェ 程中の要部断面図である。
[図 21]図 20に続く第 1の構成物と第 2の構成物力もなる第 2構成物放出層の形成ェ 程中の要部断面図である。 [図 22]図 21に続く第 1の構成物と第 2の構成物力もなる第 2構成物放出層の形成ェ 程中の要部断面図である。
[図 23]図 22に続く第 1の構成物と第 2の構成物力もなる第 2構成物放出層の形成ェ 程中の要部断面図である。
[図 24]図 23に続く第 1の構成物と第 2の構成物力もなる第 2構成物放出層の形成ェ 程中の要部断面図である。
[図 25]図 24に続く第 1の構成物と第 2の構成物力もなる第 2構成物放出層の形成ェ 程中の要部断面図である。
[図 26]本発明の他の実施の形態の半導体装置の要部断面図である。
[図 27]本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
[図 28]図 27に続く半導体装置の製造工程中における要部断面図である。
[図 29]図 28に続く半導体装置の製造工程中における要部断面図である。
[図 30]図 29に続く半導体装置の製造工程中における要部断面図である。
[図 31]図 30に続く半導体装置の製造工程中における要部断面図である。
[図 32]図 31に続く半導体装置の製造工程中における要部断面図である。
[図 33]本発明の他の実施の形態の半導体装置の要部断面図である。
[図 34]本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
[図 35]図 34に続く半導体装置の製造工程中における要部断面図である。
[図 36]図 35に続く半導体装置の製造工程中における要部断面図である。
[図 37]図 36に続く半導体装置の製造工程中における要部断面図である。
[図 38]図 37に続く半導体装置の製造工程中における要部断面図である。
発明を実施するための最良の形態
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。また、以下の実施の形態において、要素の数等 (個数、数値、量、範 囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数 に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上 でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステツ プ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる 場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実 施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示し た場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその 形状等に近似または類似するもの等を含むものとする。このことは、上記数値および 範囲につ ヽても同様である。
[0018] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0019] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0020] (実施の形態 1)
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
[0021] 本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子)を有する半 導体装置であり、不揮発性メモリのメモリセルアレイが形成されたメモリ領域を有して いる。
[0022] このメモリ領域のメモリアレイの構造の例を、図 1の回路図を参照して説明する。
[0023] 図 1に示されるメモリアレイの構造は、 NOR型として知られるものであり、読出しが高 速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチッ プ、あるいはマイコンなどの論理 LSI混載用として用いられる。また、メモリセルが共 通のソース線 CSLにそれぞれ接続されており、この共通ソース線 CSLが電源電圧 V DDと接地電圧 VSSの中間電圧に固定されていることに特徴がある。図 1では、図面 が煩雑になるのを防ぐため、 WL1ないし WL4のワード線 4本、 BL1ないし BL4のビッ ト線 4本の、アレイの一部を示すに留めている。 MC11ないし MC14は、 WL1に接続 された 4つのメモリセルを示す。同様に、 MC21ないし MC24、 MC31ないし MC34 、 MC41ないし MC44は、それぞれ、 WL2から WL4に接続されたメモリセルを表す。 BL1は、 MC11ないし MC41のメモリセルが接続されたビット線である。同様に、 MC 12な!/、し MC42、 MC13な!/、し MC43、 MC14な!/、し MC44のメモリセノレ ί¾、それ ぞれ、ビット線 BL2、 BL3および BL4に接続される。
[0024] 各メモリセルは、 1個の MISFET (後述する MISFETQM1, QM2の一方に対応） と、それに直列に接続された記憶素子 (メモリ材料) MR (後述する固体電解質領域 4 6または固体電解質領域 46を含む抵抗素子 48に対応）力 ビット線 BL1ないし BL4 と共通ソース線 CSLとの間に挿入された構成である。共通ソース線 CSLは、電源電 圧 VDDと接地電圧 VSSの中間電圧（例えば、図 1では VDDZ2)に固定されている 。それぞれのワード線（WL1〜WL4)は、各メモリセルを構成する MISFETのゲート 電極に接続されている。それぞれのビット線 (BL1〜BL4)は、各メモリセルを構成す る記憶素子 (メモリ材料) MRに接続されて 、る。ワード線 WL1〜WL4を駆動するの は、それぞれ、ワードドライバー WD1〜WD4である。どのワードドライバー WD1〜W D4を選択するかは、 Xアドレスデコーダ（ロウデコーダ) XDECからの信号で決まる。
[0025] ワードドライバー WD1〜WD4の各々は、一つの pチャネル型 MISFET (以下 pMI SFETと呼ぶ）と一つの nチャネル型 MISFET (以下 nMISFETと呼ぶ）とで構成さ れた公知のインバータ回路と同じ回路構成である。各ワードドライバー WD1〜WD4 を構成する pMISFETのソースには昇圧電圧 VDH (詳しくは後述する力 例えば、 少なくとも nMISFETのしきい電圧だけ電源電圧 VDDより高い電圧）が供給され、 n MISFETのソースは接地される。 QC1はビット線 BL 1を共通ソース線 CSLと同じ電 圧（ここでは、 VDDZ2)に駆動するための nMISFETであり、プリチャージイネーブ ル信号 PCで制御される。同様に、 QC2ないし QC4は、ビット線 BL2ないし BL4をプ リチャージするための nMISFETである。 QD1は、ビット線 BL1をセンスアンプ SAも しくは書換回路 PRGCAに接続するための nMISFETである。同様に、 QD2ないし QD4は、それぞれ、ビット線 BL2ないし BL4をセンスアンプ SAもしくは書換回路 PR GCAに接続するための nMISFETである。各トランジスタ（QD1〜QD4)は、ァドレ ス入力にしたがって、ビットデコーダ YDEC1またはビットデコーダ YDEC2を介して 選択される。この例では、ビットデコーダ YDEC1と Yビットデコーダ DEC2はビット線 2本おきに、選択するビット線を交互に受け持つ。読み出しによる出力は、センスアン プ SAで検出される。また、書き込みデータは、書換回路 PRGCAによって入力され る。なお、ゲート電極に昇圧電圧 VDHが印加されるトランジスタ QC1〜QC4、 QD1 〜QD4、メモリセル MCI 1〜MC44内における選択トランジスタは、耐圧を考慮して 、ゲート酸ィ匕膜厚が周辺トランジスタよりも比較的厚く形成されて 、る。
[0026] 図 2に、図 1のアレイ構成に対応する平面レイアウト（平面図）を示す。
[0027] 図 2で、 FLは活性領域、 Mlは第一の金属層（後述する配線 27に対応）、 M2は第 二の金属層（後述する配線 62に対応）、ゲート電極パターン FGはシリコン基板上に 形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極 6a, 6b , 6cなどを構成する導体膜パターンに対応）、 FCTは、 FL上面と Ml下面とを結ぶコ ンタクトホール (後述するコンタクトホール 22に対応）、 R (後述する抵抗素子 48に対 応）は記憶素子 (後述する固体電解質領域 46に対応）とその上部電極層（後述する 上部電極層 47に対応）との積層膜、 SCTは Ml上面と Rの下面とを結ぶコンタクトホ ール（後述するスルーホール 34に対応）、 TCTは Ml上面と M2下面とを結ぶコンタ タトホール（後述するスルーホール 55に対応）である。
[0028] Rは、同一ビット線に接続されるメモリセルの間で、 TCTを介して M2に引き上げら れる。この M2がそれぞれのビット線として用いられる。ワード線 WL1ないし WL4は F Gで形成してある。 FGには、ポリシリコンとシリサイド (シリコンと高融点金属との合金） との積層などを用いる。メモリセル MC11を構成する 1個の MISFET力 QM1である 。 MC21を構成する MISFETQM2は、 QM1とソース領域を共有している。図 2に示 されるように、他のセルを構成する MISFETも、これに倣う。ビット線 BL1ないし BL4 は、メモリアレイ外周に配置されたトランジスタ（MISFET) QD1な!、し QD4のソース 側に接続される。 QD1と QD2のドレイン領域、および QD3と QD4のドレイン領域は 共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同 時に、 YDEC1あるいは YDEC2からの信号を受けて、指定のビット線を選択する働 きも持つ。図 2では nチャネル型である。各ブロックを構成する回路素子は、特に制限 されないが、典型的には CMISFET (Complementary MISFET:相補型 MISトランジ スタ)等の半導体集積回路技術によって、単結晶シリコンのような 1個の半導体基板 上に形成される。さらに、カルコゲナイド材料等が集積回路の作成技術にハイブリッド して作成される。これらのパターンのパターユングには、周知の光リソグラフィとドライ エッチングを用いることができる。これら製造工程については後でより詳細に説明する
[0029] また、図 2では、 R (記憶素子）がビット線方向にパターユングされたレイアウトの例が 示されている。しかしながら、レイアウトはこの限りではなぐ種々のレイアウトが可能で ある。例えば、 Rの記憶素子 (後述する固体電解質領域 46に対応)から見てビット線 に対向する電極が VDDZ2に固定されて!、るので、ダイナミック ·ランダム ·アクセス · メモリなどのように一枚板状とすることも可能である。この場合、パター-ング工程が 簡略することができるので、製造コストを削減することができる。
[0030] 次に、本実施の形態の半導体装置の構造について、より詳細に説明する。
[0031] 図 3は、本実施の形態の半導体装置の要部断面図である。図 3においては、メモリ 領域 1Aの断面 (要部断面)と周辺回路領域 (論理回路領域） 1Bの断面 (要部断面） とが示されている。メモリ領域 1Aは、本実施の形態の不揮発性メモリ（不揮発性記憶 素子)のメモリセルが形成された領域の一部に対応する。周辺回路領域 1Bは、半導 体装置の周辺回路領域の一部（nチャネル型 MISFETおよび pチャネル型 MISFE Tが形成される領域）に対応し、周辺回路を構成する MISFET (周辺回路領域 1B〖こ 形成される MISFET)などによって、 Xデコーダ回路、 Yデコーダ回路、センスアンプ 回路 (メモリセルのセンスアンプ回路）、入出力回路、論理回路（ロジックの論理回路 、 CPUまたは MPUなどの論理回路）などが形成される。なお、図 3においては、理解 を簡単にするために、メモリ領域 1Aの断面と周辺回路領域 1Bとを隣接して示してい る力 メモリ領域 1Aの断面と周辺回路領域 1Bとの位置関係は必要に応じて変更す ることがでさる。
[0032] 図 3に示されるように、例えば p型の単結晶シリコンなど力 なる半導体基板（半導 体ウェハ） 1の主面に絶縁体力もなる素子分離領域 2が形成されており、この素子分 離領域 2で分離された活性領域には p型ゥエル 3a, 3bおよび n型ゥエル 4が形成され ている。このうち、 p型ゥエル 3aはメモリ領域 1Aに形成され、 p型ゥエル 3bおよび n型 ゥエル 4は周辺回路領域 1Bに形成されている。 [0033] メモリ領域 1Aの p型ゥエル 3a上には nチャネル型の MISFET(Metal Insulator Sem iconductor Field Effect Transistor) QM1, QM2が形成されている。周辺回路領域 1 Bの p型ゥエル 3b上には nチャネル型の MISFET(Metal Insulator Semiconductor Fi eld Effect Transistor) QNが形成され、周辺回路領域 IBの n型ゥエル 4上には pチヤ 成されている。
[0034] メモリ領域 1Aの MISFETQM1, QM2は、メモリ領域 1Aのメモリセル選択用の Ml SFET (トランジスタ）である。 MISFETQM1, QM2は、 p型ゥエル 3aの上部に互い に離間して形成されており、それぞれ、 p型ゥエル 3aの表面のゲート絶縁膜 5aと、ゲ ート絶縁膜 5aに近接したゲート電極 6aとを有している。ゲート電極 6aの側壁上には 酸ィ匕シリコン、窒化シリコン膜あるいはそれらの積層膜など力もなるサイドウォール (側 壁絶縁膜、側壁スぺーサ) 8aが形成されている。
[0035] p型ゥエル 3a内には、 MISFETQM1のドレイン領域としての半導体領域（n型半導 体領域、 n型不純物拡散層） 10と MISFETQM2のドレイン領域としての半導体領域 (n型半導体領域、 n型不純物拡散層） 11と、 MISFETQM1, QM2のソース領域と しての半導体領域 (n型半導体領域、 n型不純物拡散層） 12とが形成されている。各 半導体領域 10, 11, 12は、 LDD (Lightly Doped Drain)構造を有しており、 n_型半 導体領域 7aと、 ι 型半導体領域 7aよりも不純物濃度が高い n+型半導体領域 9aとに より形成されている。 n_型半導体領域 7aは、サイドウォール 8aの下の p型ゥエル 3aに 形成され、 n+型半導体領域 9aは、ゲート電極 6aおよびサイドウォール 8aの外側の p 型ゥエル 3aに形成されており、 n+型半導体領域 9aは、 n_型半導体領域 7aの分だけ チャネル領域カゝら離間する位置の P型ゥエル 3aに形成されて ヽる。半導体領域 12は 、同一の素子活性領域に形成された隣り合う MISFETQM1, QM2に共有されて共 通のソース領域となっている。なお、本実施の形態では、 MISFETQM1, QM2のソ ース領域を共通とした場合にっ 、て説明する力 他の形態としてドレイン領域を共通 とすることもでき、この場合、半導体領域 12がドレイン領域となり、半導体領域 10, 11 力 Sソース領域となる。
[0036] 周辺回路領域 1Bに形成された MISFETQNも MISFETQM1, QM2とほぼ同様 の構成を有している。すなわち、 MISFETQNは、 p型ゥエル 3bの表面のゲート絶縁 膜 5bと、ゲート絶縁膜 5bに近接したゲート電極 6bとを有しており、ゲート電極 6bの側 壁上には酸ィ匕シリコンなど力もなるサイドウォール (側壁絶縁膜、側壁スぺーサ） 8bが 形成されている。サイドウォール 8bの下の p型ゥエル 3b内には n_型半導体領域 7bが 形成され、 rT型半導体領域 7bの外側には rT型半導体領域 7bよりも不純物濃度が 高 ヽ n+型半導体領域 9bが形成されて ヽる。 n_型半導体領域 7bおよび n+型半導体 領域 9bにより、 MISFETQNの LDD構造を有するソース'ドレイン領域が形成される
[0037] 周辺回路領域 1Bに形成された MISFETQPは、 n型ゥエル 4の表面のゲート絶縁 膜 5cと、ゲート絶縁膜 5cに近接したゲート電極 6cとを有しており、ゲート電極 6cの側 壁上には酸ィ匕シリコンなど力もなるサイドウォール (側壁絶縁膜、側壁スぺーサ） 18c が形成されている。サイドウォール 8cの下の n型ゥエル 4内には p—型半導体領域 7c が形成され、 P—型半導体領域 7cの外側には p—型半導体領域 7cよりも不純物濃度 が高 ヽ P+型半導体領域 9cが形成されて ヽる。 p—型半導体領域 7cおよび p+型半導 体領域 9cにより、 MISFETQPの LDD構造を有するソース'ドレイン領域が形成され る。
[0038] ゲート電極 6a, 6b, 6c、 n+型半導体領域 9a, 9bおよび p+型半導体領域 9cの表面 には、それぞれ金属シリサイド層（例えばコバルトシリサイド (CoSi )層）15が形成さ
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れている。これにより、 n+型半導体領域 9a, 9bおよび p+型半導体領域 9cなどの拡 散抵抗と、コンタクト抵抗とを低抵抗化することができる。
[0039] 半導体基板 1上には、ゲート電極 6a, 6b、 6cを覆うように絶縁膜 (層間絶縁膜) 21 が形成されている。絶縁膜 21は、例えば、酸ィ匕シリコン膜、あるいは窒化シリコン膜と そのに近接した酸ィ匕シリコン膜との積層膜など力 なり、絶縁膜 21の上面は、メモリ 領域 1Aと周辺回路領域 1Bとでその高さがほぼ一致するように、平坦に形成されてい る。
[0040] 絶縁膜 21には、絶縁膜 21を貫通するコンタクトホール（開口部、接続孔） 22が形成 されており、コンタクトホール 22内にはプラグ（コンタクト電極） 23が形成されている。 プラグ 23は、コンタクトホール 22の底部および側壁上に形成されたチタン膜、窒化チ タン膜ある 、はそれらの積層膜など力もなる導電性バリア膜 23aと、導電性バリア膜 2 3a上にコンタクトホール 22内を埋め込むように形成されたタングステン (W)膜 (主導 体膜） 23bと力もなる。コンタクトホール 22およびプラグ 23は、 n+型半導体領域 19a, 19bおよび p+型半導体領域 19c上やゲート電極 16a, 16b, 16c上に形成されてい る。コンタクトホール 22の底部では、 n+型半導体領域 19a, 19b、 p+型半導体領域 1 9cまたはゲート電極 16a, 16b, 16c (に近接した金属シリサイド層 15)が露出され、 そこにプラグ 23が電気的に接続されている。
[0041] プラグ 23が埋め込まれた絶縁膜 21上には、例えば酸ィ匕シリコン膜など力もなる絶 縁膜 24が形成されており、絶縁膜 24に形成された配線溝（開口部）内に第 1層配線 としての配線 (第 1配線層） 27が形成されている。配線 27は、配線溝の底部および側 壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電 性バリア膜 26aと、導電性バリア膜 26a上に配線溝内を埋め込むように形成されたタ ングステン膜などカゝらなる主導体膜 26bとにより形成されている。配線 27は、プラグ 2 3を介して、 n+型半導体領域 9a, 9b、 p+型半導体領域 9cまたはゲート電極 6a, 6b, 6cなどと電気的に接続されている。メモリ領域 1Aにおいて、 MISFETQM1, QM2 のソース用の半導体領域 22 (n+型半導体領域 19a)にプラグ 23を介して接続された 配線 27〖こより、ソース配線 27bが形成されている。
[0042] 配線 27が埋め込まれた絶縁膜 24上には、例えば酸ィ匕シリコン膜など力もなる絶縁 膜 (層間絶縁膜) 31が形成されている。絶縁膜 31の上面には、はがれ (剥がれ)防止 膜 32が形成されている。はがれ防止膜 (界面はがれ防止層） 32は、例えば遷移金属 の酸ィ匕物（酸ィ匕タンタルなど）、例えば Ta Oに近い組成の材料カゝらなる。
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[0043] メモリ領域 1Aにおいて、絶縁膜 31およびはがれ防止膜 32には、それらを貫通する スルーホール（開口部、接続孔、貫通孔） 34が形成されており、スルーホール 34内 にはプラグ (コンタクト電極、導電体部） 35が形成されている。プラグ 35は、スルーホ ール 34の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの 積層膜など力もなる導電性バリア膜 35aと、導電性バリア膜 35a上にスルーホール 34 内を埋め込むように形成されたタングステン (W)膜 (主導体膜) 35bとからなる。従つ て、プラグ 35は、層間絶縁膜 (絶縁膜 31)の開口部 (スルーホール 34)内に形成され た (埋め込まれた)導電体部であり、円柱、角柱、円筒または角筒形などのプラグ状 の電極（導電性プラグ）である。スルーホール 34およびプラグ 35は、配線 27のうち、 メモリ領域 1Aの MISFETQM1, QM2のドレイン用の半導体領域 10, l l (n+型半 導体領域 9a)にプラグ 23を介して接続された配線 27a上に形成され、この配線 27aと プラグ 35は電気的に接続されている。
[0044] メモリ領域 1Aにおいて、プラグ 35が埋め込まれた絶縁膜 31およびはがれ防止膜 3 2の積層膜上には、第 1の構成物と第 2の構成物からなる第 2構成物放出領域 (拡散 元素供給層、金属元素供給層、下部電極層) 45と、第 1の構成物と第 2の構成物か らなる第 2構成物放出領域 45に近接した固体電解質領域 (記憶層、固体電解質材 料層、固体電解質層、記録層) 46と、固体電解質領域 46に近接した上部電極 (上部 電極膜、上部電極層、金属膜、上部電極領域) 47とからなる抵抗素子 (メモリ素子、 記憶素子) 48が形成されている。すなわち、抵抗素子 48は、下から順に、第 1の構成 物と第 2の構成物からなる第 2構成物放出領域 45、固体電解質領域 46および上部 電極 47からなる積層パターンにより形成されている。抵抗素子 48は、例えばストライ プ形状のパターンに形成されている。抵抗素子 48は、不揮発性のメモリ素子 (記憶 素子)となる。また、固体電解質領域 46は、不揮発性メモリの情報の記録層（記憶層 、記憶素子、不揮発性の記憶素子)である。
[0045] 詳細は後述するが、第 1の構成物と第 2の構成物力 なる第 2構成物放出領域 45 は、例えば、銅 (Cu)とタンタル (Ta)と酸素により構成される Cu— Ta— O膜 (後述の 材料膜 41に対応)などをドーム状の電極部分 43 (以下では「ドーム状の電極部分 43 」を単に「電極部分 43」または「ドーム状部分 43」とも称することもある）にカ卩ェし、ドー ム状の電極部分 43の周囲を絶縁膜 (後述の絶縁膜 44, 44aに対応)で埋め、ドーム 状の電極部分 43の表面が絶縁膜の表面力も露出するようにしたものである。固体電 解質領域 46は、カルコゲナイド材料カゝらなる。カルコゲナイド材料の代わりに、電解 質として機能し得る酸ィ匕物材料、有機物を用いることも可能である。上部電極 47は、 金属材料のような導電体材料カゝらなり、例えばタングステン (W)膜またはタンダステ ン合金膜などにより形成することができる。
[0046] 上部電極 (47)も上記と同様なドーム状に微小化されて 、る力、固体電解質領域 (4 6)と上部電極 (47)との間にドーム状の第 1の構成物と第 2の構成物力もなる第 2構 成物放出領域 (45)を再び設けて、固体電解質領域 (46)の両側にドーム状部分 (4 3)が対向している構造としても良い。これにより、下のドーム状部分力 放出され固 体電解質領域 (46)と上部電極 (47)との間に達した第 2の構成物は、上のドーム状 部分に入り込んで安定ィ匕する。上と下のドーム状部分の組成は同じでも動作するが、 変える方が好ましい。素子は上記のようにウェハ（半導体基板 1)の主面に直交する 方向、すなわち厚さ方向に積み上げる代わりに、ウェハ（半導体基板)の主面に平行 な平面内で各部分が接しあうように構成しても良 、。抵抗素子 48の構成にっ 、ては 、後でより詳細に説明する。
[0047] 抵抗素子 48の第 1の構成物と第 2の構成物からなる第 2構成物放出層 45 (の電極 部分 43)の下部（下面）は、プラグ 35と電気的に接続されており、プラグ 35、配線 27 aおよびプラグ 23を介して、メモリ領域 1Aのメモリセル選択用の MISFETQM1, Q M2の半導体領域 10, 11 (ドレイン領域、 n+型半導体領域 9a)と電気的に接続され ている。従って、プラグ 35は、第 1の構成物と第 2の構成物力もなる第 2構成物放出 領域 45 (の電極部分 43)の下面側と電気的に接続されている。
[0048] また、はがれ防止膜 32は、第 1の構成物と第 2の構成物からなる第 2構成物放出層 45、固体電解質領域（固体電解質層) 46および上部電極 (上部電極層) 47の積層 膜と絶縁膜 31との間に介在して両者の密着性 (接着性)を向上させ、第 1の構成物と 第 2の構成物からなる第 2構成物放出層 45、固体電解質領域（固体電解質層) 46お よび上部電極 (上部電極層） 47の積層膜が絶縁膜 31から剥がれるのを防止するよう に機能することができる。はがれ防止膜 32は、不要であれば、その形成を省略するこ とちでさる。
[0049] 抵抗素子 48の上面上、すなわち上部電極 47の上面上には、絶縁膜 51が形成さ れている。絶縁膜 51は、例えば酸ィ匕シリコン膜など力もなり、抵抗素子 48をパター- ングする際のハードマスク (エッチングマスク）として使用した絶縁膜である。このため 、絶縁膜 51は、抵抗素子 48と同じパターンに形成されており、例えば抵抗素子 48と 同様ストライプ形状に形成されて 、る。フォトレジストパターンを用いて抵抗素子 48を ノターニングした場合などには、絶縁膜 51の形成を省略することもできる。 [0050] 絶縁膜 31およびはがれ防止膜 32の積層膜上に、抵抗素子 48および絶縁膜 51を 覆うように、例えば酸ィ匕シリコン膜などカゝらなる絶縁膜 (層間絶縁膜) 52が形成されて いる。絶縁膜 52の上面は、メモリ領域 1 Aと周辺回路領域 1Bとでその高さがほぼ一 致するように、平坦に形成されている。
[0051] メモリ領域 1Aにおいて、絶縁膜 51, 52にスルーホール（開口部、接続孔、貫通孔） 53が形成され、スルーホール 53の底部で抵抗素子 48の上部電極層 47の少なくとも 一部が露出されている。スルーホール 53内にはプラグ (コンタクト電極、導電体部） 5 4が形成されている。プラグ 54は、スルーホール 53の底部および側壁上に形成され たチタン膜、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電性バリア膜 57a と、導電性バリア膜 57a上にスルーホール 53内を埋め込むように形成されたタンダス テン (W)膜 (主導体膜) 57bとからなる。タングステン膜 57bの代わりにアルミニウム膜 などを用いることもできる。スルーホール 53およびプラグ 54は、抵抗素子 48の上部 に形成されており、プラグ 54は抵抗素子 48の上部電極層 47と電気的に接続されて いる。従って、プラグ 54は、層間絶縁膜である絶縁膜 52の開口部 (スルーホール 53 )内に形成され (埋め込まれ)、上部電極層 47と電気的に接続された導電体部であり 、円柱、角柱、円筒または角筒形などのプラグ状の電極 (導電性プラグ)である。
[0052] 周辺回路領域 1Bにおいて、絶縁膜 31、はがれ防止膜 32および絶縁膜 52に、そ れらを貫通するスルーホール（開口部、接続孔、貫通孔） 55が形成され、スルーホー ル 55の底部で配線 27の上面が露出されている。スルーホール 55内にはプラグ（コン タクト電極） 56が形成されている。プラグ 56は、スルーホール 55の底部および側壁 上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電性 ノ リア膜 57aと、導電性バリア膜 57a上にスルーホール 55内を埋め込むように形成さ れたタングステン膜 (主導体膜) 57bとからなる。スルーホール 55およびプラグ 56は、 配線 27と電気的に接続されている。
[0053] プラグ 54, 56が埋め込まれた絶縁膜 52上には、第 2層配線としての配線 (第 2配線 層） 62が形成されている。配線 62は、例えば、チタン膜、窒化チタン膜あるいはそれ らの積層膜など力 なる導電性バリア膜 61aと、導電性バリア膜 6 laに近接したアルミ -ゥム (A1)膜またはアルミニウム合金膜 (主導体膜) 61bとからなる。アルミニウム合 金膜 61b上に導電性バリア膜 61aと同様の導電性バリア膜を更に形成して配線 62を 構成することちできる。
[0054] メモリ領域 1Aにおいて、配線 62のうちの配線（ビット線） 62aは、プラグ 54を介して 抵抗素子 48の上部電極層 47に電気的に接続されている。従って、メモリ領域 1Aの ビット線（上記ビット線 BL1, BL2, BL3, BL4に対応）を構成する配線 62aは、プラ グ 54、抵抗素子 48、プラグ 35、配線 27aおよびプラグ 23を介して、メモリ領域 1Aの メモリセル選択用の MISFETQM1, QM2の半導体領域（ドレイン領域） 20, 21 (n+ 型半導体領域 19a)に電気的に接続されている。
[0055] 周辺回路領域 1Bにおいて、配線 62は、プラグ 56を介して配線 27と電気的に接続 され、更にプラグ 23を介して MISFETQNの n+型半導体領域 9bや MISFETQPの P+型半導体領域 9cと電気的と接続されて 、る。
[0056] 絶縁膜 52上に、配線 62を覆うように、層間絶縁膜としての絶縁膜 (図示せず)が形 成され、更に上層の配線層（第 3層配線以降の配線)などが形成される力 ここでは 図示およびその説明は省略する。
[0057] このように、半導体基板 1に、メモリ領域 1Aのメモリ（不揮発性メモリ、メモリセル）と 周辺回路領域 1Bの MISFETとを含む半導体集積回路が形成されて、本実施の形 態の半導体装置が構成されている。
[0058] 上記のように、抵抗素子 48と、抵抗素子 48に接続されたメモリセルトランジスタ (メ モリセル選択用トランジスタ）としての MISFETQM1, QM2とにより、不揮発性メモリ のメモリセルが構成されている。 MISFETQM1, QM2のゲート電極 6aは、ワード線 (上記ワード線 WL1〜WL4に対応）に電気的に接続されている。抵抗素子 48の上 面側（上部電極層 47の上面側）は、プラグ 54を介して上記配線 62aからなるビット線 (上記ビット線 BL1〜BL4に対応）に電気的に接続されている。抵抗素子 48の下面 側 (第 1の構成物と第 2の構成物力もなる第 2構成物放出層 45の下面側）は、プラグ 3 5、配線 27aおよびプラグ 23を介して、 MISFETQM1, QM2のドレイン用の半導体 領域 10, 11に電気的に接続されている。 MISFETQM1, QM2のソース用の半導 体領域 12は、プラグ 23を介して、ソース配線 27b (ソース線）に電気的に接続されて いる。 [0059] なお、本実施の形態では、メモリセルトランジスタ (メモリセル選択用トランジスタ）とし て nチャネル型の MISFETQM1, QM2を用いた場合について示している力 他の 形態として、 nチャネル型の MISFETQM1, QM2の代わりに、他の電界効果型トラ ンジスタ、例えば pチャネル型の MISFETなどを用いることもできる。ただし、メモリセ ルトランジスタとしては、高集積ィ匕の観点力 MISFETを用いることが好ましぐ pチヤ ネル型の MISFETに比べ、オン状態でのチャネル抵抗の小さ!/、nチャネル型の MIS FETQM1, QM2がより好適である。
[0060] また、本実施の形態では、抵抗素子 48を、プラグ 35、配線 27 (27a)およびプラグ 2 3を介してメモリ領域 1Aの MISFETQM1, QM2のドレイン（半導体領域 10, 11)に 電気的に接続している力 他の形態として、抵抗素子 48を、プラグ 35、配線 27 (27a )およびプラグ 23を介してメモリ領域 1Aの MISFETQM1, QM2のソースに電気的 に接続することもできる。すなわち、抵抗素子 48を、プラグ 35、配線 27 (27a)および プラグ 23を介してメモリ領域 1Aの MISFETQM1, QM2のソースまたはドレインの 一方に電気的に接続すればよい。ただし、メモリ領域 1Aの MISFETQM1, QM2の ソースよりもドレインをプラグ 23、配線 27 (27a)およびプラグ 35を介して抵抗素子 48 に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好ましい。
[0061] 次に、本実施の形態の半導体装置の記憶素子 (メモリ素子)である上記抵抗素子 4 8について、より詳細に説明する。図 4は、図 3の半導体装置の抵抗素子 48近傍を示 す要部断面図である。図 5は、抵抗素子 48の要部断面図 (部分拡大断面図、模式図 )であり、第 1の構成物と第 2の構成物カゝらなる第 2構成物放出領域 45の電極部分 43 とそれに近接した固体電解質領域 46および上部電極 47の状態が模式的に示され ている。なお、図 5は、断面図であるが、図面を見易くするために、ノ、ツチングを省略 してある。
[0062] 図 4にも示されるように、記憶素子として機能する抵抗素子 48は、第 1の構成物と第 2の構成物力 なる第 2構成物放出領域 45と、第 1の構成物と第 2の構成物力 なる 第2構成物放出領域 45に近接した固体電解質領域 46と、固体電解質領域 46に近 接した上部電極 47とにより形成されている。なお、図 4では、プラグ 35が埋め込まれ た絶縁膜 71上に第 1の構成物と第 2の構成物力もなる第 2構成物放出領域 45、固体 電解質領域 46および上部電極 47が形成され、更にその上に絶縁膜 72が形成され ている。図 4の絶縁膜 71は、図 3の絶縁膜 31に対応し、図 4の絶縁膜 72は、図 3の 絶縁膜 51, 52に対応する。また、図 4では、はがれ防止膜 32は、絶縁膜 71に含め て図示している。
[0063] 第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45、固体電解質領域 46 および上部電極 47は、プラグ 35上を通るパターンとなっている。プラグ 35と上部電 極 47との間の電流経路は、プラグ 35の上方領域の第 1の構成物と第 2の構成物から なる第 2構成物放出領域 45 (電極部分 43)および固体電解質領域 46であり、プラグ 35から離れた位置の第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45お よび固体電解質領域 46は電流経路としては、ほとんど機能しない。このため、プラグ 35の上方の領域の第 1の構成物と第 2の構成物力 なる第 2構成物放出領域 45 (電 極部分 43)、固体電解質領域 46および上部電極 47により、抵抗素子 48が形成され る。このため、第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45、固体電 解質領域 46および上部電極 47の積層パターンを上記図 3のように複数のプラグ 35 上を通過するようなストライプパターンとしたとしても、各プラグ 35の上方領域の第 1 の構成物と第 2の構成物からなる第 2構成物放出領域 45 (電極部分 43)、固体電解 質領域 46および上部電極 47により、プラグ 35毎に抵抗素子 48を形成することがで きる。また、メモリセル毎に (プラグ 35毎に）、第 1の構成物と第 2の構成物力もなる第 2構成物放出領域 45、固体電解質領域 46および上部電極 47の積層パターンを分 割して、抵抗素子 48を独立のパターンとすることもできる。
[0064] 第 1の構成物と第 2の構成物力もなる第 2構成物放出領域 45は、ドーム状の電極部 分 (放出部分、ドーム状部分、第 2構成物放出部分、第 2構成物放出セル) 43が周囲 を絶縁物領域 (絶縁膜 44)で埋められた構造を有して 、る。ドーム状の電極部分 43 の周囲を埋める絶縁膜 (絶縁物領域) 44は、例えば酸ィ匕シリコンまたは酸ィ匕アルミ- ゥムなどの絶縁体力もなる。電極部分 43の頂部（上面、上部）は、絶縁膜 44の表面（ 上面)から露出している。なお、本実施の形態では、柱状 (例えば円柱状または角柱 状)、突起状、凸状あるいは半球状のような形状をドーム状と称している。電極部分 4 3の頂部が固体電解質領域 46と対向（隣接)し、ドーム状部分 43の固体電解質領域 46と対向する側（電極部分 43の頂部）とは逆側、ここでは電極部分 43の下部力 プ ラグ 35に対向（隣接)して電気的に接続されている。絶縁膜 44は、絶縁体カゝらなるの で、電流経路としては機能しない。
[0065] 図 5に模式的に示されるように、ドーム状部分 (ドーム状の電極部分、第 2構成物放 出部分、第 2構成物放出セル) 43は、第 1の構成物からなる第 1の部分 43aと、第 2の 構成物からなる第 2の部分 43bとにより構成 (形成)されている。なお、図 5では、第 1 の部分 43aを正八角形で、第 2の部分 43bを正四角形で模式的に示している力 こ の形状は概念的なものであり、各部分 43a, 43bの実際の形状はこれに限定されな い。
[0066] ドーム状部分 43の第 1の部分 43aを構成する第 1の構成物は、金属または半導体 と、酸素、硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも 1元素との 化合物からなる。電極部分 43の第 2の部分 43bを構成する第 2の構成物は、例えば 銅 (Cu)や銀 (Ag)などの金属または半金属元素力 なる群力 選択された少なくとも 一元素からなる。
[0067] 第 1の構成物としては、電界 (電圧）が印加されても、安定で変化しにくぐ固体電解 質領域 (固体電解質層) 46中には拡散しにく 、 (拡散しな!ヽ)ものを用い、第 2の構成 物としては、第 1の構成物に比べて、電界 (電場、電圧)の印加により固体電解質領 域 (固体電解質層) 42へ拡散して固体電解質領域 (固体電解質層) 42中を移動しや すいものを用いる。このため、第 1の構成物の結合力は、第 2の構成物の結合力より も強ぐ第 1の構成物の融点は、第 2の構成物の融点よりも高いことが好ましい。すな わち、第 1の構成物の金属または半導体の酸素、硫黄、セレン、テルル、窒素、炭素 よりなる群のうちの少なくとも 1元素との結合力は、第 2の構成物の酸素、硫黄、セレン 、テルル、窒素、炭素よりなる群のうちの少なくとも 1元素との結合力よりも大きいこと が好ましい。
[0068] また、第 1の構成物は、酸ィ匕物 (金属または半導体の酸化物）により構成することが より好ましぐ第 1の構成物力 タンタル (Ta)の酸ィ匕物（すなわち Ta Oのような酸ィ匕
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タンタル)であれば、更に好ましぐこれにより、第 1の構成物力もなる第 2の部分 43b をより安定で変化しに《することができ、ドーム状部分 43の安定性をより向上するこ とができる。従って、第 1の構成物（第 1の部分 43a)の主成分は、酸ィ匕タンタルである ことが、より好ましい。
[0069] 第 1の構成物（例えば酸ィ匕タンタル）により構成された第 1の部分 43aは、第 1の構 成物（例えば酸ィ匕タンタルなどの金属または半導体の酸ィ匕物）の微細粒子 (微粒子） あるいは微結晶である。これらの微細粒子あるいは微結晶は、半導体装置製造工程 の種々の加熱工程により形成される。
[0070] 第 2の構成物は、電極部分 43から電極部分 43に隣接 (近接)する固体電解質領域
(固体電解質層) 46中に拡散して固体電解質領域 (固体電解質層) 46内で導電パス を形成する金属ある ヽは半金属原子であり、例えば上記のように銅 (Cu)または銀 (A g)であることが好ましい。図 5に模式的に示されるように、電極部分 43において、第 1 の構成物 (例えば酸ィ匕タンタル）により構成された第 1の部分 43aの隙間（間）に、第 2 の構成物 (銅または銀）により構成された第 2の部分 43bが存在している。第 2の部分 43bが、第 1の部分 43aの隙間（間）に金属の状態で存在していれば、より好ましい。 すなわち、電極部分 43は、例えば酸ィ匕タンタルなどの酸ィ匕物（第 1の構成物）の複数 の微細粒子あるいは微結晶（第 1の部分 43a)の間（隙間）に金属（または半金属）、 例えば銅や銀 (第 2の構成物、第 2の部分 43b)が存在した状態となっている。
[0071] 第 2の構成物が銅 (Cu)であれば、半導体装置の製造工程中（例えば埋め込み銅 配線の形成工程など)で銅 (Cu)を使用して ヽるので、金属汚染などの心配が少な!/、 。また、第 2の構成物が銀 (Ag)であれば、銀 (Ag)は銅 (Cu)よりもイオン半径が小さ く拡散速度が速いので、書き込み時の電極部分 43から固体電解質領域 46中への 第 2の構成物の拡散速度を速めることができ、書き込み速度をより向上することができ る。
[0072] プラグ 35上に位置する電極部分 43の平面寸法 (面積）は、プラグ 35の上面の平面 寸法 (面積)よりも小さい。また、プラグ 35上に位置するドーム状部分 43と固体電解 質領域 46との接触面積は、プラグ 35の上面の面積よりも小さい。
[0073] ドーム状部分 43は、プラグ 35に近接した領域に複数形成されることがより好ましい 力 プラグ 35 (コンタクト電極)の上面の寸法 (例えばプラグ 35の直径)径が非常に小 さくなつた場合などには、プラグ 35上に位置する電極部分 43は 1つになってもよい。 しかしながら、プラグ 35上にドーム状部分 43が存在していないとメモリ素子として機 能しなくなるので、プラグ 35上に少なくとも一つのドーム状部分 43が存在するように する。すなわち、プラグ 35上を含む絶縁膜 71上に第 1の構成物と第 2の構成物から なる第 2構成物放出層 45が形成されている力 プラグ 35上には、少なくとも一つのド ーム状部分 43が存在している。従って、第 1の構成物と第 2の構成物カゝらなる第 2構 成物放出領域 45のうち、プラグ 35上に位置する部分は、少なくとも一つのドーム状 部分 43とその周囲の絶縁膜 44とにより構成されている。プラグ 35上に位置するドー ム状部分 43が、メモリ素子 (記憶素子)の一方の電極 (下部電極、第 2構成物放出セ ル）として機能し、上部電極層 47のうち、プラグ 35に近接したドーム状部分 43に固体 電解質領域 46を介在して対向する部分が、メモリ素子 (記憶素子)の他方の電極 (上 部電極、第 2電極)として機能する。
[0074] 第 1の構成物と第 2の構成物カゝらなる第 2構成物放出領域 45の電極部分 43は、固 体電解質領域 46中を移動 (拡散)する金属イオンまたは金属元素 (第 2の構成物)の 供給層、すなわち金属元素供給層である。固体電解質領域 46は、電極部分 43から 供給された第 2の構成物 (銅または銀)が移動 (拡散)する固体電解質層であり、情報 の記録 (記憶)層として機能することができる。なお、本実施の形態および他の実施の 形態において、固体電解質とは、広い意味での固体電解質であって、抵抗変化が検 出される何らかの電荷移動を可能にするものであれば良い。
[0075] 第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45に近接して固体電解 質領域 46が設けられて 、るので、ドーム状の電極部分 (第 2構成物放出セル) 43〖こ 近接して固体電解質領域 46が存在している。固体電解質領域 46を、カルコゲン元 素（S, Se, Te)を含む材料、すなわちカルコゲナイド (カルコゲナイド半導体、カルコ ゲナイド材料)カゝらなるカルコゲナイド層により形成すれば、メモリ素子の書き換え速 度を速めることができるので、より好ましい。ここで、カルコゲナイドとは、硫黄 (S)、セ レン（Se)、テルル (Te)のうちの少なくとも 1元素を含む材料をいう。例えば、固体電 解質層としての固体電解質領域 46を、多価金属の硫化物、ここでは主成分を Mo— S (Mo (モリブデン)および S (硫黄）とすることで、メモリ素子の書換えを安定化するこ とができる。ただし、 Ta (タンタル)または Ti (チタン)など、他の遷移金属のカルコゲ ナイド (硫ィ匕物、セレンィ匕物、テルルイ匕物）を固体電解質領域 46に用いても良い。こ のように、固体電解質領域（固体電解質層） 46は、カルコゲナイドにより形成すること ができる力 タンタル、モリブデンおよびチタンよりなる群力 選択された少なくとも 1 元素と、カルコゲン元素とにより構成されたカルコゲナイドにより形成することが好まし ぐ固体電解質領域 46を構成するカルコゲン元素が硫黄 (S)であれば、更に好まし い。これにより、カルコゲナイド（固体電解質領域 46)が高融点になり、より安定な化 合物となるので、固体電解質領域 46を安定化して、固体電解質領域 46の記憶情報 の書き換え特性などをより向上することができる。
[0076] また、電極部分 43が含有する第 2の構成物 (銅または銀)を、固体電解質領域 46も 含有していれば、より好ましい。固体電解質領域 46が第 2の構成物 (銅または銀)を 含有することにより、書き込み時の電極部分 43から固体電解質領域 46中への第 2の 構成物 (銅または銀)の拡散 (移動）を誘発または促進することができ、書き込み速度 をより向上することができる。このため、固体電解質領域 46を、タンタル、モリブデン およびチタンよりなる群力 選択された少なくとも 1元素と、カルコゲン元素 (好ましく は硫黄 (S) )と、更に銅 (Cu)元素とにより形成すれば、より好ましぐ例えば、銅 (Cu) 元素とモリブデン (Mo)元素と硫黄 (S)元素とにより形成された Cu— Mo— S膜により 固体電解質領域 46を形成すれば、更に好ましい。
[0077] また、本実施の形態では、固体電解質領域（固体電解質層） 46をカルコゲナイド〖こ より形成している力 他の形態として、酸化物（例えば WOのような酸化タングステン
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やあるいは Ta Oのような酸ィ匕タンタルなどの酸ィ匕物固体電解質)または有機物によ
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り固体電解質領域 46を形成することもできる。すなわち、酸化物固体電解質層などを 固体電解質領域 46として用いることもでき、この場合、カルコゲナイドを固体電解質 領域 46として用いた場合よりもメモリの書換え速度が低下するが、メモリ動作可能で ある。このように、固体電解質領域（固体電解質層） 46は、酸化物、好ましくはタンダ ステン (W)およびタンタル (Ta)からなる群力 選択された少なくとも 1元素と酸素元 素とにより構成された酸化物、あるいは有機物により形成するもできる。従って、固体 電解質領域 46は、カルコゲナイドまたは酸ィ匕物または有機物を主成分とする層、す なわちカルコゲナイド層または酸ィ匕物層または有機物層である。 [0078] 電極部分 43の第 2の部分 43bを構成する第 2の構成物としては、第 1の構成物に 比べて、電界の印加により固体電解質領域 42中へ拡散して移動しやすいものを用 いているので、電界の印加により、電極部分 43から固体電解質領域 46に拡散したり 、固体電解質領域 46から電極部分 43に戻ったりすることができる。一方、電極部分 4 3の第 1の部分 43aを構成する第 1の構成物には、電界 (電場)が印加されても、安定 で変化しにくぐ固体電解質領域 46中には拡散しにくいものを用いているので、電界 を印カロしても、電極部分 43の第 1の構成物は、固体電解質領域 46に拡散しない。こ のため、電極部分 43から第 2の構成物が出入りしても、第 1の構成物により構成され た第 1の部分 43aによって、電極部分 43の形状を維持することができる。
[0079] 電極部分 43から固体電解質領域 46に供給 (拡散)された金属元素 (または半金属 元素）、すなわち第 2の構成物は、電界 (電場）により固体電解質領域 46 (固体電解 質層）内を上部電極 47 (対電極)方向に原子間の隙間を探して次々に動き、固体電 解質領域 46に導電パス (導電経路)を形成する。すなわち、図 5に模式的に示される ように、電極部分 43の第 2の部分 43bから供給された金属元素 (金属元素、金属原 子、金属イオン、半金属元素、半金属原子または半金属イオン) 73が、電場 (電界） により固体電解質領域 46内を移動し、固体電解質領域 46において、金属元素 73が 高濃度に存在する部分が形成され、この高濃度に金属元素 73が存在する部分が電 極部分 43と上部電極 47との間をつなぐことにより、導電パス (導電経路、低抵抗部分 ) 74が形成される。金属元素 73は、第 2の構成物 (銅 (Cu)または銀 (Ag) )である。 導電パス 74では、金属原子 (金属元素 73)が高濃度に存在し、金属原子からそこに 近接する金属原子に容易に電子が移動できるので、低い抵抗値が実現される。この ため、固体電解質領域 46において、導電パス 74は、それ以外の領域よりも抵抗率が 低くなる。この導電パス 74が、固体電解質領域 46に、電極部分 43と上部電極 (上部 電極領域) 47との間をつなぐ (連結する）ように形成されることにより、固体電解質領 域 46が低抵抗となり、抵抗素子 48が低抵抗となる。
[0080] 化学反応の例は次のようになる。電極部分 43側が" Ta O +Cu+Cu2+ + 2e"""
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の状態で固体電解質領域 46側が" 2MoS "の状態であったもの力 電極部分 43の
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Cu2+が電極部分 43側から固体電解質領域 46側に移動して、電極部分 43側が "Ta O +Cu"の状態で固体電解質領域 46側が" Cu2+ + MoS +S + S2—"の状態とな
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る。
[0081] 図 6は、固体電解質領域 46の状態と抵抗素子 48 (固体電解質領域 46)の抵抗値 の関係を示す表 (説明図)である。
[0082] 図 6に示されるように、固体電解質領域 46に導電パス 74が形成されていない状態 では、固体電解質領域 46は高抵抗であり、それによつて抵抗素子 48も高抵抗となる 力 固体電解質領域 46に、電極部分 43と上部電極 47の間をつなぐ (連結する）よう に、金属元素 73 (すなわち第 2の構成物）が高濃度に存在する導電パス 74が形成さ れると、固体電解質領域 46は低抵抗となり、それによつて抵抗素子 48も低抵抗とな る。このため、各メモリセルの固体電解質領域 46において、導電パス 74が形成され ていない状態と導電パス 74が形成された状態との間を変化 (遷移)させることにより、 固体電解質領域 46の抵抗値 (抵抗率)すなわち抵抗素子 48の抵抗値を変化させる ことができ、それによつて、不揮発性の記憶素子 (メモリ）を形成することができる。す なわち、固体電解質領域 46が高抵抗の状態 (導電パス 74が形成されて 、な 、状態 )にあるか、あるいは固体電解質領域 46が低抵抗の状態 (導電パス 74が形成された 状態）にあるかを記憶情報とし、電極部分 43から固体電解質領域 46に供給された第 2の構成物 (金属元素 73)が固体電解質領域 46中を移動することにより、固体電解 質領域 46に情報が記憶される。
[0083] 抵抗素子 48の ON抵抗と OFF抵抗は、それぞれ、第 1の構成物と第 2の構成物か らなる第 2構成物放出領域 45 (の電極部分 43)と固体電解質領域 46の 2つの領域の 材料と膜厚で決めることができる。すなわち、 ON抵抗は主として第 1の構成物と第 2 の構成物カゝらなる第 2構成物放出領域 45の電極部分 43の抵抗で決まり、 OFF抵抗 は主として固体電解質領域 46 (固体電解質層）の抵抗で決まる。すなわち、 OFF時 には、固体電解質領域 46に導電パスが形成されておらず、固体電解質領域 46が高 抵抗の状態であるため、 OFF抵抗は主として固体電解質領域 46の抵抗で決まり、 O N時には、固体電解質領域 46に導電パス 74が形成されることにより、固体電解質領 域 46の抵抗が小さ 、ので、 ON抵抗は主として第 1の構成物と第 2の構成物カゝらなる 第 2構成物放出領域 45の電極部分 43の抵抗で決まる。このため、書き換えを繰り返 したときの ON抵抗および OFF抵抗のばらつきを低減することができる。例えば、従 来の Cu (下部電極）— Cu S (固体電解質層）—Pt (上部電極）という層構成のメモリ
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素子に比べて、書き換えを繰り返したときの ON抵抗および OFF抵抗のばらつきを 1 Z3程度に減少させることができる。
金属元素供給領域 (第 2構成物放出セル)であるドーム状部分 43から固体電解質 領域である固体電解質領域 46に供給された金属元素 73 (すなわち第 2の構成物） は、電界 (電場）により固体電解質 46内を移動することができる。すなわち、金属元素 73は、正イオンとして固体電解質領域 46中に存在するので、例えば上部電極 47を 負電位とし電極部分 43を正電位とするなどして、上部電極 47の電位が電極部分 43 の電位よりも低ければ (但し電位差が所定のしきい値以上であれば）、電極部分 43か ら固体電解質領域 46へ第 2の構成物が拡散し (供給され)、固体電解質領域 46中を 第 2の構成物 (金属元素 73)が上部電極 47側へ移動しょうとする。また、例えば上部 電極 47を正電位とし電極部分 43を負電位とするなどして、上部電極 47の電位が電 極部分 43の電位よりも高ければ (但し電位差が所定のしきい値以上であれば）、固体 電解質領域 46中を第 2の構成物 (金属元素 73)が電極部分 43側へ移動し、電極部 分 43 (の第 2の部分 43b)に収容されようとする。また、上部電極 (上部電極領域) 47 と電極部分 43の電位差がゼロ力または所定のしきい値よりも小さければ、第 2の構成 物 (金属元素 73)は固体電解質領域 46中を移動しない。このため、電極部分 43と上 部電極 (上部電極領域) 47に印加される電圧を制御することにより、電極部分 43と上 部電極 (上部電極領域) 47間の電界 (電場)を制御し、それによつて第 2の構成物 (金 属元素 73)の移動を制御することができ、固体電解質領域 46に導電パス 74が形成 されていない高抵抗の状態と固体電解質領域 46に導電パス 74が形成された低抵抗 の状態との間を遷移させたり、各状態を保持したりすることができる。従って、固体電 解質領域 46に導電パス 74が形成されて ヽな 、高抵抗の状態にある力、あるいは固 体電解質領域 46に導電パス 74が形成されて低抵抗の状態にあるかを記憶情報とし 、固体電解質領域 46に情報を記憶 (記録)することができる。電極部分 43はプラグ 3 5に電気的に接続されているので、電極部分 43の電位 (電圧)は、 MISFETQM1, QM2などを介してプラグ 35に印加される電圧により制御することができ、上部電極 4 7はプラグ 54に電気的に接続されているので、上部電極 47の電位 (電圧）は、配線 6 2 (62a)などを介してプラグ 54に印加される電圧により制御することができる。
[0085] このように、電極部分 43 (第 2構成物放出セル)から供給された第 2の構成物 (金属 元素 73)が固体電解質領域 46中を移動して物理特性 (例えば電気抵抗など)が変 化することにより固体電解質領域 46に情報を記憶 (記録)することができ、また、電極 部分 43から固体電解質領域 46に供給された第 2の構成物 (金属元素 73)が固体電 解質領域 46中を移動して物理特性 (例えば電気抵抗など）が変化することにより固 体電解質領域 46に記憶した情報を書き換えることができる。また、アクセス時にァク セス対象である選択メモリセルの通過電流などにより、選択メモリセルにおける固体 電解質領域 46の記憶情報 (高抵抗力ゝ低抵抗か)を読み出すことができる。なお、具 体的な動作例については、後でより詳細に説明する。また、上記の物理特性が変化 するとは、例えば固体電解質領域 46を両側から挟んだ電極間（すなわち電極部分 4 3と上部電極 47の間）の電気抵抗が変化することや、電気容量が変化することなどを 示し、ここで説明したように電気抵抗が変化するのがより好ましい。
[0086] また、上部電極 47と電極部分 43の電位差がゼロかまたは所定のしきい値よりも小さ ければ、第 2の構成物 (金属元素 73)は固体電解質領域 46中を移動しないので、半 導体装置への電源の供給を行わなくとも、固体電解質領域 46に記憶（固体電解質） された情報は保持される。このため、固体電解質領域 46または抵抗素子 48は不揮 発性の記憶素子として機能することができる。
[0087] 本実施の形態で用いた金属含有酸ィ匕物の電極 (電極部分 43)の効果は、図 5に示 したように、酸ィ匕物（第 1の構成物）の微結晶あるいは微粒子 (第 2の部分 43a)の間 に存在する Cuや Agなどの金属原子 (第 2の構成物）力 Sイオンィ匕して半径の小さ 、ィ オンとしてカルコゲナイド領域（固体電解質領域 46)中に拡散することである。このた め、本実施の形態のメモリ素子構造では、カルコゲナイド領域（固体電解質領域 46) 内で導電パスを形成する金属原子 (金属元素 73)が隣接する領域 (ドーム状部分 43 )の酸化物（第 1の構成物）の微細粒子あるいは微結晶（第 2の部分 43a)の隙間に存 在するようにして、隙間（第 1の部分 43aの隙間）が小さいことにより、（電極部分 43か ら）出入りする Cu, Agなどの金属イオン (第 2の構成物、金属元素 73)の量を制限す ることができる。また、カルコゲナイド領域（固体電解質領域 46)の金属元素供給領 域 (電極部分 43)に隣接する部分での、例えば S (硫黄)や Se (セレン）、 Te (テルル） 、 Cu— S、 Cu— Seまたは Mo— Sなどの大きいイオン（マイナスイオン）やクラスター や化合物の金属元素供給領域 (電極部分 43)内への移動による膜構造変化 (電極 部分 43の構造または形状の変化)を抑制する効果も得ることができる。また、上記の 隙間 (第 1の部分 43aの隙間）内の金属 (第 2の構成物、第 2の部分 43b、すなわち銅 または銀）がイオンとして全部出払うことは無ぐ電極部分 43の導電性は常に保たれ る。この金属元素供給領域部分 (電極部分 43)が、従来の固体電解質メモリの Agや Cuの電極 (金属電極）に相当する部分である。このような新たな電極膜 (電極部分 43 )の採用により、メモリ書換えの信頼性を向上することができる。また、電極に相当する 部分の微小化で電界集中をメモリ動作にうまく利用できる。
[0088] すなわち、本実施の形態では、上記のように、電極部分 43は、電界が印加されても 安定で変化しにくい第 1の構成物からなる第 1の部分 43aと、電界により固体電解質 領域 46中に拡散して移動しやすい第 2の構成物力もなる第 2の部分 43bとにより構 成されている。このため、固体電解質領域 46の固体電解質情報の書き換えを繰り返 すことにより、第 2の構成物 (金属元素 73)が電極部分 43から出たり入ったりを繰り返 したとしても、電極部分 43の第 2の部分 43aはほとんど変化しないので、電極部分 43 は形状を維持し、電極部分 43の変形または変性を防止することができる。従って、不 揮発性記憶素子（固体電解質メモリ）の多数回の書き換えを安定して行うことができる
[0089] また、電極部分 43 (プラグ 35上に位置する電極部分 43)における第 2の構成物の 比率 (すなわち、電極部分 43に占める第 2の構成物力もなる第 2の部分 43bの比率） は、 30原子％以上であることが好ましい。これにより、電極部分 43から固体電解質領 域 46へ第 2の構成物 (金属元素 73)を的確に供給して、固体電解質領域 46におけ る情報の記憶をより的確に行うことができる。また、電極部分 43において、第 1の構成 物により構成された第 1の部分 43aが少なすぎると、書き換えを繰り返したときに電極 部分 43の形状が変化する可能性がある。このため、電極部分 43における第 1の構成 物の比率 (すなわち、電極部分 43に占める第 1の構成物からなる第 1の部分 43aの 比率）は、 30原子％以上であることが好ましい。これにより、書き換えを繰り返したとき の電極部分 43の形状安定性をより向上させることができ、不揮発性記憶素子（固体 電解質メモリ）の多数回の書き換えをより安定して行うことができる。従って、電極部分 43における第 2の構成物（第 2の部分 43b)の比率は、 30原子％以上で 70原子％以 下 (すなわち 30〜70原子0 /0の範囲内）であることが、より好ましぐこれにより、固体 電解質領域 46の情報の記憶特性の向上と、書き換え特性の安定ィ匕を両立できる。
[0090] また、本実施の形態では、金属元素供給領域 (ドーム状部分 43)を、図 4に示され るように、安定な絶縁材料 (絶縁膜 44)で囲まれた微小ドーム状部分 (電極部分 43) に分割しているので、ドーム状部分 (電極部分 43)と固体電解質領域 46との接触面 積が小さぐ電極部分 43と固体電解質領域 46とが点接触した状態となり、面内方向 のノ ラツキによる書換え不安定の発生を防止することができる。従来の固体電解質メ モリの Agなどの金属電極とカルコゲナイド層との積層構造の場合、カルコゲナイド層 内の欠陥の影響で Agなどの金属元素のカルコゲナイド層内への拡散が不均一にな り、書き換えを繰り返すとさらに不均一が大きくなつて抵抗値の再現性の低下を引き 起こす可能性がある。しかしながら、本実施の形態の構造では、金属元素 73が出て 行くのも戻るのも微小なドーム状の電極部分 43の先端部分 (頂部、電極部分 43と固 体電解質領域 46の接触部分）に限定され、そこに電界が集中するので、再現性を高 めることができた。
[0091] また本実施の形態では、金属元素 73の出入りが微小なドーム状の電極部分 43の 先端部分に限定されることにより、駆動電圧'駆動電流の低減効果も有り、例えば 1. 5ボルト以下の電圧で高速書き換えすることができた。駆動電流も、例えば、従来の C u (下部電極） -Cu S (固体電解質層）—Pt (上部電極)という層構成のメモリ素子に
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比べて 1Z3程度に減少することができた。書換えは、 10の 8乗回以上が可能であつ た。
[0092] また、本実施の形態では、固体電解質領域（固体電解質層 46)に、 Mo, Ta, Tiな どの多価金属の硫化物や、 W, Taの酸ィ匕物を用いることにより、書換えを安定ィ匕する ことができた。
[0093] また、電極部分 43をドーム状にせずに膜状の部材とした場合、すなわち、第 1の構 成物と第 2の構成物力 なる第 2構成物放出領域 45において絶縁膜 44の部分も電 極部分 43と同様の構成に置換し、第 1の構成物と第 2の構成物力 なる第 2構成物 放出領域 45全体を電極部分 43と同様の構成の膜 (例えば Cu—Ta— O膜）により形 成した場合でも、本実施の形態と同様に、メモリ素子としての動作が可能である。但し 、そのように電極部分 43をドーム状にせずに膜状の部材とした場合に比べて、本実 施の形態のように電極部分 43をドーム状とすれば、書換え可能回数が 1桁向上する ことができるので、より好ましい。
[0094] また、電極部分 43をプラグ 35の上面より大面積の膜状の部材とした場合、プラグ 3 5の上面上に位置する膜が全て電極として作用するため、電極力 金属元素が出入 りする位置 (拡散位置)がばらつき、固体電解質領域 46の固体電解質情報の書き換 えを繰り返したときの再現性が低下する可能性がある。このため、本実施の形態のよ うに、プラグ 35上に位置する電極部分 43の平面寸法 (面積)を、プラグ 35の上面の 平面寸法 (面積)よりも小さくし、プラグ 35上に位置する電極部分 43と固体電解質領 域 46との接触面積を、プラグ 35の上面の面積よりも小さくすることが好ましい。これに より、電極部分 43と固体電解質領域 46との接触部の面積を小さくして、電極部分 43 力も金属元素 73が出入りする位置 (拡散位置)を限定することができ、固体電解質領 域 46の固体電解質情報の書き換えを繰り返したときの再現性を向上することができ る。また、電極部分 43と固体電解質領域 46との接触部の面積を小さくしたことにより 、駆動電圧や駆動電流を下げることができ、 MISFETQM1, QM2を縮小が可能に なるので、半導体装置の小型や高集積化に有利となる。また、高速 ON'OFFが容易 になる。
[0095] また、プラグ 35上に位置する電極部分 43と固体電解質領域 46との接触面積を、プ ラグ 35の上面の面積よりも小さくすることで、電極部分 43と固体電解質領域 46の接 触面積が小さくなつて電極部分 43から金属元素 73が出入りする位置が限定される ので、電極部分 43から固体電解質領域 46に拡散した第 2構成物 (金属元素 73)力 同じ位置で電極部分 43に戻るようにすることができる。このため、固体電解質領域 46 の固体電解質情報の書き換えを多数繰り返したとしても、電極部分 43は形状を維持 して電極部分 43の変形を防止することができ、また、固体電解質領域 46中の金属元 素 73の濃度が高くなりすぎるのを防止することができる。従って、書き換えの繰り返し により固体電解質領域 46中の金属元素 73の濃度が高くなりすぎて ONと OFFの中 間抵抗で変化しなくなるという現象が生じるのを防止でき、不揮発性記憶素子（固体 電解質メモリ）の多数回の書き換えを安定して行うことができる。
[0096] また、本実施の形態の半導体装置では、メモリ（抵抗素子 48)が低抵抗の ON状態 になる時、ドーム状の電極部分 43の頂部から導電パス 74が固体電解質領域 46中を 上方に広がり、その様子がガソリンエンジンの点火プラグがシリンダー内のガスに点 火する瞬間に似ているため、このようなメモリ（半導体記憶装置、抵抗素子 48)をィォ ンプラグメモリと呼ぶことができる。
[0097] また、半導体装置の製造後、最初に電極部分 43側を上部電極 47よりも高電位とし て（電極部分 43側を正電位として）大きな電流を電極部分 43と上部電極 47の間に 流すと、その後は、電極部分 43側を上部電極 47よりも低電位とした (電極部分 43側 を負電位とした)ときに抵抗素子 48 (固体電解質領域 46)が低抵抗となる動作モード になる。また、半導体装置の製造後、最初に電極部分 43側を上部電極 47よりも低電 位として（電極部分 43側を負電位として）大きな電流を電極部分 43と上部電極 47の 間に流すと、その後は、電極部分 43側を上部電極 47よりも高電位とした (電極部分 4 3側を正電位とした)ときに抵抗素子 48 (固体電解質領域 46)が低抵抗となる動作モ ードになる。
[0098] また、はがれ防止膜 32は、 l〜2nm程度の膜厚ではがれ防止の効果が有るため、 プラグ 35形成後に成膜しても良ぐ第 1の構成物と第 2の構成物力もなる第 2構成物 放出領域 45 (電極部分 43)とプラグ 35との間に、はがれ防止膜 32を介在させること もできる。図 7は、他の形態の半導体装置の要部断面図であり、上記図 4に対応する ものである。図 3および図 4では、はがれ防止膜 32の形成後にプラグ 35を形成してい るため、プラグ 35と第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45との 間に、はがれ防止膜 32は介在しておらず、電極部分 43の下面はプラグ 35の上面と 直接的に接触して、電気的に接続されていた。しカゝしながら、図 7では、はがれ防止 膜 32をプラグ 35形成後に形成しているため、スルーホール 34は絶縁膜 31に形成さ れるが、はがれ防止膜 32を貫通せず、絶縁膜 31上にプラグ 35の上面を覆うように、 はがれ防止膜 32が形成され、そのはがれ防止膜 32上に第 1の構成物と第 2の構成 物からなる第 2構成物放出領域 45、固体電解質領域 46および上部電極 47の積層 膜が形成されている。このため、図 7では、プラグ 35の上面と第 1の構成物と第 2の構 成物からなる第 2構成物放出領域 45 (電極部分 43)の下面の間に、はがれ防止膜 3 2が介在することになるが、はがれ防止膜 32を薄く（例えば l〜2nm程度)形成すれ ば、はがれ防止膜 32は面内で完全に連続的には形成されず、またトンネル効果でも 電流が流れ得るので、たとえプラグ 35と第 1の構成物と第 2の構成物力もなる第 2構 成物放出領域 45の間にはがれ防止膜 32が介在していたとしても、（電圧印加時など に)プラグ 35と第 1の構成物と第 2の構成物力もなる第 2構成物放出領域 45 (電極部 分 43)とを電気的に接続することができる。
また、上記のように、第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45 のうち、プラグ 35上に位置する部分は、少なくとも一つの電極部分 43とその周囲の 絶縁膜 44とにより構成されている。しカゝしながら、第 1の構成物と第 2の構成物からな る第 2構成物放出領域 45のうち、プラグ 35上以外の領域に位置する部分は、電極部 分 43とその周囲の絶縁膜 44の両方により構成されていても、あるいは絶縁膜 44だけ で構成されていてもよい。すなわち、プラグ 35上には、少なくとも一つの電極部分 43 が存在する必要がある力 プラグ 35上以外の領域には、電極部分 43は、有っても無 くてもよい。このため、図 4では、プラグ 35上にのみ電極 43が形成されている場合に ついて図示しているが、図 7のように、プラグ 35上だけでなぐプラグ 35上以外の領 域 (例えば第 1の構成物と第 2の構成物力 なる第 2構成物放出領域 45の面内の全 体）に電極部分 43を配置させることもできる。但し、プラグ 35上以外の領域に存在す る電極部分 43は、メモリ素子の電極としては実質的に機能せず、プラグ 35上に存在 する電極部分 43がメモリ素子の電極として実質的に機能する。これは、プラグ 35と上 部電極 47との間に電圧が印加されても、プラグ 35上以外の領域に存在する電極部 分 43はプラグ 35から離れているため、プラグ 35上以外の領域に位置する電極部分 43からは第 2の構成物 (銅または銀)が固体電解質領域 46中に拡散せず、主として プラグ 35上に位置する電極部分 43から第 2の構成物 (銅または銀)が固体電解質領 域 46中に拡散するためである。 [0100] また、はがれ防止膜 32 (界面の層）として好ま 、誘電体材料は、酸ィ匕ゲルマニウ ム、窒化ゲルマニウム、酸化シリコン、窒化シリコン、窒化アルミニウム、窒化チタン、 酸ィ匕アルミニウム、酸化チタン、酸ィ匕クロム、酸ィ匕タンタル、酸化モリブデン、炭化シリ コン、硫ィ匕亜鉛のうちの 1つを主成分（60%以上含有）とする材料、あるいはこれらの 混合材料である。この混合膜領域はどちらかの電極 (電極部分 43または上部電極 4 7)に接しているのが好ましぐプラスイオンによりフィラメントが形成されることからマイ ナス電極に接して設けられるのがメモリ動作の安定性の点で最も好ましいが、両電極 に接しない状態でも動作可能である。誘電体材料とカルコゲナイドとの混合層とする 場合は、カルコゲナイドの含有量を 60モル％以下としな 、と高抵抗ィ匕効果が見られ なかった。本実施の形態では、はがれ防止膜 32として、 Ta Oを 70%と固体電解質
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領域の材料 30%の混合物の、厚さ 5nmの膜を設けた。膜厚は 2nmから 25nmの範 囲で抵抗比を 1桁以上に保って 2倍以に近接した抵抗上昇を確保することができる。
[0101] 次に、メモリ領域 1Aに形成された不揮発性のメモリの動作についてより具体的に説 明する。
[0102] 記憶素子として機能する抵抗素子 48は、固体電解質領域 46の材料としてカルコゲ ナイド材料を用いている。ここで、カルコゲナイドとは、硫黄 (S)、セレン (Se)、テルル (Te)のうちの少なくとも 1元素を含む材料をいう。カルコゲナイド材料を用いたメモリ の特性は、例えば、上記非特許文献 1に述べられている。この記憶素子に記憶情報' 0'を書き込む場合、正電圧を印加し、 ' 1 'を書き込む場合、負電圧を印加する。パル ス幅はいずれも 50nsである。
[0103] このような記憶素子の動作原理から、読み出し時には記憶情報を破壊しないように するために、最高でもしき 、電圧 Vthより低 、電圧に抑制しながら動作しなければな らない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いと低下する傾 向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが 起こらない電圧にする必要がある。そこで、これらの原理に基づいた、上記図 1に示し たメモリアレイ構成を実現する動作を以下に説明する。
[0104] まず、図 8を参照して、上記図 1に示したアレイ構成を用いたメモリセルの読み出し 動作について説明する。ここで、図 8は、メモリセル MC11を選択する場合の動作波 形 (電圧印加波形)を示して!/ヽる。
[0105] まず、待機状態にお!、て、プリチャージィネーブル信号 PCが昇圧電圧 VDHに保 持されて!、るので、 nチャネル型 MISトランジスタ（MISFET) QC1¾V、し QC4が導 通状態にあることにより、ビット線 BL1〜BL4がプリチャージ電圧（ここでは、 VDD/ 2)に維持される。また、入出力線 IZOは、センスアンプ S Αにより降圧電圧 VSL (詳 細は後述する。 )にプリチャージされている。
[0106] 読み出し動作が始まると、昇圧電圧 VDHとなっているプリチャージィネーブル信号 PCが接地電圧 VSSに駆動され、接地電圧 VSSとなっているビット選択線 YS1が昇 圧電圧 VDH (例えば 1. 5以上）に駆動されることにより、トランジスタ（MISFET) QC 1がカットオフされると共に、トランジスタ（MISFET) QD1が導通する。この時、ビット 線 BL1は、入出力線 IZOと同じ降圧電圧 VSLに駆動される。この降圧電圧 VSLは 接地電圧 VSSよりも高いが、プリチャージ電圧 VDDZ2よりも低い電圧であり、プリチ ヤージ電圧 VDDDZ2と降圧電圧 VSLとの差は、抵抗 MR (R)の端子電圧が読み 出し電圧領域の範囲内に収まるような関係に設定されている。
[0107] 次に、接地電圧 VSSとなっているワード線 WL1が昇圧電圧 VDHに駆動されると、 ワード線 WL1上の全てのメモリセルにおける選択トランジスタ（MISFET) QM1が導 通する。この時、記憶素子 MRに電位差が生じたメモリセル MC11内に電流経路が 発生し、ビット線 BL1が、記憶素子 MRの抵抗値に応じた速さでプリチャージ電圧 V DDZ2に向力つて充電される。図 8では、記憶情報' 1 'を保持している場合の方が、 記憶情報' 0，の場合よりも抵抗値が小さいものとしているので、充電が速い。したがつ て、記憶情報に応じた信号電圧が発生される。非選択メモリセル MC12〜MC14で は記憶素子 MRの電位差が 0なので、非選択ビット線 BL2な!、し BL4はプリチャージ 電圧 VDD/2に保持される。すなわち、ワード線 WL1とビット線 BL1により選択され たメモリセル MC 11のみが、ビット線 BL 1を通じて読み出し電流を流す。
[0108] なお、待機状態において、メモリアレイのビット線やソース線をフローティングとする と、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定である ビット線の容量が共通ビット線力 充電されてしまう。このため、図 8ではワード線 WL 1に応じてビット選択線 YS1も立ち下げ、さらに接地電圧 VSSとなっているプリチヤ一 ジィネーブル信号 PCを昇圧電圧 VDHに駆動することにより、ビット線およびソース 線をプリチャージ電圧 VDD/2に駆動して待機状態としている。また、昇圧電圧 VD Hは、電源電圧 VDDと nチャネル型 MISトランジスタのしきい電圧 VTNを用いて、 V DH>VDD+VTNの関係を満たすように設定されている。例えばメモリ（イオンプラ グメモリ）の書き込み動作では、後述するように、読み出し動作よりも大きな電流を流 す必要がある。このため、本発明では、ワード線とビット選択線を昇圧電圧 VDHに駆 動して nチャネル型 MISトランジスタの抵抗を下げることにより、正確な書き込み動作 を行うことができる。また、降圧電圧 VSLをプリチャージ電圧 VDD/2より低く設定す ることにより、ビット線を選択メモリセル中のトランジスタ（MISFET) QMmのソースと し、記憶素子 MRの抵抗によらず、トランジスタのゲート一ソース間電圧を確保できる 。なお、逆の電位関係であっても、その差が、読み出し電圧領域の範囲内に収まるよ うに設定されて 、るならば、同様の選択動作が可能である。
[0109] 尚、図 8は、ソース線 CSLを駆動して力 ワード線 WL1を駆動する例である力 設 計の都合によっては、ワード線 WL1を駆動して力 ビット線 BL1を駆動してもよい。こ の場合には、最初はワード線 WL1が駆動されて選択トランジスタ（MISFET) QM1 が導通するため、記憶素子 MRの端子電圧は OVに確保される。その後、ビット線 BL を駆動すると、記憶素子 MRの端子電圧は OVから大きくなるが、その値はビット線電 圧で律則されるので、読み出し領域の範囲に収めることができる。
[0110] 以上、メモリセル MC 11を選択する例を示したが、同じビット線上のメモリセルは、そ れらのワード線電圧が接地電圧 VSSに固定されているので選択されることはない。ま た、他のビット線はプリチャージ電圧 VDDZ2に駆動されているので、残りのメモリセ ルも非選択状態に維持される。
[0111] 以上の説明では、待機状態のワード線を接地電圧 VSSとし、選択状態のビット線を 降圧電圧 VSLとしている。これらの電圧関係は、非選択メモリセルを通じて流れる電 流が動作に影響を及ぼさないように設定する。すなわち、ビット線が選択され、ワード 線が非選択のメモリセル、例えばメモリセル MCI 1を選択する際の非選択メモリセル MC21〜MCnlのトランジスタ（MISFET) QMが十分オフになるように設定すれば 良い。ここで示したように、待機状態のワード線電圧を接地電圧 VSSとし、選択ビット 線の読出し直前の降圧電圧 VSLを正の電圧とすることにより、トランジスタ QMのしき い値電圧を低くできる。場合によっては、選択されたビット線を接地電圧 VSSとして、 待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタ (MISFET) QMのしき 、値電圧を低くできる。待機時のワード線用に負電圧を発生 させる必要があるが、選択時のビット線の電圧が、外部から印加される接地電圧 VSS であるため安定させ易 、。トランジスタ（MISFET) QMのしき!/、値電圧を十分高くす れば、選択時のビット線と待機状態のワード線を接地電圧 VSSとしても良い。その場 合、外部から印加される接地電圧 VSSである上に、待機状態のワード線の容量が安 定ィ匕容量として働くために、選択時のビット線の電圧をさらに安定なものにできる。
[0112] 更に、図 9に従い、図 1に示したアレイ構成を用いたメモリセルの書き込み動作につ いて説明する。但し、図 9は、メモリセル MC 11を選択する場合の動作波形 (電圧印 加波形)である。まず、プリチャージを終了して力も接地電圧 VSSとなっている書^ ネーブル信号 WEを電源電圧 VDDに駆動して書換回路 PRGCAを活性ィ匕すること により、入出力線 IZOを書き込みデータに応じた電圧に駆動する。図 9では、データ ' 1，を書き込む場合に、降圧電圧 VSLとなって 、る入出力線 I/Oを電源電圧 VDD に駆動し、データ' 0'を書き込む場合に、降圧電圧 VSLとなっている入出力線 ΙΖΟ を接地電圧 VSSに駆動する例が示されている。次に、メモリセル MC11の選択動作 は、読み出し動作と同じように行われ、選択されたビット線 BL1が、入出力線 IZOと 同じ電圧に駆動されることにより、書き込み電流 IWCが発生される。 '0'書き込みの 場合、リセット電流力 Sメモリセル MC11内を、共通ソース線 CSLからビット線 BL1の向 きに流れる。反対に、 ' 1，書き込みの場合、セット電流が、メモリセル MC11内を、ビッ ト線 BL1から共通ソース線 CSLの向きに流れる。以上の、構成と動作により、データ に応じた向きに電流を流す書換動作が可能となる。このような動作により、理想的な イオン伝導が行われるので、セット時間短縮と書換回数向上を実現することができる
[0113] 次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する 。図 10〜図 18は、本実施の形態の半導体装置の製造工程中の要部断面図であり、 上記図 3に対応する領域が示されている。なお、理解を簡単にするために、図 14〜 図 18では、図 13の絶縁膜 21およびそれより下の構造に対応する部分は図示を省略 している。
[0114] まず、図 10に示されるように、例えば p型の単結晶シリコンなど力もなる半導体基板
(半導体ウェハ） 1を準備する。それから、半導体基板 1の主面に、例えば STI (Shallo w Trench Isolation)法または LOCOS (Local Oxidization of Silicon )法などにより、 絶縁体からなる素子分離領域 2を形成する。素子分離領域 2を形成することにより、 半導体基板 1の主面には、素子分離領域 2によって周囲を規定された活性領域が形 成される。
[0115] 次に、半導体基板 1の主面に p型ゥエル 3a, 3bと n型ゥエル 4を形成する。このうち、 p型ゥエル 3aはメモリ領域 1 Aに形成され、 p型ゥエル 13bおよび n型ゥエル 14は周辺 回路領域 1Bに形成される。例えば半導体基板 1の一部に p型の不純物（例えばホウ 素（B) )をイオン注入することなどにより p型ゥエル 3a, 3bを形成し、半導体基板 1の 他の一部に n型の不純物（例えばリン (P)またはヒ素 (As) )をイオン注入することなど により n型ゥエル 4を形成することができる。
[0116] 次に、例えば熱酸ィ匕法などを用いて、半導体基板 1の p型ゥエル 3a, 3bおよび n型 ゥエル 4の表面に薄い酸ィ匕シリコン膜など力もなるゲート絶縁膜用の絶縁膜 5を形成 する。絶縁膜 5として酸窒化シリコン膜などを用いることもできる。絶縁膜 5の膜厚は、 例えば 1. 5〜： LOnm程度とすることができる。
[0117] 次【こ、 p型ウエノレ 3a, 3bおよび n型ウエノレ 4の絶縁膜 5上【こゲート電極 6a, 6b, 6c を形成する。例えば、絶縁膜 5上を含む半導体基板 1の主面の全面上に導電体膜と して低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法な どを用いてその多結晶シリコン膜をパターンィ匕することにより、ノターユングされた多 結晶シリコン膜 (導電体膜)力もなるゲート電極 6a, 6b, 6cを形成することができる。 ゲート電極 6aの下に残存する絶縁膜 5がゲート絶縁膜 5aとなり、ゲート電極 6bの下 に残存する絶縁膜 5がゲート絶縁膜 5bとなり、ゲート電極 6cの下に残存する絶縁膜 1 5がゲート絶縁膜 5cとなる。なお、成膜時または成膜後に不純物をドーピングすること により、ゲート電極 6a, 6bは n型不純物が導入された多結晶シリコン膜 (ドーブトポリ シリコン膜）により形成され、ゲート電極 6cは p型不純物が導入された多結晶シリコン 膜 (ドーブトポリシリコン膜）により形成される。
[0118] 次に、リン (P)またはヒ素 (As)などの n型の不純物をイオン注入することなどにより、 p型ゥエル 3aのゲート電極 6aの両側の領域に n_型半導体領域 7aを形成し、 p型ゥェ ル 3bのゲート電極 6bの両側の領域に n_型半導体領域 7bを形成する。また、ホウ素 (B)などの p型の不純物をイオン注入することなどにより、 n型ゥエル 4のゲート電極 6 cの両側の領域に p—型半導体領域 7cを形成する。
[0119] 次に、ゲート電極 6a, 6b, 6cの側壁上に、サイドウォール 8a, 8b、 8cを形成する。
サイドウォール 8a, 8b、 8cは、例えば、半導体基板 1上に酸化シリコン膜、窒化シリコ ン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチング すること〖こよって形成することができる。
[0120] 次に、リン (P)またはヒ素 (As)などの n型の不純物をイオン注入することなどにより、 p型ゥエル 3aのゲート電極 6aおよびサイドウォール 8aの両側の領域に n+型半導体 領域 9aを形成し、 p型ゥエル 3bのゲート電極 6bおよびサイドウォール 8bの両側の領 域に n+型半導体領域 9bを形成する。また、ホウ素（B)などの p型の不純物をイオン 注入することなどにより、 n型ゥエル 4のゲート電極 6cおよびサイドウォール 8cの両側 の領域に p+型半導体領域 9cを形成する。イオン注入後、導入した不純物の活性ィ匕 のためのァニール処理 (熱処理）を行うこともできる。
[0121] これにより、メモリ領域 1Aの MISFETQM1, QM2のドレイン領域として機能する n 型の半導体領域 10, 11と、共通のソース領域として機能する n型の半導体領域 12と 力 それぞれ、 n+型半導体領域 9aおよび ι 型半導体領域 7aにより形成される。そし て、周辺回路領域 1Bの MISFETQNのドレイン領域として機能する n型の半導体領 域とソース領域として機能する n型の半導体領域とが、それぞれ、 n+型半導体領域 9 bおよび n_型半導体領域 7bにより形成され、 MISFETQPのドレイン領域として機能 する p型の半導体領域とソース領域として機能する p型の半導体領域とが、それぞれ 、p+型半導体領域 9cおよび p—型半導体領域 7cにより形成される。
[0122] 次に、ゲート電極 6a, 6b, 6c、 n+型半導体領域 9a, 9bおよび p+型半導体領域 9c の表面を露出させ、例えばコバルト (Co)膜のような金属膜を堆積して熱処理すること によって、ゲート電極 6a, 6b, 6c、 n+型半導体領域 9a, 9bおよび p+型半導体領域 9 cの表面に、それぞれ金属シリサイド層 15を形成する。その後、未反応のコバルト膜（ 金属膜)は除去する。
[0123] このようにして、図 10の構造が得られる。ここまでの工程により、メモリ領域 1Aに、 n チャネル型の MISFETQM1, QM2が开成され、周辺回路領域 1Bに、 nチャネル型 の MISFETQNと pチャネル型の MISFETQPとが形成される。従って、メモリ領域 1 Aの MISFETQM1, QM2と周辺回路領域 1Bの MISFETQN, QPとは、同じ製造 工程で形成することができる。
[0124] 次に、図 11に示されるように、半導体基板 1上にゲート電極 6a, 6b, 6cを覆うように 絶縁膜 (層間絶縁膜) 21を形成する。絶縁膜 21は、例えば酸ィ匕シリコン膜など力ゝらな る。絶縁膜 21を複数の絶縁膜の積層膜により形成することもできる。絶縁膜 21の形 成後、必要に応じて CMP処理などを行って絶縁膜 21の上面を平坦ィ匕する。これに より、メモリ領域 1Aと周辺回路領域 1Bとで、絶縁膜 21の上面の高さがほぼ一致する
[0125] 次に、フォトリソグラフィ法を用いて絶縁膜 21上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 21をドライエッチングすることにより、絶 縁膜 21にコンタクトホール 22を形成する。コンタクトホール 32の底部では、半導体基 板 1の主面の一部、例えば n+型半導体領域 9a, 9bおよび p+型半導体領域 9c (の表 面に近接した金属シリサイド層 25)の一部やゲート電極 6a, 6b, 6c (の表面に近接し た金属シリサイド層 15)の一部などが露出される。
[0126] 次に、コンタクトホール 22内に、プラグ 23を形成する。この際、例えば、コンタクトホ ール 22の内部を含む絶縁膜 21上に導電性バリア膜 23aをスパッタリング法などによ つて形成した後、タングステン膜 23bを CVD法などによって導電性バリア膜 23a上に コンタクトホール 22を埋めるように形成し、絶縁膜 21に近接した不要なタングステン 膜 23bおよび導電性バリア膜 23aを CMP法またはエッチバック法などによって除去 する。これにより、コンタクトホール 22内に残存して埋め込まれたタングステン膜 23b および導電性バリア膜 23aからなるプラグ 23を形成することができる。
[0127] 次に、図 12に示されるように、プラグ 23が埋め込まれた絶縁膜 21上に、絶縁膜 24 を形成する。それから、フォトリソグラフィ法を用いて絶縁膜 24上に形成したフォトレジ ストパターン（図示せず)をエッチングマスクとして、絶縁膜 24をドライエッチングする ことにより、絶縁膜 24に配線溝（開口部） 25を形成する。配線溝 25の底部では、ブラ グ 23の上面が露出される。なお、配線溝 25のうち、メモリ領域 1Aの MISFETQM1 , QM2のドレイン領域（半導体領域 20, 21)上に形成されたプラグ 23を露出する配 線溝 25、すなわち開口部 25aは、溝状のパターンではなぐそこ力も露出するプラグ 23の平面寸法よりも大きな寸法の孔 (接続孔)状のパターンとして形成することができ る。また、本実施の形態では、開口部 25aを他の配線溝 25と同時に形成している力 開口部 25a形成用のフォトレジストパターンと他の配線溝 25形成用のフォトレジストパ ターンとを別に用いることで、開口部 25aと他の配線溝 25とを異なる工程で形成する ことちでさる。
[0128] 次に、配線溝 25内に配線 27を形成する。この際、例えば、配線溝 25の内部 (底部 および側壁上）を含む絶縁膜 24上に導電性バリア膜 26aをスパッタリング法などによ り形成した後、タングステン膜などカゝらなる主導体膜 26bを CVD法などによって導電 性バリア膜 26a上に配線溝 25を埋めるように形成し、絶縁膜 24に近接した不要な主 導体膜 26bおよび導電性バリア膜 26aを CMP法またはエッチバック法などによって 除去する。これにより、配線溝 25内に残存して埋め込まれた主導体膜 26bおよび導 電性バリア膜 26aからなる配線 27を形成することができる。
[0129] 配線 27のうち、メモリ領域 1Aの開口部 25a内に形成された配線 27aは、プラグ 23 を介してメモリ領域 1Aの MISFETQM1, QM2のドレイン領域（半導体領域 10, 11 )に電気的に接続される。配線 27aは、半導体基板 1上に形成された半導体素子間 を接続するように絶縁膜 21上に延在しているのではなぐプラグ 35とプラグ 23とを電 気的に接続するために絶縁膜 21上に局所的に存在してプラグ 35とプラグ 23との間 に介在している。このため、配線 27aは、配線ではなぐ接続用導体部（コンタクト電 極）とみなすこともできる。また、メモリ領域 1Aにおいて、 MISFETQM1, QM2のソ ース用の半導体領域 12 (n+型半導体領域 9a)にプラグ 23を介して接続されたソース 配線 27bが、配線 27により形成される。
[0130] 配線 27は、上記のような埋め込みタングステン配線に限定されず種々変更可能で あり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることも できる。
[0131] 次に、図 13に示されるように、配線 27が埋め込まれた絶縁膜 24上に、絶縁膜 (層 間絶縁膜) 31およびはがれ防止膜 32を順に形成する。はがれ防止膜 32の膜厚は、 絶縁膜 31の膜厚よりも薄い。また、絶縁膜 31は、例えば酸ィ匕シリコン膜などにより形 成でき、はがれ防止膜 32は、例えば酸ィ匕タンタルなど (Ta Oに近い組成)などの遷
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移金属の酸ィ匕物などにより形成することができる。
[0132] 次に、フォトリソグラフィ法を用いてはがれ防止膜 32上に形成したフォトレジストパタ ーン（図示せず)をエッチングマスクとして、はがれ防止膜 32および絶縁膜 31をドライ エッチングすることにより、はがれ防止膜 32および絶縁膜 31にスルーホール（開口部 、接続孔、貫通孔） 34を形成する。スルーホール 34は、メモリ領域 1Aに形成され、ス ルーホール 34の底部では、上記配線 27aの上面が露出される。
[0133] 次に、スルーホール 34内に、プラグ 35を形成する。この際、例えば、スルーホール 34の内部を含むはがれ防止膜 32上に導電性バリア膜 35aをスパッタリング法などに よって形成した後、タングステン膜 35bを CVD法などによって導電性バリア膜 35a上 にスルーホール 34を埋めるように形成し、はがれ防止膜 32に近接した不要なタンダ ステン膜 35bおよび導電性バリア膜 35aを CMP法またはエッチバック法などによって 除去する。これにより、コンタクトホール 34内に残存して埋め込まれたタングステン膜 35bおよび導電性バリア膜 35aからなるプラグ 35を形成することができる。このように 、プラグ 35は、はがれ防止膜 32および絶縁膜 31に形成された開口部 (スルーホー ル 34)に導電体材料を充填して形成される。
[0134] 本実施の形態では、タングステン膜 35bを用いてスルーホール 34内を埋め込んで プラグ 35を形成した力 CMP処理したときのプラグ 35の上面の平坦性が高くなるよ うな金属（CMP平坦性のょ 、金属）の膜をタングステン膜 35bの代わりに用いることも できる。例えば、上記 CMP平坦性のよい金属として、結晶粒径の小さいモリブデン（ Mo)膜をタングステン膜 35bの代わりに用いることができる。これにより、プラグ 35の 上面の凹凸を抑え、メモリセル素子の電気特性の均一性、書き換え回数信頼性およ び耐高温動作特性をより向上させることができる。
[0135] また、他の形態として、絶縁膜 31の形成後、はがれ防止膜 32を形成することなくス ルーホール 34およびプラグ 35を形成し、その後、プラグ 35の上面上を含む絶縁膜 3 1上に、はがれ防止膜 32を形成することもできる（上記図 7のような構造の場合)。
[0136] また、プラグ 35の上面に、薄い絶縁膜を形成してもよい。例えば、酸ィ匕シリコン膜、 窒化シリコン、は酸ィ匕ゲルマニウム膜または酸ィ匕アルミニウム膜などをプラグ 35の上 面に形成することができる。また、プラグ 35の上面が高抵抗となるように、例えばブラ グ 35を構成するタングステン膜 35bの表面（上面）を酸ィ匕ある!/、は窒化して、プラグ 3 5の上面に酸ィ匕タングステン膜または窒化タングステン膜を形成してもよい。
[0137] 次に、図 14に示されるように、はがれ防止膜 32上に、プラグ 35上を覆うように、第 1 の構成物と第 2の構成物からなる第 2構成物放出層 45を形成する。第 1の構成物と 第 2の構成物力もなる第 2構成物放出領域 45の形成工程は、後でより詳細に説明す る。なお、上記のように、図 14〜図 18では、図 13の絶縁膜 21およびそれより下の構 造に対応する部分は図示を省略して ヽる。
[0138] 次に、図 15に示されるように、第 1の構成物と第 2の構成物からなる第 2構成物放出 領域 45上に固体電解質領域 46を形成し、固体電解質領域 46上に上部電極 47を 形成する。固体電解質領域 46は、カルコゲナイド材料膜などカゝらなり、その膜厚 (堆 積膜厚）は、例えば 50〜200nm程度とすることができる。上部電極 47は、金属層の ような導電体層からなり、例えばタングステン (W)膜またはタングステン合金膜などに より形成することができ、その膜厚 (堆積膜厚）は、例えば 50〜200nm程度とするこ とがでさる。
[0139] 次に、上部電極 47上に絶縁膜 51を形成する。絶縁膜 51は、例えば酸ィ匕シリコン膜 などからなり、その膜厚 (堆積膜厚）は、例えば 250〜500nm程度とすることができる 。絶縁膜 51は、固体電解質領域 46を構成するカルコゲナイド材料の昇華が起こらな い温度、例えば 400°C以下の温度で成膜することが好ましい。これにより、絶縁膜 51 の成膜時の固体電解質領域 46の昇華を防止できる。
[0140] 次に、図 16に示されるように、フォトリソグラフィ法を用いてメモリ領域 1Aの絶縁膜 5 1上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエツ チングマスクとして、絶縁膜 51をドライエッチングしてパターユングする。それから、そ のフォトレジストパターンを除去した後、パターユングされた絶縁膜 51をノヽードマスク (エッチングマスク）として用いて、上部電極 47、固体電解質領域 46および第 1の構 成物と第 2の構成物力 なる第 2構成物放出領域 45をドライエッチングしてパター- ングする。これにより、パターユングされた上部電極 47、固体電解質領域 46および 第 1の構成物と第 2の構成物カゝらなる第 2構成物放出領域 45の積層膜からなる抵抗 素子 48が形成 (加工)される。なお、上部電極 47、固体電解質領域 46および第 1の 構成物と第 2の構成物力 なる第 2構成物放出領域 45をドライエッチングする際には 、はがれ防止膜 32をエッチングストツバ膜として用いることができる。
[0141] 次に、図 17に示されるように、はがれ防止膜 32上に、抵抗素子 48およびそれに近 接した絶縁膜 51を覆うように、例えば酸ィ匕シリコン膜などカゝらなる絶縁膜 (層間絶縁 膜) 52を形成する。絶縁膜 52の形成後、必要に応じて CMP処理などを行って絶縁 膜 52の上面を平坦ィ匕する。
[0142] 次に、フォトリソグラフィ法を用いて絶縁膜 52上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 52および絶縁膜 51をドライエッチング することにより、絶縁膜 52および絶縁膜 51にスルーホール（開口部、接続孔、貫通 孔） 53を形成する。スルーホール 53は、メモリ領域 1Aに形成され、スルーホール 53 の底部では、抵抗素子 48の上部電極 47の上面が露出される。その後、フォトレジス トパターンを除去する。
[0143] 次に、フォトリソグラフィ法を用いて絶縁膜 52上に形成した他のフォトレジストパター ン（図示せず)をエッチングマスクとして、絶縁膜 52、はがれ防止膜 32および絶縁膜 31をドライエッチングすることにより、絶縁膜 52、はがれ防止膜 32および絶縁膜 31 にスルーホール（開口部、接続孔、貫通孔） 55を形成する。スルーホール 55は、周 辺回路領域 1Bに形成され、スルーホール 55の底部では、配線 27の上面が露出さ れる。その後、フォトレジストパターンは除去する。なお、先にスルーホール 55を形成 して力ら、上記スルーホール 53を形成することもできる。また、スルーホール 53とスル 一ホール 55とは、深さが異なるため、異なる工程で形成することが好ましいが、同じ 工程で形成することも可能である。
[0144] 次に、スルーホール 53, 55内〖こ、プラグ 54, 56を形成する。この際、例えば、スル 一ホール 53, 55の内部を含む絶縁膜 52上に導電性バリア膜 57aをスパッタリング法 などによって形成した後、タングステン膜 57bを CVD法などによって導電性バリア膜 57a上にスルーホール 53, 55を埋めるように形成し、絶縁膜 52に近接した不要なタ ングステン膜 57bおよび導電性バリア膜 57aを CMP法またはエッチバック法などによ つて除去する。これにより、スルーホール 53内に残存して埋め込まれたタングステン 膜 57bおよび導電性バリア膜 57aからなるプラグ 54と、スルーホール 55内に残存し て埋め込まれたタングステン膜 57bおよび導電性バリア膜 57aからなるプラグ 56とを 形成することができる。タングステン膜 57bの代わりに、アルミニウム (A1)膜またはァ ルミ-ゥム合金膜 (主導体膜)などを用いることもできる。このように、プラグ 54, 56は 、絶縁膜に形成された開口部 (スルーホール 53, 55)に導電体材料を充填して形成 される。
[0145] 本実施の形態では、スルーホール 53, 55を形成した後、同じ工程でプラグ 54, 56 を形成しており、これにより、製造工程数を低減することができる。他の形態として、ス ルーホール 53またはスルーホール 55の一方を形成してからそのスルーホールを埋 めるプラグ（プラグ 54またはプラグ 56の一方）を形成し、その後、スルーホール 53ま たはスルーホール 55の他方を形成してそのスルーホールを埋めるプラグ（プラグ 54 またはプラグ 56の他方）を形成することもできる。
[0146] 次に、図 18に示されるように、プラグ 54, 56が埋め込まれた絶縁膜 52上に、第 2層 配線として配線 62を形成する。例えば、プラグ 54, 56が埋め込まれた絶縁膜 52上 に、導電性バリア膜 6 laとアルミニウム膜またはアルミニウム合金膜 6 lbとをスパッタリ ング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを 用いてパター-ングすることで、配線 62を形成することができる。配線 62は、上記の ようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線 または銅配線 (埋込銅配線)などとすることもできる。メモリ領域 1Aでは、配線 62によ り、ビット線として機能する配線 (ビット線、ビット線配線) 62aが形成される。
[0147] その後、絶縁膜 52上に、配線 62を覆うように、層間絶縁膜としての絶縁膜 (図示せ ず)が形成され、更に上層の配線層（第 3層配線以降の配線)などが形成されるが、こ こでは図示およびその説明は省略する。そして、 400°C〜450°C程度の水素ァニー ルが行われた後に、半導体装置 (半導体メモリ装置)が完成する。 [0148] 次に、第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45の形成工程に ついて、より詳細に説明する。図 19〜図 25は、本実施の形態の半導体装置の製造 工程のうち、第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45の形成ェ 程中の要部断面図であり、メモリ領域 1Aのプラグ 35の上部近傍領域、すなわち図 4 に対応する領域が示されている。図 19〜図 25の絶縁膜 71は、絶縁膜 31に対応す る力 はがれ防止膜 32も絶縁膜 71に含めて図示して 、る。
[0149] 上記図 10〜図 13の工程を行って、上記図 13に対応する図 19の構造が得られた 後、図 20に示されるように、半導体基板 1の主面の全面上に、すなわちプラグ 35が 埋め込まれた絶縁膜 71に、電極部分 43形成用の材料膜 (第 1材料膜) 41を形成 (堆 積)する。材料膜 41によって電極部分 43が形成されるので、材料膜 41は、第 1の構 成物 (金属または半導体の酸化物）を構成する元素と、第 2の構成物 (Cuまたは Ag) を構成する元素とにより形成されている必要がある。このため、材料膜 41は、第 1の 構成物を形成するための金属元素または半導体元素と、第 1の構成物を形成するた めの酸素元素と、第 2の構成物を形成するための銅 (Cu)または銀 (Ag)とにより、構 成されている。例えば Cu Ta O 膜 (銅 (Cu)とタンタル (Ta)と酸素（O)の原子比
60 10 30
がそれぞれ 60原子％と 10原子％と 30原子％の膜）により材料膜 41を形成すること ができ、例えばスパッタリング法などにより堆積することができる。材料膜 41は、堆積 膜厚は、例えば 30〜50nm程度とすることができる。
[0150] 次に、材料膜 41上に、チタン (Ti)膜 42 (マスク層、第 2材料膜)を形成する。すなわ ち、材料膜 41に近接したチタン膜 42を形成する。チタン膜 42は、後述するように、材 料膜 41をエッチング (スパッタエッチング)する際に、マスク (エッチングマスク）として 作用させる材料膜である。チタン膜 42は、堆積膜厚が数 nm (例えば 5nm程度）と薄 く形成され、スパッタリング法などにより形成することができる。このため、チタン膜 42 の堆積膜厚は、材料膜 41の堆積膜厚よりも薄い。チタン膜 42は、薄いので、面内で 完全に連続的な膜にはならず、材料膜 41上に局所的に粒状に堆積される。
[0151] 次に、半導体基板 1の主面に対して、エッチング、好ましくはスパッタエッチングを行 う。この際、 Ar (アルゴン)イオンを用いたスパッタエッチングを行えば、より好ましい。 すなわち、 Arイオンなどを用いた物理的な衝撃 (イオン衝撃）により、エッチングを行 う。これにより、図 21に示されるように、チタン膜 42および材料膜 41がスパッタされて エッチングされる。なお、図 21では、スパッタエッチング、すなわち材料膜 41および チタン膜 42の積層膜に対して飛行する Arイオンを矢印 75で模式的に示してある。
[0152] このスパッタエッチングでは、チタン膜 42は Arのイオン衝撃を受けても飛散しにくい
(スパッタされにくい、エッチングされにくい、スパッタエッチングされにくい）ので、粒 状のチタン膜 42がマスク（エッチングマスク、スパッタエッチングマスク）として作用す る。このマスクとしての作用は、チタン膜 42自身がスパッタエッチングにより除去され るまで継続する。一方、チタン膜 41に比べて、材料膜 41は、チタン膜 42は Arのィォ ン衝撃を受けると飛散しやすい (スパッタされやすい、エッチングされやすい、スパッ タエッチングされやすい）。このため、図 21に示されるように、材料膜 41は、粒状のチ タン膜 42によって覆われていない領域ではスパッタエッチングにより除去され、粒状 のチタン膜 42によって覆われて ヽる領域では、チタン膜 42がマスクとして作用するこ とにより、材料膜 41が残存する。そして、チタン膜 41がスパッタエッチングされて無く なった後も、若干スパッタエッチングを継続するが、材料膜 41が完全に除去される前 にスパッタエッチングを終了する。これにより、図 22に示されるように、材料膜 41が、 複数のドーム状の電極部分 43に分割され、電極部分 43となる部分以外の材料膜 41 が除去される。
[0153] また、材料膜 41上にチタン膜 42を堆積したときに、粒状のチタン膜 42同士が繋が つていた場合でも、チタン膜 42の堆積膜厚が薄ければ、チタン膜 42は粒界で膜厚 が薄くなるため、 Arイオンのスパッタエッチングの際には、チタン膜 42の粒界カもェ ツチングされてゆき、チタン膜 42が粒状になって、この粒状のチタン膜 42がマスクと して作用することになる。このため、図 21から図 22のようにスパッタエッチングが進行 して、材料膜 41が、複数のドーム状 (半円状)の電極部分 43に分割される。
[0154] また、材料膜 41がスパッタエッチングにより部分的に除去されて下地のプラグ 35の 上面が露出したとしても、プラグ 35を構成するタングステン膜 35bは Arのイオン衝撃 を受けても飛散しにく 、（スパッタエッチングされにく 、）ので、プラグ 35の上面がスパ ッタエッチングされるのを抑制または防止することもできる。
[0155] このように、チタン膜 42をマスクとして作用させたエッチング (スパッタエッチング）に より、材料膜 41を複数のドーム状の電極部分 43に分割することができる。材料膜 41 を分割して形成された複数の電極部分 43のうちの少なくとも 1つ、すなわちプラグ 35 上に位置する電極部分 43が、上記のように記憶素子の電極（固体電解質領域 46へ 金属元素 73を供給する電極)となる。
[0156] 次に、図 23に示されるように、フォトリソグラフィ法を用いて半導体基板 1上に形成し たフォトレジストパターン（図示せず）をエッチングマスクとして、プラグ 35上以外の領 域の電極部分 43を除去し、プラグ 35に近接した電極部分 43を残す。その後、フォト レジストパターンは除去する。
[0157] 次に、図 24に示されるように、半導体基板 1の主面上に、電極部分 43間を埋めて 電極部分 43を覆うように、酸ィ匕シリコン膜または酸ィ匕アルミニウムなど力もなる絶縁膜 44aをスパッタリング法などにより形成し、 CMP法またはエッチング (スパッタエツチン グ)などを用いて電極部分 43に近接した絶縁膜 44aを除去して、電極部分 43の頂部 (上部、上面）を露出させる。この際、電極部分 43の周囲には絶縁膜 44aを残し、残 存する絶縁膜 44aが絶縁膜 44になる。このようにして、電極部分 43の頂部を絶縁膜 44から露出させ、電極部分 43間または周囲に絶縁膜 44を残すことにより、電極部分 43が埋め込まれた絶縁膜 44からなる第 1の構成物と第 2の構成物カゝらなる第 2構成 物放出領域 45が形成される。
[0158] CMP法を用いて電極部分 43に近接した絶縁膜 44aを除去する場合は、電極部分 43の頂部が露出するまで絶縁膜 44を研磨すればよい。また、絶縁膜 44aの堆積時 には、下地の電極部分 43の形状を反映し、電極部分 43の上部で絶縁膜 44aが突起 状となる。このため、スパッタエッチングを用いて電極部分 43に近接した絶縁膜 44a を除去する場合は、絶縁膜 44aの突起部はスパッタエッチングの電界集中によりエツ チングされ易いことを利用して、電極部分 43の上部の絶縁膜 44aを選択的にエッチ ングすることにより、絶縁膜 44から電極部分 43の頂部を露出させることができる。
[0159] その後、上記図 15〜図 18に示される工程が行われる。すなわち、図 15の工程段 階に対応する図 25に示されるように、第 1の構成物と第 2の構成物からなる第 2構成 物放出領域 45上に (すなわち電極部分 43および絶縁膜 44上に）、固体電解質領域 46、上部電極 47および絶縁膜 51を順に形成する。これにより、第 2構成物放出領域 45 (電極部分 43および絶縁膜 44)に近接した固体電解質領域 46が形成され、固体 電解質領域 46に近接した上部電極 47が形成される。固体電解質領域 46は、上記 のように、カルコゲナイドまたは酸ィ匕物を主成分とする層であり、カルコゲナイド層で あればより好ましい。例えば、 Cu Mo S 膜、 Cu Mo S 膜、 Cu Ta S 膜あ
10 30 60 10 35 55 10 30 60 るいは Ag Mo S 膜などにより、固体電解質領域 46を形成することができる。なお
10 30 60
、Cu Mo S 膜は、銅 (Cu)とモリブデン (Mo)と硫黄 (S)の原子比がそれぞれ 10
10 30 60
原子％と30原子％と 60原子％の膜であり、 Cu Mo S 膜は、銅 (Cu)とモリブデン
10 35 55
(Mo)と硫黄 (S)の原子比がそれぞれ 10原子％と 35原子％と 55原子％の膜である 。また、 Cu Ta S 膜は、銅 (Cu)とタングステン (Ta)と硫黄 (S)の原子比がそれぞ
10 30 60
れ 10原子％と30原子％と60原子％の膜であり、 Ag Mo S 膜は、銀 (Ag)とタン
10 30 60
ダステン (Ta)と硫黄 (S)の原子比がそれぞれ 10原子％と30原子％と60原子％の膜 である。固体電解質領域 46は、スパッタリング法などにより形成することができる。上 部電極 43は、例えばタングステン (W)膜などの導電体膜 (金属膜)カゝらなり、スパッタ リング法などにより形成できる。
[0160] また、材料膜 41は、堆積時は非晶質であるが、材料膜 41堆積後の半導体装置の 製造工程中の種々の加熱工程により材料膜 41やそれによって形成された電極部分 43が結晶化される。これにより、上記図 5に示されるように、電極部分 43の第 1の構 成物（例えば酸ィ匕タンタル）により構成された第 1の部分 43aは、第 1の構成物（例え ば酸ィ匕タンタル)の微細粒子あるいは微結晶となり、第 1の部分 43aの隙間に、第 2の 構成物 (銅または銀）により構成された第 2の部分 43bが存在した状態となる。
[0161] また、上記図 23のエッチング工程を省略し、プラグ 35上以外の領域にも電極部分 43を残存させることもでき、この場合、プラグ 35上だけでなぐ第 1の構成物と第 2の 構成物からなる第 2構成物放出領域 45の面内の全体に電極部分 43が存在し、上記 図 7のような構造が得られる。
[0162] このような本実施の形態の構造および製造方法により、情報の記憶が可能な半導 体装置において、駆動電圧や駆動電流を下げることができる。また、書換え可能回 数を増大させることができる。また、高速セットが可能になる。また、低製造コストで再 現性を良くすることができる。従って、情報の記憶が可能な半導体装置の性能を向上 させることがでさる。
[0163] また、本実施の形態では、固体電解質領域 46よりもトランジスタに近い側、すなわ ち固体電解質領域 46と MISFETQM1, QM2との間に、プラグ状電極である電極 部分 43を設けているが、他の形態として、固体電解質領域 46よりもトランジスタ側か ら遠い側、すなわち固体電解質領域 46とプラグ 54との間に、プラグ状電極である電 極部分 43を設けることもできる。この場合、第 1の構成物と第 2の構成物カゝらなる第 2 構成物放出領域 45と上部電極 47とを入れ換え、 MISFETQM1, QM2に接続され たプラグ 35と上層の配線 62aに接続されたプラグ 54の間に、上部電極 47、固体電 解質領域 46および第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45が、 下 (プラグ 35に近い側）から順に形成されることになる。但し、本実施の形態のように 固体電解質領域 46よりもトランジスタに近!、側（固体電解質領域 46と MISFETQM 1, QM2との間）にプラグ状電極である電極部分 43を設けた方力 リセット時の電流 を約 30%程度低減することができるので、より好ましい。また、本実施の形態のように 固体電解質領域 46よりもトランジスタに近い側にプラグ状電極である電極部分 43を 設けた方が、プラグ状電極である電極部分 43を含む第 1の構成物と第 2の構成物か らなる第 2構成物放出領域 45の形成が容易である。
[0164] 以上、本実施の形態では、 1個のカルコゲナイド材料による記憶素子（固体電解質 固体電解質領域 46)と 1個のトランジスタ（MISFETQM1または QM2)とで構成され るメモリセルを有するイオンプラグメモリについて主に説明してきた力、メモリセルの構 成は、これに限定されない。本実施の形態の記憶素子は、 100万回以上の書き換え が可能で、高い歩留まりで製造できる。また、カルコゲナイドの固体電解質領域 46に 隣接して、 T1A1N等の遷移金属の窒化物や Cr—Oなどの酸ィ匕物等のノリア膜を形 成したり、固体電解質領域 46の材料として Znまたは Cdの含有量が 10原子％以上で 融点が 1000°C以上のカルコゲナイド系の材料を使用したり、上部電極 47としてチタ ンとタングステンの合金膜 (例えば W80Ti20 (タングステンが 80原子0 /0でチタンが 2 0原子％の合金)など)あるいはそれとタングステン膜との積層膜とを用いるなどすれ ば、更に書換え可能回数を増大できるという利点を得られる。あるいは熱の拡散を抑 制する目的で、例えば、 ITO (インジウムとスズの酸ィ匕物の混合物）のような熱伝導率 の悪い導電膜をカルコゲナイド（固体電解質領域 46)と上部電極 47との間に挟むこ とも、勿論可能である。また、下部のコンタクト（プラグ 35)の上部の発熱材は、 TiAlN の代わりに Zn— Te系などの材料を用いると、この部分のジュール発熱によって固体 電解質領域 46下部を補助加熱することができ、 Wコンタクトの場合に比べてリセット 電流の約 30%の低減と良好な多数回書き換え特性が得られる。
[0165] (実施の形態 2)
図 26は、本実施の形態の半導体装置の要部断面図である。図 26は、上記実施の 形態 1の図 3に対応するものである力 絶縁膜 21およびそれよりも下の構造は、上記 実施の形態 1 (図 3)と同様であるので、図面を見易くするために図示を省略している
[0166] 上記実施の形態 1では、固体電解質領域 46および上部電極 (上部電極領域) 47 の積層膜は、ほぼ平坦に形成されていた。本実施の形態では、固体電解質領域 46 および上部電極 47の積層膜に凹凸を設けている。
[0167] 配線 27が埋め込まれた絶縁膜 24上には、絶縁膜 31が形成され、絶縁膜 31上に、 はがれ防止膜 32が形成されている力 本実施の形態では、図 26に示されるように、 メモリ領域 1Aにおいて、はがれ防止膜 32上に、例えば酸ィ匕シリコン膜など力もなる 絶縁膜 (層間絶縁膜) 81が形成されている。本実施の形態では、スルーホール 34は 、メモリ領域 1Aにおいて、絶縁膜 31、はがれ防止膜 32および絶縁膜 81を貫通する ように形成さており、スルーホール 34内にプラグ 35が形成されている。メモリセル領 域 1Aにおける絶縁膜 81は、図 3のように、メモリセルビットごとに、パターユングによ つて分離されていれば、より好ましい。このため、絶縁膜 81は、プラグ 35の周囲にの み、設けられている。
[0168] メモリ領域 1Aにおいて、プラグ 35の上面および絶縁膜 81の上面上に第 1の構成 物と第 2の構成物カゝらなる第 2構成物放出領域 45が形成されている。プラグ 35上に 少なくとも一つの電極部分 43が存在することは、上記実施の形態 1と同様である。第 1の構成物と第 2の構成物力 なる第 2構成物放出領域 45上を含むはがれ防止膜 3 2上に固体電解質領域 46が形成され、固体電解質領域 46上に上部電極 47が形成 され、上部電極 47上に絶縁膜 51が形成されている。配線 62と上部電極 47とを接続 するプラグ 54は、上部電極 47の平坦な領域上に形成されて ヽる。
[0169] 他の構成は、上記実施の形態 1とほぼ同様であるので、ここではその説明は省略す る。
[0170] 本実施の形態では、プラグ 35の周囲に局所的に絶縁膜 81を設けることで、プラグ 3 5の上部および絶縁膜 81からなる凸部を、絶縁膜 31およびはがれ防止膜 32の積層 膜上に形成し、この凸部上に第 1の構成物と第 2の構成物力 なる第 2構成物放出領 域 45を形成し、第 1の構成物と第 2の構成物カゝらなる第 2構成物放出領域 45を含む 凸部（後述の凸部 82に対応）を覆うように、固体電解質領域 46および上部電極 47を 形成している。このため、固体電解質領域 46および上部電極 47は、凸部（82)の上 部に位置して平坦な領域 (平坦領域、第 1領域) 83aと、平坦な領域 83aの周囲で平 坦な領域 83aに対して傾斜した領域 (傾斜領域、段差部、第 2領域) 83bを有してい る。プラグ 35上は平坦な領域 83aであり、平坦な領域 83aで、固体電解質領域 46と プラグ 35に近接した電極部分 43とが接触（隣接、対向）している。領域 83bは、凸部 (82)の段差 (側壁）に応じて傾斜した段差状の領域である。領域 83bでは、平坦な 領域 83aよりも、固体電解質領域 46および上部電極 47の膜厚が薄くなる。
[0171] 次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する 。図 27〜図 32は、本実施の形態の半導体装置の製造工程中の要部断面図である。 図 12までの製造工程は上記実施の形態 1と同様であるので、ここではその説明は省 略し、図 12に続く製造工程について説明する。なお、図 27〜図 32は、上記図 26に 対応する領域が示されており、理解を簡単にするために、図 26と同様、絶縁膜 21お よびそれより下の構造に対応する部分は図示を省略している。
[0172] 上記実施の形態 1と同様にして図 12に示される構造が形成された後、図 27に示さ れるように、配線 27が埋め込まれた絶縁膜 24上に、絶縁膜 31およびはがれ防止膜 32を順に形成し、はがれ防止膜 32上に、更に絶縁膜 81を形成する。絶縁膜 81の膜 厚は、はがれ防止膜 32の膜厚よりも厚ぐ例えば酸ィ匕シリコン膜などにより形成できる
[0173] 次に、フォトリソグラフィ法を用いて絶縁膜 81上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 81、はがれ防止膜 32および絶縁膜 31 をドライエッチングすることにより、絶縁膜 81、はがれ防止膜 32および絶縁膜 31にス ルーホール 34を形成する。スルーホール 34は、メモリ領域 1Aに形成され、スルーホ ール 34の底部では、上記配線 27aの上面が露出される。それから、上記実施の形態 1と同様にして、スルーホール 34内にプラグ 35を形成する。
[0174] 次に、図 28に示されるように、絶縁膜 81上に、プラグ 35上を覆うように、第 1の構成 物と第 2の構成物からなる第 2構成物放出領域 45を形成する。第 1の構成物と第 2の 構成物からなる第 2構成物放出領域 45の形成工程は、上記実施の形態 1と同様であ るので、ここではその説明は省略する。
[0175] 次に、図 29に示されるように、フォトリソグラフィ法を用いて第 1の構成物と第 2の構 成物からなる第 2構成物放出領域 45上に形成したフォトレジストパターン（図示せず） をエッチングマスクとして、第 1の構成物と第 2の構成物力 なる第 2構成物放出領域 45および絶縁膜 81をドライエッチングする。この際、はがれ防止膜 32をエッチングス トツパ膜として機能させることができる。このドライエッチング工程では、フォトレジスト ノターンを、プラグ 35を平面的に含み、プラグ 35の上面よりも少し大きい面積のパタ ーンとすることで、プラグ 35およびプラグ 35の周囲（近傍)の絶縁膜 81と、第 1の構成 物と第 2の構成物力 なる第 2構成物放出領域 45とを残し、他の領域の第 1の構成 物と第 2の構成物力もなる第 2構成物放出領域 45および絶縁膜 81を除去する。これ により、プラグ 35の周囲に局所的に絶縁膜 81が残存し、プラグ 35の周囲以外では、 絶縁膜 81が除去されて、上面が後退し、はがれ防止膜 32が露出する。このため、プ ラグ 35の上部と、プラグ 35の周囲の絶縁膜 81と、プラグ 35および絶縁膜 81の上面 に近接した第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45とからなる凸 部 82が形成される。
[0176] 次に、図 30に示されるように、半導体基板 1の主面上に (すなわち、はがれ防止膜 32上に)、凸部 82を覆うように、固体電解質領域 46、第 1の構成物と第 2の構成物か らなる第 2構成物放出領域 47および絶縁膜 51を順に形成する。固体電解質領域 46 、上部電極 47および絶縁膜 51の形成工程は、上記実施の形態 1と同様であるので、 ここではその説明は省略する。
[0177] 凸部 82を覆うように固体電解質領域 46および第 1の構成物と第 2の構成物力ゝらな る第 2構成物放出領域 47を形成する際には、固体電解質領域 46および上部電極 4 7は下地の凸部 82の形状を反映してほぼコンフォーマルに形成されるので、固体電 解質領域 46および上部電極 (上部電極領域) 47は、凸部 82の上部に位置して平坦 な領域 83aと、平坦な領域 83aの周囲で傾斜した領域 83bを有することになる。しか しながら、凸部 82を覆うように成膜した場合、平坦な領域に堆積された膜の膜厚に比 ベて、凸部 82の側壁上に堆積された膜の膜厚は、薄くなる傾向にある。このため、平 坦な領域 83aの固体電解質領域（固体電解質層） 46および上部電極 47の膜厚に比 ベて、凸部 82の側壁上に堆積された、傾斜した領域 83bの固体電解質領域 46およ び上部電極 47の膜厚は、薄くなる。
[0178] 次に、図 31に示されるように、フォトリソグラフィ法を用いて絶縁膜 51上に形成した フォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜 51をドライエッチ ングしてパターユングする。それから、そのフォトレジストパターンを除去した後、パタ 一ユングされた絶縁膜 51をノヽードマスク (エッチングマスク）として用いて、上部電極 47および固体電解質領域 46をドライエッチングしてパターユングする。この際に、は がれ防止膜 32をエッチングストツバ膜として用いることができる。
[0179] その後の工程は、上記実施の形態 1とほぼ同様である。すなわち、図 32に示される ように、上記実施の形態 1と同様にして、絶縁膜 52を形成し、スルーホール 53, 55を 形成し、スルーホール 53, 55内にプラグ 54, 56を形成し、プラグ 54, 56が埋め込ま れた絶縁膜 52上に配線 62を形成する。
[0180] 本実施の形態でも、上記実施の形態 1とほぼ同様の効果を得ることができる。更に 本実施の形態では、固体電解質領域 46および上部電極 47に傾斜した領域 83bを 設けている。この傾斜した領域 83bでは、平坦な領域 83aよりも、固体電解質領域 46 および上部電極 47の膜厚が薄くなるため、そして、傾斜した領域 83bでは結晶粒の 配列が乱れる傾向が有るため、固体電解質領域 46および上部電極 47の膜面内の 熱拡散量が下がり、断熱により昇温を容易にする効果や融解領域の広がり過ぎを防 ぐ効果を得ることができる。すなわち、平坦な領域 83aから、傾斜した領域 83bを越え て熱や電流が広がるのを抑制または防止できる。これにより、駆動電圧を更に下げる ことができる。傾斜した領域 83bでの固体電解質領域 46および上部電極 47の膜厚 力 平坦な領域 83aでの固体電解質領域 46および上部電極 47の膜厚の 20%以上 80%以下の範囲にあると、より好ましぐ特に低電力化効果が顕著で、例えば 2. 2ボ ルト程度で駆動可能であった。また、凸部 82の上部に位置する平坦な領域 83aの固 体電解質領域 46の下面が、凸部 82から傾斜した領域 83bを越えて離れた領域の固 体電解質領域 46の平均的な上面より高い位置にあれば、より好ましぐこれにより、 固体電解質領域 46の膜厚力 Sいかなる値であっても、常に凸部による上記効果を得る ことができる。この場合駆動電圧は更に下げることができ、例えば 1. 8ボルト程度とす ることがでさた。
[0181] (実施の形態 3)
図 33は、本実施の形態の半導体装置の要部断面図である。図 33は、上記実施の 形態 1の図 3に対応するものである力 絶縁膜 21およびそれよりも下の構造は、上記 実施の形態 1 (図 3)と同様であるので、図面を見易くするために図示を省略している
[0182] 上記実施の形態 1では、固体電解質領域 46および上部電極 47の積層膜は、ほぼ 平坦に形成されていた。本実施の形態では、固体電解質領域 46および上部電極層 47の積層膜に凹凸を設けている。
[0183] 本実施の形態では、図 26に示されるように、メモリ領域 1Aにおいて、プラグ 35が埋 め込まれた絶縁膜 31およびはがれ防止膜 32の積層膜上に、例えば酸ィ匕シリコン膜 など力もなる絶縁膜 91が形成されている。絶縁膜 91は、プラグ 35上およびその近傍 には形成されていないが、その周囲に形成されている。周辺回路領域 1Bには、絶縁 膜 91は形成されて!、ても、形成されて!、なくともよ!/ヽ。
[0184] メモリ領域 1Aにおいて、プラグ 35の上面および絶縁膜 91の上面上に第 1の構成 物と第 2の構成物カゝらなる第 2構成物放出領域 45が形成されている。プラグ 35上に 少なくとも一つの電極部分 43が存在することは、上記実施の形態 1と同様である。第 1の構成物と第 2の構成物からなる第 2構成物放出領域 45上に固体電解質領域 46 が形成され、固体電解質領域 46上に上部電極 47が形成され、上部電極 47上に絶 縁膜 51が形成されている。配線 62と上部電極 47とを接続するプラグ 54は、上部電 極 47の平坦な領域上に形成されて ヽる。 [0185] 他の構成は、上記実施の形態 1とほぼ同様であるので、ここではその説明は省略す る。
[0186] 本実施の形態では、プラグ 35上およびその近傍以外の領域で、はがれ防止膜 32 上に絶縁膜 81を設けることで、絶縁膜 91の開口部による凹部 (後述の凹部 92に対 応)を形成し、凹部を覆うように、第 1の構成物と第 2の構成物からなる第 2構成物放 出領域 45、固体電解質領域 46および上部電極 47を形成している。このため、固体 電解質領域 46および上部電極 47は、凹部（92)の底部に位置して平坦な領域 (平 坦領域、第 1領域） 93aと、平坦な領域 93aの周囲で平坦な領域 93aに対して傾斜し た領域 (傾斜領域、段差部、第 2領域) 93bを有している。プラグ 35は凹部（92)の底 に位置しているので、プラグ 35上は平坦な領域 93aであり、平坦な領域 93aで、固体 電解質領域 46とプラグ 35に近接した電極部分 43とが接触（隣接、対向）して ヽる。 領域 93bは、凹部（92)の段差（内側壁）に応じて傾斜した段差状の領域である。領 域 93bでは、平坦な領域 93aよりも、固体電解質領域 46および上部電極 47の膜厚 が薄くなる。
[0187] 次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する 。図 34〜図 38は、本実施の形態の半導体装置の製造工程中の要部断面図である。 図 13までの製造工程は上記実施の形態 1と同様であるので、ここではその説明は省 略し、図 13に続く製造工程について説明する。なお、図 34〜図 38は、上記図 33に 対応する領域が示されており、理解を簡単にするために、図 33と同様、絶縁膜 21お よびそれより下の構造に対応する部分は図示を省略している。
[0188] 上記実施の形態 1と同様にして図 13に示される構造が形成された後、図 34に示さ れるように、プラグ 35が埋め込まれた絶縁膜 31およびはがれ防止膜 32の積層膜上 に、絶縁膜 91を形成する。それから、フォトリソグラフィ法を用いて絶縁膜 91上に形 成したフォトレジストパターン（図示せず)をエッチングマスクとして、絶縁膜 91をドライ エッチングする。この際、はがれ防止膜 32をエッチングストツバ膜として機能させるこ とができる。このドライエッチング工程では、フォトレジストパターンが開口部を有し、こ の開口部が、プラグ 35を平面的に含み、プラグ 35の上面よりも少し大きい面積の開 口部となるよう、フォトレジストパターンを形成することで、プラグ 35上およびプラグ 35 の周囲 (近傍)の絶縁膜 91を除去し、他の領域の絶縁膜 91を残す。これにより、ブラ グ 35上とその周囲では絶縁膜 81が局所的に除去されて、絶縁膜 91の開口部による 凹部（開口部） 92が形成される。凹部（開口部） 92の底部では、プラグ 35および Zま たははがれ防止膜 32が露出して 、る。
[0189] 次に、図 35に示されるように、凹部 92の底部を含む絶縁膜 91上に第 1の構成物と 第 2の構成物力もなる第 2構成物放出領域 45を形成する。第 1の構成物と第 2の構 成物からなる第 2構成物放出領域 45の形成工程は、上記実施の形態 1と同様である 力 凹部 92の底部で電極部分 43の頂部を露出させる必要があるので、上記図 24の 工程では、電極部分 43に近接した絶縁膜 44aを除去するのに、 CMPではなくスパッ タエッチングを用いることが好まし 、。
[0190] 次に、図 36に示されるように、半導体基板 1の主面上に (すなわち、第 1の構成物と 第 2の構成物からなる第 2構成物放出領域 45上に、固体電解質領域 46、第 1の構成 物と第 2の構成物カゝらなる第 2構成物放出領域 47および絶縁膜 51を順に形成する。 固体電解質領域 46、上部電極 47および絶縁膜 51の形成工程は、上記実施の形態 1と同様であるので、ここではその悦名は省略する。
[0191] 凹部 92を覆うように固体電解質領域 46および第 1の構成物と第 2の構成物力ゝらな る第 2構成物放出領域 47を形成するので、固体電解質領域 46および上部電極 47 は下地の凹部 92の形状を反映してほぼコンフォーマルに形成される。このため、固 体電解質領域 46および上部電極 47は、凹部 92の底部に位置して平坦な領域 93a と、平坦な領域 93aの周囲で傾斜した領域 93bを有することになる。し力しながら、凹 部 92を覆うように成膜した場合、平坦な領域に堆積された膜の膜厚に比べて、凹部 92の内側壁上に堆積された膜の膜厚は、薄くなる傾向にある。このため、平坦な領 域 93aの固体電解質領域 46および上部電極 47の膜厚に比べて、凹部 92の内側壁 上に堆積された、傾斜した領域 93bの固体電解質領域 46および上部電極 47の膜厚 は、薄くなる。
[0192] 次に、図 37に示されるように、フォトリソグラフィ法を用いて絶縁膜 51上に形成した フォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜 51をドライエッチ ングしてパターユングする。それから、そのフォトレジストパターンを除去した後、パタ 一ユングされた絶縁膜 51をノヽードマスク (エッチングマスク）として用いて、上部電極 47および固体電解質領域 46をドライエッチングしてパターユングする。この際に、は がれ防止膜 32をエッチングストツバ膜として用いることができる。
[0193] その後の工程は、上記実施の形態 1とほぼ同様である。すなわち、図 38に示される ように、上記実施の形態 1と同様にして、絶縁膜 52を形成し、スルーホール 53, 55を 形成し、スルーホール 53, 55内にプラグ 54, 56を形成し、プラグ 54, 56が埋め込ま れた絶縁膜 52上に配線 62を形成する。
[0194] 本実施の形態でも、上記実施の形態 1とほぼ同様の効果を得ることができる。更に 本実施の形態では、上記実施の形態 2とほぼ同様の効果も得ることができる。すなわ ち、固体電解質領域 46および上部電極 47に傾斜した領域 93bを設けている。この 傾斜した領域 93bでは、平坦な領域 93aよりも、固体電解質領域 46および上部電極 47の膜厚が薄くなるため、そして、傾斜した領域 93bでは結晶粒の配列が乱れる傾 向が有るため、固体電解質領域 46および上部電極 47の膜面内の熱拡散量が下が り、断熱により昇温を容易にする効果や融解領域の広がり過ぎを防ぐ効果を得ること ができる。すなわち、平坦な領域 93aから、傾斜した領域 93bを越えて熱や電流が広 力 ¾のを抑制または防止できる。これにより、駆動電圧を更に下げることができる。傾 斜した領域 93bでの固体電解質領域 46および上部電極 47の膜厚が、平坦な領域 9 3aでの固体電解質領域 46および上部電極 47の膜厚の 20%以上 80%以下の範囲 にあると、より好ましぐ特に低電力化効果が顕著で、例えば 2. 2ボルト程度で駆動 可能であった。また、凹部 92の底部に位置する平坦な領域 93aの固体電解質領域 4 6の上面が、絶縁膜 91に近接した領域の固体電解質領域 46の平均的な下面より低 い位置にあれば、より好ましぐこれにより、固体電解質領域 46の膜厚力 ^、かなる値 であっても、常に凹部による上記効果を得ることができる。この場合駆動電圧は更に 下げることができ、例えば 1. 8ボルト程度とすることができた。
[0195] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
産業上の利用可能性 本発明は、例えば、不揮発性の記憶素子を有する半導体装置およびその製造方 法などに適用して好適なものである。

Claims

請求の範囲
[1] 第 1の構成物と第 2の構成物とからなる第 2構成物放出セルと、
前記第 2構成物放出セルに近接した固体電解質領域と、
を有し、
前記第 2構成物放出セルから供給された前記第 2の構成物が前記固体電解質領 域中を移動して物理特性が変化することにより情報を記憶することを特徴とする半導 体装置。
[2] 請求項 1記載の半導体装置において、
前記第 1の構成物は、金属または半導体と、酸素、硫黄、セレン、テルル、窒素、炭 素よりなる群のうちの少なくとも 1元素との化合物であることを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置において、
前記第 1の構成物の主成分は、酸化タンタルであることを特徴とする半導体装置。
[4] 請求項 1記載の半導体装置において、
前記第 2の構成物は、金属または半金属元素であることを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置において、
前記第 2の構成物は、銅または銀であることを特徴とする半導体装置。
[6] 請求項 1記載の半導体装置において、
前記第 2構成物放出セルは、前記第 1の構成物により形成された第 1の部分と、前 記第 2の構成物により形成された第 2の部分とからなることを特徴とする半導体装置。
[7] 請求項 6記載の半導体装置において、
前記第 2構成物放出セルでは、前記第 1の部分の隙間に前記第 2の部分が存在し て！ヽることを特徴とする半導体装置。
[8] 請求項 6記載の半導体装置において、
前記第 2の部分で前記第 2の構成物が金属の状態で存在していることを特徴とする 半導体装置。
[9] 請求項 2記載の半導体装置において、
前記第 1の構成物の金属または半導体の酸素、硫黄、セレン、テルル、窒素、炭素 よりなる群のうちの少なくとも 1元素との結合力は、前記第 2の構成物の酸素 ·硫黄、 セレン、テルル、窒素、炭素よりなる群のうちの少なくとも 1元素との結合力よりも大き Vヽことを特徴とする半導体装置。
[10] 請求項 1記載の半導体装置において、
前記第 1の構成物の融点は、前記第 2の構成物の融点よりも高いことを特徴とする 半導体装置。
[11] 請求項 1記載の半導体装置において、
前記第 2構成物放出セルにおける前記第 2の構成物の比率は、 30原子％以上で 7 0原子％以下であることを特徴とする半導体装置。
[12] 請求項 1記載の半導体装置において、
前記固体電解質領域は、カルコゲナイドまたは酸ィ匕物または有機物を主成分とす ることを特徴とする半導体装置。
[13] 請求項 1記載の半導体装置において、
前記固体電解質領域は、カルコゲナイドからなり、
前記カルコゲナイドは、タンタル、モリブデンおよびチタンよりなる群カゝら選択された 少なくとも 1元素と、カルコゲン元素とにより構成されていることを特徴とする半導体装 置。
[14] 請求項 13記載の半導体装置において、
前記カルコゲン元素は、硫黄であることを特徴とする半導体装置。
[15] 請求項 1記載の半導体装置において、
前記固体電解質領域は、酸化物からなり、
前記酸化物は、タングステンおよびタンタルカゝらなる群カゝら選択された少なくとも 1 元素と酸素元素とにより構成されていることを特徴とする半導体装置。
[16] 請求項 1記載の半導体装置において、
前記固体電解質領域に近接した第 2電極を更に有することを特徴とする半導体装 置。
[17] 請求項 1記載の半導体装置において、
前記第 2構成物放出セルの前記固体電解質領域と対向する側とは逆側に電気的 に接続された導電体部を更に有し、 前記導電体部の前記第 2構成物放出セルに接続される側の面の面積よりも、前記 第 2構成物放出セルと前記固体電解質領域との接触面積が小さいことを特徴とする 半導体装置。
[18] 請求項 17記載の半導体装置において、
前記導電体部は導電性プラグであることを特徴とする半導体装置。
[19] 請求項 17記載の半導体装置において、
前記第 2構成物放出セルはドーム状の形状を有していることを特徴とする半導体装 置。
[20] 請求項 1記載の半導体装置において、
前記固体電解質領域が、平坦な第 1領域と、前記第 1領域の周囲で第 1領域に対 して傾斜した第 2領域を有し、
前記第 1領域で前記固体電解質領域と前記第 2構成物放出セルとが接触している ことを特徴とする半導体装置。
[21] 第 2構成物放出セルと、前記第 2構成物放出セルに近接した固体電解質領域とを 有し、前記第 2構成物放出セルから供給された元素が前記固体電解質領域中を移 動することにより情報を記憶する半導体装置の製造方法であって、
(a)半導体基板を準備する工程、
(b)前記半導体基板上に、前記第 2構成物放出セル形成用の第 1材料膜を形成す る工程、
(c)そのうちの少なくとも 1つが前記第 2構成物放出セルとなる複数の部分に、前記 第 1材料膜を分割する工程、
(d)前記 (c)工程後、前記半導体基板上に前記第 2構成物放出セルを覆うように第 1絶縁膜を形成する工程、
(e)前記第 2構成物放出セル上の前記第 1絶縁膜を除去し、前記第 2構成物放出 セルの周囲に前記第 1絶縁膜を残す工程、
(f)前記 (e)工程後、前記第 2構成物放出セルおよび前記第 1絶縁膜に近接した前 記固体電解質領域を形成する工程、
を有することを特徴とする半導体装置。
[22] 請求項 21記載の半導体装置の製造方法において、
前記 (b)工程後で、前記 (c)工程前に、
(bl)前記第 1材料膜に近接した第 2材料膜を形成する工程、
を更に有し、
前記 (c)工程では、
前記第 2材料膜をマスクとして作用させたエッチングにより、前記第 1材料膜を前記 複数の部分に分割することを特徴とする半導体装置の製造方法。
[23] 請求項 22記載の半導体装置の製造方法にぉ 、て、
前記 (c)工程では、前記第 2材料膜がなくなるまで前記エッチングを行うことを特徴 とする半導体装置の製造方法。
[24] 請求項 23記載の半導体装置の製造方法にお 、て、
前記 (bl)工程後で形成される前記第 2材料膜の膜厚は、前記 (b)工程で形成され る前記第 1材料膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
[25] 請求項 23記載の半導体装置の製造方法にぉ 、て、
前記第 2材料膜はチタン膜であることを特徴とする半導体装置の製造方法。
[26] 請求項 22記載の半導体装置の製造方法にお 、て、
前記 (c)工程で行われる前記エッチングは、スパッタエッチングであることを特徴と する半導体装置の製造方法。
[27] 請求項 21記載の半導体装置の製造方法において、
前記第 2構成物放出セルが第 1の構成物と第 2の構成物とからなり、
前記元素が前記第 2の構成物を構成する元素であることを特徴とする半導体装置 の製造方法。
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