JP5218053B2 - スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子 - Google Patents

スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子 Download PDF

Info

Publication number
JP5218053B2
JP5218053B2 JP2008522560A JP2008522560A JP5218053B2 JP 5218053 B2 JP5218053 B2 JP 5218053B2 JP 2008522560 A JP2008522560 A JP 2008522560A JP 2008522560 A JP2008522560 A JP 2008522560A JP 5218053 B2 JP5218053 B2 JP 5218053B2
Authority
JP
Japan
Prior art keywords
electrode
ion conductive
conductive layer
metal ions
switching element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008522560A
Other languages
English (en)
Other versions
JPWO2008001712A1 (ja
Inventor
利司 阪本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008522560A priority Critical patent/JP5218053B2/ja
Publication of JPWO2008001712A1 publication Critical patent/JPWO2008001712A1/ja
Application granted granted Critical
Publication of JP5218053B2 publication Critical patent/JP5218053B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、イオン伝導体を用いるスイッチング素子、およびその製造方法と、それを用いた半導体装置、書き換え可能な論理集積回路およびメモリ素子とに関する。
現在、電子機器などでは、多くの集積回路が用いられている。電子機器で用いられている多くの集積回路は、いわゆる特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であり、その電子機器のために設計された専用回路である。このような特定用途向け集積回路では、ロジックセル（ＡＮＤ回路およびＯＲ回路などの単位となる論理回路）の配置やロジックセル相互の結線が集積回路製造工程で行われるため、製造後は回路構成の変更ができない。
近年、電子機器の開発競争が激化し、また、電子機器の小型化が進んでいる。このような状況のもとで、製造後においても、電子信号により回路構成を変更することで、１つのチップで多くの機能の中から特定の機能を選択可能にしたプログラマブルロジック（書き換え可能な論理集積回路）が注目を集めている。
プログラマブルロジックは、複数のロジックセルがスイッチを介して相互に結線された構成を有する。プログラマブルロジックの代表例としては、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＤＲＰ（Ｄｙｎａｍｉｃａｌｌｙ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｐｒｏｃｅｓｓｏｒ）がある。
このように注目を集めるプログラマブルロジックではあるが、これまでのところ、プログラマブルロジックの電子機器などへの実装は限られている。その理由は、以下のとおりである。今までのプログラマブルロジックでは、ロジックセル間を相互に結線するスイッチのサイズが大きく、そのオン抵抗が高い。このようなスイッチの設置数をできるだけ制限するために、トランジスタ数の多いロジックセルを少数設ける構成にしていた。その結果、ロジックセルの組み合わせの自由度が小さくなり、プログラマブルロジックの提供可能な機能が限られていた。つまり、これまでのプログラマブルロジックで用いられてきたスイッチのサイズの大きさとそのオン抵抗の高さが、プログラマブルロジックの機能を限定し、プログラマブルロジックの電子機器などへの実装を限定していた。
プログラマブルロジックの機能を多様化し、電子機器などへの実装を推進して行くためには、ロジックセル間を相互に結線するスイッチのサイズを小さくし、そのオン抵抗を小さくすることが必要となる。
かかる要件を満たし得るスイッチとして、イオン伝導体（イオンがその内部を自由に動き回ることのできる固体）中における金属イオン移動と電気化学反応を利用したスイッチング素子が「ジャーナル・オブ・ソリッド・ステート・サーキッツ、４０巻、１号、１６８頁〜１７６頁、２００５年」（以下では、文献１と称する）に開示されている。
文献１に開示された、イオン伝導層中における金属イオン移動と電気化学反応を利用したスイッチング素子は、イオン伝導層、このイオン伝導層に接して対向面に設置された第１電極および第２電極の３層から構成されている。このうち第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からは金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。
一方、上記オン状態で第１電極を接地して、第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第１電極に負電圧を印加すればよい。
文献１では、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型スイッチの場合の構成および動作が開示されている。「ＷＯ２００５／００８７８３号公報」（以下では、文献２と称する）では、この他にさらに１個の制御電極（第３電極）を配置して、その制御電極への電圧印加により、第１電極と第２電極間の導通状態を制御する３端子型のイオン伝導体スイッチング素子を提案している。
このようなイオン伝導体を用いるスイッチング素子は、一般的に用いられてきた半導体スイッチ（ＭＯＳＦＥＴなど）よりもサイズが小さく、オン抵抗が小さいという特徴を持っているため、プログラマブルロジックへの適用に有望であると考えられている。また、このスイッチにおいては、その導通状態（オンまたはオフ）は印加電圧をオフにしてもそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタなどの選択素子１個とイオン伝導体を用いたスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる（文献１参照）。
このようなスイッチング素子を集積回路中に製造する方法が、「米国特許６３４８３６５号公報」（以下では、文献３と称する）および「米国特許６８３８３０７号公報」（以下では、文献４と称する）に開示されている。
図１は文献３に開示されたスイッチング素子の構造を示す断面模式図である。文献３に記載された素子構造においては、図１に示すように、絶縁層（「絶縁材料１３」と示されている）の開口部に、金属層（「金属材料４１」と示されている）およびイオン伝導層（「イオン伝導材料５１」と示されている）からなる積層構造が埋め込まれている。ここでは、イオン伝導層は、銀を含んだゲルマニウム・セレン層を材料とするカルコゲナイドとしている。この構造の作製方法は、イオン伝導層を開口部に埋め込んだ後に、リセス構造を形成し、そのリセス構造中に金属層を埋めこみ、光照射による拡散工程で所望の積層構造を形成するものである。図１に示すように、金属イオンを供給する金属層は絶縁層に接している。なお、開口部を有する絶縁層は、半導体基板１０上に順に形成された絶縁材料１１および導電材料１２のその上に形成されている。
図２は文献４に開示されたスイッチング素子の構造を示す断面模式図である。文献４に記載された素子構造においては、絶縁層１２１の開口部に上部電極１３３の一部が埋め込まれ、その下層にはイオン伝導層１０７（文献４では「セルボディ」と称されている）が埋め込まれている。この絶縁層１２１の開口部の側壁には、スペーサ１３１が形成されている。そのため、イオン伝導層１０７の上面の一部分が上部電極１３３と接するように配置されている。スペーサ１３１は、上部電極１３３からイオン伝導層１０７へ金属イオンが供給される際に、開口部の絶縁層１２１とイオン伝導層１０７との境界に金属イオンが侵入しないようにする役割を果たす。その結果、金属イオンをイオン伝導層１０７に均一に供給することができる。
イオン伝導を利用したスイッチにおいては、金属イオンを供給する電極とイオン伝導層は接して配置され、金属イオンがイオン伝導体中に溶出し、伝導することが動作の前提となる。しかし、この動作はイオンの移動を伴うものであるため、適切に制御しなければスイッチングに伴って外部へのイオン漏出により、金属汚染を引き起こしてしまう。例えば、半導体デバイスの多層配線構造中にイオン伝導によるスイッチング素子を実装した場合、スイッチング素子から外部への金属イオンの漏出が生じると、金属イオンが層間絶縁膜中に拡散し、配線やビア間の絶縁性を劣化させ、また、配線寿命を短くしてしまうなどの様々な問題が生じる。
本発明の典型的な目的は、電極からの金属イオンの漏出を抑制し、信頼性を向上したスイッチング素子、ならびにそれを用いた半導体装置、書き換え可能な論理集積回路、およびメモリ素子を提供することである。
本発明の典型的なスイッチング素子は、開口部を有し、金属イオンの拡散を防止する材料からなる第１の絶縁層と、開口部に設けられ、金属イオンを供給可能な材料を含む第１電極と、第１電極の上面に接して設けられ、金属イオンを伝導可能なイオン伝導層と、イオン伝導層の上面に接して設けられ、金属イオンを供給しない材料からなる領域を含む第２電極とを有し、第１電極と第２電極の間に電圧が印加されることで第１電極と第２電極との間の導通状態が制御され、第１電極はイオン伝導層との接する部分の少なくとも一部が金属イオンをイオン伝導層中に供給可能な組成であり、第２電極は少なくともイオン伝導層に接する部分が金属イオンをイオン伝導層中に供給しない組成であり、第１の絶縁層は金属イオンの拡散を防止する機能を持つ絶縁体であり、第１の絶縁層および第１電極が基体上に設けられ、基体はその表面に下部絶縁層と下部絶縁層に設けられた下部配線とを有し、下部配線の上面が第１電極の下面と接しており、第２の電極のイオン伝導層と接する面に対して反対側の面に、金属イオンの拡散防止機能を有する絶縁体からなる第２の絶縁層が設けられている構成である。
本発明によれば、金属イオンを供給する第１の電極が拡散防止機能を有する絶縁層に設けられた開口内に埋め込んで形成されているため、電極側面からの金属の拡散および漏出を抑制し、金属による汚染を効果的に防止することが可能となる。その結果、関連する素子よりも金属イオンの拡散および漏出を抑制することができる。そのため、本発明のスイッチング素子およびそれを用いる半導体装置について、信頼性が向上し、長期にわたって安定して使用することが可能となる。
図１は関連するスイッチング素子の構造を示す断面模式図である。 図２は関連するスイッチング素子の他の構造を示す断面模式図である。 図３は第１の実施形態のスイッチング素子の一構成例を示す断面模式図である。 図４は実施例１のスイッチング素子の構成を示す断面模式図である。 図５Ａは実施例１のスイッチング素子の製造方法を示す断面模式図である。 図５Ｂは実施例１のスイッチング素子の製造方法を示す断面模式図である。 図５Ｃは実施例１のスイッチング素子の製造方法を示す断面模式図である。 図５Ｄは実施例１のスイッチング素子の製造方法を示す断面模式図である。 図５Ｅは実施例１のスイッチング素子の製造方法を示す断面模式図である。 図５Ｆは実施例１のスイッチング素子の製造方法を示す断面模式図である。 図６は実施例２のスイッチング素子の構成を示す断面模式図である。 図７は実施例３のスイッチング素子の構成を示す断面模式図である。 図８は実施例４のスイッチング素子の構成を示す断面模式図である。 図９は実施例５のスイッチング素子の構成を示す断面模式図である。 図１０は実施例６のスイッチング素子の構成を示す断面模式図である。 図１１は実施例７のスイッチング素子の構成を示す断面模式図である。 図１２は実施例８のスイッチング素子の構成を示す断面模式図である。 図１３は実施例９のスイッチング素子の構成を示す断面模式図である。 図１４は実施例１０のスイッチング素子の構成を示す断面模式図である。 図１５は第２の実施形態のセレクタ素子の一構成例を示す断面模式図である。 図１６は第２の実施形態のセレクタ素子の他の構成例を示す断面模式図である。 図１７は第２の実施形態のセレクタ素子の他の構成例を示す断面模式図である。 図１８は半導体装置の多層配線構造内にスイッチング素子とＭＩＭキャパシタとを形成した場合の一構成例を示す断面図である。 図１９は第１の実施形態のスイッチング素子を用いたプログラマブルロジックの一構成例を示すブロック図である。 図２０は第１の実施形態のスイッチング素子を用いたメモリ素子の一構成例を示すブロック図である。 図２１は第４の実施形態のスイッチング素子の一構成例を示す断面模式図である。 図２２は第４の実施形態のスイッチング素子の他の構成例を示す断面模式図である。 図２３は第４の実施形態のスイッチング素子を用いたプログラマブルロジックの一構成例を示すブロック図である。 図２４は第４の実施形態のスイッチング素子を用いたメモリ素子の一構成例を示すブロック図である。
符号の説明
１００３ 第１の絶縁層
１０３０ 拡散防止層
１０４ 第１電極
１０５ イオン伝導層
１０６ 第２電極
１１３ 第２拡散防止層
３０５ 第３電極
（第１の実施形態）
本実施形態のスイッチング素子の構成を説明する。本実施形態のスイッチング素子は２端子型スイッチである。図３は本実施形態のスイッチング素子の一構成例を示す断面模式図である。図３に示すように、スイッチング素子は、開口を有する第１の絶縁層１００３と、その開口に埋め込まれた第１電極１０４と、第１電極１０４の上面に接して形成されたイオン伝導層１０５と、イオン伝導層１０５の上面に接して形成された第２電極１０６とを有する構成である。図３では、第１電極１０４、イオン伝導層１０５、および第２電極１０６が基体上に積層して形成されている。なお、イオン伝導層はイオン伝導体や固体電解質層とも称される。以下では、イオン伝導層またはイオン伝導体の用語を用いる。
第１電極１０４はイオン伝導層１０５に金属イオンを供給可能な構成である。具体的には、電気化学反応によりその材質が金属イオンを供給可能な組成で構成されている。また、第１の絶縁層１００３は第１の電極から供給される金属イオンの拡散を防止することの可能な材質で構成されている。第１の絶縁層１００３を第１拡散防止層とも称する。第２電極１０６は金属イオンを供給しない構成である。具体的には、少なくともそのイオン伝導層１０５側の表面近傍は、イオン伝導層１０５に対して金属イオンを供給しない組成である。
次に、本実施形態のスイッチング素子の動作を説明する。本実施形態のスイッチング素子の動作は基本的には文献１に開示された２端子型スイッチング素子と同様であるため、ここでは、その動作を簡単に説明する。
第１電極と第２電極間に正負の電圧を印加することにより、両電極間の導通状態を制御して、スイッチとしてのオン／オフ状態を実現する。はじめに、スイッチをオフからオンに切り替える場合を説明する。イオン供給機能を有する第１電極１０４に対して負の電圧を第２電極１０６に印加すると、第１電極１０４の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層１０５に含まれる金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極１０４と第２電極１０６を接続する金属架橋が形成される。金属架橋で第１電極１０４と第２電極１０６が電気的に接続することで、スイッチがオン状態になる。
続いて、スイッチをオンからオフに切り替える場合を説明する。このオン状態において、オフからオンに切り替える場合とは逆に第１電極１０４に対して正の電圧を第２電極１０６に印加すると、金属架橋の一部が切れる。これにより、第１電極１０４と第２電極１０６との電気的接続が切れ、スイッチがオフ状態になる。なお、このような電気的接続の完全な切断／短絡による動作ではなくとも、第１電極と第２電極間の電気抵抗が変化する、あるいは電極間容量が変化したりするなどの電気特性の変化をセンスして、スイッチあるいは記憶作用として用いることも当然可能であり、本発明ではこれらも含めて導通状態の変化をスイッチング動作とする。
本実施形態のスイッチング素子の基本構成によれば、金属イオン供給機能を有する第１電極を、拡散防止機能を有する第１の絶縁層中に埋め込んで形成しているので、第１電極側面から周囲構造に金属イオンが拡散／漏出することを防止できる。
また、第１電極を開口内に埋め込んだ構造とすることにより、イオン伝導体中を流れる電流パスを平面的に制限していることになり、これは同時に金属イオンの溶出による移動パスを制限することになる。したがって、イオン伝導層に溶け出した金属イオンが層内で広がってイオン伝導層外部に漏出してしまうことを効果的に防げる。これらにより、本発明のスイッチング素子は、金属イオンによる周囲構造の影響や汚染を防止しやすく、ひいては信頼性が高く、かつ高い製造歩留まりを実現できるものとなっている。
次に、本実施形態のスイッチング素子を作製する際、スイッチング素子を形成可能な基体について説明する。
本実施形態のスイッチング素子を種々の基体上に形成することが可能である。半導体デバイスの機能上必要な能動素子などが形成された半導体基板を基体として用いることが可能である。また、表面を絶縁膜で覆った半導体基板を基体としてもよい。この場合、半導体基板の表面に形成された能動素子を絶縁膜で覆うようにしてもよい。さらに、半導体基板上に層間絶縁膜と配線からなる多層配線構造が形成されたものを基体としてもよい。
特に、本実施形態のスイッチング素子をプログラマブルロジック回路のスイッチとして用いる場合には、半導体基板上に多層配線が形成された構造を基体として用いることが好適である。さらに、多層配線を有する基体上に本発明のスイッチング素子を形成する場合に限らない。多層配線を有する基体上にスイッチング素子を形成し、その上に層間絶縁膜を形成してスイッチング素子を被覆し、その層間絶縁膜の上層に配線を形成してもよい。この構造は、本発明のスイッチング素子を半導体デバイスの多層配線構造内に埋め込む形で形成することが可能である。
図３に示す構成では、半導体基板（不図示）上に下部層間絶縁層１００１が形成されたものを基体としている。図には示さないが、半導体基板から下部層間絶縁層１００１の間に素子や配線が形成されていてもよい。
次に、本実施形態のスイッチング素子を半導体装置に実装する場合について説明する。半導体装置の一例として、多層配線構造を有する半導体装置の層間絶縁膜中にスイッチング素子を実装する場合には、次に説明するような構成を採用することが望ましい。
図３に示すように、第１の絶縁層１００３の開口は貫通孔であるため、第１電極１０４はその下面側が基体に接触することになる。電流が流れるとともに金属イオンが溶出するという現象を利用するスイッチング素子から見たときには、第１電極１０４の下面側の他部位との接触による汚染はスイッチング素子自体にはそれほど問題にならないが、金属イオンが層間絶縁膜や半導体基板などと直接接触させることは好ましくない場合がある。層間絶縁膜や半導体基板中に金属が漏出すると、金属が絶縁性を劣化させてしまうからである。このため図３に示すように、スイッチング素子が形成される基体において、第１電極１０４の下面に接する部分に下部配線１０２を設けることで、第１電極１０４が基体の絶縁膜部となる下部層間絶縁層１００１と直接接触することを避けている。
また、下部配線１０２の図３の左右方向（横方向）の長さに相当する幅に関しては、第１電極１０４の下面の全面を被覆することが好ましい。第１電極１０４の下面からの金属イオンの拡散防止効果をより高めるためである。さらに、下部配線１０２上に第１の絶縁層１００３の開口を形成する際のリソグラフィ工程における目合わせ精度を考慮して、下部配線１０２の幅方向の寸法を、図３に示すように、第１電極１０４の下面を全て覆った上でさらに余裕を持って大きめに形成しておくことがより望ましい。この第１電極１０４の下面に接して配置される下部配線１０２は、第１電極１０４と外部回路との電気接続をとる役割も兼ねることができる。
下部配線１０２に用いる材料について説明する。下部配線１０２に用いる材料は、特に限定されないが、半導体デバイスで通常用いられる導電材料であることが望ましい。導電材料として、例えば、ＬＳＩにおける多層配線の主材料として広く用いられている銅およびアルミニウム、ならびに多層配線のビアへの埋め込み材料として用いられているＷ（タングステン）などの高融点金属のうちいずれかの金属を用いることが可能である。また、それらの金属のうち複数の金属を含む合金、ならびにそれらの金属のうち少なくとも１つを含む窒化物およびシリサイドなどのいずれであってもよい。下部配線１０２を銅を主材料とする導電材料で構成する場合は、銅配線の形成工程において周知の通り、下部配線１０２の下面および側面にバリア膜として第１のバリアメタル１０２１を備えていることが望ましい。
上述のようにして下部配線１０２の幅方向の寸法を決め、下部配線１０２の材料に対応してバリア膜を設けることにより、スイッチング素子の第１電極１０４からの金属イオンの漏出を、第１電極１０４の下面側についても防止することができる。
イオン伝導層１０５のパターンと形状について説明する。イオン伝導層１０５は、第１電極１０４の少なくとも一部を覆っているが、第１電極１０４の上面の全てを覆っている方が望ましい。さらに、イオン伝導層１０５は第１の絶縁層１００３上までそのパターンが達して形成されている方がより望ましい。このようにイオン伝導層１０５のパターンをより大きくすると、上述した電流パスを制限することができ、イオン漏出を防ぐ効果が向上する。
特に、図３に示すように、イオン伝導層１０５のパターンが第１の絶縁層１００３上まで達していれば、第１電極１０４と第２電極１０６間で金属イオンの供給／吸収が生じ、スイッチがオン／オフ動作を行なったときでも、外部に対する金属の漏れを小さく抑えることが可能である。これは当然、長期信頼性を向上させる効果を同時にもたらすことになる。
イオン伝導層１０５の形状は、典型的には図３に示すように平板状に形成されたものである。イオン伝導層１０５を平板状に形成することにより、第１電極１０４と第２電極１０６間の距離の制御に有利となり、スイッチング所用電圧の制御性が向上する。一方、イオン伝導層１０５を立体的に湾曲させて形成したり、第１電極１０４および第２電極１０６の界面に凸部や凹部を形成したりすることで、第１電極１０４と第２電極１０６間の最短距離を積極的に変えてもよい。例えば、第１電極１０４と第２電極１０６間の最短距離をより短くすることで、低電圧でスイッチング動作を行わせることが可能となる。
イオン伝導層１０５と第２電極１０６のパターンの関係を説明する。イオン伝導層１０５上に形成する第２電極１０６は、イオン伝導層１０５の上面において第１電極１０４と重なり部をもって形成されるが、第１電極１０４に対向する位置を被覆して形成されていることが望ましい。さらに、第２電極１０６がイオン伝導層１０５の上面全てを被覆していることが望ましい。そのように構成することで、第１電極１０４からイオン伝導層１０５中に溶解した金属イオンの析出を第２電極１０６の下面のみで行わせることが可能となり、金属イオンの外部漏出防止に有効であるからである。
また、イオン伝導層１０５の上面全てを被覆して第２電極１０６を形成する場合、リソグラフィ工程の際、両者を同一のマスクパターンで加工すればよいことになり、目合わせに有利であり、製造工程の簡略化を図れる。さらに、第２電極１０６がイオン伝導層１０５の上面からさらに側面までを被覆するような構成としてもよい。この構成はイオン伝導層１０５の側面からのイオン漏出防止に有効である。
図３に示した構成の他の利点を説明する。第２電極１０６から外部回路に接続する一構成例は、図３に示すように、スイッチング素子の直上において第２電極１０６と外部とをビアプラグ（図３では上部配線１００７と示す）で接続するものである。この接続をビア接続と称する。この構成によれば、スイッチング素子の占める面積を最小限に抑えることができるため、微細化および集積化に有利である。
なお、このスイッチング素子直上でのビア接続を行う場合、ビアプラグの導電体（ビアプラグが積層構造の場合はその最下層）が第２電極１０６を兼ねていてもよい。また、第２電極１０６から外部回路に接続する別の構成として、第２電極１０６をスイッチング素子外に延長して設け、その延長部の上面あるいは下面に対してビア接続を行う構造を採用してもよい。第２電極１０６として、それ自体が外部への配線を兼ねている構造を採用してもよい。
また、イオン伝導体１０５および第２電極１０６の周囲を、さらに別の拡散防止層で被覆して金属イオンの漏出を防止する構造としてもよい。
さらに、本発明のスイッチング素子全体を絶縁層で被覆する構成としてもよい。半導体デバイスの多層配線構造においてはこの絶縁層を層間絶縁膜とすることができ、その層間絶縁膜中に、上述した第２電極への接続配線を形成することが可能である。
次に、本発明のスイッチング素子の主要部位について好適な材料を説明する。
イオン伝導層１０５の材料としては、金属または半導体と、酸素、硫黄、セレンおよびテルル等のカルコゲン元素との化合物が好ましい。特に、元素の周期律表における銅、タングステン、タンタル、モリブデン、クロム、チタンおよびコバルトの金属のうち少なくともいずれかを含む硫化物、酸化物、ならびに任意の硫黄−酸素比を持つ酸硫化物などは好適である。さらに、半導体デバイス中への実装を考えた場合には、金属酸化物、特に酸化タンタル（Ｔａ２Ｏ５)あるいは酸化チタン(ＴｉＯ２)が好ましい。その理由は、第１に、一般的な半導体デバイスで用いられている材料であるため、プロセスの整合性が高いためである。第２に、プログラマブルロジック用のスイッチング素子として考えた場合、金属酸化物をイオン伝導層として用いるとスイッチング電圧をロジック電圧よりも高くすることが可能であるためである。また、繰り返し動作に対する耐性も高く、高信頼性を確保できる。
イオン伝導層１０５の膜厚は５〜２００ｎｍ程度の範囲内で設定することが可能であるが、特に１０〜１００ｎｍの範囲とすることが好ましい。膜厚が１０ｎｍ以下であると、トンネル電流やショットキー電流のためにオフ時にリーク電流が発生しやすくなり、一方、膜厚が１００ｎｍ以上であると、スイッチング電圧が１０Ｖ以上となって半導体デバイス等での実用が困難になるためである。なお、イオン伝導層１０５は典型的には単層膜で形成されるが、イオン伝導特性あるいは電気特性の異なる２種以上の膜からなる積層構造とすることも可能である。積層構造をとることによりスイッチング電圧（閾値電圧）やオフ時のリーク特性を制御することが可能となる。
第１電極１０４には、イオン伝導層１０５に対してイオン供給が可能な構成とするため、Ｃｕ、ＡｇおよびＰｂのうち少なくともいずれかを主材料とする金属または合金を用いる。特に、半導体プロセスとの整合性を考慮すると、主材料はＣｕであることが望ましい。また、これらの金属または合金は、第１電極のうちの少なくともイオン伝導層１０５に接する面の一部に存在していればよい。したがって、図３に示すような、第１電極１０４全体を単層膜として構成する方法の他に、積層構造としてイオン伝導層１０５に接する層をＣｕなどで構成することが可能である。また、イオン伝導層１０５との接触面が、Ｃｕなどのイオン供給可能な金属と、その他のイオン供給が生じない金属との複合面となるように構成してもよい。
第２電極１０６としては、イオン伝導層１０５との間で金属イオンの収受が生じにくい導電体を用いる。具体的には、白金、アルミニウム、金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、もしくはモリブデンなどの高融点金属、これらの金属のうち少なくともいずれかの窒化物、またはこれらの金属ののうち少なくともいずれかのシリサイド、またはこれらの金属のうち複数の金属を組み合わせた合金が好適である。第２電極１０６については、第２電極１０６のうちの少なくともイオン伝導層１０５に接する面が上記材料により構成されていればよい。したがって、図３に示すような、第２電極１０６全体を単層膜として構成する方法の他に、積層構造としてイオン伝導層１０５に接する層を上記材料で構成することが可能である。
第１の絶縁層１００３は、スイッチング素子の動作においてイオン伝導層内に溶解／析出を生じる金属種の拡散を防止できる材料を用いる。例えば、第１電極１０４としてＣｕを用いる場合には、窒素を含有する絶縁膜、特にシリコン窒化膜、シリコン酸窒化膜、もしくはそれらの中に任意の量の炭素を含む材料（炭窒化シリコン）などを好適に用いることができる。第１の絶縁層１００３の膜厚は用いる材料によるが、２ｎｍ程度以上あれば拡散防止機能を持たせることができ、５ｎｍ以上あれば十分である。
一方、上に述べた「窒素を含有する絶縁膜」は比較的誘電率が高い場合が多いため、拡散防止機能が確保できる限りにおいてできる限り薄く形成することが好ましい。具体的には、膜厚の上限は２００ｎｍ程度以下とすることが望ましい。また、イオン伝導層１０５の側面や第２電極１０６の上面あるいは側面を拡散防止絶縁層で被覆する場合も、第１の絶縁層１００３と同様の材料を用いればよい。
本発明のスイッチング素子を多層配線構造中に形成する場合の層間絶縁膜および配線としては、一般的に半導体デバイスにおいて用いられている材料から選ぶことができる。例えば配線材料としては銅または銅を主材料とする合金が好適であり、その周囲を覆うＴａ、ＴａＮなどのバリアメタルと共に使用できる。また、層間絶縁膜としては酸化シリコンの他、有機系、無機系の低誘電率絶縁材料など、半導体プロセスで使用される絶縁材料のいずれでも用いることができる。
以上説明したとおり、本発明によれば、金属イオンが素子外部に拡散・漏出することを抑制し、長期信頼性に優れたスイッチング素子を実現できる。また、本発明のスイッチング素子は、その製造において高い歩留まりを容易に得ることができる。
なお、本発明スイッチング素子はイオン供給源となる第１電極を下部電極として用いることにより、特に第１電極としてＣｕを用いて半導体デバイス中に実装する場合に、高純度なイオン供給源を用いることが可能となるという更なる効果が得られる。イオン伝導層中の金属イオン移動を動作原理とするスイッチング素子においては、イオン供給機能を果たす電極は、その供給されるイオンとなる金属種によりできるだけ高純度に形成されていることが望ましい。
半導体デバイス中で配線主材料や電極として用いられるＣｕは電解メッキ法により形成されるが、その際、メッキに必要な電流を均一に供給する、あるいは、バリア金属との密着性を向上させるために銅のシード層を設ける。シード層にはエレクトロマイグレーション耐性の向上を目的としてアルミニウムなどの金属不純物を微量含有させる。このような手法で形成するＣｕ膜は下面側に含有させたアルミニウムなどの金属不純物を有すること、および成膜初期膜（下面近傍）に高濃度の不純物を含有しているため、Ｃｕ電極を上部電極として用いてスイッチング素子を形成することが困難になっていた。本発明の構成によれば、イオン供給機能を果たすＣｕを、イオン伝導層に対する下部電極（第１電極）として設けることが可能である。このため、バリアメタルの存在という問題は回避され、かつＣｕ膜の上層部をイオン供給源として用いることになるために高純度化も容易であり、高純度のイオン供給電極を実現できる。
本実施例は、第１の実施形態のスイッチング素子の一構成例を示すものである。図４は本実施例のスイッチング素子の構成を示す断面模式図である。
図４に示すように、スイッチング素子は、基本的には図３に示した構造と同様であり、多層配線構造を形成するための基体上に、図３に示した第１の絶縁層１００３に相当する拡散防止層１０３０の開口内に埋め込んで形成された第１電極１０４と、第１電極１０４の上面に接して形成されたイオン伝導層１０５と、イオン伝導層１０５の上面を覆う第２電極１０６とを有する構成である。拡散防止層１０３０に設けられた開口は、図３に示した構成と同様に、貫通孔である。
スイッチング素子が形成されている基体は、シリコン基板（不図示）上に図に示さない半導体素子および半導体素子を覆う絶縁膜が形成され、その上に下部層間絶縁層１００１が形成されている。その下部層間絶縁層１００１の配線用溝に下部配線１０２が形成され、下部配線１０２は第１電極１０４の下面に接している。第２電極１０６上には第２バリアメタル１０７１を介して上部配線１００７が形成されている。拡散防止層１０３０の上には上部層間絶縁層１０８が設けられ、上部層間絶縁層１０８は、イオン伝導層１０５および第２電極１０６の露出面と、上部配線１００７の底面および側面に形成された第２バリアメタル１０７１の側面とを覆っている。
図４では、多層配線構造の配線形成プロセスとの整合性から、下部層間絶縁層１００１は第１層間絶縁層１０１１、第１保護絶縁層１０１２、第２層間絶縁層１０１３および第１ストップ絶縁層１０１４が順に形成された積層構造である。また、この下部層間絶縁層１００１の配線用溝に形成された下部配線１０２は、その下面および側面に第１バリアメタル１０２１が設けられている。また、上部層間絶縁層１０８は、第３層間絶縁層１０８１および第２ストップ絶縁層１０８２が順に形成された積層構造である。第２ストップ絶縁層の上には第２保護絶縁層１１７が設けられている。上部層間絶縁層１０８のビアホール内に形成された上部配線１００７は、その下面および側面に第２バリアメタル１０７１が設けられている。
次に、本実施例のスイッチング素子の製造方法を説明する。図５Ａから図５Ｆは本実施例のスイッチング素子の製造方法を示す断面模式図である。図５Ａ〜図５Ｃのそれぞれは［工程Ａ］〜［工程Ｃ］のそれぞれに対応し、図５Ｄ〜図５Ｆのそれぞれは［工程Ｄ］〜［工程Ｆ］のそれぞれに対応している。
［工程Ａ］シリコン基板（不図示）上に、一般的に知られている技術を用いて形成された半導体素子を含む基体を用意する。その後、第１層間絶縁層１０１１、第１保護絶縁層１０１２、第２層間絶縁層１０１３、および第１ストップ絶縁層１０１４を順に形成する。なお、第１層間絶縁層１０１１はシリコン窒化膜であり、第１層間絶縁層１０１１をＣＶＤ（化学的気相成長）法で形成している。
［工程Ｂ］フォトリソグラフィ技術およびエッチング技術を用いて、配線を形成するための開口部を第１保護絶縁層１０１２、第２層間絶縁層１０１３および第１ストップ絶縁層１０１４中に形成する。形成した開口部に第１バリアメタル１０２１および銅シード層（不図示）をＣＶＤ法により形成する。銅シード層の厚みを２０〜１００ｎｍ程度とし、銅シード層に少量の不純物（例えば、アルミニウム）を含有させる。そして、銅シード層上に銅の電解メッキを行う。銅の厚みは８００〜１２００ｎｍ程度でよい。続いて、第１ストップ絶縁層１０１４の開口部以外に堆積された不要な第１バリアメタルおよび銅をＣＭＰ（ケミカル・メカニカル・ポリッシング）法により削り取り、下部配線１０２を形成する。さらに、熱処理を行って不純物を下部配線１０２全体に拡散させる。この熱処理により下部配線１０２のエレクトロマイグレーション耐性が向上する。下部配線１０２の形成方法は半導体装置の配線形成工程として広く用いられている。その後、下部配線１０２上に、スパッタリング法またはＣＶＤ法により拡散防止層１０３０となる１００ｎｍの膜厚を有する炭窒化シリコン（窒化シリコンに炭素が含まれた材料）を形成する。
［工程Ｃ：第１電極形成］フォトリソグラフィ技術およびエッチング技術を用いて、第１電極１０４を配置するために開口部を拡散防止層１０３０に形成する。ここでは、開口部は下部配線１０２の上面にまで達する貫通孔である。形成した開口部に銅をスパッタリング法またはＣＶＤ法により形成する。銅の厚みは拡散防止層１０３０の膜厚（１００ｎｍ）以上とする。次に、開口部以外に堆積された不要な銅をＣＭＰ法により削り取って銅の上面を平坦化し、第１電極１０４を形成する。第１電極１０４の上面を平坦化して段差をなくすことによって、本工程以後のリソグラフィ工程でフォトレジストを塗布する際に膜厚を均一に塗布できることや、膜形成の際に膜厚を均一に成膜できることなどの利点がある。
［工程Ｄ：イオン伝導層および第２電極の形成］スパッタリング法またはＣＶＤ法により、第１電極１０４上にイオン伝導層１０５として酸化タンタルを膜厚１５ｎｍ形成し、その上に第２電極１０６を形成するための膜としてタンタルを膜厚５０ｎｍ形成する。フォトリソグラフィ技術およびエッチング技術を用いて、第１電極１０４の上面を覆い、かつ拡散防止層１０３の一部にかかるようなパターン形状に酸化タンタルおよびタンタルを加工し、図５Ｄに示すようにイオン伝導層１０５および第２電極１０６を形成する。第２電極１０６は、後の［工程Ｆ］で行われる開口部のエッチングの際のストッパーの役割も果たし、エッチングによるイオン伝導層１０５へのダメージを最小限に抑制することができる。
［工程Ｅ：上部層間絶縁層形成］ＣＶＤ法により、拡散防止層１０３０の上に、第２電極１０６を覆うシリコン酸化膜を形成する。ここで、シリコン酸化膜の上面には第２電極１０６およびイオン伝導層１０５による段差が存在するため、ＣＭＰ法によりシリコン酸化膜を平坦化して第３層間絶縁層１０８１を形成する。第３層間絶縁層１０８１の膜厚は６００ｎｍ程度あればよい。さらにその上に第２ストップ絶縁層１０８２を形成することで、第３層間絶縁層１０８１および第２ストップ絶縁層１０８２が積層された上部層間絶縁層１０８が形成される。
［工程Ｆ：接続プラグ形成］フォトリソグラフィ技術およびエッチング技術を用いて、上部配線１００７を形成するための開口部を上部層間絶縁層１０８に形成する。エッチングの際、第２電極１０６がエッチングストッパーとなり、開口部内には第２電極１０６の上面の一部が露出する。形成した開口部に第２バリアメタル１０７１、および銅の一部となる銅シード層（不図示）をスパッタリング法またはＣＶＤ法により形成する。銅シード層の厚みは２０〜１００ｎｍ程度でよい。次に、銅シード層上に銅のメッキを行う。銅の厚みは８００〜１２００ｎｍ程度でよい。さらに、上部層間絶縁層１０８の開口部以外に堆積された不要な第２バリアメタル１０７１および銅をＣＭＰ法により削り取り、下面および側面に第２バリアメタル１０７１が設けられた上部配線１００７を形成する。上部配線１００７は、自身の配線としての役目の他、配線と第２電極１０６とを電気的に接続するための接続プラグとしての役目も果たす。さらに、必要に応じて、第２保護絶縁層１１７となる、膜厚５０ｎｍの炭窒化シリコンをスパッタリング法またはＣＶＤ法により第２ストップ絶縁層１０８２上に形成する。このようにして、スイッチング素子およびその周囲の層間絶縁膜および配線が完成する。
本実施例は、本実施形態における基本形態であるが、上述したとおり様々な変形を行うことが可能である。以下の実施例２〜実施例１０において、その変形例を説明する。なお、以下の実施例においては、スイッチング素子を構成するに必要な基本要素のみを示すこととし、下層層間絶縁膜および上層層間絶縁膜中の積層構造の詳細な説明を省略するが、実施例１で説明したのと同様である。また、製法においても、実施例１との共通部分の詳細な説明を省略する。
本実施例は、第１の実施形態のスイッチング素子を変形させた一例として、第１の変形例を示す。図６は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、第２電極１０６がイオン伝導層１０５の側面および上面の全てを覆って形成されている。この構造は、イオン伝導層中に溶出した銅イオンが横方向に拡散し、イオン伝導層外に漏出することを防止できる。
本実施例の構造は、実施例１における［工程Ｄ］を以下のように変形することによって形成できる。
［工程Ｄ−１：イオン伝導層および第２電極の形成］イオン伝導層１０５として酸化タンタル１５ｎｍをスパッタリング法またはＣＶＤ法により第１電極１０４上に形成する。フォトリソグラフィ技術およびエッチング技術を用いて、第１電極１０４を覆い、かつ、拡散防止層１０３０の一部を覆うような形状にイオン伝導層１０５を加工する。次に、第２電極１０６を形成するために、膜厚５０ｎｍ程度のタンタルをスパッタリング法またはＣＶＤ法により、拡散防止層１０３０の上にイオン伝導層１０５を覆うようにして形成する。続いて、フォトリソグラフィ技術およびエッチング技術を用いて、イオン伝導層１０５を覆い、かつ、拡散防止層１０３０の一部を覆うような形状にタンタルを加工し、第２電極１０６を形成する。
本実施例は、第１の実施形態のスイッチング素子における第２の変形例を示す。図７は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、第２電極１０６が第２バリアメタル１０７１と共通になっている構成である。本実施例によれば、電極の共通化によって工程が簡単になる利点がある。
本実施例のスイッチング素子を製造するには、図５Ｄに示した［工程Ｄ］において、第２電極１０６となる金属膜の成膜工程およびそのパターニング工程を省略すればよい。
本実施例は、第１の実施形態のスイッチング素子における第３の変形例を示す。図８は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、第２電極１０６がイオン伝導層１０５の上面の全てではなく、イオン伝導層１０５の上面の内側の一部領域を被覆するように形成されている。
本実施例のスイッチング素子の製造方法は、図５Ｄに示した［工程Ｄ］を次のように変更すればよい。酸化タンタル膜を成膜した後、酸化タンタル膜をパターニングして、図８に示すようにイオン伝導層１０５のパターンを形成する。その後、イオン伝導層１０５上にタンタル膜を成膜し、タンタル膜をパターニングして第２電極１０６を形成する。または、これ以外の方法として、図５Ｄを参照して説明したようにイオン伝導層１０５と第２電極１０６を一括でエッチング加工する際、それぞれの材料のエッチングレートに差が付くような条件で加工を行なうことにより、本実施例の構造を形成することが可能である。なお、第２電極１０６のパターンは、イオン伝導層１０５を介して第１電極１０４のパターンと重なる位置に形成されるようにすることが望ましい。
このように第２電極１０６を形成することにより。本実施例においても、イオン伝導層に溶出した銅イオンがイオン伝導層外に漏出する可能性を低く抑えることができる。また、第２電極１０６およびイオン伝導層１０５のエッチングのマージンが広くなる利点がある。
本実施例は、第１の実施形態のスイッチング素子における第４の変形例を示す。図９は本実施例のスイッチング素子の構成を示す断面模式図である。図９は、基体上に隣接して設けられた２つのスイッチング素子を並べて示している。本実施例では、図９に示すように、イオン伝導層１０５が２つ以上のスイッチング素子で共通に用いられている。
本発明のスイッチング素子を複数隣接して形成する場合、基本的には、イオン伝導層１０５をスイッチング素子毎に区画している。各スイッチング素子間での金属イオンの拡散が問題にならなくて、かつ金属イオンを含んでいない状態のイオン伝導層自体の抵抗が十分高い場合には、スイッチング素子毎に区画せず、複数のスイッチング素子がイオン伝導層を共有することが可能である。
図９に示すように、共通するイオン伝導層１０５の異なる場所に、対となる第１電極１０４および第２電極１０６をイオン伝導層１０５を介して対向させて、複数対設置することにより、基体上に複数のスイッチング素子を構成することが可能である。この構成によれば、イオン伝導層１０５の区画を行わないので、実施例１において説明した［工程Ｄ］におけるイオン伝導層１０５のエッチングを省くことができて工程が簡略化される。また、イオン伝導層１０５へのエッチングダメージなどを防止するにも有効である。
本実施例は、第１の実施形態のスイッチング素子における第５の変形例を示す。図１０は本実施例のスイッチング素子の構成を示す断面模式図である。図１０は、基体上に隣接して設けられた２つのスイッチング素子を並べて示している。本実施例では、第２バリアメタル１０７１が第２電極の役目も果たす。
本実施例は、２つ以上のスイッチング素子のイオン伝導層１０５を区画形成せずに共通として用いる点で実施例５と共通する。また、スイッチング素子の第２電極を上部配線１００７における第２バリアメタル１０７１と共通化させるという点で、実施例３と共通する。したがって、本実施例のスイッチング素子の製造工程においてイオン伝導層１０５のパターニング工程を簡略化できるという効果と第２電極の形成工程を簡略化できるという効果は、実施例３および実施例５のそれぞれと同様である。
本実施例は、第１の実施形態のスイッチング素子における第６の変形例を示す。図１１は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例は、実施例１で説明したスイッチング素子の構造に対して、イオン伝導層１０５の側面に第２拡散防止層１１３を側壁状に形成した点に特徴がある。この構造によれば、イオン伝導層中に溶出した銅イオンが横方向に拡散して周囲構造に漏出することをより効果的に防止できる。
本実施例の構造は、以下の様な方法で製造することができる。イオン伝導層１０５および第２電極１０６を形成するところまでは実施例１と同様である。その後、第２拡散防止層１１３となる絶縁膜を、第２電極１０６の上面および側面と、拡散防止層１０３０の露出面と、イオン伝導層１０５の側面とを被覆するように形成する。ここでは、第２拡散防止層１１３の絶縁膜として炭窒化シリコン膜を用いる。炭窒化シリコン膜の成膜を例えばＣＶＤ法またはスパッタリング法で行い、炭窒化シリコン膜の膜厚を５０ｎｍ程度とする。その後、この炭窒化シリコン膜に異方性エッチングを行って、拡散防止層１０３０の上面およびイオン伝導層１０５の上面に堆積した炭窒化シリコンを除去する。これにより、イオン伝導層１０５および第２電極１０６の側面のみに炭窒化シリコン膜が残存し、側壁状の第２拡散防止層１１３が形成される。その後、実施例１と同様に［工程Ｅ］以降を行って、スイッチング素子を完成する。
本実施例は、第１の実施形態のスイッチング素子における第７の変形例を示す。図１２は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例は、実施例１で説明したスイッチング素子の構造に対して、第２電極１０６の上面および側面、イオン伝導層１０５の側面を被覆するように第２拡散防止層１１３を形成した点に特徴がある。この構造によれば、イオン伝導層中に溶出した銅イオンが横方向に拡散して周囲構造に漏出することをより効果的に防止できる。
本実施例の構造は、以下の様な方法で製造することができる。イオン伝導層１０５および第２電極１０６を形成するところまでは実施例１と同様である。その後、第２拡散防止層１１３となる絶縁膜を、第２電極１０６の上面および側面と、拡散防止層１０３０の露出面と、イオン伝導層１０５の側面とを被覆するように形成する。ここでは、第２拡散防止層１１３の絶縁膜として炭窒化シリコン膜を用いる。炭窒化シリコン膜の成膜を例えばＣＶＤ法またはスパッタリング法で行い、炭窒化シリコン膜の膜厚を５０ｎｍ程度とする。その後、実施例１と同様に［工程Ｅ］以降を行って、上部層間絶縁層１０８の形成、開口部形成、および上部配線形成を行い、スイッチング素子を完成する。ただし、上部層間絶縁層１０８の開口部形成の際には、第２電極１０６の上面が露出するまでエッチングを行う。開口部に相当する、第２拡散防止層１１３の部分をエッチング除去することで、第２バリアメタル１０７１を介して上部配線１００７と第２電極１０６との接続を取ることが可能となる。
本実施例は、第１の実施形態のスイッチング素子における第８の変形例を示す。図１３は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例は、実施例３で説明したスイッチング素子の構造に対して、イオン伝導層１０５の側面を被覆するように第２拡散防止層１１３を形成した点に特徴がある。図１３に示すように、第２バリアメタル１０７１がスイッチング素子の第２電極の役割を兼ねている。この点については、実施例３と同様である。または、本実施例の構造は、実施例８に示した第２拡散防止層１１３がスイッチング素子を被覆する構造において、第２バリアメタル１０７１が第２電極の役割を兼ねる場合としてもよい。この構造によれば、イオン伝導層中に溶出した銅イオンが横方向に拡散して周囲構造に漏出することをより効果的に防止できる。
本実施例の構造は、以下の様な方法で製造することができる。イオン伝導層１０５を形成するところまでは実施例１と同様である。その後、第２拡散防止層１１３となる絶縁膜を、拡散防止層１０３０の露出面と、イオン伝導層１０５の上面および側面とを被覆するように形成する。ここでは、第２拡散防止層１１３の絶縁膜として炭窒化シリコン膜を用いる。炭窒化シリコン膜の成膜を例えばＣＶＤ法またはスパッタリング法で行い、炭窒化シリコン膜の膜厚を５０ｎｍ程度とする。その後、実施例３と同様にして、上部層間絶縁層１０８の形成、開口部形成、および上部配線形成を行い、スイッチング素子を完成する。ただし、上部層間絶縁層１０８の開口部形成の際には、イオン伝導層１０５の上面が露出するまでエッチングを行う。開口部に相当する、第２拡散防止層１１３の部分をエッチング除去することで、第２バリアメタル１０７１をイオン伝導層１０５に接触させることが可能となる。
本実施例は、第１の実施形態のスイッチング素子における第９の変形例を示す。図１４は本実施例のスイッチング素子の構成を示す断面模式図である。本実施例では、スイッチング素子の下部電極１０４０が第３バリアメタル１０４１とイオン供給機能を果たす第１電極１０４の積層構造とによって構成されている点に構造上の特徴がある。
下部電極１０４０と外部配線との接続は、第３バリアメタル１０４１の下面に接して設けられた下部配線１０２により取られている。ここで、現在のＬＳＩプロセスにより配線をＣｕで形成する場合、そこには不純物（例えば、アルミニウム）が少量含まれている。本実施例の構造によれば、下部配線１０２と第１電極１０４との間に、Ａｌ等の不純物拡散に対する障壁となる第３バリアメタル１０４１を挿入しているため、第３バリアメタル１０４１が拡散防止層としての役目を果たし、第１電極１０４に不純物が拡散するのを防止できる。このため、高純度のイオン供給電極を得ることが容易であり、スイッチング動作の制御性が向上する。
本実施例の構造は、以下の方法により製造することができる。実施例１で説明した製造方法にしたがって、拡散防止層１０３０への開口部形成までの工程を行う。ここでは、開口部は下部配線１０２の上面にまで達する貫通孔である。この後、開口部および拡散防止層１０３０を被覆するように、例えば、膜厚２０ｎｍのバリアメタル膜としてＴａＮ膜と、膜厚１００ｎｍの銅とをスパッタリング法またはＣＶＤ法により順に形成する。次に、開口部以外に堆積した不要なＴａＮ膜および銅をＣＭＰ法により削り取り、表面を平坦化する。これにより、第３バリアメタル１０４１と第１電極１０４とが積層した下部電極１０４０が形成される。この後、実施例１と同様にして、イオン伝導層１０５および第２電極１０６の膜形成およびパターニング、上部層間絶縁層の形成、上部配線の形成を順次行い、スイッチング素子を完成する。
実施例１の図５Ｂに示した拡散防止層１０３０、および実施例８の図１２に示した第２拡散防止層１１３をシリコン窒化膜で形成する。このシリコン窒化膜の形成は、高密度プラズマＣＶＤ装置を用いて行う。さらに、そのシリコン窒化膜形成のためのＣＶＤ反応ガスに含まれる窒素源として、主にアンモニアを用いている。この方法により形成されたシリコン窒化膜は水素や水分の浸入を防ぐ性質があるため、拡散防止層１０３０または第２拡散防止層１１３の形成後に行われる工程において、下部配線１０２における銅の劣化を防止することができる。
（第２の実施形態）
第１の実施形態では、基本的に１対の電極（第１電極および第２電極）と、その電極対に挟まれたイオン伝導層とを有するスイッチング素子の実施態様を述べた。隣接するスイッチング素子でイオン伝導層が共有される場合もあるが、電極対はスイッチング素子毎に独立していた。本実施形態では、１対の電極およびイオン伝導層を含むスイッチ要素が１つの場合に限らない、複数のスイッチ要素を複合して用いる場合を説明する。
本実施形態のスイッチング素子は、第１の実施形態のスイッチング素子を２つ以上配列し、イオン伝導層を挟む上下の電極のうち一方の側の電極を共通接続とすることにより、セレクタ素子を構成するものである。
図１５は本実施形態のセレクタ素子の一構成例を示す断面模式図である。このセレクタ素子は、第１の実施形態のスイッチング素子を３個（それぞれのスイッチング素子を図の左側からスイッチ要素４００Ａ、４００Ｂ、４００Ｃとする）を隣接配置したものである。第１電極１０４に接続された下部配線１０２がスイッチ要素４００Ａ、４００Ｂおよび４００Ｃにおいて共通である。つまり、３つのスイッチの第１電極１０４同士が短絡された上で外部回路に接続されている。
一方、各スイッチ要素の第２電極１０６（上部電極）は各々独立に外部回路に接続される。各スイッチ要素におけるイオン伝導層１０５は、図１５では複数のスイッチ要素で共通に用いられるため区分けされていないが、エッチングなどの加工によりスイッチ要素毎に区分けされていてもよい。ただし、図１５に示すように区分けせずに用いる場合の方が微細化やダメージ低減の観点からは有利である。
図１５に示すセレクタ素子の動作を簡単に説明する。図１５に示す構造において、スイッチ要素４００Ａ、４００Ｂおよび４００Ｃのそれぞれに独立に接続された、複数の上部配線のなかからいずれかを選択して電圧を印加することにより、その選択された配線と第１電極間の導通状態を制御するセレクタ動作が可能となる。つまり、この構造では１対３のセレクタ素子が構成されていることになる。
なお、配列するスイッチ要素の数は２以上であれば特に限定はない。また、複数のスイッチ要素の配置の仕方は、図１５に示すように１次元的に一列に配置するものであってもよく、図１５に示す各スイッチ要素から図１５の奥行き方向にもスイッチ要素を複数配置し、スイッチ要素を２次元的に（平面的に）配置するものであってもよい。
次に、本実施形態のセレクタの別の実施態様を説明する。別の実施態様は、複数のスイッチ要素を２つ以上配列し、イオン伝導層を挟む上下の電極のうち一方の電極だけではなく、他方の電極についても共通接続とするものである。図１６は本実施形態のセレクタ素子の他の構成例を示す断面模式図である。
図１６に示す構成では、複数のスイッチ要素（図１６においては３つのスイッチ要素）が並列接続されている。つまり、第２電極１０６は共通であるが、第１電極１０４が複数の電極要素１０４ａ、１０４ｂ、１０４ｃからなるように構成されている。イオン伝導層１０５は、図１６では複数のスイッチ要素で共通で用いられるため区分けされていないが、エッチングなどの加工によりスイッチ要素毎に区分けされていてもよい。
この構成によれば、電気回路的には単純なスイッチング素子と等価であるが、全体として低オン抵抗のスイッチング素子を構成することができる。また、下部配線１０２、イオン伝導層１０５、および第２電極１０６を共通化していることから微細化に有利である。なお、第２電極１０６から外部との接続を行なう配線プラグは１つ以上あればよく、図１６は配線プラグが１つの場合を示している。図１６に示す上部配線１００７が配線プラグの役目を果たしている。
次に、本実施形態のスイッチング素子の特性および製造方法に関連する利点について説明する。
第１の実施形態において製造方法を説明したように、予め形成した絶縁膜の開口内に銅などの金属膜を成膜し、その後ＣＭＰにより金属膜の不要な部分を除去することにより第１電極１０４を形成することが可能である。しかし、ＣＭＰによる銅膜の加工工程に関しては、開口部の中心付近の方が周辺に比べて研磨が速く進行して表面に凹みが生じてしまうディッシングと呼ばれる現象が起こるおそれがある。この現象は、寸法の大きい開口部への埋め込みの際に顕著に起こることが知られている。
上述したように、スイッチング素子として低オン抵抗であることを重視する場合は、第１電極１０４のパターンと第２電極１０６のパターンとがイオン伝導層１０５を挟んで平面的に重なる面積が実効的なスイッチ面積となり、その実効的なスイッチ面積を広げるのが有利である。しかし、１対の電極対のままで単純にサイズを拡大すると上記ディッシングの問題が生じてしまい、第１電極とイオン伝導層との界面の平坦性が劣化する。これは、その後の製造工程の障害になる他、スイッチング電圧のバラツキの原因となってしまう。
一方、図１５および図１６に示したスイッチング素子構造は、第１の実施形態のスイッチング素子の第１電極１０４を複数個に分割してその各々を拡散防止層１０３０の開口部に埋め込んだと見ることができ、分割された個々の電極面積を小さく抑えることができる。このため本実施形態の構造によれば、オン抵抗を小さい値に保つともに、ディッシングの問題を回避しやすくなる。ディッシング現象自体はＣｕが特に顕著であるとはいえ、他の金属種についても生じる問題である。
したがって、図１５および図１６のように下部電極を複数の電極要素に分割して拡散防止層内に形成したスイッチ構造は、下部電極にイオン供給電極としてのＣｕを用いる場合に限らず、一般的に拡散防止層開口中に金属電極を埋め込んでスイッチング素子の電極とする、イオン伝導を利用した全てのスイッチにおいて有用である。
なお、図１６の構造においては、複数の電極要素からなる下部電極を共通配線により短絡させているが、各々の電極要素に対して互いに独立の配線を接続することで、複数の電極要素を短絡させなくてよい。図１７はその構成例を示す断面模式図である。
図１７では、複数のスイッチ要素４０１Ａ、４０１Ｂ、４０１Ｃのそれぞれの第１電極１０４が独立した下部配線１０２に接続されている。この場合、１：ｎ（ｎは２以上の整数）のセレクタ回路として機能させることができる。図１７は、１：３のセレクタ回路の場合である。この構造は、図１５に示したものとは上下が逆転した形であり、複数個のスイッチ要素の上部電極が共通である。図１７に示すセレクタ回路の動作においては、スイッチ要素４０１Ａ、４０１Ｂ、４０１Ｃのそれぞれに独立に接続された、複数の下部配線１０２の中からいずれかを選択して電圧を印加することにより、その選択された配線と第２電極間の導通状態を制御するセレクタ動作が可能である。
（第３の実施形態）
本実施形態では、半導体デバイスの多層配線構造中にスイッチング素子を形成する場合の一応用例として、同一の配線層にＭＩＭ（金属／絶縁層／金属）キャパシタを形成した形態を説明する。
半導体装置におけるＭＩＭキャパシタは、金属電極／誘電体／金属電極の３層構造を備えて絶縁層中に形成されるものであり、第１および第２の実施形態のスイッチング素子と類似する。また、小面積で大きな静電容量を得るために誘電率が大きな誘電材料を用いるが、その代表的な誘電体材料は酸化タンタルであり、これはイオン伝導層としても用いることができる材料である。したがって、ＭＩＭキャパシタと、イオン伝導を用いたスイッチング素子とは、同一配線層内に同一工程で形成するのに適している。
図１８は、半導体装置の多層配線構造内にスイッチング素子（図の右側）とＭＩＭキャパシタ（図の左側）とを形成した場合の一構成例を示す断面図である。キャパシタ２００は、容量下部電極２０５、誘電体層２０６および容量上部電極２０７を有する構成である。容量上部電極２０７は接続プラグ２０９を介して配線（不図示）に接続され、容量下部電極２０５は第１電極２０４を介して配線２１４に接続されている。キャパシタ２００の接続プラグ２０９はスイッチング素子１００の上部配線１００７に対応している。接続プラグ２０９の底面および側面は第２バリアメタル１０７１で覆われている。配線２１４の底面および側面は第１バリアメタル１０２１で覆われている。スイッチング素子１００は、図３で説明した構成と同様であるため、その詳細な説明を省略する。
図１８に示す構造は、第１の実施形態で説明したスイッチング素子の製造工程とほぼ同様の工程で、キャパシタ２００を同時に形成することができる。以下に、製造方法を簡単に説明する。
キャパシタ部、スイッチ部ともに、下部層間絶縁層１００１での配線の形成から拡散防止層１０３０の開口に第１電極１０４、２０４を形成するまでの工程は、スイッチ単独での製法と同様である。その後、キャパシタ部の容量下部電極２０５となる金属膜（例えば、タンタル）を形成し、その金属膜にパターニングを行って、キャパシタ形成予定部のみに金属膜を残存させ、第１電極２０４に接続された容量下部電極２０５をキャパシタ部に形成する。続いて、酸化タンタル膜の形成およびタンタル膜を形成した後、それらの膜にパターニングを行って、スイッチ部のイオン伝導層１０５および第２電極１０６と、キャパシタ部の誘電体層２０６および容量上部電極２０７を同時平行して形成する。さらに、上部層間絶縁層１０８、ならびに上部配線１００７および接続プラグ２０９を形成し、図１８に示した構造を完成させる。
このようにして、他の構造と同時にスイッチング素子を形成することが可能であり、工程を簡略化でき、高い歩留まりを得ることができる。
次に、本実施形態の構造の製造方法における注意点を説明する。ＭＩＭキャパシタは容量を確保するために、通常はスイッチング素子より基体表面に占める面積が大きくなる。また、容量を確保するという同じ目的のために、ＭＩＭキャパシタにおける誘電体層２０６の膜厚をなるべく薄くすることが望ましい。誘電体層２０６の膜厚がスイッチング素子のイオン伝導層１０５の膜厚と異なる場合、加工については同時に行うことは可能だが、成膜については個別に行う必要がある。なお、ＭＩＭキャパシタは、構造的にはスイッチング素子と似ているが、動作的には電気化学反応を利用するスイッチング素子とは全く異なり、電極間の電圧印加による金属架橋形成などを行わない。このため、容量上部電極２０７および容量下部電極２０５には、ＴａやＴａＮなどのイオン供給が生じない導電体を用いることが望ましい。
図１８を参照して、スイッチング素子をＭＩＭキャパシタと併用する場合を例にとって半導体装置への適用を説明したが、本実施形態の構造を、スイッチング素子を用いた種々の半導体装置に応用することが可能である。
第１および第２の実施形態のスイッチング素子を、背景技術で説明した、複数のロジックセルがスイッチを介して相互に結線される、ＦＰＧＡやＤＲＰなどのプログラマブルロジック回路への適用に非常に有利である。イオン伝導体を用いるスイッチが本来備える低いオン抵抗、サイズの小ささなどの特徴に加えて、周囲構造への汚染を防止したことによる高い信頼性により、このような回路への適用に最適なものとなっている。
第１の実施形態の２端子スイッチをプログラマブルロジックに適用した場合を説明する。図１９はプログラマブルロジックの一構成例を示す図である。
図１９に示すように、プログラマブルロジック９０は、２次元配列状に配置された多数のロジックセル９２と、ロジックセル間を接続するための配線、配線間の接続・非接続を切り替えるための多数のスイッチ９７から構成される。２端子スイッチの接続状態（接続・非接続）を変えることにより、ロジックセル間の配線の構成、ロジックセルの機能等を設定し、仕様に合わせた論理集積回路を得ることが可能となる。
プログラム用のスイッチ９７に第１の実施形態の２端子スイッチを適用している。図１９に示すように、スイッチ９７の２端子のうち一方の端子がロジックセル９２に接続され、他方の端子がプログラマブルロジック９０内の信号線９６に接続されている。
オン状態に設定されたスイッチ９７は、ロジックセル９２と信号線９６とが電気的に接続された状態を維持する。そして、ロジック信号が信号線９６およびスイッチ９７を介してロジックセル９２に入る。その反対に、オフ状態に設定されたスイッチ９７は、ロジックセル９２と信号線９６との接続が切れた状態を維持する。この場合、ロジック信号は、信号線９６を介してスイッチ９７に到達しても、ロジックセル９２に入ることはできない。このようにして、プログラマブルロジック９０では、ユーザによりロジックセル同士の接続状態を設定できる。
第１の実施形態の２端子スイッチをプログラマブルロジックのスイッチに適用することで、金属イオンの漏出を抑制し、プログラマブルロジックの信頼性が向上する効果が得られる。
また、第１および第２の実施形態のスイッチング素子をメモリに応用することも可能である。例えば、トランジスタなどの選択素子を１個と本発明のスイッチング素子１個とのセットをメモリセル単位としてこれを配列し、ワード線およびビット線で任意のメモリセルを選択できるようにすると、スイッチの導通状態をセンスすることで情報「１」／「０」を判断する不揮発性メモリが実現できる。このようなメモリ素子への適用においても、低いオン抵抗、サイズの小ささに加えて高い信頼性を確保したことにより、本発明のスイッチング素子は有利なものとなっている。
図２０はメモリ素子の一構成例を示す図である。図２０に示すように、メモリ素子は、情報を保持するためのスイッチング素子７７と、スイッチング素子７７の情報を読み出すためのトランジスタ素子７２とを有する。このスイッチング素子７７に第１の実施形態の２端子スイッチを適用する。
トランジスタ素子７２は、ソース電極がビット線７３に接続され、ゲート電極がワード線７４に接続されている。スイッチング素子７７は、２つの端子のうちの一方がビット線７６に接続され、他方がトランジスタ素子７２のドレイン電極に接続されている。
次に、メモリ素子への情報の書き込み方法について説明する。なお、保持する情報“１”と“０”のうち、スイッチング素子のオン状態を“１”とし、オフ状態を“０”とする。また、トランジスタ素子７２の動作電圧をＶＲとする。
メモリ素子に情報“１”を書き込む場合には、ワード線７４に電圧ＶＲを印加してトランジスタ素子７２をオンさせた状態で、スイッチング素子７７をオン状態にする。これによりスイッチング素子７７に情報“１”が書き込まれる。
メモリ素子に情報“０”を書き込む場合には、ワード線７４に電圧ＶＲを印加してトランジスタ素子７２をオンさせた状態で、スイッチング素子７７をオフ状態にする。これによりスイッチング素子７７に情報“０”が書き込まれる。
次に、メモリ素子に保持された情報の読み出し方法について説明する。
ワード線７４に電圧ＶＲを印加してトランジスタ素子７２をオンさせ、ビット線７３とビット線７６との間の抵抗値を求める。この抵抗値はトランジスタ素子７２のオン抵抗とスイッチング素子７７との合成抵抗値となる。この合成抵抗値が測定できないほど大きい場合にはスイッチング素子７７がオフ状態と判定でき、メモリ素子に保持された情報が“０”であることがわかる。一方、合成抵抗値が所定の値より小さい場合にはスイッチング素子７７がオン状態と判定でき、メモリ素子に保持された情報が“１”であることがわかる。
本発明の２端子スイッチをメモリ素子の情報保持のためのスイッチング素子に用いることで、金属イオンの漏出を抑制できる。そのため、メモリ素子がアレイ状に複数配置されたメモリデバイスに本実施形態のメモリ素子を用いれば、メモリデバイスの信頼性が向上する。なお、トランジスタ素子の代わりにダイオードを用いてもよい。
（第４の実施形態）
第１および第２の実施形態では２端子型スイッチング素子について説明したが、本実施形態は、２端子型スイッチング素子の構造に対してイオン伝導層に接する第３の電極を設けた３端子型スイッチング素子である。
図２１は本実施形態のスイッチング素子の一構成例を示す断面模式図である。
図２１の右半分はイオン伝導層１０５の上下を上部電極と下部電極とで挟んだ構造であり、この部分は第１の実施形態と同様である。ここでは、図１３に示した実施例９のスイッチング素子を用いているため、上部電極は第２のバリアメタル１０７１であり、下部電極は第１電極１０４である。図２１の左半分に示すように、本実施形態では、イオン伝導層１０５に接した第３電極３０４が設けられている。第３電極３０４は、拡散防止層１０３０の開口に設けられ、下部層間絶縁層１００１に設けられた配線３１４と接続されている。配線３１４はその底面および側面が第１バリアメタル１０２１で覆われている。第３電極３０４は、銅など、イオン供給機能を有する材料で構成されている。イオン伝導層１０５の上面および側面は第２拡散防止層１１３で被覆されている。
本実施形態のスイッチング素子の構造上の特徴は、イオン伝導層１０５が第１電極１０４と第２バリアメタル１０７１に挟まれた領域から外部（図２１では左側）に延長して設けられ、その延長して設けられた部位に接した第３電極３０４を備えている点である。そして、動作の上では、第３電極３０４を制御電極として、これに印加する電圧を制御することにより、第１電極１０４と第２電極間の導通状態を制御する点に特徴がある。以下では、第２バリアメタル１０７１を第２電極１０７１として説明する。
このような構造において、第１電極１０４と第２電極１０７１の間の導通状態を制御する第１の方法として、次のような方法がある。第１電極１０４および第２電極１０７１に対して正の電圧を印加すると、第３電極３０４から金属イオンがイオン伝導層中に供給され、イオン伝導層中を拡散して第２電極１０７１と第１電極１０４間に析出し、第１電極１０４と第２電極１０７１間が、析出した金属で接続されてオン状態が実現できる。逆に、オン状態からオフ状態に移行する際は、第１電極１０４および第２電極１０７１に対して第３電極３０４に負の電圧印加を行うか、または、通常の２端子型のオフ動作と同様の電圧を印加して、金属架橋を消失させる。
また、第１電極１０４と第２電極１０７１の間の導通状態を制御する第２の方法として、次のような方法も可能である。初期状態からオン状態にする際に、最初に、第１電極１０４と第２電極１０７１の間に通常の２端子型のオン動作と同様の電圧を印加して第１電極１０４からのイオン供給を行わせ、第１電極１０４と第２電極１０７１を結ぶ金属架橋を形成する。次に、第１電極１０４および第２電極１０７１に対して第３電極３０４に正電圧を印加して、第３電極３０４からのイオン供給を行わせ、先に形成された金属架橋をさらに増加させて太らせる。これによりオン抵抗が低いスイッチング素子を実現できる。オン状態からオフ状態に移行する際は、第１電極１０４および第２電極１０７１に対して第３電極３０４に負の電圧印加を行うか、または、通常の２端子型のオフ動作と同様の電圧を印加して、金属架橋を消失させる。
さらに、第１電極１０４と第２電極１０７１の間の導通状態を制御する第３の方法として、次のような方法も可能である。初期状態からオン状態にする際に、最初に、第１電極１０４と第２電極１０７１の間に通常の２端子型のオン動作と同様の電圧を印加して第１電極１０４からのイオン供給を行わせ、第１電極１０４と第２電極１０７１を結ぶ金属架橋を形成する。オン状態からオフ状態に移行する際は、通常の２端子型のオフ動作と同様の電圧を印加して、金属架橋を消失させる。
なお、第１の方法による場合、図２１に示した構造の３端子型スイッチング素子においては、第１電極１０４は必ずしもイオン供給可能な電極でなくてもよい。例えば、第１電極１０４および第２電極１０７１をタンタルで形成し、第３電極３０４のみを銅で構成する、などの構成も可能である。
また、第３の方法による場合、図２１に示した構造の３端子型スイッチング素子においては、第１電極１０４は銅などからなるイオン供給可能な電極、第２電極１０７１および第３電極３０４はタンタルなどのイオン供給が生じない電極として構成としてよい。したがって、図２１におけるイオン伝導層１０５の延長部の下面側に形成するのではなく、上面側に第３電極３０４を設置してもかまわない。図２２は第３電極をイオン伝導層の上面側に設けた場合である。図２２の左側に示すように、第３電極３０５がイオン伝導層１０５に接して、上部層間絶縁層１０８内に設けられている。第３電極３０５の材料は第２バリアメタル１０７１と共通である。この場合、第３電極３０５および配線３１５の形成プロセスと、第２バリアメタル１０７１および上部配線１００７の形成プロセスと共通化できるため、製造工程が簡略化できる。
このような３端子型のスイッチング素子においても、イオン供給機能を持つ電極を拡散防止機能を有する絶縁層の開口部に埋め込んで形成することにより、周囲構造への金属イオンの漏出を防止しやすくなるという効果に変わりはない。
次に、本実施形態のスイッチング素子をプログラマブルロジックのプログラム用スイッチに適用した場合を説明する。図２３はプログラマブルロジックの一構成例を示すブロック図である。
図２３に示すように、プログラマブルロジック９０は、２次元配列状に配置された多数のロジックセル９２と、ロジックセル間を接続するための配線、配線間の接続・非接続を切り替えるための多数のスイッチ９４から構成される。３端子スイッチの接続状態（接続・非接続）を変えることにより、ロジックセル間の配線の構成、ロジックセルの機能等を設定し、仕様に合わせた論理集積回路を得ることが可能となる。
スイッチ９４は、ドレイン電極Ｄ、ソース電極Ｓ、およびゲート電極Ｇからなるトランジスタ素子である。本実施形態の３端子スイッチをプログラム用スイッチに適用することで、第１電極がドレイン電極Ｄに相当し、第２電極がソース電極Ｓに相当し、第３電極がゲート電極Ｇに相当する。そして、図２２に示すようにソース電極Ｓがロジックセル９２に接続され、ドレイン電極Ｄがプログラマブルロジック９０内の信号線９６に接続されている。
オン状態に設定されたスイッチ９４は、ソース電極Ｓとドレイン電極Ｄが電気的に接続された状態を維持する。そして、ロジック信号が信号線９６を介してドレイン電極Ｄに到達すると、ソース電極Ｓを経由してロジックセル９２に入る。その反対に、オフ状態に設定されたスイッチ９４は、ソース電極Ｓとドレイン電極Ｄが電気的に接続が切れた状態を維持する。この場合、ロジック信号は、信号線９６を介してドレイン電極Ｄに到達しても、ソース電極Ｓに接続されたロジックセル９２に入ることはできない。このようにして、プログラマブルロジック９０では、ユーザによりロジックセル同士の接続状態を設定できる。
本実施形態の３端子スイッチをプログラマブルロジックのスイッチに用いることで、金属イオンの漏出を抑制し、信頼性が向上する。
次に、本実施形態のスイッチング素子をメモリ素子に適用した場合を説明する。図２４はメモリ素子の一構成例を示すブロック図である。
図２４に示すように、メモリ素子は、情報を保持するためのスイッチング素子７１と、スイッチング素子７１の情報を読み出すためのトランジスタ素子７２とを有する。このスイッチング素子７１に本実施形態の３端子スイッチを適用する。スイッチング素子７１はドレイン電極、ソース電極およびゲート電極からなるトランジスタの構成と同様であり、それぞれの電極が本実施形態の３端子スイッチの第１電極、第２電極および第３電極のそれぞれに対応している。
トランジスタ素子７２は、ソース電極がビット線７３に接続され、ゲート電極がワード線７４に接続されている。スイッチング素子７１は、ソース電極がビット線７６に接続され、ゲート電極がワード線７５に接続されている。そして、スイッチング素子７１のドレイン電極はトランジスタ素子７２のドレイン電極に接続されている。
次に、メモリ素子への情報の書き込み方法について説明する。なお、保持する情報“１”と“０”のうち、スイッチング素子のオン状態を“１”とし、オフ状態を“０”とする。また、スイッチング素子のスイッチング電圧をＶｔとし、トランジスタ素子７２の動作電圧をＶＲとする。
メモリ素子に情報“１”を書き込む場合には、ワード線７５に電圧Ｖｔを印加し、ビット線７６の電圧を０Ｖにする。そして、ビット線７３に電圧（Ｖｔ／２）を印加する。スイッチング素子７１は、オン状態になり、情報“１”が書き込まれる。メモリセ素子に情報“０”を書き込む場合には、ワード線７５の電圧を０Ｖにして、ビット線７６に電圧Ｖｔを印加する。そして、ビット線７３に電圧（Ｖｔ／２）を印加する。スイッチング素子７１は、オフ状態になり、情報“０”が書き込まれる。
なお、メモリ素子に保持された情報の読み出し方法については、第３の実施形態で説明した方法と同様であるため、その説明を省略する。
本発明の３端子スイッチをメモリ素子の情報保持のためのスイッチング素子に用いることで、金属イオンの漏出を抑制できる。そのため、メモリ素子がアレイ状に複数配置されたメモリデバイスに本実施形態のメモリ素子を用いれば、メモリデバイスの信頼性が向上する。
上述の第２、第３および第４の実施形態ではそれぞれの基本的な形態のみを説明したが、各々のスイッチング素子部分については、第１の実施形態で示したような各種の変形が可能であり、また各部材料の変更も可能であることはいうまでもない。また、本発明は上記の実施の形態に限定されることなく、発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
この出願は、２００６年６月２６日に出願された日本出願の特願２００６−１７５８７２の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。

Claims (24)

  1. 開口部を有し、金属イオンの拡散を防止する材料からなる第１の絶縁層と、
    前記開口部に設けられ、前記金属イオンを供給可能な材料を含む第１電極と、
    前記第１電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導層と、
    前記イオン伝導層の上面に接して設けられ、前記金属イオンを供給しない材料からなる領域を含む第２電極とを有し、
    前記第１電極と前記第２電極の間に電圧が印加されることで該第１電極と該第２電極との間の導通状態が制御され、
    前記第１電極は前記イオン伝導層との接する部分の少なくとも一部が前記金属イオンを前記イオン伝導層中に供給可能な組成であり、
    前記第２電極は少なくとも前記イオン伝導層に接する部分が前記金属イオンを前記イオン伝導層中に供給しない組成であり、
    前記第１の絶縁層は前記金属イオンの拡散を防止する機能を持つ絶縁体であり、
    前記第１の絶縁層および前記第１電極が基体上に設けられ、
    前記基体はその表面に下部絶縁層と該下部絶縁層に設けられた下部配線とを有し、該下部配線の上面が前記第１電極の下面と接しており、
    前記第２の電極の前記イオン伝導層と接する面に対して反対側の面に、前記金属イオンの拡散防止機能を有する絶縁体からなる第２の絶縁層が設けられている、スイッチング素子。
  2. 開口部を有し、金属イオンの拡散を防止する材料からなる第１の絶縁層と、
    前記開口部に設けられ、前記金属イオンを供給可能な材料を含む第１電極と、
    前記第１電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導層と、
    前記イオン伝導層の上面に接して設けられ、前記金属イオンを供給しない材料からなる領域を含む第２電極とを有し、
    前記第１電極と前記第２電極の間に電圧が印加されることで該第１電極と該第２電極との間の導通状態が制御され、
    前記第１電極は前記イオン伝導層との接する部分の少なくとも一部が前記金属イオンを前記イオン伝導層中に供給可能な組成であり、
    前記第２電極は少なくとも前記イオン伝導層に接する部分が前記金属イオンを前記イオン伝導層中に供給しない組成であり、
    前記第１の絶縁層は前記金属イオンの拡散を防止する機能を持つ絶縁体であり、
    前記第１の絶縁層および前記第１電極が基体上に設けられ、
    前記基体はその表面に下部絶縁層と該下部絶縁層に設けられた下部配線とを有し、該下部配線の上面が前記第１電極の下面と接しており、
    前記イオン伝導層の側面に、前記金属イオンの拡散防止機能を有する絶縁体からなる第２の絶縁層が設けられている、スイッチング素子。
  3. 開口部を有し、金属イオンの拡散を防止する材料からなる第１の絶縁層と、
    前記開口部に設けられ、前記金属イオンを供給可能な材料を含む第１電極と、
    前記第１電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導層と、
    前記イオン伝導層の上面に接して設けられ、前記金属イオンを供給しない材料からなる領域を含む第２電極とを有し、
    前記第１電極と前記第２電極の間に電圧が印加されることで該第１電極と該第２電極との間の導通状態が制御され、
    前記第１電極は前記イオン伝導層との接する部分の少なくとも一部が前記金属イオンを前記イオン伝導層中に供給可能な組成であり、
    前記第２電極は少なくとも前記イオン伝導層に接する部分が前記金属イオンを前記イオン伝導層中に供給しない組成であり、
    前記第１の絶縁層は前記金属イオンの拡散を防止する機能を持つ絶縁体であり、
    前記第１の絶縁層および前記第１電極が基体上に設けられ、
    前記基体はその表面に下部絶縁層と該下部絶縁層に設けられた下部配線とを有し、該下部配線の上面が前記第１電極の下面と接しており、
    前記イオン伝導層および前記第２電極からなる積層構造の上面および側面を被覆し、前記金属イオンの拡散防止機能を有する絶縁体からなる第２の絶縁層が設けられている、スイッチング素子。
  4. 前記第１の絶縁層と前記第１電極の上面が平坦化されていることを特徴とする請求項１から３のいずれか１項に記載のスイッチング素子。
  5. 前記イオン伝導層が、前記第１電極の上面を被覆するとともに、前記第１の絶縁層の一部を被覆することを特徴とする請求項１から４のいずれか１項に記載のスイッチング素子。
  6. 前記第２電極は、前記イオン伝導層上面において少なくとも前記第１電極に対向する位置の該イオン伝導層の表面を覆っていることを特徴とする請求項１から５のいずれか１項に記載のスイッチング素子。
  7. 前記第２電極は、前記イオン伝導層の上面全てを覆っていることを特徴とする請求項１から５のいずれか１項に記載のスイッチング素子。
  8. 前記第２電極は、前記イオン伝導層の上面および側面を覆っていることを特徴とする請求項１に記載のスイッチング素子。
  9. 前記第１の絶縁層は複数の前記開口部を有し、
    前記第１電極は前記複数の開口部に設けられた複数の電極要素を有し、
    前記複数の電極要素は、それぞれの上面が前記イオン伝導層に接し、かつ、それぞれの下面が共通の下部配線により接続されていることを特徴とする請求項１から８のいずれか１項に記載のスイッチング素子。
  10. 前記第１の絶縁層は複数の前記開口部を有し、
    前記開口部毎に前記第１電極が設けられ、
    複数の前記第１電極は、それぞれの上面が前記イオン伝導層に接し、かつ、それぞれの下面が異なる下部配線に接続され、
    複数の前記下部配線のうちいずれかの下部配線に電圧が印加されることで、該下部配線と前記第２電極間の導通状態が変化してセレクタ動作することを特徴とする請求項１から８のいずれか１項に記載のスイッチング素子。
  11. ２つの開口部を有し、金属イオンの拡散を防止する材料からなる第１の絶縁層と、
    前記２つの開口部の一方に設けられた第１電極と、
    前記第１電極の上面に接して設けられ、前記金属イオンを伝導可能なイオン伝導層と、
    前記第１電極に前記イオン伝導層を介して対向して設けられた第２電極と、
    前記２つの開口部の他方に設けられ、前記イオン伝導層に接し、前記金属イオンを供給可能な材料を含み、電圧が印加されることにより前記第１電極と前記第２電極との間の導通状態を制御する第３電極とを有し、
    前記第１電極および前記第２電極のうちいずれか一方の電極が前記金属イオンを供給可能な材料を有し、他方の電極が前記金属イオンを供給しない材料からなる領域を有し、
    前記一方の電極は前記イオン伝導層との接する部分の少なくとも一部が前記金属イオンを前記イオン伝導層中に供給可能な組成であり、前記他方の電極は少なくとも前記イオン伝導層に接する部分が前記金属イオンを前記イオン伝導層中に供給しない組成であり、
    前記第１の絶縁層は前記金属イオンの拡散を防止する機能を持つ絶縁体であり、
    前記第１の絶縁層および前記第１電極が基体上に設けられ、
    前記基体はその表面に下部絶縁層と該下部絶縁層に設けられた下部配線とを有し、該下部配線の上面が前記第１電極の下面と接している、スイッチング素子。
  12. 前記第１の絶縁層、前記第１電極および前記第３電極の上面が平坦化されていることを特徴とする請求項１１記載のスイッチング素子。
  13. 前記金属イオンを供給可能な材料は、前記イオン伝導層との接する部分の少なくとも一部が前記金属イオンを前記イオン伝導層中に供給可能な組成であることを特徴とする請求項１１または１２のいずれか１項に記載のスイッチング素子。
  14. 前記金属イオンを供給しない材料は、前記イオン伝導層に接する部分が前記金属イオンを前記イオン伝導層中に供給しない組成であることを特徴とする請求項１１から１３のいずれか１項に記載のスイッチング素子。
  15. 前記金属イオンを前記イオン伝導層中に供給しない組成が、白金、アルミニウム、金、チタン、タングステン、バナジウム、ニオブ、タンタル、クロム、もしくはモリブデンのいずれかの金属、またはこれらの金属のうちの少なくともいずれかの窒化物、またはこれらの金属のうちの少なくともいずれかのシリサイド、またはこれらの金属のうちの複数の組み合わせを含むものであることを特徴とする請求項１から１４のいずれか１項に記載のスイッチング素子。
  16. 前記イオン伝導層が、銅、タングステン、タンタル、モリブデン、クロム、チタンおよびコバルトの金属のうち少なくともいずれかを含む硫化物、酸化物、ならびに任意の硫黄−酸素比を持つ酸硫化物より少なくともいずれか１つを含むことを特徴とする請求項１から１５のいずれか１項に記載のスイッチング素子。
  17. 前記金属イオンを前記イオン伝導層中に供給可能な組成が、Ｃｕ、ＡｇおよびＰｂのうち少なくともいずれかを主材料とする金属または合金を含むことを特徴とする請求項１から１６のいずれか１項に記載のスイッチング素子。
  18. 前記金属イオンの拡散を防止する材料が、シリコン窒化膜、シリコン酸窒化膜、または、これらのいずれかの膜に炭素を含有させた膜であることを特徴とする請求項１から１７のいずれか１項に記載のスイッチング素子。
  19. 前記第１の絶縁層は、アンモニアを窒素源とするプラズマＣＶＤ法によって形成されたシリコン窒化膜である、請求項１から１４のいずれか１項記載のスイッチング素子。
  20. 請求項１から１９のいずれか１項記載のスイッチング素子が基体上に複数配置され、
    複数の前記スイッチング素子のうち少なくとも２つについて、区分けされていない、連続して設けられた前記イオン伝導層に対して互いに所定の距離だけ離れて前記第１電極および前記第２電極が配置されていることを特徴とする半導体装置。
  21. 請求項１から１９のいずれか１項記載のスイッチング素子が、半導体基板上に形成された多層配線構造内に設けられていることを特徴とする半導体装置。
  22. 請求項１から１９のいずれか１項記載のスイッチング素子とＭＩＭキャパシタとが、半導体基板上に形成された多層配線構造内に設けられていることを特徴とする半導体装置。
  23. 請求項１から１９のいずれか１項記載のスイッチング素子とトランジスタまたはダイオードとを含むメモリセルを基本単位とするメモリ素子。
  24. 請求項１から１９のいずれか１項記載のスイッチング素子をプログラム用スイッチに用いた、書き換え可能な論理集積回路。
JP2008522560A 2006-06-26 2007-06-25 スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子 Expired - Fee Related JP5218053B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008522560A JP5218053B2 (ja) 2006-06-26 2007-06-25 スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006175872 2006-06-26
JP2006175872 2006-06-26
PCT/JP2007/062674 WO2008001712A1 (fr) 2006-06-26 2007-06-25 Élément de commutation, dispositif à semi-conducteurs, circuit intégré logique réinscriptible et élément de mémoire
JP2008522560A JP5218053B2 (ja) 2006-06-26 2007-06-25 スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子

Publications (2)

Publication Number Publication Date
JPWO2008001712A1 JPWO2008001712A1 (ja) 2009-11-26
JP5218053B2 true JP5218053B2 (ja) 2013-06-26

Family

ID=38845476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008522560A Expired - Fee Related JP5218053B2 (ja) 2006-06-26 2007-06-25 スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子

Country Status (3)

Country Link
US (1) US8242478B2 (ja)
JP (1) JP5218053B2 (ja)
WO (1) WO2008001712A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5120913B2 (ja) * 2006-08-28 2013-01-16 国立大学法人東北大学 半導体装置および多層配線基板
JP5175525B2 (ja) * 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置
JP4466738B2 (ja) 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
JP5446238B2 (ja) * 2008-12-15 2014-03-19 日本電気株式会社 抵抗変化素子及びその動作方法
WO2010079829A1 (ja) * 2009-01-09 2010-07-15 日本電気株式会社 スイッチング素子及びその製造方法
WO2010079816A1 (ja) * 2009-01-09 2010-07-15 日本電気株式会社 半導体装置及びその製造方法
JP4757360B2 (ja) * 2009-02-02 2011-08-24 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
JP4778117B2 (ja) 2009-05-28 2011-09-21 パナソニック株式会社 メモリセルアレイ、メモリセルアレイの製造方法、不揮発性記憶装置、および、クロスポイント型のメモリセルアレイを構成するメモリセル
JP5527321B2 (ja) 2009-06-25 2014-06-18 日本電気株式会社 抵抗変化素子及びその製造方法
JP5360209B2 (ja) * 2009-06-25 2013-12-04 日本電気株式会社 半導体装置及びその製造方法
WO2011071009A1 (ja) * 2009-12-08 2011-06-16 日本電気株式会社 電気化学反応を利用した抵抗変化素子及びその製造方法
JPWO2011090152A1 (ja) * 2010-01-21 2013-05-23 日本電気株式会社 半導体装置及びその製造方法
JP5154711B2 (ja) * 2010-04-21 2013-02-27 パナソニック株式会社 不揮発性記憶装置及びその製造方法
WO2011158821A1 (ja) * 2010-06-16 2011-12-22 日本電気株式会社 半導体装置、および半導体装置の製造方法
EP2399984B1 (de) * 2010-06-22 2013-03-20 Lonza Cologne GmbH Verfahren und Elektrodenanordnung zur Behandlung von adhärenten Zellen
US9548115B2 (en) * 2012-03-16 2017-01-17 Nec Corporation Variable resistance element, semiconductor device having variable resistance element, semiconductor device manufacturing method, and programming method using variable resistance element
JP2013201405A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置
KR101980195B1 (ko) 2012-05-16 2019-05-21 삼성전자주식회사 황 도핑 징크옥시 나이트라이드 채널층을 가진 트랜지스터 및 그 제조방법
WO2014030393A1 (ja) * 2012-08-20 2014-02-27 日本電気株式会社 抵抗変化素子、および抵抗変化素子の製造方法
US8890105B2 (en) 2012-08-29 2014-11-18 Kabushiki Kaisha Toshiba Nonvolatile memory
US9847480B2 (en) * 2012-09-28 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
KR102082995B1 (ko) 2013-03-27 2020-03-02 삼성전자주식회사 산화물 반도체 형성용 용액 조성물, 산화물 반도체 및 상기 산화물 반도체를 포함하는 전자 소자
US9269898B2 (en) * 2014-02-07 2016-02-23 Crossbar, Inc. Low temperature deposition for silicon-based conductive film
US9076723B1 (en) 2014-03-10 2015-07-07 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same
JP6594945B2 (ja) * 2014-07-07 2019-10-23 プロヴェナンス アセット グループ エルエルシー 検知デバイスおよびその製造方法
US9666797B1 (en) * 2015-12-22 2017-05-30 Macronix International Co., Ltd. Memory structure having material layer made from a transition metal on interlayer dielectric
US10079341B1 (en) * 2017-03-13 2018-09-18 International Business Machines Corporation Three-terminal non-volatile multi-state memory for cognitive computing applications
WO2018181019A1 (ja) * 2017-03-31 2018-10-04 日本電気株式会社 半導体装置およびその製造方法
JP2019145798A (ja) * 2019-02-28 2019-08-29 ノキア テクノロジーズ オーユー 検知デバイスおよびその製造方法
US10833270B1 (en) 2019-05-07 2020-11-10 International Business Machines Corporation Lateral electrochemical cell with symmetric response for neuromorphic computing
KR102253282B1 (ko) * 2019-05-31 2021-05-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조
US11264396B2 (en) 2019-05-31 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-type high voltage devices fabrication for embedded memory
JP2021082653A (ja) 2019-11-15 2021-05-27 富士通株式会社 スイッチ素子及びスイッチ素子の製造方法
KR102567759B1 (ko) * 2021-07-12 2023-08-17 한양대학교 산학협력단 선택 소자 및 이를 이용한 메모리 소자
CN114639655B (zh) * 2022-05-18 2022-09-13 合肥新晶集成电路有限公司 半导体器件结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299318A (ja) * 1999-04-15 2000-10-24 Hitachi Ltd 半導体装置及びその製造方法
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
WO2007091326A1 (ja) * 2006-02-09 2007-08-16 Hitachi, Ltd. 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE361530T1 (de) 1999-02-11 2007-05-15 Univ Arizona Programmierbare mikroelektronische struktur sowie verfahren zu ihrer herstellung und programmierung
JP2002043418A (ja) 2000-07-24 2002-02-08 Nec Corp 半導体装置およびその製造方法
US6348365B1 (en) * 2001-03-02 2002-02-19 Micron Technology, Inc. PCRAM cell manufacturing
US6864500B2 (en) * 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
USRE42040E1 (en) 2003-07-18 2011-01-18 Nec Corporation Switching element method of driving switching element rewritable logic integrated circuit and memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299318A (ja) * 1999-04-15 2000-10-24 Hitachi Ltd 半導体装置及びその製造方法
WO2003094227A1 (en) * 2002-04-30 2003-11-13 Japan Science And Technology Agency Solid electrolyte switching device, fpga using same, memory device, and method for manufacturing solid electrolyte switching device
WO2007091326A1 (ja) * 2006-02-09 2007-08-16 Hitachi, Ltd. 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPWO2008001712A1 (ja) 2009-11-26
WO2008001712A1 (fr) 2008-01-03
US8242478B2 (en) 2012-08-14
US20090309088A1 (en) 2009-12-17

Similar Documents

Publication Publication Date Title
JP5218053B2 (ja) スイッチング素子、半導体装置、書き換え可能な論理集積回路、およびメモリ素子
JP5135798B2 (ja) スイッチング素子、スイッチング素子の駆動方法、書き換え可能な論理集積回路、およびメモリ素子
US7888228B2 (en) Method of manufacturing an integrated circuit, an integrated circuit, and a memory module
US8941089B2 (en) Resistive switching devices and methods of formation thereof
US8581225B2 (en) Variable resistance nonvolatile memory device and method of manufacturing the same
US8350245B2 (en) Variable resistance element and nonvolatile semiconductor memory device using the same
US7485948B2 (en) Front-end processing of nickel plated bond pads
CN102484114B (zh) 非易失性半导体存储装置及其制造方法
CN101878529A (zh) 非易失性存储装置及其制造方法
US10312288B2 (en) Switching element, semiconductor device, and semiconductor device manufacturing method
US9595563B2 (en) Nonvolatile memory device
KR20210002327A (ko) Rram을 위한 상부 전극 배리어층
JP2008306011A (ja) 不揮発性半導体記憶装置およびその製造方法
US20120104344A1 (en) Semiconductor device
JP5477687B2 (ja) スイッチング素子、スイッチング素子の動作方法、スイッチング素子の製造方法、書き換え可能な論理集積回路およびメモリ素子
US12010932B2 (en) Resistive random access memory (RRAM) cells and methods of construction
WO2016084349A1 (ja) 抵抗変化素子とその製造方法および半導体装置
CN114242748A (zh) 一种存储单元组及其制造方法
JP5446869B2 (ja) スイッチング素子、およびスイッチング素子の製造方法
JP2018041833A (ja) 半導体装置およびその製造方法
CN113557613A (zh) 非易失性存储装置及其制造方法
WO2017051527A1 (ja) 抵抗変化素子とその製造方法および半導体装置
US20240215464A1 (en) Method of forming an integrated circuit structure including a resistive random access memory (rram) cell
CN116963507A (zh) 阻变存储器及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5218053

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees