KR102253282B1 - 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조 - Google Patents

임베디드 메모리를 위한 멀티형 고전압 디바이스 제조 Download PDF

Info

Publication number
KR102253282B1
KR102253282B1 KR1020200012073A KR20200012073A KR102253282B1 KR 102253282 B1 KR102253282 B1 KR 102253282B1 KR 1020200012073 A KR1020200012073 A KR 1020200012073A KR 20200012073 A KR20200012073 A KR 20200012073A KR 102253282 B1 KR102253282 B1 KR 102253282B1
Authority
KR
South Korea
Prior art keywords
logic
region
sub
substrate
memory
Prior art date
Application number
KR1020200012073A
Other languages
English (en)
Other versions
KR20200138650A (ko
Inventor
웨이 청 우
리-펭 텡
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/666,731 external-priority patent/US11264396B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200138650A publication Critical patent/KR20200138650A/ko
Application granted granted Critical
Publication of KR102253282B1 publication Critical patent/KR102253282B1/ko

Links

Images

Classifications

    • H01L27/1052—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate

Abstract

본 출원의 다양한 실시예는 IC 디바이스 및 관련 형성 방법에 관한 것이다. 일부 실시예에서, 기판에 메모리 영역 및 로직 영역이 집적된다. 메모리 셀 구조물은 메모리 영역 상에 배치된다. 로직 영역의 복수의 로직 서브-영역 상에 복수의 로직 디바이스가 배치된다. 제 1 로직 서브-영역의 제 1 상부 표면 상에 제 1 로직 디바이스가 배치된다. 제 2 로직 서브-영역의 제 2 상부 표면 상에 제 2 로직 디바이스가 배치된다. 제 3 로직 서브-영역의 제 3 상부 표면 상에 제 3 로직 디바이스가 배치된다. 로직 서브-영역의 제 1, 제 2 및 제 3 상부 표면의 높이는 단조 증가한다. 기판의 다수의 리세스된 위치 상에 로직 디바이스를 배치함으로써, 설계 유연성이 개선되고 다수의 동작 전압을 갖는 디바이스가 더 적합하다.

Description

임베디드 메모리를 위한 멀티형 고전압 디바이스 제조{MULTI-TYPE HIGH VOLTAGE DEVICES FABRICATION FOR EMBEDDED MEMORY}
관련 출원의 참조
본 출원은 2019년 5월 31일자로 출원된 미국 가출원 제62/855,321호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 본 명세서에 통합된다.
기술분야
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조에 관한 것이다.
집적 회로(integrated circuit; IC) 제조 산업은 지난 수십 년 동안 기하 급수적으로 성장해왔다. IC가 진화함에 따라, 기하학적 크기[즉, 생성될 수 있는 최소 컴포넌트(또는 라인)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 일반적으로 증가되었다. IC의 발전에 있어서 일부 진전에는 임베디드 메모리 기술이 포함된다. 임베디드 메모리 기술은, 메모리 디바이스가 로직 디바이스의 동작을 지원하도록 하는, 동일한 반도체 칩 상의 로직 디바이스와 메모리 디바이스의 집적이다. 임베디드 메모리 IC는 상이한 전압에서 동작하는 복수의 로직 디바이스를 포함한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 3은 임베디드 메모리 집적 회로 (IC)를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 4는 일부 실시예에 따라 기판의 다중 높이 레벨에 배열되고 상이한 전압에서 동작하는 복수의 로직 디바이스를 포함하는 IC의 단면도를 도시한다.
도 5 및 도 6은 기판의 다중 리세스된 위치 상에 배치된 복수의 로직 디바이스를 포함하는 집적 회로 (IC)의 일부 대안적인 실시예의 보다 상세한 단면도를 예시한다.
도 7 내지 도 26은 기판의 다중 리세스된 위치 상에 배치된 복수의 로직 디바이스를 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 27은 도 7 내지 도 26의 방법의 일부 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스 또는 장치의 상이한 배향을 포함하도록 의도된다. 디바이스 또는 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 본 명세서에서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다. 더욱이, "제 1", "제 2", "제 3", "제 4"등의 용어는 단지 일반적인 식별자일뿐이고, 다양한 실시예에서 상호교환될 수 있다. 예를 들어, 일부 실시예에서 요소(예를 들어, 개구부)는 "제 1" 요소로서 지칭될 수 있지만, 그 요소가 다른 실시예에서 "제 2" 요소로서 지칭될 수 있다.
임베디드 메모리 IC에서, 복수의 상이한 로직 디바이스는 복수의 로직 서브-영역 상에 각각 배열될 수 있고 상이한 전압 레벨에서 동작할 수 있다. 예를 들어, 제 1 로직 디바이스는 제 1 로직 서브-영역 상에 배열될 수 있고, 메모리 셀을 구동하는데 사용될 수 있고, 비교적 높은 동작 전압 레벨(예를 들어, 10 V 초과)을 가질 수 있다. 제 2 로직 디바이스는 제 2 로직 서브-영역 상에 배열될 수 있고, 중전압 디바이스(예를 들어, RF(radio frequency; 무선 주파수)) 디바이스 또는 MIM(metal-insulator-metal; 금속-절연체-금속) 디바이스)일 수 있고, 고전압 디바이스보다 작은 동작 전압 레벨(예를 들어, 약 5 V)을 가질 수 있다. 제 3 로직 디바이스는 제 3 로직 서브-영역 상에 배열될 수 있고, I/O(입력 및 출력) 디바이스일 수 있고, 제 2 디바이스보다 작은 동작 전압 레벨(예를 들어, 약 1.5 V 내지 3 V)을 가질 수 있다. 또한, 약 1 V 내지 2 V의 작동 전압 레벨을 갖는 워드 라인 디바이스 또는 1.5 V보다 작은 작동 전압 레벨을 갖는 코어 디바이스와 같은 더 낮은 전압에서 동작하는 다른 로직 디바이스도 있다. 코어 로직 디바이스는 더 작은 두께를 갖는 게이트 유전체를 가진다. 한편, 고전압 디바이스는 비교적 높은 동작 전압 레벨을 핸들링하기 위해 더 큰 두께를 갖는 게이트 유전체를 가진다. 게이트 유전체의 두께가 커지는 것은 고전압 디바이스의 게이트 높이가 높아지는 것에 기여하여, 이는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 수행할 때 공정 윈도우를 제한한 것이다. CMP 공정 후에, 고전압 디바이스를 위한 결과의 게이트 전극은 너무 얇아질 수 있다. 또한, 넓은 면적 또는 높은 패턴 밀도 설계를 갖는 패턴은 CMP 공정 동안 디싱(dishing) 또는 침식(erosion)을 초래하여, 연마된 표면의 원치않는 하강(lowering)를 초래할 수 있다.
상술한 바와 같이, 본 출원의 다양한 실시예는 임베디드 메모리를 포함하는 집적 회로(integrated circuit; IC) 및 다중 리세스된 위치로 IC를 형성하는 방법에 관한 것이다. 기판의 다중 리세스된 위치 상에 로직 디바이스를 배치함으로써, 설계 유연성은 개선되고 다중 동작 전압을 갖는 디바이스가 더 적합하다. 도 1 내지 도 3을 예로서 참조하면, 임베디드 메모리 집적 회로(IC)를 형성하기 위한 방법의 일부 실시예의 일련의 단면도가 예시된다. 도 1에 도시된 바와 같이, 104l1, 104l2, 및 104l3과 같은 복수의 로직 서브-영역을 갖는 로직 영역(104l)을 포함하는 기판(104)이 제공된다. 복수의 로직 서브-영역(104l1, 104l2 및 104l3)은 그 위에 형성될 로직 디바이스에 대응하며, 여기서 로직 디바이스는 상이한 전압에서 동작하도록 구성된다. 일부 실시예에서, 기판(104)의 다수의 상부 표면(180, 182, 184)은 다중 리세스 공정에 의해 리세스된 위치에 형성된다. 도 1에 도시된 바와 같이, 제 1 리세스 공정은 먼저 제 1 로직 서브-영역(104l1)에 대해 제 1 산화 공정을 수행하여 기판(104)의 상단 층을 제 1 산화물 전구체(602)로 전사하는 단계를 포함한다. 습식 산화 공정에 의해 형성된 제 1 산화물 전구체(602)를 제거하고 기판(104)을 제 1 상부 표면(184)으로 하강시키고 리세스한다. 도 2에 도시된 바와 같이, 제 2 리세스 공정은 제 1 리세스 공정 후에 제 2 로직 서브-영역(104l2) 상에 수행되어 제 2 상부 표면(182)까지 기판(104)을 하강시키고 리세스할 수 있다. 제 2 리세스 공정은 제 2 산화물 전구체(1502)를 형성 및 제거하기 위해 제 2 산화 공정 및 후속하는 제 2 에칭 공정에 의해 수행될 수 있다. 일부 실시예에 있어서, 제 1 리세스 공정은 메모리 영역(104m)의 리세스 공정에 통합될 수 있고, 제 2 리세스 공정은 메모리 셀 구조물의 형성 후에 수행될 수 있다. 따라서, 제 1 상부 표면(184)은 메모리 영역(104m)의 상부 표면과 동일한 높이를 가질 수 있다. 메모리 영역(104m)은 더 큰 높이를 갖는 메모리 셀 구조물(108)를 포함할 수 있기 때문에, 메모리 영역의 기판(104)의 상부 표면은 로직 영역(104l)의 가장 낮은 리세스 위치일 수 있다. 일부 실시예에 있어서, 메모리 셀 구조물(108)은 제 2 리세스된 위치의 패터닝 및 형성을 위해, 또한 로직 디바이스(110a-110c)의 형성을 위해 더미 캡핑 층(1204)에 의해 커버될 수 있다. 로직 디바이스(110a-110c)는 제 2 리세스 위치가 준비된 후에 다양한 리세스되지 않은 위치 및 리세스된 위치 상에 형성된다.
도 4를 참조하면, 일부 실시예에서, IC(400)는 기판(104)에 집적된 메모리 영역(104m) 및 로직 영역(104l)을 포함한다. 메모리 셀 구조물(108)은 메모리 영역(104m) 상에 배치된다. 복수의 로직 디바이스(110a-110d)는 복수의 로직 서브-영역(104l1-104l4) 상에 각각 배열된다. 복수의 로직 서브-영역(104l1-104l4) 상의 기판(104)은 가변 높이를 가질 수 있다. 제 1 로직 디바이스(110a)는 기판(104)의 상단 표면으로부터 스텝 다운(step down)된 제 1 리세스된 위치인 제 1 상부 표면(180) 상에 놓일 수 있다. 제 2 로직 디바이스(110b)는 기판의 상단 표면으로부터 스텝 다운되었지만 상부 표면(180)보다 높은 제 2 리세스된 위치인 기판(104)의 제 2 상부 표면(182) 상에 놓일 수 있다. 제 3 로직 디바이스(110c)는 제 1 및 제 2 리세스된 위치보다 또는 기판(104)의 상단 표면보다도 덜 리세스된 위치일 수 있는 기판(104)의 제 3 상부 표면(184) 상에 놓일 수 있다. 더 아래 놓인 로직 디바이스(110a/110b)는 더 두꺼운 게이트 유전체, 더 큰 측면 디바이스 치수, 또는 더 큰 패턴 밀도를 가질 수 있다. 기판(104)의 다중 리세스된 위치 상에 로직 디바이스를 배치함으로써, 설계 유연성은 개선되고 다중 동작 전압을 갖는 디바이스가 더 적합하다.
일부 실시예에 있어서, 제 1 로직 서브-영역(104l1) 상의 제 1 로직 디바이스(110a)는 제 1 전압에서 동작하도록 구성되고, 제 2 로직 서브-영역(104l2) 상의 제 2 로직 디바이스(110b)는 제 2 전압에서 동작하도록 구성되고, 제 3 로직 서브-영역(104l3) 상의 제 3 로직 디바이스(110c)는 제 3 전압에서 동작하도록 구성된다. 제 2 전압은 제 1 전압보다 작고, 제 3 전압은 제 1 전압 및 제 2 전압보다 작다. 제 1 로직 디바이스(110a) 및 메모리 영역(104m)은 모두, 도 1에 도시된 바와 같이 제 1 리세스 공정을 수행함으로써 형성될 수 있는, 제 1 리세스된 위치(예를 들어, 제 1 상부 표면(180)) 상에 배열될 수 있다. 제 2 로직 디바이스(110b)는 제 1 리세스된 위치와 기판(104)의 상단 표면 사이의 제 2 리세스된 위치 상에 배열될 수 있다. 도 2에 도시된 바와 같이, 제 2 리세스된 위치는 메모리 셀 구조물(108)을 형성하여 더미 캡핑 층(1204)에 의해 형성된 메모리 셀 구조물(108)을 커버한 후에 제 2 리세스 공정에 의해 형성될 수 있다. 로직 디바이스(110a-110c)는 제 2 리세스 공정 후에 형성될 수 있다. 또한, 제 4 로직 디바이스(110d)는 로직 영역(104l)의 제 4 로직 서브-영역(104l4)에 형성될 수 있고 로직 디바이스(110a-110c)의 높은 패턴 밀도 및/또는 큰 측면 치수를 가진다. 이후에 수행되는 CMP 공정의 침식 또는 디싱 효과를 상쇄하기 위해, 패턴 밀도가 높거나 측면 치수가 큰 제 4 로직 디바이스(110d)가 더 낮은 위치에 또한 배열될 수 있다. 따라서, 제 4 로직 서브-영역(104l4)은 제 1 리세스 위치에 위치될 수 있지만, 그 위의 제 4 로직 디바이스(110d)는 제 1 로직 서브-영역(104l1)의 동작 전압보다 낮은 동작 전압을 가질 수 있다. 제 4 로직 디바이스(110d)는 로직 디바이스(110a-110c)의 상단 표면보다 낮은 상단 표면을 가질 수 있다.
도 5는 일부 대안적인 실시예에 따라 기판의 다중 높이 레벨에 배열되고 상이한 전압에서 동작하는 복수의 로직 디바이스를 포함하는 IC의 단면도를 도시한다. IC(500)는 경계 영역(104b)에 의해 분리된 메모리 영역(104m) 및 로직 영역(104l)을 포함하는 기판(104)을 가진다. 기판(104)은 예를 들어 벌크 실리콘 기판, III-V족 기판, SOI(silicon-on-insulator) 기판 또는 일부 다른 적합한 반도체 기판(들)을 포함할 수 있다. 메모리 셀 구조물(108)은 메모리 영역(104m) 상에 배치된다. 복수의 로직 디바이스(110a-110d)는 복수의 대응하는 로직 서브-영역(104l1-104l4) 상에 배치된다. 예를 들어, 제 1 로직 디바이스(110a)는 제 1 로직 서브-영역(104l1) 상에 배치되고, 제 2 로직 디바이스(110b)는 제 2 로직 서브-영역() 상에 배치되고, 제 3 로직 디바이스(110c)는 제 3 로직 서브-영역(104l3) 상에 배치된다 제 4 로직 디바이스(110d)는 제 4 로직 서브-영역(104l4) 상에 배치된다. 제 1 로직 디바이스(110a )는 메모리 셀을 구동하는데 사용되며 상대적으로 높은 동작 전압 레벨을 가질 수 있다. 예를 들어, 비교적 높은 동작 전압 레벨은 10 V보다 클 수 있지만, 다른 적절한 전압이 가능하다. 제 2 로직 디바이스(110b)는 중전압 디바이스(예를 들어, RF(무선 주파수)) 디바이스 또는 MIM(금속-절연체-금속) 디바이스)일 수 있고, 고전압 디바이스보다 작은 동작 전압 레벨을 가질 수 있다. 예를 들어, 제 2 로직 디바이스(110b)의 동작 전압 레벨은 약 5 V일 수 있지만, 다른 적절한 전압이 가능하다. 제 3 로직 디바이스는 I/O(입력 및 출력) 디바이스일 수 있고, 제 2 디바이스보다 작은 동작 전압 레벨을 가질 수 있다. 예를 들어, 제 3 로직 디바이스(110c)의 동작 전압 레벨은 약 1.5 V 내지 3 V일 수 있지만, 다른 적절한 전압이 가능하다. 제 4 로직 디바이스(110d)는 워드 라인 디바이스일 수 있으며, 제 3 로직 디바이스(110c)보다 작은 동작 전압 레벨을 가질 수 있다. 예를 들어, 제 4 로직 디바이스(110d)의 동작 전압 레벨은 약 1V 내지 2 V일 수 있지만, 다른 적절한 전압이 가능하다. 로직 디바이스(110a-110d)는 각각 예를 들어 IGFET, MOSFET, DMOS 디바이스, BCD 디바이스, 일부 다른 적합한 트랜지스터 디바이스(들) 또는 일부 다른 적합한 반도체 디바이스(들)일 수 있다.
일부 실시예에서, 로직 디바이스(110a-110d)는 각각 기판(104) 내에 한 쌍의 로직 소스/드레인 영역(152)을 포함한다. 로직 소스/드레인 영역(152)은 대응하는 로직 게이트 전극(158a-158d) 및 로직 게이트 유전체(156a-156d)의 양 측 상에 배치된다. 한 쌍의 로직 소스/드레인 영역(152)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 고농도로 도핑된 반도체 영역이다. 설명의 용이함을 위해, 참조 번호를 공유하는 컴포넌트의 경우, 컴포넌트 중 하나 또는 일부만이 라벨링되고, 동일한 음영, 대칭 위치 및/또는 반복 구조를 갖는 일부 다른 컴포넌트는 라벨링되지 않을 수 있다. 예를 들어, 로직 소스/드레인 영역 중 일부만이 라벨링(152)되지만, 대응하는 게이트 전극과 함께 유사한 영역은 또한 도시되거나 라벨링되지 않은 소스/드레인 영역 쌍을 가질 수 있다. 일부 실시예에 있어서, 제 1, 제 2, 제 3 및 제 4 로직 디바이스(110a, 110b, 110c 및 110d)의 동작 전압은 순서대로 단조(monotonically) 감소하고, 대응하는 로직 게이트 유전체(156a, 156b, 156c 및 156d)의 두께도 감소한다. 일부 실시예에 있어서, 제 1, 제 2, 제 3 및 제 4 로직 디바이스(110a, 110b, 110c 및 110d) 중 일부는 유사하거나 실질적으로 동일한 동작 전압 및 게이트 유전체 두께를 가질 수 있다. 도 5에는 도시되지 않지만, 로직 게이트 전극(158a-158d) 상에 실리사이드 패드가 배치될 수 있다. 실리사이드 패드는 예를 들어, 니켈 실리사이드 또는 일부 다른 적합한 실리사이드(들)일 수 있거나, 그렇지 않으면 그들을 포함 할 수 있다. 실리사이드 패드는 또한 로직 소스/드레인 영역(152) 상에 형성될 수 있다. 일부 실시예에서, 로직 게이트 전극(158a-158d)은 금속을 포함할 수 있다. 로직 게이트 전극(158a-158d)은 또한 다른 도전성 재료, 예를 들어, 도핑된 폴리 실리콘 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 로직 게이트 유전체(156a-156d)sms 예를 들어, 실리콘 질화물, 실리콘 산화물, 하이 k 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 본 명세서 및 이하에서 사용되는 바와 같이, 하이 k 유전체는 약 3.9보다 큰 유전 상수 k를 갖는 유전체이다. 동작 동안, 바이어스를 인가함으로써, 로직 게이트 전극(158a-158d)은 대응하는 로직 게이트 전극(158a-158d) 아래에 놓인 기판(104) 내의 대응하는 로직 채널을 통해 대응하는 로직 소스/드레인 영역(152)의 쌍 사이에서 유동하는 캐리어를 각각 제어한다. 로직 채널은 제 1 도핑 유형과 반대인 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 일부 실시예에서, 메모리 셀 구조물(108)은 한 쌍의 메모리 채널에 의해 분리된 한 쌍의 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)을 포함한다. 개별 메모리 소스/드레인 영역(126) 및 공통 메모리 소스/드레인 영역(128)은 제 1 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다. 메모리 채널은 제 1 도핑 유형과 반대인 제 2 도핑 유형(예를 들어, p형 또는 n형)을 갖는 도핑된 반도체 영역이다.
일부 실시예에서, 복수의 격리 구조물이 기판(104) 내에 배치된다. 격리 구조물은 메모리 영역(104m) 내에 배치되고 메모리 셀 구조물(108)을 둘러싸는 메모리 격리 구조물(106m)을 포함할 수 있다. 또한, 격리 구조물은 경계 영역(104b) 내의 경계 격리 구조물(106b)을 포함할 수 있다. 또한, 격리 구조물은 로직 디바이스(110a-110d) 사이에서 로직 영역(104l) 내에 복수의 로직 격리 구조물(106l1-106l3)을 포함할 수 있다. 로직 디바이스(110a-110d)는 로직 격리 구조물(106l1-106l3)에 의해 물리적으로 그리고 전기적으로 분리된다. 복수의 격리 구조물은 예를 들어, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물, 딥 트렌치 격리(deep trench isolation; DTI) 구조물, 또는 일부 다른 적합한 격리 구조물(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 일부 실시예에서, 메모리 격리 구조물(106m) 및 경계 격리 구조물(106b)은 기판(104)에서 동일하거나 실질적으로 동일한 깊이로 연장될 수 있다. 제 1 로직 격리 구조물(106l1)은 메모리 격리 구조물(106m)와 동일하거나 실질적으로 동일한 깊이인 제 1 깊이(190)에서 위치한 하단 표면을 가질 수 있다. 제 2 로직 격리 구조물(106l2)은 제 1 로직 격리 구조물(106l1)에 근접한 일측에 하단 표면을 가지며, 제 1 로직 격리 구조물(106l1)과 동일하거나 실질적으로 동일한 깊이인 제 1 깊이(190)를 가질 수 있다. 제 1 로직 격리 구조물(106l1)과 반대 측의 제 2 로직 격리 구조물(106l2)은 기판(104)에서 제 1 로직 격리 구조물(106l1)의 깊이보다 작은 제 2 깊이(192)를 가질 수 있다. 제 3 로직 격리 구조물(106l3)의 하부 표면은 제 2 깊이(192)와 동일하거나 실질적으로 동일한 깊이를 가질 수 있다.
도 6은 일부 실시예에 따라 더 상세하게 IC(600)의 단면도를 도시한다. 도 5와 관련된 설명은 IC(600)에 완전히 통합된다. 도 6에 도시된 바와 같이, 한 쌍의 제어 게이트 전극(138), 한 쌍의 제어 게이트 유전체 층(136), 한 쌍의 플로팅 게이트 전극(134) 및 한 쌍의 플로팅 게이트 유전체 층(132)이 메모리 채널(130) 상에 적층된다. 일부 실시예에 있어서, 제어 게이트 유전체 층(136)은 3중층 구조물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 3중층 구조물은 제 1 유전체 층(예를 들어, 실리콘 이산화물 층), 제 1 유전체 층과 접촉하는 질화물 층(예를 들어, 실리콘 질화물 층) 및 질화물 층과 접촉하는 제 2 유전체 층(예를 들어, 실리콘 이산화물 층)을 갖는 ONO 구조물을 포함할 수 있다. 제어 게이트 스페이서(140)는 플로팅 게이트 전극(134) 각각의 위에 놓인 제어 게이트 전극(138) 각각의 양 측벽을 라이닝한다. 플로팅 게이트 스페이서(142)는 플로팅 게이트 전극(134)의 측벽을 라이닝한다. 제어 게이트 스페이서(140) 및 플로팅 게이트 스페이서(142)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 제어 게이트 스페이서(140)는 ONO 막을 포함할 수 있다. 한 쌍의 선택 게이트 유전체 층(148) 및 한 쌍의 선택 게이트 전극(150)이 선택적-도전성 메모리 채널(130) 상에 적층된다. 소거 게이트 전극(144) 및 소거 게이트 유전체 층(146)은 공통 메모리 소스/드레인 영역(128) 위에, 그리고 플로팅 게이트 전극(134) 사이에 측면 방향으로 놓인다. 소거 게이트 전극(144)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 소거 게이트 유전체 층(146)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 동작 동안, 메모리 셀 구조물(108)을 프로그램하기 위해 전하(예를 들어, 전자)가 플로팅 게이트 전극(124)으로 주입될 수 있다. 낮은 전압이 드레인 전류를 최소화하기 위해 인가되어 비교적 작은 프로그래밍 전력을 유도한다. 높은 전압이 제어 게이트 전극(138)으로 인가되어 전자를 플로팅 게이트 전극(134)으로 끌어당기거나 플로팅 게이트 전극(134)으로부터 밀어냄으로써 높은 주입 또는 제거 효율을 산출한다. 메모리 셀 구조물(108)은 예를 들어 3세대 임베디드 수퍼 플래시(ESF3) 메모리, 1세대 임베디드 수퍼 플래시(ESF1) 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 산화물 - 질화물 - 산화물 - 실리콘(MONOS) 메모리, 또는 다른 적합한 유형(들)의 메모리일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다.
일부 실시예에 있어서, 메인 측벽 스페이서(124)는 로직 게이트 전극(158a-158d) 및 로직 게이트 유전체(156a-156d)의 측벽 표면을 라이닝한다. 메인 측벽 스페이서(124)는 또한 메모리 영역(104m)에서 선택 게이트 전극(150)의 측벽을 따라 배치된 컴포넌트를 가질 수 있다. 메인 측벽 스페이서(124)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 또한, 일부 실시예에 있어서, 콘택 에칭 정지 층(contact etch stop layer; CESL)이 기판(104)의 상부 표면을 따라 배치되어 메인 측벽 스페이서(124)의 측벽 표면을 따라 상향하여 연장된다. 또한, 일부 실시예에 있어서, CESL(166)은 메인 측벽 스페이서(124)에 의해 로직 게이트 전극(158a-158d) 및 로직 게이트 유전체(156a-156d)로부터 분리된다. 층간 유전체(inter-layer dielectric; ILD) 층(162)이 콘택 에칭 정지 층(CESL)(166) 상에 배치되어 로직 디바이스(110a-110d)를 커버한다. 또한, ILD 층(162)은 메모리 셀 구조물(108)과 로직 디바이스(110a-110d) 사이에 그리고 그 위에 놓인다. 층간 유전체(ILD) 층(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 k 유전체, 일부 다른 적합한 유전체 또는 이들의 임의의 조합일 수 있거나, 그렇지 않으면 이들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 로우 k 유전체는 약 3.9보다 낮은 유전 상수 k를 갖는 유전체이다. 또한, 일부 실시예에서, 콘택 비아(164)는 층간 유전체(ILD) 층(162)을 통해 로직 소스/드레인 영역(152) 및 로직 게이트 전극(158a-158d)으로 연장된다. 콘택 비아(164)는 도전성이고, 예를 들어 텅스텐, 알루미늄 구리, 구리, 알루미늄, 일부 다른 적합한 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에서, 층간 유전체(ILD) 층(162)은 동일한 재료 또는 상이한 재료로 제조된 복수의 유전체 층을 포함할 수 있다. 예를 들어, 층간 유전체(ILD) 층(162)은 서로 적층된 하부 ILD 층(162l) 및 상부 ILD 층(162u)을 포함할 수 있다. 하부 ILD 층(162l)은 메모리 셀 구조물(108) 및/또는 로직 디바이스(110a-110d)의 적어도 일부의 상단 표면과 균일한 상단 표면을 가질 수 있다. 일부 다른 로직 디바이스는 하부 ILD 층(162l)의 상단 표면보다 낮은 상단 표면(186s)을 가질 수 있다.
일부 실시예에 있어서, 제 1 로직 디바이스(110a)의 제 1 게이트 유전체(156a)는 적어도 3개의 게이트 유전체 전구체 층을 포함하는 제 1 게이트 유전체 스택을 포함한다. 제 2 로직 디바이스(110b)의 제 2 로직 게이트 유전체(156b)는 3개의 게이트 유전체 전구체 층 중 2개를 포함하는 제 2 게이트 유전체 스택을 포함한다. 제 3 로직 디바이스(110c)의 제 3 게이트 유전체(156c)는 3개의 게이트 유전체 전구체 층 중 하나를 포함하는 제 3 게이트 유전체 스택을 포함한다. 로직 서브-영역(104l1-104l3) 내의 게이트 유전체 전구체 층의 위치는 동일한 조성 및 두께를 가진다. 일부 실시예에서, 하이 k 유전체 층의 일부분은 게이트 유전체의 상부에서 대응하는 로직 게이트 전극(158a, 158b, 158c 또는 158d) 바로 아래에 적층된다.
도 7 내지 도 26을 참조하면, 일련의 단면도(700-2600)는 상이한 전압에서 동작하는 복수의 로직 디바이스를 포함하는 IC를 형성하는 방법의 일부 실시예를 예시한다.
도 7의 단면도(700)에 예시된 바와 같이, 기판(104)이 제공된다. 기판(104)은 경계 영역(104b)에 의해 분리된 메모리 영역(104m) 및 로직 영역(104l)을 포함한다. 로직 영역(104l)은 제 1 로직 서브-영역(104l1), 제 2 로직 서브-영역(104l2), 제 3 로직 서브-영역(104l3) 및 제 4 로직 서브-영역(104l4)과 같은 복수의 로직 서브-영역을 포함한다. 일부 실시예에 있어서, 제 1 하부 패드 층(702)이 로직 영역(104l) 상에 형성되고, 제 1 상부 패드 층(704)이 제 1 하부 패드 층(702)을 커버하도록 형성된다. 제 1 하부 패드 층(702) 및 제 1 상부 패드 층(704)은 상이한 재료로 형성되고, 예를 들어 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 스퍼터링, 열 산화, 또는 다른 적합한 성장 또는 퇴적 공정(들)에 의해 형성될 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 공정)는 예를 들어 단수 또는 복수일 수 있다. 제 1 하부 패드 층(702)은 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고, 그리고/또는 제 1 상부 패드 층(704)은 예를 들어 실리콘 질화물 또는 다른 적합한 유전체(들)에 의해 형성될 수 있다.
패터닝 공정은 메모리 영역(104m) 및 선택적 로직 서브-영역, 예를 들어 제 1 로직 서브-영역(104l1) 및 제 4 로직 서브-영역(104l4)에 수행될 수 있다. 일부 실시예에서, 포토리소그래피 공정은 포토레지스트 층(706)에 의해 커버된 제 2 로직 서브-영역(104l2) 및 제 3 로직 서브-영역(104l3)으로 수행된다. 제 1 하부 패드 층(702) 및 제 1 상부 패드 층(704)은 제 1 로직 서브-영역(104l1), 제 4 로직 서브-영역(104l4) 및 메모리 영역(104m)으로부터 제거된다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 제 1 리세스 공정이 수행되어 기판(104)은 제 1 로직 서브-영역(104l1), 제 4 로직 서브-영역(104l4) 및 메모리 영역(104m) 내에서 리세스된다. 제 2 로직 서브-영역(104l2) 및 제 3 로직 서브-영역(104l3)이 제 1 하부 패드 층(702) 및 제 1 상부 패드 층(704)에 의해 커버된 채로, 전구체 층(806)이 기판(104)의 상단 표면으로부터 형성되고, 그에 따라, 제 1 로직 서브-영역(104l1), 제 4 로직 서브-영역(104l4) 및 메모리 영역(104m) 내의 기판(104)의 상단 표면의 높이를 감소시킨다. 일부 실시예에 있어서, 전구체 층(806)은 산화물 층이고 습식 산화 공정 또는 열 공정에 의해 형성된다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 후속하여 전구체 층(806)(도 8 참조)은 기판(104)의 상부 표면(184’)으로부터 리세스된 기판(104)의 제 1 상부 표면(180)을 남기면서 제거된다. 일부 실시예에 있어서, 전구체 층(806)은 습식 에칭 공정에 의해 제거될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 기판(802)은 제 1 로직 서브-영역(104l1), 제 4 로직 서브-영역(104l4) 및 메모리 영역(104m) 내에 형성된다. 제 2 하부 패드 층(802) 상에 제 2 상부 패드 층(804)이 형성된다. 제 2 상부 패드 층(804)은 메모리 영역(104m), 로직 영역(104l) 및 경계 영역(104b)을 커버하는 유전체 재료를 퇴적함으로써 형성될 수 있다. 그 후, 제 2 로직 서브-영역(104l2) 및 제 3 로직 서브-영역(104l3)에서 제 2 상부 패드 층(804)을 하강시키도록 에칭 공정이 수행된다. 일부 실시예에 있어서, 제 2 로직 서브-영역(104l2) 및 제 3 로직 서브-영역(104l3)에서 제 2 상부 패드 층(804)을 하강시키고, 제 2 상부 패드 층(804)의 평면 상단 표면을 형성할 수 있도록 평탄화 공정이 수행된다. 제 2 하부 패드 층(802)은 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고, 그리고/또는 제 2 상부 패드 층(804)은 예를 들어 실리콘 질화물 또는 다른 적합한 유전체(들)에 의해 형성될 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 복수의 격리 구조물이 기판(104) 내에 형성된다. 먼저, 메모리 영역(104m), 경계 영역(104b) 및 로직 영역(104l) 내에서 기판(104)으로 연장되고 제 1 로직 서브-영역(104l1), 제 2 로직 서브-영역(104l2), 제 3 로직 서브-영역(104l3) 및 제 4 로직 서브-영역(104l4)을 분리시키는 복수의 트렌치를 형성하기 위해 에칭 공정이 수행된다. 제 1 로직 서브-영역(104l1)은 예를 들어, 비교적 높은 동작 전압 레벨(예를 들어, 10 V 초과)을 갖는 고전압 디바이스를 형성하는데 사용될 수 있다. 제 2 로직 서브-영역(104l2)은 예를 들어, 고전압 디바이스보다 작은 동작 전압 레벨(예를 들어, 약 5 V)을 갖는 중전압 디바이스를 형성하는데 사용될 수 있다. 제 3 로직 서브-영역(104l3)은 예를 들어, 중전압 디바이스(예를 들어, 약 1.5 V 내지 3 V)보다 작은 동작 전압 레벨을 갖는 I/O(입력 및 출력) 디바이스 또는 최저 동작 전압(예를 들어, 1.5 V 미만)을 갖는 코어 디바이스를 형성하는데 사용될 수 있다. 제 4 로직 서브-영역(104l4)은 예를 들어 I/O(입력 및 출력) 디바이스(예를 들어, 약 1 V 내지 2 V)보다 작은 동작 전압 레벨을 갖는 워드 라인 디바이스를 형성하는데 사용될 수 있다. 그 후, 복수의 트렌치는 유전체 재료로 충전되어 메모리 격리 구조물(106m), 경계 격리 구조물(106b), 및 로직 격리 구조물(106l)을 포함하는 복수의 격리 구조물을 형성한다. 유전체 재료는 예를 들어, 실리콘 산화물 또는 일부 다른 적합한 유전체 재료(들)로 형성될 수 있고, 그리고/또는 CVD, PVD, 스퍼터링, 또는 일부 다른 적합한 퇴적 공정(들)에 의해 수행될 수 있다. 복수의 격리 구조물은 먼저 제 2 하부 패드 층(802)(예를 들어, 산화물 패드)을 언더에칭(underetching)하고, 후속하여 복수의 트렌치에서 라이너 산화물을 성장시킴으로써 형성될 수 있다. 그 후, 복수의 트렌치의 나머지는 퇴적된 산화물로 채워진다. 다음으로, 과잉(퇴적된) 산화물은 평탄화 공정으로 제거된다. 평탄화 공정은 예를 들어 화학 기계적 연마(chemical mechanical polish; CMP) 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다. 일부 실시예에서, 메모리 격리 구조물(106m), 로직 격리 구조물(106l), 및 경계 격리 구조물(106b)은 기판(104)에서 동일하거나 실질적으로 동일한 깊이로 연장될 수 있다. 일부 대안적인 실시예에서, 제 1 로직 서브-영역(104l1)과 제 4 로직 서브-영역(104l4) 사이의 로직 격리 구조물(106l)의 일부 및 메모리 격리 구조물(106m)은 제 2 로직 서브-영역(104l2)과 제 3 로직 서브-영역(104l3) 사이의 로직 격리 구조물(106l)의 다른 부분 및 제 2 깊이(192)보다 큰 제 1 깊이(190)로 형성된다.
도 12 및 도 13의 단면도(1200-1300)에 의해 예시된 바와 같이, 메모리 셀 구조물(108)이 메모리 영역(104m) 상에 형성되도록 일련의 제조 공정이 수행된다. 제조 공정의 일부는 제한의 목적이 아닌 예시로서 이하 설명된다. 도 12에서, 로직 영역(104l) 및 로직 영역(104l)에 근접한 경계 영역(104b)의 부분을 커버하는 마스킹 층(1002)으로, 제 2 상부 패드 층(804), 제 2 하부 패드 층(802), 및 메모리 영역(104m) 내의 메모리 격리 구조물(106m)의 상부 부분을 제거하도록 에치 공정이 수행된다. 경계 격리 구조물(106b)의 상부 좌측 부분이 동시에 제거될 수 있다. 에칭 공정은 일련의 건식 및/또는 습식 에칭 공정을 포함할 수 있다. 마스킹 층(1002)이 포토레지스트에 의해 형성될 수 있다. 도 13에서, 한 쌍의 제어 게이트 전극(138), 한 쌍의 제어 게이트 유전체 층(136), 한 쌍의 플로팅 게이트 전극(134) 및 한 쌍의 플로팅 게이트 유전체 층(132)이 메모리 영역(104m) 상에 형성된다. 일부 실시예에 있어서, 제어 게이트 유전체 층(136)은 3중층 구조물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 3중층 구조물은 제 1 유전체 층(예를 들어, 실리콘 이산화물 층), 제 1 유전체 층과 접촉하는 질화물 층(예를 들어, 실리콘 질화물 층) 및 질화물 층과 접촉하는 제 2 유전체 층(예를 들어, 실리콘 이산화물 층)을 갖는 ONO 구조물을 포함할 수 있다. 제어 게이트 스페이서(140)는 플로팅 게이트 전극(134) 각각의 위에 놓인 제어 게이트 전극(138) 각각의 양 측벽을 라이닝하여 형성된다. 플로팅 게이트 스페이서(142)는 제어 게이트 스페이서(140) 및 플로팅 게이트 전극(134)의 측벽을 라이닝하여 형성된다. 제어 게이트 스페이서(140) 및 플로팅 게이트 스페이서(142)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에 있어서, 제어 게이트 스페이서(140)는 ONO 막을 포함할 수 있다. 한 쌍의 선택 게이트 유전체 층(148) 및 한 쌍의 선택 게이트 전극(150)이 플로팅 게이트 스페이서(142)의 양 측 상에 형성된다. 소거 게이트 전극(144) 및 소거 게이트 유전체 층(146)은 플로팅 게이트 전극(134) 사이에 측면 방향으로 형성된다. 소거 게이트 전극(144)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 일부 다른 적합한 도전성 재료(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 소거 게이트 유전체 층(146)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 일부 다른 적합한 유전체(들)일 수 있거나, 그렇지 않으면 그들을 포함할 수 있다. 일부 실시예에서, 제어 게이트 하드 마스크(1102) 및 선택 게이트 하드 마스크(1104)는 각각 제어 게이트 전극(138) 및 선택 게이트 전극(150) 상에 형성된다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 더미 라이너 층(1202) 및 더미 캡핑 층(1204)이 메모리 셀 구조물(108)를 커버하지만 로직 영역(104l)을 커버하지 않도록 형성 및 패터닝된다. 더미 라이너 층(1202)은, 예를 들어 컨포멀하게 형성될 수 있다. 일부 실시예에 있어서, 더미 라이너층(1202)은 실리콘 산화물 또는 일부 다른 적합한 유전체(들)로 형성된다. 일부 실시예에서, 제 1 더미 캡핑 층(1204)은 폴리실리콘 또는 일부 다른 적합한 재료(들)로 형성된다. 또한, 더미 라이너 층(1202) 및/또는 더미 캡핑 층(1204)은 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다. 그 후, 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 패터닝 공정은 메모리 영역(104m)을 커버하는 포토레지스트 층(도시되지 않음)을 형성 및 패터닝함으로써 수행된다. 그 후, 에칭제가 기판(104)의 상단 표면에 도달할 때까지 포토레지스트 층을 제 위치에 둔채로 에칭제가 도포된 후, 포토레지스트 층이 제거된다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 제 3 하부 패드 층(1302) 및 제 3 상부 패드 층(1304)이 하드 마스크 층으로서 컨포멀하게 퇴적될 수 있다. 제 3 하부 패드 층(1302)은 예를 들어, 실리콘 질화물 또는 일부 다른 적합한 유전체(들)로 형성될 수 있고, 그리고/또는 제 3 상부 패드 층(1304)은 예를 들어 실리콘 산화물 또는 다른 적합한 유전체(들)에 의해 형성될 수 있다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 패터닝 공정은 이 예에서 하나 이상의 선택적 로직 서브-영역, 제 2 로직 서브 영역(104l2)으로부터 제 3 하부 패드 층(1302), 제 3 상부 패드 층(1304), 제 2 상부 패드 층(804) 및 제 2 하부 패드 층(802)를 제거하기 위해 수행된다. 일부 실시예에 있어서, 포토리소그래피 공정은 워크피스의 남아있는 영역들을 커버하는 포토레지스트 층(1402)을 이용하여 수행된다. 그 후, 에칭 공정이 제 2 로직 서브-영역(104l2)으로부터 제 3 하부 패드 층(1302), 제 3 상부 패드 층(1304), 제 2 상부 패드 층(804) 및 제 2 하부 패드 층(802)을 제거하기 위해 수행된다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 제 2 리세스 공정이 수행되어 기판(104)은 제 2 로직 서브-영역(104l2) 내에서 제 2 리세스된 위치까지 리세스된다. 그 결과, 기판(104)은 제 2 로직 서브-영역(104l2)에서 제 2 상부 표면(182)을 가진다. 일부 실시예에 있어서, 남아있는 영역이 제 3 하부 패드 층(1302) 및 제 3 상부 패드 층(1304)에 의해 커버된 채로, 제 2 전구체 층(1502)이 기판(104)의 상부 표면으로부터 형성되고, 그에 따라 제 2 로직 서브-영역(104l2) 내의 기판(104)의 상부 표면의 높이를 감소시킨다. 일부 실시예에 있어서, 제 2 전구체 층(1502)은 산화물 층이고 습식 산화 공정 또는 열 공정에 의해 형성된다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 후속하여 제 2 전구체 층(1502)(도 16 참조)은 기판(104)의 제 1 상부 표면(184)으로부터 리세스된 기판(104)의 제 2 상부 표면(182)을 남기면서 제거된다. 제 2 전구체 층(1502)은 습식 에칭 공정에 의해 제거될 수 있다. 일부 실시예에 있어서, 제 2 상부 패드 층(804), 제 2 하부 패드 층(802), 제 3 하부 패드 층(1302) 및 제 3 상부 패드 층(1304)은 제 2 전구체 층(1502)을 제거하는 동일한 에칭 공정에 의해 모두 제거될 수 있다. 에칭 공정의 결과, 기판(104)의 제 1 상부 표면(180) 및 제 3 상부 표면(184)이 또한 노출된다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 게이트 유전체 및 게이트 전극 층이 로직 영역(104l) 상에 형성된다.
예로서, 제 1 게이트 유전체 전구체 층(171)이 제 1 로직 서브-영역(104l1) 상에 형성된다. 제 1 게이트 유전체 전구체 층(171)은 퇴적 공정에 의해 퇴적되고, 제 1 로직 서브-영역(104l1) 이외의 남아있는 영역으로부터 제 1 게이트 유전체 전구체 층(171)을 제거하는 패터닝 공정이 후속한다. 유사하게, 제 2 게이트 유전체 전구체 층(172)은 제 1 로직 서브-영역(104l1), 제 2 로직 서브-영역(104l2) 및 제 4 로직 서브-영역(104l4) 상에 형성된다. 제 2 게이트 유전체 전구체 층(172)은 제 1 로직 서브-영역(104l1)에서 제 1 게이트 유전체 전구체 층(171) 상에 직접 형성될 수 있고, 제 2 로직 서브-영역(104l2) 및 제 4 로직 서브-영역(104l2)에서 기판(104) 상에 직접 형성될 수 있다. 유사하게, 제 3 게이트 유전체 전구체 층(173)이 이어서 형성 및 패터닝된다. 제 3 게이트 유전체 전구체 층(173)은 제 1 로직 서브-영역(104l1), 제 2 로직 서브-영역(104l2) 및 제 4 로직 서브-영역(104l4)에서 제 2 게이트 유전체 전구체 층(172) 상에 형성될 수 있고, 제 3 로직 서브-영역(104l3)에서 기판(104) 상에 직접 형성될 수 있다. 그 결과, 상이한 두께를 갖는 게이트 유전체 스택이 로직 서브-영역(104l1-104l4)에 형성된다.
게이트 유전체 전구체 층(171-173)은 실온 산화물(room temperature oxide; RTO) 및/또는 고온 산화물(high temperature oxide; HTO)을 포함하지만 이에 제한되지 않는 실리콘 이산화물의 하나 이상의 층일 수 있다. 게이트 유전체 전구체 층(171-173)은 또한 일부 다른 적합한 유전체 재료(들)에 의해 형성될 수 있고/있거나 예를 들어, 인-시튜 증기 발생(in-situ steam generation; ISSG), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 스퍼터링, 또는 일부 다른 적합한 퇴적 공정(들)에 의해 형성될 수 있다. 패터닝 공정은 건식 에칭 및/또는 습식 에칭을 포함할 수 있다. 개시된 방법은 상기 예와 같이 게이트 유전체를 정확하게 형성하고 패터닝하는 것으로 제한되지 않으며, 상이한 두께를 갖는 게이트 유전체를 형성하는 다른 접근법이 가능하다는 것이 이해된다. 집적 회로의 다른 영역을 처리하기 위해 유사한 접근법이 사용될 수 있다.
또한, 도 18의 단면도(1800)에 의해 예시된 바와 같이, 로직 영역(104l)을 커버하는 제 3 게이트 유전체 전구체 층(173) 상에 하이 k 유전체 층(174)이 형성될 수 있다. 로직 게이트 층(1804)이 하이 k 유전체 층(174) 상에 형성된다.
도 19의 단면도(1900)에 의해 도시된 바와 같이, 로직 영역(104l) 위에 놓인 복수의 로직 게이트 전극(158a-158d)을 형성하기 위해 로직 게이트 층(1804)에 일련의 에칭 공정이 수행된다. 복수의 로직 게이트 전극(158a-158d)은 로직 게이트 층(1804) 상에 형성되고 패터닝된 하드 마스크 층(1802)을 따라 형성될 수 있다. 로직 게이트 유전체 전구체 층(171-173)은 대응하는 로직 게이트 전극(158a-158d) 아래의 로직 게이트 유전체(156a-156d)을 형성하기 위해 하드 마스크 층(1802)을 따라 패터닝된다.
도 20의 단면도(2000)에 예시된 바와 같이, 에칭 공정이 수행되어 메모리 영역(104m)으로부터 더미 캡핑 층(1204) 및 더미 라이너 층(1202)(도 19에 도시 됨)을 제거한다. 에칭 공정은 일련의 건식 및/또는 습식 에칭 공정을 포함할 수 있다. 로직 영역(104l)을 커버하여 에칭으로부터 보호하기 위해 마스킹 층(예를 들어, 도시되지 않은 포토레지스트 층)이 사용될 수 있다.
도 21의 단면도(2100)에 의해 또한 예시된 바와 같이, 메인 측벽 스페이서(124)는 로직 영역(104l)에서의 로직 게이트 전극(158a-158d)의 측벽을 따라, 그리고 메모리 영역(104m)에서의 메모리 셀 구조물(108)의 측벽을 따라 형성된다. 일부 실시예에 있어서, 메인 측벽 스페이서(124)는 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합으로 이루어진다. 메인 스페이서 층은, 예를 들어 컨포멀하게 퇴적될 수 있고, 그리고/또는 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
또한 도 21의 단면도(2100)에 예시되는 바와 같이, 메모리 셀 구조물(108)와 각각 접하는 한 쌍의 메모리 소스/드레인 영역(126)이 메모리 영역(104m) 내에 형성된다. 또한, 로직 소스/드레인 영역(152)은 로직 영역(104l) 내에 쌍으로 형성되어, 각각의 쌍의 소스/드레인 영역이 로직 게이트 전극(158a-158d)의 양 측벽과 각각 접한다. 일부 실시예에서, 소스/드레인 영역을 형성하는 공정은 기판(104)으로의 이온 주입을 포함한다. 다른 실시예에서, 이온 주입 이외의 일부 공정이 소스/드레인 영역을 형성하는데 사용된다. 일부 실시예에서, 실리사이드 패드는 제 1 로직 게이트 전극(158a) 상에 형성된다. 실리사이드 패드는 예를 들어, 니켈 실리사이드 또는 일부 다른 적합한 실리사이드(들)일 수 있거나 그렇지 않으면 그들을 포함할 수 있고, 그리고/또는 예를 들어 실리사이드 공정 또는 일부 다른 적합한 성장 공정(들)에 의해 형성될 수 있다. 도면에 도시되지는 않았지만, 메모리 소스/드레인 영역(126) 및 로직 소스/드레인 영역(152) 상에 실리사이드 패드가 또한 형성될 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 하드 마스크(1802)(도 21 참조)를 제거하기 위해 에칭 공정이 수행되고, 에칭 공정은 대응하는 로직 게이트 전극(158a-158d)을 노출시킬 수 있다. 에칭 공정은 또한 로직 격리 구조물(106l1-106l3)을 하강시킬 수 있다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 도 23의 구조물을 커버하는 콘택 에칭 정지 층(CESL)(166) 및 하부 층간 유전체(ILD) 층(162l)이 형성된다. 하단 ILD층(162l)은 예를 들어 CVD, PVD, 스퍼터링 또는 상기의 임의의 조합에 의해 퇴적될 수 있다. 하부 ILD 층(162l)은 예를 들어 산화물, 로우 k 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 평탄화 공정이 하부 층간 유전체(ILD) 층(162l) 및 콘택 에칭 정지 층(CESL)(166)에 대해 수행된다. 평탄화 공정은 예를 들어, CMP 또는 일부 다른 적합한 평탄화 공정(들)일 수 있다. 평탄화 공정은 또한 로직 게이트 전극(158a-158d)의 적어도 일부의 상단 표면과 거의 균일하게 하부 ILD 층(162l)의 상단 표면을 리세스함으로써 로직 게이트 전극(158a-158d)을 노출시킬 수 있다. 일부 실시예에서, 평탄화 공정은 더 큰 밀도 또는 더 큰 치수를 갖는 디바이스를 갖는 서브-영역에서 디싱 효과를 야기할 수 있다. 제 4 로직 서브-영역(104l4)은 이러한 서브-영역의 예로서 도시된다. 제 4 로직 게이트 전극(158d)의 상단 표면은 하부 층간 유전체(ILD) 층(162l)의 상부 표면보다 낮은 위치까지 하강된다. 제 4 로직 게이트 유전체(156d) 및 제 4 로직 게이트 전극(158d)은 상대적으로 낮은 위치, 이 예에서 제 1 상부 표면(180)에 위치되므로, 제 4 로직 게이트 전극(158d)은 그 기능을 위해 충분한 높이를 보호 및 유지한다. 제 4 로직 게이트 유전체(156d)는 상대적으로 높은 위치에 위치된 다른 로직 게이트 유전체의 두께와 실질적으로 동등한 두께를 가질 수 있다. 제 4 로직 게이트 유전체(156d)는 또한 동일한 위치에 위치된 또다른 로직 게이트 유전체의 두께보다 작은 두께를 가질 수 있다. 이 예에서, 제 4 로직 게이트 유전체(156d)는 제 2 로직 서브-영역(104l2)에서 제 2 상부 표면(182) 상에 위치된 제 2 로직 게이트 유전체(156b)와 실질적으로 동등한 두께를 가질 수 있으며, 이는 제 1 로직 서브-영역(104l1)에서 제 1 로직 게이트 유전체(156a)의 두께보다 작다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 일부 실시예에서, 대체 게이트 공정이 이어서 수행된다. 먼저, 로직 게이트 전극(158a-158d)을 제거하기 위해 에칭 공정이 수행된다(도 24 참조). 이어서, 로직 게이트 전극(158a-158d)의 위치에서 복수의 금속 게이트 전극(158a'-158d’)이 형성된다. 금속 게이트 전극(158a'-158d’)은 예를 들어, 금속, 로직 게이트 전극(158a-158d)과는 상이한 재료, 또는 일부 다른 적합한 도전성 재료(들)일 수 있다. 일부 실시예에서, 금속 게이트 전극(158a'-158d’)을 형성하는 공정은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금 또는 일부 다른 적합한 성장 또는 퇴적 공정에 의해 도전 층을 형성하는 단계를 포함한다. 그 후, 하부 ILD 층(162l)에 도달할 때까지 도전 층에 평탄화가 수행된다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 상부 ILD 층(162u)은 도 25의 구조물을 커버하도록, 그리고 평면이거나 또는 실질적으로 평면인 상단 표면을 갖도록 형성된다. 상단 ILD층(162u)은 예를 들어 산화물, 로우 k 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다. 또한, 상단 ILD층(162u)은 예를 들어, 상단 ILD층(162u)을 퇴적하고, 후속하여 상단 ILD층(162u)의 상부 표면에 평탄화를 수행하여 형성될 수 있다. 예를 들어, 퇴적은 CVD, PVD, 스퍼터링 또는 상기의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정(들)에 의해 수행될 수 있다. 또한,도 26의 단면도(2600)에 의해 예시된 바와 같이, 상부 ILD 층(162u) 및 하부 ILD 층(162l)을 통해 메모리 소스/드레인 영역(126), 로직 소스/드레인 영역(152)으로 연장되는 콘택 비아(164)가 형성된다. 콘택 비아(164)는 또한 제어 게이트 전극(138), 선택 게이트 전극(150), 금속 게이트 전극(158a'-158d’), 또는 상기의 임의의 조합에 결합되어 형성될 수 있다.
도 27을 참조하면, 상이한 전압에서 동작하는 복수의 로직 디바이스를 포함하는 IC를 형성하는 방법의 일부 실시예의 흐름도(2700)가 제공된다. IC는 예를 들어 도 7 내지 도 26에 대응할 수 있다.
2702에서, 기판이 제공된다. 기판은 경계 영역에 의해 연결된 메모리 영역 및 로직 영역을 포함한다. 일부 실시예에 있어서, 로직 영역을 커버하는 하부 패드 층 및 상부 패드 층이 형성되고, 하부 영역 및 상부 패드 층은 메모리 영역 및 일부 선택적 로직 서브-영역을 노출시키도록 패터닝된다. 예를 들어, 도 7을 참조한다.
2704에서, 제 1 리세스 공정이 기판에 수행된다. 메모리 영역 및 선택적 로직 서브-영역에서, 기판의 상단 표면은 에칭되어 상단 표면보다 낮은 제 1 리세스된 위치에 위치하는 제 1 상부 표면을 형성할 수 있다. 제 1 리세스 공정은 기판의 상부 부분을 실리콘 이산화물 층으로 변환하기 위해 산화 공정을 수행함으로써 수행될 수 있다. 이어서, 실리콘 이산화물 층을 제거하고 기판의 제 1 상부 표면을 노출시키는 에칭 공정이 수행된다. 그 결과, 선택적 로직 서브-영역은 메모리 영역과 동일한 레벨에 위치하는 상부 표면을 가진다. 예를 들어, 도 8 및 도 9를 참조한다.
2706에서, 유전체 격리 구조물이 로직 영역 및 메모리 영역에 형성된다. 일부 실시예에서, 유전체 격리 구조물은 제 1 리세스 공정 후에 형성된다. 유전체 격리 구조물의 하단 표면은 기판의 제 2 깊이보다 깊은 선택적 로직 서브-영역 및 메모리 영역에서의 기판의 제 1 깊이에 위치할 수 있고, 여기서 유전체 격리 구조물의 하단 표면은 다른 로직 서브-영역에서 위치할 수 있다. 예를 들어, 도 10 및 도 11을 참조한다.
단계(2708)에서, 메모리 셀 구조물이 메모리 영역 내에 형성된다. 예를 들어, 도 12 및 도 13을 참조한다.
2710에서, 더미 캡핑 층은 메모리 영역에서 메모리 셀 구조물을 커버하도록 형성된다. 예를 들어, 도 14를 참조한다.
2712에서, 제 2 리세스 공정이 기판의 일부 선택적 로직 서브-영역에 수행된다. 일부 실시예에서, 선택적 로직 서브-영역은 제 2 리세스 공정 전에, 즉, 제 1 리세스 공정의 선택적 로직 서브-영역이 아닌 전체 기판의 상부 표면인 상단 표면을 가진다. 기판의 상단 표면은 에칭되어 상단 표면보다 낮지만 제 1 리세스된 위치보다는 높은 제 2 리세스된 위치에 위치하는 제 2 상부 표면을 형성할 수 있다. 제 1 리세스 공정과 유사하게, 제 2 리세스 공정이 기판의 상부 부분을 실리콘 이산화물 층으로 변환하기 위해 산화 공정을 수행함으로써 수행될 수 있다. 이어서, 실리콘 이산화물 층을 제거하고 기판의 제 2 상부 표면을 노출시키는 에칭 공정이 수행된다. 그 결과, 선택적 로직 서브-영역은 제 1 리세스된 위치와 기판의 상단 표면 사이에 위치하는 제 2 상부 표면에 위치하는 상단 표면을 가진다. 예를 들어, 도 15 내지 도 17을 참조한다.
일부 대안적인 실시예에서, 제 2 리세스 공정은 제 1 리세스 공정과 중첩되는 일부 로직 서브-영역에서 수행될 수 있다. 제 1 리세스 공정과 중첩되는 로직 서브-영역에서, 결과의 상부 표면은 기판에서 제 1 리세스된 위치보다 깊은 위치에 위치될 수 있다. 제 1 리세스 공정과 중첩되지 않는 다른 로직 서브-영역에서, 결과의 상부 표면은 기판에서 제 1 리세스된 위치보다 얕은 위치에 위치될 수 있다. 또한 일부 대안적인 실시예에서, 상이한 레벨을 갖는 상부 표면은 로직 디바이스가 상이한 밀도 또는 측면 치수를 가질 때 동일한 두께 및/또는 동일한 동작 전압을 갖는 로직 디바이스를 위해 설계 및 형성된다. 따라서, 디싱 효과 또는 침식의 효과는 기판의 상이한 높이에 의해 오프셋될 수 있다.
다수의 레벨에 위치하는 기판의 상부 표면을 형성함으로써, 나중에 형성된 로직 디바이스는 상이한 높이로 배열될 수 있고, 따라서 더 많은 설계 유연성을 제공한다.
2714에서, 게이트 유전체 및 게이트 전극이 로직 영역에서 패터닝 및 형성된다. 예를 들어, 도 18 및 도 19를 참조한다.
2716에서, 메인 측벽 스페이서 및 소스/드레인 영역은 메모리 영역 및 로직 영역 내에 형성된다. 예를 들어, 도 20 및 도 21을 참조한다.
2718에서, 하드 마스크 층이 제거된다. 예를 들어, 도 22를 참조한다.
2720에서, 하부 층간 유전체 층은 메모리 영역에서 메모리 디바이스 구조물들 사이의 공간을 충전하여 형성되고, 로직 영역에서 로직 디바이스들 사이의 공간을 충전하여 더 형성된다. 예를 들어, 도 23 및 도 24를 참조한다.
2722에서, 로직 게이트 전극을 로직 영역에서의 로직 디바이스를 위한 금속 게이트 전극으로 대체하기 위해 선택적 대체 게이트 공정이 수행될 수 있다. 메모리 및 로직 영역들에서의 하부 층간 유전체 층, 메모리 디바이스 구조물, 및 로직 디바이스 상에 상부 층간 유전체 층이 형성된다. 콘택이 후속하여 형성된다. 예를 들어, 도 25 내지 도 26을 참조한다.
도 27의 흐름도(2700)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
상기의 관점에서, 본 출원의 일부 실시예는 집적 회로(IC)에 관한 것이다. IC는 기판 내에 집적된 메모리 영역, 로직 영역, 및 메모리 영역과 로직 영역 사이의 경계 영역을 포함한다. 메모리 셀 구조물은 메모리 영역 상에 배치된다. 복수의 로직 디바이스는 로직 영역의 복수의 로직 서브-영역 상에 배치된다. 제 1 로직 디바이스는 제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고 제 1 전압에서 동작하도록 구성되며, 제 1 로직 게이트 유전체에 의해 기판으로부터 분리된 제 1 로직 게이트 전극을 포함한다. 제 2 로직 디바이스는 제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고 제 2 전압에서 동작하도록 구성되며, 제 2 로직 게이트 유전체에 의해 기판으로부터 분리된 제 2 로직 게이트 전극을 포함한다. 제 3 로직 디바이스는 제 3 로직 서브-영역의 제 3 상부 표면 상에 배치되고 제 3 전압에서 동작하도록 구성되며, 제 3 로직 게이트 유전체에 의해 기판으로부터 분리된 제 3 로직 게이트 전극을 포함한다. 제 1, 제 2 및 제 3 전압은 단조 감소하고, 제 1, 제 2 및 제 3 로직 게이트 유전체의 두께는 단조 감소한다. 로직 서브-영역의 제 1, 제 2 및 제 3 상부 표면의 높이는 단조 증가한다.
또한, 본 출원의 일부 실시예는 집적 회로(IC)를 형성하는 방법에 관한 것이다. 상기 방법에서, 메모리 영역 및 메모리 영역에 인접한 로직 영역을 포함하는 기판이 제공된다. 로직 영역은 복수의 로직 서브-영욕울 가진다. 제 1 로직 서브-영역 및 메모리 영역을 노출시키고 제 2 로직 서브-영역 및 제 3 로직 서브-영역을 커버하도록 제 1 마스킹 층이 형성 및 패터닝된다. 제 1 로직 서브-영역은 제 1 전압에서 동작하도록 구성된 제 1 로직 디바이스를 가지며, 제 2 로직 서브-영역은 제 2 전압에서 동작하도록 구성된 제 2 로직 디바이스를 가지며, 제 3 로직 서브-영역은 제 3 전압에서 동작하도록 구성된 제 3 로직 디바이스를 가진다. 제 1 로직 서브-영역 및 메모리 영역의 상단 표면을 기판의 상단 표면 아래의 제 1 리세스 위치까지 하강(lowering)시키도록 제 1 리세스 공정이 수행된다. 기판의 메모리 영역 상에 메모리 셀 구조물이 형성된다. 제 2 로직 서브-영역의 상단 표면을 기판의 상단 표면 아래의 제 2 리세스 위치까지 하강시키도록 제 2 리세스 공정이 수행된다.
또한, 본 출원의 일부 실시예는 집적 회로(IC)에 관한 것이다. IC는 기판에 집적되고 경계 영역에 의해 연결된 메모리 영역 및 로직 영역을 포함한다. 메모리 셀 구조물은 메모리 영역 상에 배치된다. 복수의 로직 디바이스는 로직 영역의 복수의 로직 서브-영역 상에 배치된다. 제 1 로직 디바이스는 제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고, 제 2 로직 디바이스는 제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고, 제 3 로직 디바이스는 제 3 로직 서브-영역의 제 3 상부 표면 상에 배치된다. 제 1 상부 표면은 메모리 영역의 상부 표면과 동일 평면 상에 있는 제 2 상부 표면보다 낮고 또한 제 3 상부 표면보다도 낮은 위치에 위치된다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 집적 회로(integrated circuit; IC)에 있어서,
기판 내에 집적된 메모리 영역, 로직 영역, 및 상기 메모리 영역과 상기 로직 영역 사이의 경계 영역;
상기 메모리 영역 상에 배치된 메모리 셀 구조물; 및
상기 로직 영역의 복수의 로직 서브-영역 상에 배치된 복수의 로직 디바이스로서,
제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고 제 1 전압에서 동작하도록 구성되며, 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스,
제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고 제 2 전압에서 동작하도록 구성되며, 제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스, 및
제 3 로직 서브-영역의 제 3 상부 표면 상에 배치되고 제 3 전압에서 동작하도록 구성되며, 제 3 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 3 로직 게이트 전극을 포함하는 제 3 로직 디바이스를 포함하는, 상기 복수의 로직 디바이스
를 포함하고,
상기 제 1, 제 2 및 제 3 전압은 단조(monotonically) 감소하고, 상기 제 1, 제 2 및 제 3 로직 게이트 유전체의 두께는 단조 감소하며,
상기 로직 서브-영역의 제 1, 제 2 및 제 3 상부 표면의 높이는 단조 증가하는 것인, 집적 회로(IC).
실시예 2. 실시예 1에 있어서,
상기 제 1 로직 서브-영역의 제 1 상부 표면은 상기 메모리 영역의 상부 표면과 동일 평면 상에 있는 것인, 집적 회로(IC).
실시예 3. 실시예 1에 있어서,
제 4 로직 서브-영역의 제 4 상부 표면 상에 배치되고 제 4 전압에서 동작하도록 구성되며, 제 4 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 4 로직 게이트 전극을 포함하는 제 4 로직 디바이스
를 더 포함하고,
상기 제 4 로직 게이트 유전체는 상기 제 2 로직 게이트 유전체와 동일한 두께를 가지며,
상기 기판의 제 4 상부 표면은 상기 제 1 로직 서브-영역의 제 1 상부 표면과 동일한 높이를 가지는 것인, 집적 회로(IC).
실시예 4. 실시예 3에 있어서,
상기 제 4 로직 서브-영역은 상기 제 2 로직 서브-영역보다 큰 디바이스 밀도를 가지는 것인, 집적 회로(IC).
실시예 5. 실시예 3에 있어서,
상기 제 1, 제 2 및 제 3 로직 게이트 전극은 서로 정렬된 상단 표면을 가지며, 상기 제 4 로직 게이트 전극의 상단 표면보다 높은 것인, 집적 회로(IC).
실시예 6. 실시예 1에 있어서,
상기 메모리 셀 구조물은 상기 기판 위에 각각 배치된 한 쌍의 제어 게이트 전극 및 상기 한 쌍의 제어 게이트 전극의 양 측 상에 배치된 한 쌍의 선택 게이트 전극을 포함하는 것인, 집적 회로(IC).
실시예 7. 실시예 6에 있어서,
상기 제 1, 제 2 또는 제 3 로직 게이트 전극은 금속을 포함하고,
상기 한 쌍의 제어 게이트 전극 및 상기 한 쌍의 선택 게이트 전극은 폴리실리콘을 포함하는 것인, 집적 회로(IC).
실시예 8. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
메모리 영역 및 상기 메모리 영역에 인접한 로직 영역을 포함하는 기판을 제공하는 단계 - 상기 로직 영역은 복수의 로직 서브-영역을 가짐 - ;
제 1 로직 서브-영역 및 상기 메모리 영역을 노출시키고 제 2 로직 서브-영역 및 제 3 로직 서브-영역을 커버하도록 제 1 마스킹 층을 형성 및 패터닝하는 단계 - 상기 제 1 로직 서브-영역은 제 1 전압에서 동작하도록 구성된 제 1 로직 디바이스를 가지며, 상기 제 2 로직 서브-영역은 제 2 전압에서 동작하도록 구성된 제 2 로직 디바이스를 가지며, 상기 제 3 로직 서브-영역은 제 3 전압에서 동작하도록 구성된 제 3 로직 디바이스를 가짐 - ;
상기 제 1 로직 서브-영역 및 상기 메모리 영역의 상단 표면을 상기 기판의 상단 표면 아래의 제 1 리세스 위치까지 하강(lowering)시키도록 제 1 리세스 공정을 수행하는 단계;
상기 기판의 상기 메모리 영역 상에 메모리 셀 구조물을 형성하는 단계; 및
상기 제 2 로직 서브-영역의 상단 표면을 상기 기판의 상단 표면 아래의 제 2 리세스 위치까지 하강시키도록 제 2 리세스 공정을 수행하는 단계
를 포함하는, 집적 회로(IC)를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제 2 리세스 위치는 상기 제 1 리세스 위치보다 높은 것인, 집적 회로(IC)를 형성하는 방법.
실시예 10. 실시예 8에 있어서,
상기 제 1 로직 서브-영역 및 상기 메모리 영역의 상기 기판의 상단 표면은 동일 평면 상에 있는 것인, 집적 회로(IC)를 형성하는 방법.
실시예 11. 실시예 8에 있어서,
상기 제 2 로직 서브-영역 및 상기 제 3 로직 서브-영역의 상단 표면은 상기 제 1 로직 서브-영역 및 상기 메모리 영역의 상단 표면보다 높은 것인, 집적 회로(IC)를 형성하는 방법.
실시예 12. 실시예 8에 있어서,
상기 제 1 리세스 공정 및 상기 제 2 리세스 공정은 각각 습식 산화 공정, 및 후속하여 상기 습식 산화 공정에 의해 형성된 실리콘 이산화물 전구체를 제거하기 위한 습식 에칭 공정을 포함하는 것인, 집적 회로(IC)를 형성하는 방법.
실시예 13. 실시예 8에 있어서,
상기 제 2 전압은 상기 제 1 전압보다 작고,
상기 제 3 전압은 상기 제 1 전압 및 상기 제 2 전압보다 작은 것인, 집적 회로(IC)를 형성하는 방법.
실시예 14. 실시예 8에 있어서,
상기 제 1 로직 서브-영역의 상단 표면과 정렬된 제 4 로직 서브-영역의 상단 표면을 형성하는 단계
를 더 포함하고,
제 4 로직 디바이스가, 상기 제 2 로직 서브-영역보다 큰 패턴 밀도를 갖는 상기 제 4 로직 서브-영역 상에 형성되고, 상기 제 2 전압에서 동작하도록 구성되는 것인, 집적 회로(IC)를 형성하는 방법.
실시예 15. 실시예 8에 있어서,
상기 제 1 로직 서브-영역의 상단 표면과 정렬된 제 4 로직 서브-영역의 상단 표면을 형성하는 단계
를 더 포함하고,
제 4 로직 디바이스가, 상기 제 1 로직 서브-영역보다 큰 측면 치수를 갖는 상기 제 4 로직 서브-영역 상에 형성되고, 상기 제 1 전압보다 작은 동작 전압에서 동작하도록 구성되는 것인, 집적 회로(IC)를 형성하는 방법.
실시예 16. 실시예 8에 있어서,
상기 메모리 셀 구조물을 커버하는 더미 캡핑 층을 형성하는 단계;
상기 더미 캡핑 층을 형성한 후에 상기 더미 캡핑 층 상에 로직 게이트 유전체 및 전극 전구체 층의 스택이 형성되는 것인, 집적 회로(IC)를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 제 1 로직 서브-영역에서 제 1 게이트 유전체 전구체 층을 형성 및 패터닝하는 단계;
상기 제 1 로직 서브-영역에서 상기 제 1 게이트 유전체 전구체 층에 그리고 상기 제 2 로직 서브-영역에서 상기 기판 상에 제 2 게이트 유전체 전구체 층을 형성하는 단계;
상기 제 2 로직 서브-영역에서 상기 제 2 게이트 유전체 전구체 층에 의해 제 2 로직 게이트 유전체를 형성하고, 상기 제 1 로직 서브-영역에서 상기 제 1 게이트 유전체 전구체 층 및 상기 제 2 게이트 유전체 전구체 층에 의해 제 1 로직 게이트 유전체를 집합적으로 형성하기 위해 패터닝 공정을 수행하는 단계; 및
상기 제 1 로직 게이트 유전체 상에 제 1 로직 게이트 전극을 그리고 상기 제 2 로직 게이트 유전체 상에 제 2 로직 게이트 전극을 각각 형성하도록 상기 제 2 로직 서브-영역 및 상기 제 1 로직 서브-영역에 도전 층을 형성 및 패터닝하는 단계
를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 메모리 영역으로부터 상기 더미 캡핑 층을 제거하는 단계;
상기 메모리 셀 구조물의 양 측 상에 그리고 메모리 영역 내에, 또한 상기 로직 게이트 전극의 양 측 상에 그리고 로직 영역 내에 소스/드레인 영역을 형성하는 단계;
상기 메모리 셀 구조물 및 상기 로직 디바이스의 윤곽을 따라 콘택 에칭 정지 층(contact etch stop layer; CESL)을 형성하는 단계; 및
상기 메모리 셀 구조물과 상기 로직 디바이스 사이에 그리고 그 위에 하부 층간 유전체 층을 형성하는 단계
를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 로직 디바이스의 상단 표면 상에 도달하기 위해 상기 하부 층간 유전체 층 및 상기 CESL에 화학-기계적 연마(chemical-mechanical polishing; CMP) 공정을 수행하는 단계; 및
상기 제 1 로직 게이트 전극 또는 상기 제 2 로직 게이트 전극을 금속 게이트 전극으로 대체하는 단계
를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
실시예 20. 집적 회로(integrated circuit; IC)에 있어서,
기판에 집적되고 경계 영역에 의해 연결된 메모리 영역 및 로직 영역;
상기 메모리 영역 상에 배치된 메모리 셀 구조물; 및
상기 로직 영역의 복수의 로직 서브-영역 상에 배치된 복수의 로직 디바이스 - 제 1 로직 디바이스는 제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고, 제 2 로직 디바이스는 제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고, 제 3 로직 디바이스는 제 3 로직 서브-영역의 제 3 상부 표면 상에 배치됨 -
를 포함하고,
상기 제 1 상부 표면은 상기 제 2 상부 표면보다 낮고 또한 상기 메모리 영역의 상부 표면과 동일 평면 상에 있는 상기 제 3 상부 표면보다도 낮은 위치에 위치되는 것인, 집적 회로(IC).

Claims (10)

  1. 집적 회로(integrated circuit; IC)에 있어서,
    기판 내에 직접된 메모리 영역, 로직 영역, 및 상기 메모리 영역과 상기 로직 영역 사이의 경계 영역;
    상기 메모리 영역 상에 배치된 메모리 셀 구조물; 및
    상기 로직 영역의 복수의 로직 서브-영역 상에 배치된 복수의 로직 디바이스로서,
    제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고 제 1 전압에서 동작하도록 구성되며, 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스,
    제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고 제 2 전압에서 동작하도록 구성되며, 제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스,
    제 3 로직 서브-영역의 제 3 상부 표면 상에 배치되고 제 3 전압에서 동작하도록 구성되며, 제 3 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 3 로직 게이트 전극을 포함하는 제 3 로직 디바이스, 및
    제 4 로직 서브-영역의 제 4 상부 표면 상에 배치되고 제 4 전압에서 동작하도록 구성되며, 제 4 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 4 로직 게이트 전극을 포함하는 제 4 로직 디바이스를 포함하는, 상기 복수의 로직 디바이스
    를 포함하고,
    상기 제 1, 제 2 및 제 3 전압은 단조(monotonically) 감소하고, 상기 제 1, 제 2 및 제 3 로직 게이트 유전체의 두께는 단조 감소하며,
    상기 로직 서브-영역의 제 1, 제 2 및 제 3 상부 표면의 높이는 단조 증가하고,
    상기 제 4 상부 표면의 높이는 상기 제 1 상부 표면의 높이보다 낮거나 같고, 상기 제 4 전압은 상기 제 1 전압보다 작은 것인, 집적 회로(IC).
  2. 제 1 항에 있어서,
    상기 제 1 로직 서브-영역의 제 1 상부 표면은 상기 메모리 영역의 상부 표면과 동일 평면 상에 있는 것인, 집적 회로(IC).
  3. 집적 회로(integrated circuit; IC)에 있어서,
    기판 내에 직접된 메모리 영역, 로직 영역, 및 상기 메모리 영역과 상기 로직 영역 사이의 경계 영역;
    상기 메모리 영역 상에 배치된 메모리 셀 구조물; 및
    상기 로직 영역의 복수의 로직 서브-영역 상에 배치된 복수의 로직 디바이스로서,
    제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고 제 1 전압에서 동작하도록 구성되며, 제 1 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 1 로직 게이트 전극을 포함하는 제 1 로직 디바이스,
    제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고 제 2 전압에서 동작하도록 구성되며, 제 2 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 2 로직 게이트 전극을 포함하는 제 2 로직 디바이스,
    제 3 로직 서브-영역의 제 3 상부 표면 상에 배치되고 제 3 전압에서 동작하도록 구성되며, 제 3 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 3 로직 게이트 전극을 포함하는 제 3 로직 디바이스, 및
    제 4 로직 서브-영역의 제 4 상부 표면 상에 배치되고 제 4 전압에서 동작하도록 구성되며, 제 4 로직 게이트 유전체에 의해 상기 기판으로부터 분리된 제 4 로직 게이트 전극을 포함하는 제 4 로직 디바이스를 포함하는, 상기 복수의 로직 디바이스
    를 포함하고,
    상기 제 1, 제 2 및 제 3 전압은 단조(monotonically) 감소하고, 상기 제 1, 제 2 및 제 3 로직 게이트 유전체의 두께는 단조 감소하며,
    상기 로직 서브-영역의 제 1, 제 2 및 제 3 상부 표면의 높이는 단조 증가하고,
    상기 제 4 로직 게이트 유전체는 상기 제 2 로직 게이트 유전체와 동일한 두께를 가지며,
    상기 기판의 제 4 상부 표면은 상기 제 1 로직 서브-영역의 제 1 상부 표면과 동일한 높이를 가지는 것인, 집적 회로(IC).
  4. 제 3 항에 있어서,
    상기 제 4 로직 서브-영역은 상기 제 2 로직 서브-영역보다 큰 디바이스 밀도를 가지는 것인, 집적 회로(IC).
  5. 제 3 항에 있어서,
    상기 제 1, 제 2 및 제 3 로직 게이트 전극은 서로 정렬된 상단 표면을 가지며, 상기 제 4 로직 게이트 전극의 상단 표면보다 높은 것인, 집적 회로(IC).
  6. 제 1 항에 있어서,
    상기 메모리 셀 구조물은 상기 기판 위에 각각 배치된 한 쌍의 제어 게이트 전극 및 상기 한 쌍의 제어 게이트 전극의 양 측 상에 배치된 한 쌍의 선택 게이트 전극을 포함하는 것인, 집적 회로(IC).
  7. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
    메모리 영역 및 상기 메모리 영역에 인접한 로직 영역을 포함하는 기판을 제공하는 단계 - 상기 로직 영역은 복수의 로직 서브-영역을 가짐 - ;
    제 1 로직 서브-영역 및 상기 메모리 영역을 노출시키고 제 2 로직 서브-영역 및 제 3 로직 서브-영역을 커버하도록 제 1 마스킹 층을 형성 및 패터닝하는 단계 - 상기 제 1 로직 서브-영역은 제 1 전압에서 동작하도록 구성된 제 1 로직 디바이스를 가지며, 상기 제 2 로직 서브-영역은 제 2 전압에서 동작하도록 구성된 제 2 로직 디바이스를 가지며, 상기 제 3 로직 서브-영역은 제 3 전압에서 동작하도록 구성된 제 3 로직 디바이스를 가짐 - ;
    상기 제 1 로직 서브-영역 및 상기 메모리 영역의 상단 표면을 상기 기판의 상단 표면 아래의 제 1 리세스 위치까지 하강(lowering)시키도록 제 1 리세스 공정을 수행하는 단계;
    상기 기판의 상기 메모리 영역 상에 메모리 셀 구조물을 형성하는 단계; 및
    상기 제 2 로직 서브-영역의 상단 표면을 상기 기판의 상단 표면 아래의 제 2 리세스 위치까지 하강시키도록 제 2 리세스 공정을 수행하는 단계
    를 포함하고,
    상기 방법은,
    상기 제 1 로직 서브-영역의 상단 표면과 정렬된 제 4 로직 서브-영역의 상단 표면을 형성하는 단계
    를 더 포함하고,
    제 4 로직 디바이스가, 상기 제 1 로직 서브-영역보다 큰 측면 치수를 갖는 상기 제 4 로직 서브-영역 상에 형성되고, 상기 제 1 전압보다 작은 동작 전압에서 동작하도록 구성되는 것인, 집적 회로(IC)를 형성하는 방법.
  8. 집적 회로(integrated circuit; IC)를 형성하는 방법에 있어서,
    메모리 영역 및 상기 메모리 영역에 인접한 로직 영역을 포함하는 기판을 제공하는 단계 - 상기 로직 영역은 복수의 로직 서브-영역을 가짐 - ;
    제 1 로직 서브-영역 및 상기 메모리 영역을 노출시키고 제 2 로직 서브-영역 및 제 3 로직 서브-영역을 커버하도록 제 1 마스킹 층을 형성 및 패터닝하는 단계 - 상기 제 1 로직 서브-영역은 제 1 전압에서 동작하도록 구성된 제 1 로직 디바이스를 가지며, 상기 제 2 로직 서브-영역은 제 2 전압에서 동작하도록 구성된 제 2 로직 디바이스를 가지며, 상기 제 3 로직 서브-영역은 제 3 전압에서 동작하도록 구성된 제 3 로직 디바이스를 가짐 - ;
    상기 제 1 로직 서브-영역 및 상기 메모리 영역의 상단 표면을 상기 기판의 상단 표면 아래의 제 1 리세스 위치까지 하강(lowering)시키도록 제 1 리세스 공정을 수행하는 단계;
    상기 기판의 상기 메모리 영역 상에 메모리 셀 구조물을 형성하는 단계; 및
    상기 제 2 로직 서브-영역의 상단 표면을 상기 기판의 상단 표면 아래의 제 2 리세스 위치까지 하강시키도록 제 2 리세스 공정을 수행하는 단계
    를 포함하고,
    상기 방법은,
    상기 제 1 로직 서브-영역의 상단 표면과 정렬된 제 4 로직 서브-영역의 상단 표면을 형성하는 단계
    를 더 포함하고,
    제 4 로직 디바이스가, 상기 제 2 로직 서브-영역보다 큰 패턴 밀도를 갖는 제 4 로직 서브-영역 상에 형성되고, 상기 제 2 전압에서 동작하도록 구성되는 것인, 집적 회로(IC)를 형성하는 방법.
  9. 삭제
  10. 집적 회로(integrated circuit; IC)에 있어서,
    기판에 집적되고 경계 영역에 의해 연결된 메모리 영역 및 로직 영역;
    상기 메모리 영역 상에 배치된 메모리 셀 구조물; 및
    상기 로직 영역의 복수의 로직 서브-영역 상에 배치된 복수의 로직 디바이스 - 제 1 로직 디바이스는 제 1 로직 서브-영역의 제 1 상부 표면 상에 배치되고, 제 2 로직 디바이스는 제 2 로직 서브-영역의 제 2 상부 표면 상에 배치되고, 제 3 로직 디바이스는 제 3 로직 서브-영역의 제 3 상부 표면 상에 배치됨 -
    를 포함하고,
    상기 제 1 상부 표면은 상기 제 2 상부 표면보다 낮고 또한 상기 메모리 영역의 상부 표면과 동일 평면 상에 있는 상기 제 3 상부 표면보다도 낮은 위치에 위치되며,
    상기 제 1 로직 서브-영역의 동작 전압은 상기 제 3 로직 서브-영역의 동작 전압보다 작은 것인, 집적 회로(IC).
KR1020200012073A 2019-05-31 2020-01-31 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조 KR102253282B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962855321P 2019-05-31 2019-05-31
US62/855,321 2019-05-31
US16/666,731 2019-10-29
US16/666,731 US11264396B2 (en) 2019-05-31 2019-10-29 Multi-type high voltage devices fabrication for embedded memory

Publications (2)

Publication Number Publication Date
KR20200138650A KR20200138650A (ko) 2020-12-10
KR102253282B1 true KR102253282B1 (ko) 2021-05-21

Family

ID=73550804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200012073A KR102253282B1 (ko) 2019-05-31 2020-01-31 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조

Country Status (2)

Country Link
KR (1) KR102253282B1 (ko)
TW (1) TWI722903B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812572B (zh) * 2021-07-20 2023-08-11 力晶積成電子製造股份有限公司 半導體裝置
KR20230059028A (ko) * 2021-10-25 2023-05-03 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
US20140319607A1 (en) * 2012-08-16 2014-10-30 Globalfoundries Singapore Pte. Ltd. Mos with recessed lightly-doped drain

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW522471B (en) * 2002-03-26 2003-03-01 United Microelectronics Corp Method of correcting a mask layout
US7851868B2 (en) * 2004-05-21 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Step gate electrode structures for field-effect transistors and methods for fabricating the same
WO2008001712A1 (fr) * 2006-06-26 2008-01-03 Nec Corporation Élément de commutation, dispositif à semi-conducteurs, circuit intégré logique réinscriptible et élément de mémoire
JP5307675B2 (ja) * 2009-09-28 2013-10-02 京セラ株式会社 携帯電子機器
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
WO2019040071A1 (en) * 2017-08-24 2019-02-28 Intel Corporation FORMATION OF SHARED GRID PATTERNS AND VERTICAL STACK FINFET TRANSISTORS
US10741569B2 (en) * 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10447274B2 (en) * 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10504912B2 (en) * 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
US20140319607A1 (en) * 2012-08-16 2014-10-30 Globalfoundries Singapore Pte. Ltd. Mos with recessed lightly-doped drain

Also Published As

Publication number Publication date
KR20200138650A (ko) 2020-12-10
TW202046485A (zh) 2020-12-16
TWI722903B (zh) 2021-03-21

Similar Documents

Publication Publication Date Title
US11282846B2 (en) Mask design for embedded memory
US10879251B2 (en) Integrated circuit and manufacturing method thereof
TWI711157B (zh) 積體電路及其形成方法
US11264396B2 (en) Multi-type high voltage devices fabrication for embedded memory
KR102257468B1 (ko) 임베디드 메모리를 위한 트렌치 게이트 고전압 트랜지스터
US11069773B2 (en) Contact-to-gate monitor pattern and fabrication thereof
KR102295999B1 (ko) 임베디드 메모리 디바이스를 위한 플로팅 게이트 테스트 구조물
US20230345717A1 (en) Floating gate test structure for embedded memory device
KR102253282B1 (ko) 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조
US20230380171A1 (en) Trench gate high voltage transistor for embedded memory
US10229998B2 (en) Semiconductor device and method of manufacturing the same
TWI762043B (zh) 半導體裝置以及其製作方法
US11424255B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant